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技術 トレンチゲート型半導体装置

出願人 株式会社豊田自動織機
発明者 小野賢士本美雄一郎赤堀仁哉岡野真幸
出願日 2016年7月19日 (4年5ヶ月経過) 出願番号 2016-141661
公開日 2018年1月25日 (2年11ヶ月経過) 公開番号 2018-014363
状態 特許登録済
技術分野 縦型MOSトランジスタ
主要キーワード 分断領域 終端領域 電解強度 ドープドシリコン 耐圧保持領域 終端構造 トレンチゲート型半導体装置 電力用半導体素子
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2018年1月25日)のものです。
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図面 (14)

課題

電界集中を抑制して耐圧の低下を防止することができるトレンチゲート型半導体装置を提供する。

解決手段

ゲートトレンチ17が、n+シリコン層12とnシリコン層13との界面以上に深く形成され、ゲートトレンチ17の底部側の側面に、pn接合部24が、n+シリコン層12とnシリコン層13との界面から上方に延設されている。シリコン基板11においてアクティブ領域の周囲を囲う終端トレンチ30,31,32を有し、終端トレンチ30,31,32は、n+シリコン層12とnシリコン層13との界面以上に深く形成され、終端トレンチ30,31,32の少なくとも底部側の側面に、pn接合部37が、n+シリコン層12とnシリコン層13との界面から上方に延設されている。終端トレンチ30,31,32において、nシリコン層13同士を連続させる分断領域を有する。

概要

背景

特許文献1に開示の電力用半導体素子においては、図13に示すように、第1導電型半導体層(nドリフト層)100と、第1導電型半導体層100に電気的に接続された第1の主電極ドレイン電極)101と、第1導電型半導体層100の表面に選択的に形成された第1の第2導電型半導体層(pウエル領域)102と、第1の第2導電型半導体層102に電気的に接続された第2の主電極(ソース電極)103と、第1導電型半導体層100に埋め込まれた複数の電位の浮いた第2の第2導電型半導体層104を有する。素子終端部分で、第2の第2導電型半導体層104に達するように素子表面より溝105が形成されている。

概要

電界集中を抑制して耐圧の低下を防止することができるトレンチゲート型半導体装置を提供する。ゲートトレンチ17が、n+シリコン層12とnシリコン層13との界面以上に深く形成され、ゲートトレンチ17の底部側の側面に、pn接合部24が、n+シリコン層12とnシリコン層13との界面から上方に延設されている。シリコン基板11においてアクティブ領域の周囲を囲う終端トレンチ30,31,32を有し、終端トレンチ30,31,32は、n+シリコン層12とnシリコン層13との界面以上に深く形成され、終端トレンチ30,31,32の少なくとも底部側の側面に、pn接合部37が、n+シリコン層12とnシリコン層13との界面から上方に延設されている。終端トレンチ30,31,32において、nシリコン層13同士を連続させる分断領域を有する。

目的

本発明の目的は、電界集中を抑制して耐圧の低下を防止することができるトレンチゲート型半導体装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

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請求項1

半導体基板の厚さ方向において高濃度第1導電型半導体層の上に当該高濃度第1導電型半導体層と接するように低濃度第1導電型半導体層が形成されるとともに前記低濃度第1導電型半導体層の上に当該低濃度第1導電型半導体層と接するように第2導電型半導体層が形成され、前記第2導電型半導体層の表層部に形成した第1導電型半導体領域及び当該第1導電型半導体領域の下の前記第2導電型半導体層を貫通するゲートトレンチの内部にゲート絶縁膜を介してゲート電極を配してなるトレンチゲート型半導体装置であって、前記半導体基板におけるアクティブ領域において前記ゲートトレンチが、前記高濃度第1導電型半導体層と前記低濃度第1導電型半導体層との界面以上に深く形成され、前記ゲートトレンチの底部側の側面に、第1導電型半導体と第2導電型半導体との接合部が、前記高濃度第1導電型半導体層と前記低濃度第1導電型半導体層との界面から上方に延設され、前記半導体基板においてアクティブ領域の周囲を囲う終端トレンチを有し、前記終端トレンチは、前記高濃度第1導電型半導体層と前記低濃度第1導電型半導体層との界面以上に深く形成され、前記終端トレンチの少なくとも底部側の側面に、第1導電型半導体と第2導電型半導体との接合部が、前記高濃度第1導電型半導体層と前記低濃度第1導電型半導体層との界面から上方に延設され、前記終端トレンチは、前記アクティブ領域の周囲に二重以上に形成され、二重以上に形成された終端トレンチのうちの少なくとも最外周以外の終端トレンチにおいて、少なくとも一箇所に、前記低濃度第1導電型半導体層同士を連続させる分断領域を有することを特徴とするトレンチゲート型半導体装置。

請求項2

前記二重以上に形成された前記終端トレンチにおける全ての終端トレンチに前記分断領域を有することを特徴とする請求項1に記載のトレンチゲート型半導体装置。

請求項3

前記分断領域は、前記二重以上に形成された終端トレンチにおいて一つの終端トレンチあたり複数有し、かつ、前記アクティブ領域に対して二箇所以上で均等に配置されていることを特徴とする請求項1または2に記載のトレンチゲート型半導体装置。

請求項4

前記半導体基板におけるアクティブ領域の周囲を囲う終端トレンチは、直線部に前記分断領域を有することを特徴とする請求項1〜3のいずれか1項に記載のトレンチゲート型半導体装置。

技術分野

0001

本発明は、トレンチゲート型半導体装置に関するものである。

背景技術

0002

特許文献1に開示の電力用半導体素子においては、図13に示すように、第1導電型半導体層(nドリフト層)100と、第1導電型半導体層100に電気的に接続された第1の主電極ドレイン電極)101と、第1導電型半導体層100の表面に選択的に形成された第1の第2導電型半導体層(pウエル領域)102と、第1の第2導電型半導体層102に電気的に接続された第2の主電極(ソース電極)103と、第1導電型半導体層100に埋め込まれた複数の電位の浮いた第2の第2導電型半導体層104を有する。素子終端部分で、第2の第2導電型半導体層104に達するように素子表面より溝105が形成されている。

先行技術

0003

特開2001−15744号公報

発明が解決しようとする課題

0004

ところで、図13仮想線で示すように終端の溝(トレンチ)105を高濃度の第1導電型半導体層(n+基板)106に達するようにして耐圧保持をすると、終端の溝(トレンチ)105よりも内側Ainと外側Aoutが電気的に絶縁分離される。この場合、第1の第2導電型半導体層(pウエル領域)102における終端の溝(トレンチ)105との境界角部S1において電界が集中してしまい、これにより耐圧低下を招くことが懸念される。

0005

本発明の目的は、電界集中を抑制して耐圧の低下を防止することができるトレンチゲート型半導体装置を提供することにある。

課題を解決するための手段

0006

請求項1に記載の発明では、半導体基板の厚さ方向において高濃度第1導電型半導体層の上に当該高濃度第1導電型半導体層と接するように低濃度第1導電型半導体層が形成されるとともに前記低濃度第1導電型半導体層の上に当該低濃度第1導電型半導体層と接するように第2導電型半導体層が形成され、前記第2導電型半導体層の表層部に形成した第1導電型半導体領域及び当該第1導電型半導体領域の下の前記第2導電型半導体層を貫通するゲートトレンチの内部にゲート絶縁膜を介してゲート電極を配してなるトレンチゲート型半導体装置であって、前記半導体基板におけるアクティブ領域において前記ゲートトレンチが、前記高濃度第1導電型半導体層と前記低濃度第1導電型半導体層との界面以上に深く形成され、前記ゲートトレンチの底部側の側面に、第1導電型半導体と第2導電型半導体との接合部が、前記高濃度第1導電型半導体層と前記低濃度第1導電型半導体層との界面から上方に延設され、前記半導体基板においてアクティブ領域の周囲を囲う終端トレンチを有し、前記終端トレンチは、前記高濃度第1導電型半導体層と前記低濃度第1導電型半導体層との界面以上に深く形成され、前記終端トレンチの少なくとも底部側の側面に、第1導電型半導体と第2導電型半導体との接合部が、前記高濃度第1導電型半導体層と前記低濃度第1導電型半導体層との界面から上方に延設され、前記終端トレンチは、前記アクティブ領域の周囲に二重以上に形成され、二重以上に形成された終端トレンチのうちの少なくとも最外周以外の終端トレンチにおいて、少なくとも一箇所に、前記低濃度第1導電型半導体層同士を連続させる分断領域を有することを要旨とする。

0007

請求項1に記載の発明によれば、半導体基板においてアクティブ領域の周囲を囲う終端トレンチが、高濃度第1導電型半導体層と低濃度第1導電型半導体層との界面以上に深く形成されており、この終端トレンチの少なくとも底部側の側面に、第1導電型半導体と第2導電型半導体との接合部が、高濃度第1導電型半導体層と低濃度第1導電型半導体層との界面から上方に延設されている。また、終端トレンチは、アクティブ領域の周囲に二重以上に形成されている。ここで、二重以上に形成された終端トレンチのうちの最内周の終端トレンチにおいて、高濃度第1導電型半導体層の電位と第2導電型半導体層の電位との電位差が保持されようとして電界集中が起きようとするが、二重以上に形成された終端トレンチのうちの少なくとも最外周以外の終端トレンチにおいて、少なくとも一箇所に、低濃度第1導電型半導体層同士を連続させる分断領域を有するので、最内周の終端トレンチにおいて電界が集中するのを抑制して耐圧低下が防止される。このように、電界集中を抑制して耐圧の低下を防止することができる。

0008

また、半導体基板におけるアクティブ領域においてゲートトレンチが、高濃度第1導電型半導体層と低濃度第1導電型半導体層との界面以上に深く形成されており、このゲートトレンチの底部側の側面に、第1導電型半導体と第2導電型半導体との接合部が、高濃度第1導電型半導体層と低濃度第1導電型半導体層との界面から上方に延設され、電流が流れる低濃度第1導電型半導体層の幅が狭くなることが回避され、オン抵抗を悪化させることなく耐圧を向上させることができる。

0009

請求項2に記載のように、請求項1に記載のトレンチゲート型半導体装置において、前記二重以上に形成された前記終端トレンチにおける全ての終端トレンチに前記分断領域を有するとよい。

0010

請求項3に記載のように、請求項1または2に記載のトレンチゲート型半導体装置において、前記分断領域は、前記二重以上に形成された終端トレンチにおいて一つの終端トレンチあたり複数有し、かつ、前記アクティブ領域に対して二箇所以上で均等に配置されているとよい。

0011

請求項4に記載のように、請求項1〜3のいずれか1項に記載のトレンチゲート型半導体装置において、前記半導体基板におけるアクティブ領域の周囲を囲う終端トレンチは、直線部に前記分断領域を有するとよい。

発明の効果

0012

本発明によれば、電界集中を抑制して耐圧の低下を防止することができる。

図面の簡単な説明

0013

実施形態におけるトレンチゲート型MOSFETを模式的に示す平面図。
図1のA−A線での縦断面図。
図1のB−B線での縦断面図。
図1のC−C線での縦断面図。
(a)は図1のA−A線での等電位線を示す図、(b)は図1のB−B線での等電位線を示す図。
トレンチゲート型MOSFETの製造工程を説明するための概略縦断面図。
トレンチゲート型MOSFETの製造工程を説明するための概略縦断面図。
トレンチゲート型MOSFETの製造工程を説明するための概略縦断面図。
トレンチゲート型MOSFETの製造工程を説明するための概略縦断面図。
別例のトレンチゲート型MOSFETの概略縦断面図。
比較例のトレンチゲート型MOSFETの平面図。
図11のD−D線での縦断面図。
背景技術及び課題を説明するための半導体装置の概略縦断面図。

実施例

0014

以下、本発明をトレンチゲート型MOSFETに具体化した一実施形態を図面に従って説明する。
図1,2,3,4にはトレンチゲート型半導体装置としてのトレンチゲート型MOSFET(チップ)10の概略構成を示し、平面を示す図1におけるA−A線、B−B線、C−C線での各断面構造図2図3及び図4に示す。トレンチゲート型MOSFET(チップ)10は、シリコン基板11に複数のゲートトレンチ17が形成された縦型MOSFETである。図1に示すようにゲートトレンチ17は、それぞれ直線状に延び、各ゲートトレンチ17は、一定の距離をおいて平行に並設されている。

0015

図2に示すように、シリコン基板11は下からn+シリコン層12、nシリコン層13、pシリコン層(チャネル形成領域)14の順に形成されている。pシリコン層14においてその表層部にはn+ソース領域15が形成されている。シリコン基板11にはゲートトレンチ17が複数並設されている。ゲートトレンチ17はその側面がシリコン基板11の上面に対し垂直に形成されている。

0016

この各ゲートトレンチ17はn+ソース領域15及びpシリコン層14を貫通してnシリコン層13に達している。ゲートトレンチ17の内面ゲート酸化膜18を介してポリシリコンゲート電極19が配置されている(埋め込まれている)。シリコン基板11の下面(裏面)にはドレイン電極21が形成されている。ポリシリコンゲート電極19の上面は、図示しない絶縁膜により被覆されている。シリコン基板11の上面にアルミソース電極20が配置され、アルミソース電極20はn+ソース領域15、及び、pシリコン層14の表層部に形成したコンタクトp+領域16と電気的に接続されている。

0017

このように、半導体基板としてのシリコン基板11の厚さ方向において高濃度第1導電型半導体層としてのn+シリコン層12の上に、n+シリコン層12と接するように低濃度第1導電型半導体層としてのnシリコン層13が形成されている。また、nシリコン層13の上にnシリコン層13と接するように第2導電型半導体層としてのpシリコン層14が形成されている。さらに、pシリコン層14の表層部に形成した第1導電型半導体領域としてのn+ソース領域15及びn+ソース領域15の下のpシリコン層14を貫通するゲートトレンチ17の内部にゲート絶縁膜としてのゲート酸化膜18を介してゲート電極としてのポリシリコンゲート電極19が配置されている。

0018

さらに、シリコン基板11におけるアクティブ領域において、ゲートトレンチ17が、n+シリコン層12とnシリコン層13との界面以上に深く形成されている。即ち、ゲートトレンチ17が、n+シリコン層12とnシリコン層13との界面まで、または、n+シリコン層12とnシリコン層13との界面よりも深く形成されている。

0019

また、ゲートトレンチ17の底部側に第2導電型不純物ドープド酸化膜としてのp型不純物ドープドシリコン酸化膜22が埋め込まれている。p型不純物ドープドシリコン酸化膜22の側面には第2導電型半導体領域としてのpシリコン領域23が形成されている。pシリコン領域23は、p型不純物ドープドシリコン酸化膜22からの不純物拡散により形成されたものである。pシリコン領域23は、n+シリコン層12とnシリコン層13との界面から上方に延設されている。pシリコン領域23とnシリコン層13との接合部がpn接合部24であり、このpn接合部24は、ゲートトレンチ17の底部側の側面において、n+シリコン層12とnシリコン層13との界面から上方に延設されている。また、p型不純物ドープドシリコン酸化膜22の上にゲート酸化膜18が形成されている。

0020

このようにして、ゲートトレンチ17の底部側の側面に、第1導電型半導体と第2導電型半導体との接合部としてのpn接合部24が、n+シリコン層12とnシリコン層13との界面から上方に延設されている。より詳しくは、pn接合部24は、ゲートトレンチ17の底部側に埋め込まれたp型不純物ドープドシリコン酸化膜22から拡散したpシリコン領域23とnシリコン層13により形成されている。

0021

アルミソース電極20がグランド電位にされ、ドレイン電極21に高電圧(例えば100V)が印加される。
さらに、図1,2に示すように、シリコン基板11においてアクティブ領域の周囲を囲う終端トレンチ(トレンチリング)30,31,32を有する。つまり、アクティブ領域の周囲に終端領域が形成され、終端領域において終端トレンチ30,31,32がアクティブ領域を囲うように形成されている。終端トレンチ30,31,32は、n+シリコン層12とnシリコン層13との界面以上に深く形成されている。

0022

各終端トレンチ30,31,32の底部側に第2導電型不純物ドープド酸化膜としてのp型不純物ドープドシリコン酸化膜34が埋め込まれている。p型不純物ドープドシリコン酸化膜34の側面には第2導電型半導体領域としてのpシリコン領域36が形成されている。pシリコン領域36は、p型不純物ドープドシリコン酸化膜34からの不純物の拡散により形成されたものである。pシリコン領域36は、n+シリコン層12とnシリコン層13との界面から上方に延設されている。pシリコン領域36とnシリコン層13との接合部がpn接合部37であり、このpn接合部37は、終端トレンチ30,31,32の底部側の側面において、n+シリコン層12とnシリコン層13との界面から上方に延設されている。各終端トレンチ30,31,32の内部にシリコン酸化膜35が充填されている。

0023

図1に示すように、終端トレンチ(30,31,32)は、アクティブ領域の周囲に二重以上に形成され、二重以上に形成された終端トレンチ(30,31,32)のうちの少なくとも最外周以外の終端トレンチ30,31において、少なくとも一箇所に、nシリコン層13同士を連続させる分断領域40〜43,50〜53を有する。即ち、少なくと最外周の終端トレンチを除いた終端トレンチにおいて、少なくとも一箇所に、nシリコン層13同士を連続させる分断領域40〜43,50〜53,60〜63を有する。

0024

図1および図4に示すように、二重以上に形成された終端トレンチ30,31,32における全ての終端トレンチ30,31,32に分断領域40〜43,50〜53,60〜63を有する。分断領域40〜43,50〜53,60〜63は、二重以上に形成された終端トレンチ30,31,32において一つの終端トレンチあたり複数有し、かつ、アクティブ領域に対して二箇所以上で均等に配置されている。具体的には、アクティブ領域の中心O(図1参照)に対し点対称に配置されている。詳しくは、図1に示すように、アクティブ領域においてゲートトレンチ17が一方向に直線的に延設され、かつ、複数本のゲートトレンチ17が互いに平行に形成されており、この方形のアクティブ領域の周囲において終端トレンチ30,31,32が方形に形成され、終端トレンチ30,31,32は4つの直線部と円弧状のコーナー部を有し、4つの各直線部の中心部に分断領域40〜43,50〜53,60〜63が形成されている。また、終端トレンチ30の分断領域40〜43と、終端トレンチ31の分断領域50〜53と、終端トレンチ32の分断領域60〜63は揃っている。即ち、図1において、分断領域40,50,60は右方向に並んでおり、分断領域41,51,61は下方向に並んでおり、分断領域42,52,62は左方向に並んでおり、分断領域43,53,63は上方向に並んでいる。このようにシリコン基板11におけるアクティブ領域の周囲を囲う終端トレンチ30,31,32は、直線部に分断領域40〜43,50〜53,60〜63を有する。

0025

次に、製造方法について説明する。
図6に示すように、n+シリコン層12の上にnシリコン層13が形成されたシリコン基板11を用意し、nシリコン層13の上にpシリコン層14を形成するとともにpシリコン層14の表層部にn+ソース領域15及びコンタクトp+領域16を形成する。そして、側面がシリコン基板11の上面に垂直なゲートトレンチ17を形成する。ゲートトレンチ17は、その深さがn+シリコン層12とnシリコン層13との界面以上に形成する。即ち、ゲートトレンチ17を、n+シリコン層12とnシリコン層13との界面まで、または、n+シリコン層12とnシリコン層13との界面よりも深く形成する。より詳しくは、n+シリコン層12とnシリコン層13との界面に対し最大製造公差(製造上のバラツキ)Δdよりも深くゲートトレンチ17を形成する。

0026

このようにゲートトレンチ17を形成することにより製造の際にゲートトレンチ深さがばらついてもゲートトレンチ17は少なくともn+シリコン層12とnシリコン層13との界面に達する深さにすることができる。

0027

ゲートトレンチ17の形成と同時に、シリコン基板11においてアクティブ領域の周囲を囲う終端トレンチ30,31,32を形成する。終端トレンチ30,31,32は、n+シリコン層12とnシリコン層13との界面以上に深く形成されている。

0028

引き続き図7に示すように、ゲートトレンチ17の底部にp型不純物ドープドシリコン酸化膜22を、また、終端トレンチ30,31,32の底部にp型不純物ドープドシリコン酸化膜34を埋め込む。より詳しくは、ゲートトレンチ17内および終端トレンチ30,31,32内を含めたシリコン基板11の上面にp型不純物ドープドシリコン酸化膜(22,34)を堆積するとともに、エッチバックによりゲートトレンチ17内および終端トレンチ30,31,32内のp型不純物ドープドシリコン酸化膜(22,34)を残して他を除去する。

0029

さらに、図8に示すように、熱処理によりp型不純物ドープドシリコン酸化膜(22,34)からp型不純物をnシリコン層13に拡散させてpシリコン領域(23,36)を形成する。つまり、p型不純物ドープドシリコン酸化膜(22,34)からp型不純物を周囲に拡散させてpシリコン領域(23,36)を形成する。これにより、pシリコン領域23とnシリコン層13との界面に形成されるpn接合部24がn+シリコン層12とnシリコン層13との界面から上方に延びる状態に形成される。また、pシリコン領域36とnシリコン層13との界面に形成されるpn接合部37がn+シリコン層12とnシリコン層13との界面から上方に延びる状態に形成される。

0030

なお、p型不純物ドープドシリコン酸化膜(22,34)からp型不純物を周囲に拡散させてpシリコン領域(23,36)を形成する際において、p型不純物ドープドシリコン酸化膜(22,34)の下方にもp型不純物が拡散するがn+シリコン層12がp領域に反転するほどの量ではない。

0031

このようにして、終端トレンチ30,31,32の底部側の側面に、pn接合部37が、n+シリコン層12とnシリコン層13との界面から上方に延設される。終端トレンチ30,31,32は、アクティブ領域の周囲に三重に形成され、三重に形成された終端トレンチ30,31,32において、四箇所に、nシリコン層13同士を連続させる分断領域40〜43,50〜53,60〜63を有する。

0032

そして、図9に示すように、アクティブ領域のゲートトレンチ17の内部にゲート酸化膜18を形成する。さらに、ゲートトレンチ17内においてゲート酸化膜18を介してポリシリコンゲート電極19を配置する。また、終端トレンチ30,31,32内にシリコン酸化膜35を充填する。

0033

引き続き、図2に示すように、シリコン基板11の裏面にドレイン電極21を形成するとともに、シリコン基板11の上面の所定位置にアルミソース電極20を配置する。その結果、トレンチゲート型MOSFET10が製造される。

0034

次に、作用について説明する。
図2に示すように、pシリコン領域23の幅が広がることなく電流が流れるnシリコン層13(n型領域)の幅W1を確保して、オン抵抗を悪化させることなく耐圧を向上させることができる。

0035

つまり、n+シリコン層12とnシリコン層13との界面に達する深さまで先にゲートトレンチ17を掘り、p型不純物を含む酸化膜であるp型不純物ドープドシリコン酸化膜22を埋め込み、横方向に拡散させることにより、p型領域の幅を広げることなく(末広がりにすることなく)真っ直ぐに縦長にすることができる。つまり、隣り合うゲート電極19(ゲートトレンチ17)間における実際に電流が流れるnシリコン層13の幅W1を狭くすることなく、pn接合部24を縦長形状にでき、オン抵抗を悪化させることなく耐圧の向上が図られる。

0036

また、アクティブ領域においては、ゲートトレンチ17の横のpシリコン領域23でドレインソース間の耐圧を保持している。そのpシリコン領域23を形成するにゲートトレンチ17を用いる。一方、終端構造としても終端トレンチ30,31,32を形成する。

0037

図5(a)において、破線にて図1のA−A線でのドレイン・ソース間に電圧を印加したときの等電位線を示し、図5(b)において、破線にて図1のB−B線でのドレイン・ソース間に電圧を印加したときの等電位線を示す。図5(a),(b)において、L20がソース電位での等電位線であり、L23がドレイン電位での等電位線であり、L21,L22がソース電位・ドレイン電位間の中間の電位での等電位線である。図5(a),(b)から、ソース電位での等電位線L20が終端領域の最も内側に広がり、ドレイン電位での等電位線L23が終端領域の最も外側に広がり、ソース電位・ドレイン電位間の中間の電位での等電位線L21,L22が終端領域の最も内側と最も外側との間において均等に分散した状態で広がっていることが分かる。即ち、空乏層を終端領域において広げることができる。このとき、終端トレンチ30,31,32の側面に形成したpシリコン領域36が用いられる。

0038

図11及び図12は比較例であり、平面を示す図11におけるD−D線での縦断面を図12に示している。
この図11,12に示す比較例においては無端状の終端トレンチ(130,131,132)を三重に形成している。

0039

図12において、破線にてドレイン・ソース間に電圧を印加したときの等電位線を示す。図12において、L30がソース電位での等電位線であり、L33がドレイン電位での等電位線であり、L31,L32がソース電位・ドレイン電位間の中間の電位での等電位線である。

0040

図12から、ソース電位での等電位線L30が最も内側の終端トレンチ130の内部において最も内側に広がり、ドレイン電位での等電位線L33が最も内側の終端トレンチ130の内部において最も外側に広がり、ソース電位・ドレイン電位間の中間の電位での等電位線L31,L32が最も内側の終端トレンチ130の内部において広がっていることが分かる。

0041

このように、pシリコン層(チャネル形成領域)14における終端トレンチ131との境界角部S2において電界が集中してしまう。つまり、縦方向と横方向の電位差による電界強度が合成され、電界強度が強くなる。その結果、耐圧が下がる。

0042

図5(a)及び図5(b)に示す本実施形態では、終端トレンチ30,31,32に分断領域40〜43,50〜53,60〜63を有する。これにより、横方向の電位勾配が緩くなるので、電界強度の過度な集中がなくなる。

0043

また、図1,4において、分断した際の距離L10を制御して、終端トレンチ(30,31,32)について1本あたりの保持電圧を調整する(広範囲に空乏層が広がるように調整する)。つまり、横方向の空乏層の延びに応じた最適なる距離(分断幅)L10にすればよい。また、図1において内外の終端トレンチ間の距離L11を制御することにより保持電圧を調整する(広範囲に空乏層が広がるように調整する)。

0044

このように、終端領域において耐圧を保持する終端トレンチ(30,31,32)を複数本配置し、それぞれを適切な距離で分断する。そうすることで1本の終端トレンチ(30,31,32)あたりの保持電圧が制御でき、電界強度を分散して耐圧低下を防ぐことができる。

0045

上記実施形態によれば、以下のような効果を得ることができる。
(1)トレンチゲート型MOSFETの構成として、図2に示すように、シリコン基板11におけるアクティブ領域においてゲートトレンチ17が、n+シリコン層12とnシリコン層13との界面以上に深く形成され、ゲートトレンチ17の底部側の側面に、pn接合部24が、n+シリコン層12とnシリコン層13との界面から上方に延設されている。

0046

よって、電流が流れるnシリコン層13の幅W1が狭くなることが回避され、オン抵抗を悪化させることなく耐圧を向上させることができる。
また、図1に示すように、シリコン基板11においてアクティブ領域の周囲を囲う終端トレンチ30,31,32を有し、図2に示すように、終端トレンチ30,31,32は、n+シリコン層12とnシリコン層13との界面以上に深く形成され、終端トレンチ30,31,32の少なくとも底部側の側面に、pn接合部37が、n+シリコン層12とnシリコン層13との界面から上方に延設されている。図1,2に示すように、終端トレンチ30,31,32は、アクティブ領域の周囲に二重以上に形成され、二重以上に形成された終端トレンチ30,31,32のうちの少なくとも最外周以外の終端トレンチ30,31,32において、少なくとも一箇所に、nシリコン層13同士を連続させる分断領域40〜43,50〜53,60〜63を有する。

0047

よって、二重以上に形成された終端トレンチ30,31,32のうちの最内周の終端トレンチ30において、n+シリコン層12の電位とpシリコン層14の電位との電位差が保持されようとして電界集中が起きようとするが、二重以上に形成された終端トレンチ30,31,32のうちの少なくとも最外周以外の終端トレンチ30,31において、少なくとも一箇所に、nシリコン層13同士を連続させる分断領域40〜43,50〜53を有するので、最内周の終端トレンチ30において電界が集中するのを抑制して耐圧低下が防止される。このように、電界集中を抑制して耐圧の低下を防止することができる。

0048

詳しく説明する。
特許文献1に開示の電力用半導体素子においては、図13に示すように、プレーナMOSなどの第1導電型半導体層(nドリフト層)100に反対極性の第2の第2導電型半導体層(フローティング半導体領域)104のあるSuperFET構造において終端の耐圧保持領域を終端の溝(トレンチ)105で製作し、これにより、終端の耐圧保持領域を狭い範囲で形成することができる。

0049

ここで、図13において、終端の溝(トレンチ)105で耐圧保持をすると、終端の溝(トレンチ)105の内側と外側が電気的に絶縁分離される。そのとき、終端の溝(トレンチ)105よりも外側Aoutの電位Eoutは、終端の溝(トレンチ)105の底部105aの電位とほぼ同じになる。

0050

それゆえ、図13において仮想線で示すごとく終端の溝(トレンチ)105が高濃度の第1導電型半導体層(n+基板)106に届くほど深くすると、高濃度の第1導電型半導体層(n+基板)106の電位(=ドレイン電位)とソース電位との電位差が終端の溝(トレンチ)105で保持されることになる。

0051

従って、表面(ソース)から裏面(ドレイン)へと電位が上がることによる縦方向の電界強度成分と、終端の溝(トレンチ)105の距離に圧縮された横方向の電解強度成分が、終端の溝(トレンチ)105で合成され、電界強度が局所的に強くなり、耐圧低下を引き起こすことが懸念される。

0052

これに対し、本実施形態では次のようになる。
絶縁物で埋まった終端トレンチ30,31,32がn+シリコン層12まで届いており、その内と外に縦長のpシリコン領域36があり、終端トレンチ30,31,32を分断してnシリコン層13を接続し、耐圧時に空乏層が少なくとも終端トレンチ30でき止められないようにすることで、電界の集中を緩和する。なお、空乏層を横に延びやすくするため、外周にはpシリコン領域36が適切な濃度と間隔L12,L13(図2参照)で配置されている。

0053

(2)図1に示すように、二重以上に形成された終端トレンチ30,31,32における全ての終端トレンチ30,31,32に分断領域40〜43,50〜53,60〜63を有する。よって、電界集中をより抑制して耐圧の低下をより防止することができる。つまり、最大の効果(電界集中の抑制・耐圧低下)を得ることができる。

0054

(3)図1に示すように、分断領域40〜43,50〜53,60〜63は、二重以上に形成された終端トレンチ30,31,32において一つの終端トレンチあたり複数有し、かつ、アクティブ領域に対して二箇所以上で均等に配置されている。

0055

よって、電界集中をより抑制して耐圧の低下をより防止することができる。
(4)図1に示すように、シリコン基板11におけるアクティブ領域の周囲を囲う終端トレンチ30,31,32は、直線部に分断領域40〜43,50〜53,60〜63を有する。

0056

よって、電界集中をより抑制して耐圧の低下をより防止することができる。つまり、分断する場所は直線であると、コーナーに分断領域を形成する場合に比べ電界集中(耐圧低下)を抑制することができる。

0057

(5)トレンチゲート型MOSFETの製造方法として、第1工程と第2工程と第3工程とを有する。
第1工程では、図6に示すように、ゲートトレンチ17及び終端トレンチ30,31,32を、その深さがn+シリコン層12とnシリコン層13との界面以上に形成する。

0058

第2工程では、第1工程後において、図7に示すように、ゲートトレンチ17及び終端トレンチ30,31,32にp型不純物ドープドシリコン酸化膜22,34を埋め込む。
第3工程では、第2工程後において、図8に示すように、熱処理によりp型不純物ドープドシリコン酸化膜22,34からp型不純物をnシリコン層13に拡散させてpn接合部24,37をn+シリコン層12とnシリコン層13との界面から上方に延びる状態に形成する。

0059

これにより、上記(1)のトレンチゲート型MOSFETを製造することができる。
(6)上記(5)における第1工程において、ゲートトレンチ17及び終端トレンチ30,31,32を、n+シリコン層12とnシリコン層13との界面よりも深く形成する。これにより、ゲートトレンチ17及び終端トレンチ30,31,32の深さについての最大製造公差(ウェハ製造誤差)を吸収して上記(1)のトレンチゲート型MOSFETを製造することができる。

0060

実施形態は前記に限定されるものではなく、例えば、次のように具体化してもよい。
図2代わる図10に示すように、終端トレンチ30,31,32においてpシリコン領域36をシリコン基板11の表面まで延ばし、pn接合部37を、n+シリコン層12とnシリコン層13との界面から上方にシリコン基板11の表面まで延設してもよい。図10ではpn接合部37がpシリコン層14と繋がっている。このような構成とすべく、例えば図7におけるp型不純物ドープドシリコン酸化膜34を終端トレンチ30,31,32の深さ方向の全域埋設し、その後の図8で説明した横拡散処理を行えばよい。このように、終端トレンチ30,31,32の少なくとも底部側の側面に、pn接合部37が、n+シリコン層12とnシリコン層13との界面から上方に延設されていればよい。

0061

・終端トレンチにおいて分断する場所は直線部であったがコーナー部でもよく、また、直線部及びコーナー部でもよい。
・全ての終端トレンチ30,31,32を分断したが、最外周の終端トレンチ32は分断しないようにしてもよい。

0062

図1では終端トレンチ30の分断領域40〜43と、終端トレンチ31の分断領域50〜53と、終端トレンチ32の分断領域60〜63は揃っていたが、揃っていなくてもよい。

0063

・終端トレンチは三重に形成したが、二重に形成してもよい。また、終端トレンチを四重以上に形成してもよい。
図8で示したごとくpシリコン領域23,36を形成した後に、p型不純物ドープドシリコン酸化膜22,34を除去してもよい。

0064

・pn接合部24,37は、ゲートトレンチ17及び終端トレンチ30,31,32に埋め込まれたp型シリコンと、nシリコン層13により形成してもよく、そのために製造の際に、ゲートトレンチ17及び終端トレンチ30,31,32を掘った後、p型シリコンを埋め込めばよい。このように、第1導電型半導体と第2導電型半導体との接合部としてのpn接合部24,37は、ゲートトレンチ17及び終端トレンチ30,31,32に埋め込まれた第2導電型不純物ドープド半導体としてのp型シリコンと低濃度第1導電型半導体層としてのnシリコン層13により形成されていてもよい。なお、p型シリコンをゲートトレンチ17及び終端トレンチ30,31,32に埋め込んだ後に熱処理を行って横方向にp型不純物を拡散させてもよい。また、このようにして横方向にp型不純物を拡散させた後においてp型シリコンを除去してもよい。

0065

・半導体の導電型についてp型とn型を逆にしてもよい。
・ゲートトレンチ17及び終端トレンチ30,31,32は側面がシリコン基板11の上面に垂直に形成したが、ゲートトレンチ17及び終端トレンチ30,31,32は側面がシリコン基板11の上面に斜め(V字の溝)であってもよい。

0066

10…トレンチゲート型MOSFET、11…シリコン基板(半導体基板)、12…n+シリコン層(高濃度第1導電型半導体層)、13…nシリコン層(低濃度第1導電型半導体層)、14…pシリコン層(第2導電型半導体層)、15…n+ソース領域(第1導電型半導体領域)、17…ゲートトレンチ、18…ゲート酸化膜(ゲート絶縁膜)、19…ポリシリコンゲート電極(ゲート電極)、22…p型不純物ドープドシリコン酸化膜(第2導電型不純物ドープド酸化膜)、23…pシリコン領域(第2導電型半導体領域)、24…pn接合部(第1導電型半導体と第2導電型半導体との接合部)、30…終端トレンチ、31…終端トレンチ、32…終端トレンチ、37…pn接合部、40,41,42,43…分断領域、50,51,52,53…分断領域、60,61,62,63…分断領域。

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