図面 (/)

技術 回路装置及び電子機器

出願人 セイコーエプソン株式会社
発明者 及川延幸秋山千里
出願日 2016年7月11日 (5年3ヶ月経過) 出願番号 2016-136597
公開日 2018年1月18日 (3年9ヶ月経過) 公開番号 2018-010338
状態 特許登録済
技術分野 情報転送方式 メモリシステム
主要キーワード ワーキングメモリー 有線通信インターフェース 調停信号 マルチCPUシステム 携帯型ゲーム メモリー領域 メーターパネル シングルポート
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2018年1月18日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (10)

課題

複数の回路ブロック間通信を行う場合に、回路規模の増大を抑制しつつ、高速にデータの受け渡しをすることができる回路装置及び電子機器等の提供。

解決手段

回路装置300は、シングルポートメモリー110と、処理回路120とを有し、第1のクロック信号に基づいて動作する第1の回路ブロック100と、制御回路210を有し、第2のクロック信号に基づいて動作する第2の回路ブロック200と、を含む。処理回路120は、シングルポートのメモリー110を介して、第2の回路ブロック200への書き込み情報を第2の回路ブロック200に転送する。

概要

背景

一般的な制御システムの一例として、例えば複数のCPU(中央演算処理装置)から構成されるマルチCPUシステムが挙げられる。このようなマルチCPUシステムでは、共有RAMを介して互いにデータ送受信を行っている。このようなマルチCPUシステムに関する発明としては特許文献1に記載される従来技術がある。特許文献1では、非同期に制御される回路ブロック間通信を、シリアルバスシリアルインターフェース)を介して行う発明が開示されている。

概要

複数の回路ブロック間で通信を行う場合に、回路規模の増大を抑制しつつ、高速にデータの受け渡しをすることができる回路装置及び電子機器等の提供。 回路装置300は、シングルポートメモリー110と、処理回路120とを有し、第1のクロック信号に基づいて動作する第1の回路ブロック100と、制御回路210を有し、第2のクロック信号に基づいて動作する第2の回路ブロック200と、を含む。処理回路120は、シングルポートのメモリー110を介して、第2の回路ブロック200への書き込み情報を第2の回路ブロック200に転送する。

目的

本発明の幾つかの態様によれば、複数の回路ブロック間で通信を行う場合に、回路規模の増大を抑制しつつ、高速にデータの受け渡しをすることができる回路装置及び電子機器等を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

シングルポートメモリーと、処理回路とを有し、第1のクロック信号に基づいて動作する第1の回路ブロックと、制御回路を有し、第2のクロック信号に基づいて動作する第2の回路ブロックと、を含み、前記処理回路は、前記シングルポートの前記メモリーを介して、前記第2の回路ブロックへの書き込み情報を前記第2の回路ブロックに転送することを特徴とする回路装置

請求項2

シングルポートのメモリーと、調停回路と、処理回路とを有し、第1のクロック信号に基づいて動作する第1の回路ブロックと、制御回路を有し、第2のクロック信号に基づいて動作する第2の回路ブロックと、を含み、前記処理回路は、前記シングルポートの前記メモリーを介して、前記第2の回路ブロックへの書き込み情報を前記第2の回路ブロックに転送し、前記調停回路は、前記処理回路が前記メモリーに対する読み出し動作を行う場合に、第1の論理レベルとなる調停信号を出力し、前記制御回路は、前記調停信号が前記第1の論理レベルとは異なる第2の論理レベルである場合に、前記メモリーから前記書き込み情報を読み出すことを特徴とする回路装置。

請求項3

請求項1又は2において、前記第1の回路ブロックは、調停回路を有し、前記制御回路は、前記書き込み情報を前記メモリーから読み出す場合には、リード信号アクティブにし、前記調停回路は、前記制御回路からの前記リード信号が前記アクティブの場合において、前記処理回路からのリード信号もアクティブである場合には、調停信号を第1の論理レベルにし、前記処理回路からの前記リード信号が非アクティブである場合には、前記調停信号を前記第1の論理レベルとは異なる第2の論理レベルにすることを特徴とする回路装置。

請求項4

請求項3において、前記制御回路は、前記メモリーからの前記書き込み情報を記憶するレジスターを有し、前記制御回路からの前記リード信号を前記アクティブにした場合に、前記調停信号が前記第1の論理レベルである場合には、前記レジスターに記憶された情報を前記レジスターに書き戻すことを特徴とする回路装置。

請求項5

請求項4において、前記制御回路は、前記レジスターに出力する情報を選択する第1のセレクターを有し、前記レジスターは、前記リード信号が前記アクティブになった場合に、データを取り込み、前記第1のセレクターは、前記調停信号が前記第1の論理レベルである場合には、前記レジスターに記憶された情報を選択して、前記レジスターに出力し、前記調停信号が前記第2の論理レベルである場合には、前記メモリーの出力を選択して、前記レジスターに出力することを特徴とする回路装置。

請求項6

請求項2乃至5のいずれかにおいて、前記第1の回路ブロックは、前記調停信号が前記第1の論理レベルの場合に、前記処理回路からのアドレスを前記メモリーに出力し、前記調停信号が前記第2の論理レベルの場合に、前記制御回路からのアドレスを前記メモリーに出力する第2のセレクターを含むことを特徴とする回路装置。

請求項7

請求項1乃至6のいずれかにおいて、前記制御回路からは前記メモリーに対して書き込み不能であり、前記処理回路からは前記メモリーに対して書き込み可能であることを特徴とする回路装置。

請求項8

請求項1乃至7のいずれかに記載の回路装置を含むことを特徴とする電子機器

技術分野

0001

本発明は、回路装置及び電子機器等に関係する。

背景技術

0002

一般的な制御システムの一例として、例えば複数のCPU(中央演算処理装置)から構成されるマルチCPUシステムが挙げられる。このようなマルチCPUシステムでは、共有RAMを介して互いにデータ送受信を行っている。このようなマルチCPUシステムに関する発明としては特許文献1に記載される従来技術がある。特許文献1では、非同期に制御される回路ブロック間通信を、シリアルバスシリアルインターフェース)を介して行う発明が開示されている。

先行技術

0003

特開2008−41022号公報

発明が解決しようとする課題

0004

特許文献1の発明のように、シリアルバスを介して回路ブロック間の通信を行う場合には、シーケンサーなどが必要となり、回路規模が増大してしまうことがある。また、シリアルバスでのデータの送受信では、例えばバイトデータ(8bit)の場合、最低8CLKかかってしまい、データの送受信に時間がかかる。さらに、シーケンサーが必要な場合、シーケンサーが動作する為の時間も必要となり、そのための消費電流加算される。

0005

また、データの読み書きを同時に行うことができるように、メモリーとしてデュアルポートRAMを用いることができる。しかし、デュアルポートRAMを用いる場合には、RAM(回路規模、面積)の大きさがシングルポートRAMに比べて大きくなってしまう。

0006

本発明の幾つかの態様によれば、複数の回路ブロック間で通信を行う場合に、回路規模の増大を抑制しつつ、高速にデータの受け渡しをすることができる回路装置及び電子機器等を提供することができる。

課題を解決するための手段

0007

本発明の一態様は、シングルポートのメモリーと、処理回路とを有し、第1のクロック信号に基づいて動作する第1の回路ブロックと、制御回路を有し、第2のクロック信号に基づいて動作する第2の回路ブロックと、を含み、前記処理回路は、前記シングルポートの前記メモリーを介して、前記第2の回路ブロックへの書き込み情報を前記第2の回路ブロックに転送する回路装置に関係する。

0008

本発明の一態様では、第1の回路ブロックの処理回路が、シングルポートのメモリーを介して、第2の回路ブロックへの書き込み情報を第2の回路ブロックに転送する。これにより、複数の回路ブロック間で通信を行う場合に、回路規模の増大を抑制しつつ、高速にデータの受け渡しをすることが可能になる。

0009

また、本発明の他の態様は、シングルポートのメモリーと、調停回路と、処理回路とを有し、第1のクロック信号に基づいて動作する第1の回路ブロックと、制御回路を有し、第2のクロック信号に基づいて動作する第2の回路ブロックと、を含み、前記処理回路は、前記シングルポートの前記メモリーを介して、前記第2の回路ブロックへの書き込み情報を前記第2の回路ブロックに転送し、前記調停回路は、前記処理回路が前記メモリーに対する読み出し動作を行う場合に、第1の論理レベルとなる調停信号を出力し、前記制御回路は、前記調停信号が前記第1の論理レベルとは異なる第2の論理レベルである場合に、前記メモリーから前記書き込み情報を読み出す回路装置に関係する。

0010

本発明の他の態様では、第1の回路ブロックの処理回路が、シングルポートのメモリーを介して、第2の回路ブロックへの書き込み情報を第2の回路ブロックに転送する。この際に、処理回路がメモリーに対する読み出し動作を行う場合に、第1の回路ブロックの調停回路が、第1の論理レベルとなる調停信号を出力する。そして、第2の回路ブロックの制御回路は、調停信号が第1の論理レベルとは異なる第2の論理レベルである場合に、メモリーから書き込み情報を読み出す。

0011

これにより、複数の回路ブロック間で通信を行う場合に、回路規模の増大を抑制しつつ、高速にデータの受け渡しをすることが可能になる。また、第1の回路ブロックの処理回路がメモリーからデータを読み出すタイミングと、第2の回路ブロックの制御回路がメモリーからデータを読み出すタイミングとをずらすこと等が可能となる。

0012

また、本発明の一態様では、前記第1の回路ブロックは、調停回路を有し、前記制御回路は、前記書き込み情報を前記メモリーから読み出す場合には、リード信号アクティブにし、前記調停回路は、前記制御回路からの前記リード信号が前記アクティブの場合において、前記処理回路からのリード信号もアクティブである場合には、調停信号を第1の論理レベルにし、前記処理回路からの前記リード信号が非アクティブである場合には、前記調停信号を前記第1の論理レベルとは異なる第2の論理レベルにしてもよい。

0013

これにより、第2の回路ブロックによるメモリーへのアクセスよりも、第1の回路ブロックによるメモリーへのアクセスを優先させること等が可能になる。

0014

また、本発明の一態様では、前記制御回路は、前記メモリーからの前記書き込み情報を記憶するレジスターを有し、前記制御回路からの前記リード信号を前記アクティブにした場合に、前記調停信号が前記第1の論理レベルである場合には、前記レジスターに記憶された情報を前記レジスターに書き戻してもよい。

0015

これにより、第2の回路ブロックが書き込み情報を読み出すことができない場合に、読み出しを行う前にレジスターに記憶されていた情報を保持すること等が可能になる。

0016

また、本発明の一態様では、前記制御回路は、前記レジスターに出力する情報を選択する第1のセレクターを有し、前記レジスターは、前記リード信号が前記アクティブになった場合に、データを取り込み、前記第1のセレクターは、前記調停信号が前記第1の論理レベルである場合には、前記レジスターに記憶された情報を選択して、前記レジスターに出力し、前記調停信号が前記第2の論理レベルである場合には、前記メモリーの出力を選択して、前記レジスターに出力してもよい。

0017

これにより、第2の回路ブロックは、メモリーへのアクセスが許可された場合には、書き込み情報を読み出し、メモリーへのアクセスが拒否された場合には、レジスターの元の記憶状態を保持する等が可能になる。

0018

また、本発明の一態様では、前記第1の回路ブロックは、前記調停信号が前記第1の論理レベルの場合に、前記処理回路からのアドレスを前記メモリーに出力し、前記調停信号が前記第2の論理レベルの場合に、前記制御回路からのアドレスを前記メモリーに出力する第2のセレクターを含んでいてもよい。

0019

これにより、調停信号が第1の論理レベルである場合に、処理回路がメモリーにおいて書き込み情報を書き込み及び読み出しをすることが可能になり、調停信号が第2の論理レベルである場合に、制御回路がメモリーから書き込み情報を読み出しすること等が可能になる。

0020

また、本発明の一態様では、前記制御回路からは前記メモリーに対して書き込み不能であり、前記処理回路からは前記メモリーに対して書き込み可能であってもよい。

0021

これにより、書き込み及び読み出し制御を簡略化すること等が可能になる。

0022

また、本発明の他の態様では、前記回路装置を含む電子機器に関係する。

図面の簡単な説明

0023

本実施形態の回路装置の回路構成図。
本実施形態の回路装置の他の回路構成図。
本実施形態の回路装置の詳細な回路構成図。
シングルポートRAMのメモリー領域割り当て例の説明図。
回路装置の具体的な回路構成図。
調停信号の説明図。
回路装置の動作を説明するタイミングチャート
変形例における回路装置の回路構成図。
電子機器のシステム構成図。

実施例

0024

以下、本実施形態について説明する。なお、以下で説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、本実施形態で説明される構成の全てが、本発明の必須構成要件であるとは限らない。

0025

1.回路装置
本実施形態の回路装置300の回路構成図を、図1に示す。図1に示すように、本実施形態の回路装置300は、第1の回路ブロック100(メインシステム)と、第2の回路ブロック200(サブシステム)と、を含む。第1の回路ブロック100は、シングルポートのメモリー110と、処理回路120とを有し、第1のクロック信号に基づいて動作する。第2の回路ブロック200は、制御回路210を有し、第2のクロック信号に基づいて動作する。

0026

そして、処理回路120は、シングルポートのメモリー110を介して、第2の回路ブロック200への書き込み情報を第2の回路ブロック200に転送する。より具体的な動作については後述する。

0027

本実施形態では、シングルポートのメモリー110を用いるため、メモリーの大きさ(回路規模、面積)を抑制することができる。また、本実施形態では、シーケンサーを用いていないため、回路規模及び消費電力の増大を抑制することができる。

0028

よって、複数の回路ブロック間で通信を行う場合に、回路規模の増大を抑制しつつ、高速にデータの受け渡しをすることが可能となる。

0029

このように本実施形態では、シングルポートのメモリー110を用いて、第1の回路ブロック100から第2の回路ブロック200へとデータ(書き込み情報)の受け渡しをする。この際には、第1の回路ブロック100と第2の回路ブロック200の両方がメモリー110にアクセスする必要がある。しかし、シングルポートのメモリーでは、書き込み情報の読み出し(リード)と書き込み(ライト)を同時に行うことが出来ない。また、第1の回路ブロック100と第2の回路ブロック200の両方が同時にメモリー110から書き込み情報の読み出しを行ったり、同時に書き込みを行ったりすることも出来ない。そのため、書き込み情報の読み出しタイミング書き込みタイミングを調整する必要がある。

0030

そこで、本実施形態では、図2に示すように、第1の回路ブロック100が、調停回路130をさらに有していてもよい。図2には、本実施形態の回路装置300のより具体的な回路構成図を示す。なお、図2の例において、第1の回路ブロック100及び第2の回路ブロック200のその他の構成については、図1に示す構成と同様である。

0031

この場合、調停回路130は、処理回路120がメモリー110に対する読み出し動作を行う場合に、第1の論理レベル(例えばローレベル)となる調停信号を出力する。そして、制御回路210は、調停信号が第1の論理レベルとは異なる第2の論理レベル(例えばハイレベル)である場合に、メモリー110から書き込み情報を読み出す。

0032

すなわち、調停信号が第1の論理レベルである場合には、第1の回路ブロック100の処理回路120がメモリー110からデータの読み出し動作を行うため、第2の回路ブロック200の制御回路210からメモリー110へのアクセスを禁止する。一方で、調停信号が第2の論理レベルである場合には、第1の回路ブロック100の処理回路120がメモリー110からデータの読み出し動作を行っていないため、第2の回路ブロック200の制御回路210からメモリー110へのアクセスを許可する。

0033

よって、第1の回路ブロック100の処理回路120がメモリー110からデータを読み出すタイミングと、第2の回路ブロック200の制御回路210がメモリー110からデータを読み出すタイミングとをずらすこと等が可能となる。

0034

また、第1の回路ブロック100の処理回路120は、メモリー110から書き込み情報を読み出す場合には、リード信号をアクティブにする。同様に、第2の回路ブロック200の制御回路210が、メモリー110から書き込み情報を読み出す場合にも、リード信号をアクティブにする。そして、調停回路130は、制御回路210からのリード信号がアクティブの場合において、処理回路120からのリード信号もアクティブである場合には、調停信号を第1の論理レベルにし、処理回路120からのリード信号が非アクティブである場合には、調停信号を第1の論理レベルとは異なる第2の論理レベルにする。

0035

つまり、処理回路120と制御回路210の両方がリード信号をアクティブにしている場合、または処理回路120のみがリード信号をアクティブにしている場合には、処理回路120がメモリー110から書き込み情報を読み出し可能にする。一方、制御回路210のみがリード信号をアクティブにしている場合に限り、制御回路210がメモリー110から書き込み情報を読み出し可能にする。

0036

これにより、第2の回路ブロック200によるメモリー110へのアクセスよりも、第1の回路ブロック100によるメモリー110へのアクセスを優先させること等が可能になる。

0037

また、以下で説明する例においては、制御回路210からはメモリー110に対して書き込み不能であり、処理回路120からはメモリー110に対して書き込み可能であるものとする。

0038

これにより、書き込み及び読み出し制御を簡略化すること等が可能になる。ただし、本実施形態はこれに限定されない。

0039

2.詳細な回路構成
本実施形態の回路装置は、図3に示すような構成を採用することができる。図3の例では、SoC(System On Chip)400が、図1に示す回路装置300に相当し、メインシステム500が、図1に示す第1の回路ブロック100に相当し、各サブシステム(サブシステム1〜サブシステムn)が、図1に示す第2の回路ブロック200に相当する。図1及び図2の例では、第2の回路ブロック200が1つだけ、第1の回路ブロック100に接続されているが、図3の例のように、複数の第2の回路ブロック200(図3の610〜6n0)が、第1の回路ブロック100に接続されていてもよい。

0040

そして、図3の例では、メインシステム500が、CPU(Central Processing Unit)501と、シングルポートRAM(Random Access Memory)502と、Flashメモリー503と、第1のクロック信号を出力するクロック生成回路クロックソース)504と、リセット回路505と、バス506とを有する。CPU501は、図1に示す処理回路120に相当し、シングルポートRAM502は、図1に示すメモリー110に相当する。

0041

また、図3の例では、各サブシステム(610〜6n0)が、制御部(611〜6n1)と、第2のクロック信号を出力するクロック生成回路(612〜6n2)と、リセット回路(613〜6n3)とを有する。制御部(611〜6n1)は、図1に示す制御回路210に相当する。なお、各クロック生成回路(612〜6n2)はクロック周波数が互いに異なり、各クロック生成回路(612〜6n2)が出力するクロック信号は、互いに異なっていてもよい。つまり、メインシステム500と、各サブシステム(610〜6n0)の全てが非同期であってもよい。

0042

そして、前述したように、メインシステム500のCPU501が、シングルポートRAM502に書き込み情報を書き込み、各サブシステム(610〜6n0)の制御部(611〜6n1)が、シングルポートRAM502から書き込み情報を読み出す。この場合、シングルポートRAM502は、例えば図4に示すようにメモリー領域が割り当てられる。具体的に図4の例では、メモリー領域は、メインシステム500のCPU501のワーク領域となるRAMデータエリアと、各サブシステム(610〜6n0)へ伝達する情報をメインシステム500が書き込む領域であるサブシステムコントロールエリア1〜サブシステムコントロールエリアnに分けられている。例えばメインシステム500がサブシステム610に設定情報を伝達する場合には、メインシステム500が、シングルポートRAM502のサブシステムコントロールエリア1に設定情報(書き込み情報)を書き込み、サブシステム610が、サブシステムコントロールエリア1から書き込まれた設定情報を読み出す。他のサブシステムの場合においても同様である。

0043

次に、図3に示した回路装置のさらに詳細な回路構成図を図5に示す。図5に示すように、メインシステム500は、CPU501と、シングルポートRAM502と、アドレス制御用セレクター(第2のセレクター)507と、調停回路(arbiter)508と、を含む。なお、調停回路(arbiter)508は、図2の調停回路130に相当する。

0044

また、サブシステム610は、信号生成回路614と、レジスター615と、レジスター制御用セレクター(第1のセレクター)616と、を含む。レジスター615は、メモリー110からの書き込み情報を記憶し、リード信号がアクティブになった場合に、データを取り込む。信号生成回路614は、メモリー110から読み出した書き込み情報を記憶するレジスター615のアドレスと、リードイネーブル信号を生成する。レジスター制御用セレクター(第1のセレクター)616は、レジスター615に出力する情報を選択する。なお、これらの回路素子は、図1等に示す制御回路210に含まれる。また、図5の例では、サブシステム610のレジスター615をアドレス毎に分けて、レジスター1〜レジスターkと記載している。レジスター制御用セレクター616もレジスター1〜レジスターkに対応して設けられている。

0045

そして、このような構成の回路装置300において、メインシステム500のCPU501は、書き込み情報をシングルポートRAM502に書き込む場合には、アクティブレベルライトイネーブル信号ESを調停回路508に出力し、書き込み情報をシングルポートRAM502から読み出す場合には、アクティブレベルのリードイネーブル信号RES(前述したリード信号)を調停回路508に出力する。同様に、サブシステム610の信号生成回路614は、書き込み情報をシングルポートRAM502から読み出す場合には、アクティブレベルのリードイネーブル信号RES(前述したリード信号)を調停回路508に出力する。

0046

そして、調停回路508は、図6の表に示すように、サブシステム610のリードイネーブル信号RESがアクティブ(1:イネーブル)であり、メインシステム500のリードイネーブル信号RES及びライトイネーブル信号WESがアクティブでない(0:ディスエーブル)場合にのみ、調停信号ASを第2の論理レベル(図6のOK)にする。一方、調停回路508は、図6の表に示すように、その他の場合には、調停信号を第1の論理レベル(図6のNG)にする。

0047

アドレス制御用セレクター507は、調停回路508が出力する調停信号ASが第1の論理レベル(図6のNG)である場合に、CPU501(図1の処理回路120)からのアドレスMADをシングルポートRAM502(図1のメモリー110)に出力し、調停信号ASが第2の論理レベル(図6のOK)である場合に、信号生成回路614(図1の制御回路210)からのアドレス情報SADをシングルポートRAM502に出力する。

0048

これにより、調停信号ASが第1の論理レベルである場合に、CPU501(処理回路120)がシングルポートRAM502において書き込み情報を書き込み及び読み出しをすることが可能になり、調停信号ASが第2の論理レベルである場合に、制御回路210がシングルポートRAM502から書き込み情報を読み出しすること等が可能になる。なお、CPU501がシングルポートRAM502に書き込み情報を書き込む場合には、シングルポートRAM502のデータ入力端子に対して、書き込み情報WDを出力する。さらに、CPU501が書き込み情報WDを出力した場合には、CPU501は、シングルポートRAM502に書き込み情報を書き込んだことを通知するための書き込み信号WSを信号生成回路614に出力する。また、CPU501又はサブシステム610が、シングルポートRAM502から書き込み情報を読み出す場合には、シングルポートRAM502のデータ出力端子から、読み出し情報RDとして書き込み情報WDを取得する。

0049

前述してきたように、調停信号が第1の論理レベル(図6のNG)である場合には、制御回路210が、シングルポートRAM502から書き込み情報を読み出すことができない。そのため、制御回路210からのリード信号をアクティブにした場合に、調停信号が第1の論理レベルである場合には、レジスター615に記憶された情報をレジスター615に書き戻す。

0050

これにより、書き込み情報を読み出すことができない場合に、読み出しを行う前にレジスター615に記憶されていた情報を保持すること等が可能になる。

0051

言い換えれば、レジスター制御用セレクター616は、調停信号が第1の論理レベル(図6のNG)である場合には、レジスター615に記憶された情報を選択して、レジスター615に出力し、調停信号が第2の論理レベル(図6のOK)である場合には、シングルポートRAM502(メモリー110)の出力を選択して、レジスター615に出力する。

0052

これにより、シングルポートRAM502(メモリー110)へのアクセスが許可された場合には、書き込み情報を読み出し、シングルポートRAM502(メモリー110)へのアクセスが拒否された場合には、レジスター615の元の記憶状態を保持する等が可能になる。

0053

また、サブシステムとメインシステムが非同期で、サブシステムのクロックがメインシステムのクロックより、十分遅い場合には、サブシステムがシングルポートRAMから書き込み情報の読み出しを行っている間に、メインシステムがシングルポートRAMにアクセスする可能性もある。この場合には、調停回路508は、メインシステム500に第2の論理レベルの調停信号を出力して、シングルポートRAMにアクセスできないことをメインシステム500へ通知してもよい。

0054

以上の動作の一例をタイミングチャートに示すと図7のようになる。なお、以下の説明における記号図5に従う。図7の例では、まず、CPU501から書き込み情報WDが、シングルポートRAM502のデータ入力端子に出力される。この時点では、メインシステム500からのライトイネーブル信号WES及びサブシステム610からのリードイネーブル信号RESは、ディスエーブルになっている。そして、CPU501から、アクティブレベルのライトイネーブル信号WESが調停回路508に出力されると、CPU501からの書き込み情報WDが、シングルポートRAM502に書き込まれる。そして、CPU501は、書き込み情報WDの書き込み後に、ライトイネーブル信号WESを再びディスエーブル状態に戻す。

0055

さらに、前述したように、CPU501は、データを書き込んだ旨を、信号生成回路614に通知する。すると、信号生成回路614は、アクティブレベルのリードイネーブル信号RESを調停回路508に出力し、読み込んだ書き込み情報を記憶するためのレジスター615のアドレス情報SADを、アドレス制御用セレクター507に出力する。

0056

そして、リードイネーブル信号RESを取得した調停回路508は、第2の論理レベルの調停信号ASを、アドレス制御用セレクター507に出力し、アドレス制御用セレクター507がシングルポートRAM502にレジスター615のアドレス情報SADを出力する。その後、シングルポートRAM502が取得したアドレス情報SADに対応するアドレスに、書き込み情報を出力する。以上のようにして、CPU501から、シングルポートRAM502に書き込み情報を書き込み、書き込み情報をサブシステム610が読み出すことが可能になる。

0057

3.変形例
また、本実施形態は、図8に示すような変形実施も可能である。図8の例では、各サブシステム(610〜6n0)がリセット回路を有しておらず、メインシステムが各サブシステム(610〜6n0)をリセット回路するサブシステムリセット回路509を有している。その他の構成は、前述した図3の例と同様である。

0058

本変形例では、各サブシステム(610〜6n0)は、起動後に必ずシングルポートRAMにアクセスし、各サブシステムに対応するメモリー領域(前述した図4のサブシステムコントロールエリア1〜サブシステムコントロールエリアn)に記憶された設定情報を読み出すものとする。そのため、メインシステムは、サブシステムの動作前にサブシステムの動作設定を行うことができる。そして、設定後に、サブシステムリセット回路509により各サブシステム(610〜6n0)をリセットすれば、メインシステムからサブシステムを簡単に制御することが可能になる。

0059

4.電子機器
本実施形態の回路装置300は、種々の電子機器に適用することが可能である。本実施形態の回路装置300を適用できる電子機器としては、例えば車載表示装置(例えばメーターパネル等)や、モニターディスプレイ単板プロジェクターテレビション装置情報処理装置コンピューター)、携帯型情報端末カーナビゲーションシステム携帯型ゲーム端末、DLP(Digital Light Processing)装置、プリンター等が挙げられる。

0060

図9に本実施形態の回路装置300を含む電子機器700のシステム構成図を示す。電子機器700は、回路装置300と、記憶部310と、ユーザーインターフェース部320と、データインターフェース部330とを含む。

0061

ユーザーインターフェース部320は、ユーザーからの種々の操作を受け付けインターフェース部である。例えば、ボタンマウスキーボードタッチパネル等で構成される。データインターフェース部330は、例えば制御データの入出力を行うインターフェース部である。例えばUSB等の有線通信インターフェースや、或は無線LAN等の無線通信インターフェースである。記憶部310は、データインターフェース部330から入力された制御データを記憶する。或は、記憶部320は、回路装置300のワーキングメモリーとして機能する。ただし、本実施形態の電子機器700は、図9に示す構成には限定されず、種々の変形実施が可能である。

0062

以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、回路装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

0063

100…第1の回路ブロック、110…メモリー、120…処理回路、130…調停回路、
200…第2の回路ブロック、210…制御回路、300…回路装置、310…記憶部、
320…ユーザーインターフェース部、330…データインターフェース部、
400…SoC、500…メインシステム、501…CPU、
502…シングルポートRAM、503…Flashメモリー、
504…クロック生成回路、505…リセット回路、506…バス、
507…アドレス制御用セレクター(第2のセレクター)、508…調停回路、
509…サブシステムリセット回路、610〜6n0…サブシステム、
611〜6n1…制御部、612〜6n2…クロック生成回路、
613〜6n3…リセット回路、614〜6n4…信号生成回路、615…レジスター、
616…レジスター制御用セレクター(第1のセレクター)

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ