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技術 クロックデータリカバリ回路の位相検出器

出願人 上海兆芯集成電路有限公司
発明者 ヨンシェンリー
出願日 2016年11月18日 (5年3ヶ月経過) 出願番号 2016-225393
公開日 2018年1月11日 (4年1ヶ月経過) 公開番号 2018-007225
状態 特許登録済
技術分野 パルス回路 パルスの操作 発信器の安定化、同期、周波数シンセサイザ
主要キーワード 省電力回路 省電力信号 技術的性能 要素パラメータ 三角記号 クレーム要素 接合ゲート電界効果トランジスタ Dフリップフロップ
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図面 (20)

課題

ジッタのないクロックデータリカバリ(Clock Data Recovery,CDR)を提供する。

解決手段

クロック遅延回路と、データ遅延回路と、制御回路と、Dフリップフロップと、論理回路とを含む位相検出器である。クロック遅延回路は、遅延クロック信号を生成するために、クロック信号遅延させる。データ遅延回路は、遅延データ信号を生成するために、データ信号を遅延させる。制御回路は、クロック信号および遅延クロック信号に従って、クロック遅延回路の遅延時間およびデータ遅延回路の遅延時間を調整する。Dフリップフロップは、データ信号とクロック信号に従って、レジスタ信号を生成する。論理回路は、クロックデータリカバリ回路チャージポンプを制御するために、データ信号、遅延データ信号およびレジスタ信号に従って、アップ制御信号およびダウン制御信号を生成する。

概要

背景

さまざまなプロトコルを設計する目的は、一連の情報(データ)をある場所から別の場所に転送することである。シリアルデータ通信は、データを高速で送信するためによく使用される。受信器端では、送信されたデータは、付随するタイミング情報完全性を失うことなく検索されなければならない。この処理は、クロックデータリカバリである。

しかしながら、従来のCDR回路は、通常、次のような問題に直面する。第一に、CDR回路のチャージポンプは、三角波形出力電圧のような不安定な出力電圧を有し、その結果、再生クロックに、より多くのジッタが発生する。第二に、前記再生クロックは、前記CDR回路のメインDフリップフロップで発生する非理想的なクロック・ツー・出力遅延(clock−to−output delay)のために、十分正確ではない。従って、先行技術における上記の問題を解決するための新しい解決策を設計する必要がある。

概要

ジッタのないクロックデータリカバリ(Clock Data Recovery,CDR)を提供する。クロック遅延回路と、データ遅延回路と、制御回路と、Dフリップフロップと、論理回路とを含む位相検出器である。クロック遅延回路は、遅延クロック信号を生成するために、クロック信号遅延させる。データ遅延回路は、遅延データ信号を生成するために、データ信号を遅延させる。制御回路は、クロック信号および遅延クロック信号に従って、クロック遅延回路の遅延時間およびデータ遅延回路の遅延時間を調整する。Dフリップフロップは、データ信号とクロック信号に従って、レジスタ信号を生成する。論理回路は、クロックデータリカバリ回路のチャージポンプを制御するために、データ信号、遅延データ信号およびレジスタ信号に従って、アップ制御信号およびダウン制御信号を生成する。

目的

さまざまなプロトコルを設計する目的は、一連の情報(データ)をある場所から別の場所に転送することである

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

データ信号に従ってクロック信号を生成するクロックデータリカバリ(Clock Data Recovery,CDR回路で使用される位相検出器であって、第1の遅延クロック信号を生成するために、前記クロック信号を遅延させ、その遅延時間は、第1の制御信号および第2の制御信号に従って調節可能であるクロック遅延回路と、第1の遅延データ信号を生成するために、前記データ信号を遅延させ、その遅延時間は、前記第1の制御信号および前記第2の制御信号に従って調節可能であるデータ遅延回路と、前記クロック信号および前記第1の遅延クロック信号に従って前記第1の制御信号および前記第2の制御信号を生成する第1の制御回路と、前記データ信号および前記クロック信号に従ってレジスタ信号を生成するメインDフリップフロップと、前記CDR回路チャージポンプを制御するために、前記データ信号、前記第1の遅延データ信号および前記レジスタ信号に従ってアップ制御信号およびダウン制御信号を生成する論理回路とを備えることを特徴とする位相検出器。

請求項2

前記メインDフリップフロップは、前記データ信号を受信するデータ端子と、前記クロック信号を受信するクロック端子と、前記レジスタ信号を出力する出力端子とを有することを特徴とする請求項1に記載の位相検出器。

請求項3

前記クロック遅延回路および前記データ遅延回路は、それぞれ、ハーフビット時間遅延(Half Bit−Time Delay,HBTD)回路を備え、前記HBTD回路は、複数の遅延ユニットを備え、前記複数の遅延ユニットは、HBTD入力とHBTD出力との間にカスケード接続されて遅延を生成し、前記複数の遅延ユニットの遅延時間は、それぞれ、前記第1の制御信号と前記第2の制御信号に従って調整可能であり、前記クロック遅延回路の前記HBTD回路については、前記HBTD入力が前記クロック信号を受信し、前記HBTD出力が前記第1の遅延クロック信号を生成し、前記データ遅延回路の前記HBTD回路については、前記HBTD入力が前記データ信号を受信し、前記HBTD出力が前記第1の遅延データ信号を生成することを特徴とする請求項1に記載の位相検出器。

請求項4

前記複数の遅延ユニットは、それぞれ、制御端子電源電圧に結合された第1の端子、および第1のノードに結合された第2の端子を有する第1のP型トランジスタと、制御端子、前記第1のノードに結合された第1の端子、および第2のノードに結合された第2の端子を有する第2のP型トランジスタと、制御端子、第3のノードに結合された第1の端子、および前記第2のノードに結合された第2の端子を有する第1のN型トランジスタと、制御端子、接地電圧に結合された第1の端子、および前記第3のノードに結合された第2の端子を有する第2のN型トランジスタと、前記第2のノードに結合された入力端子、および遅延ユニット出力ノードに結合された出力端子を有する第1のインバータとを備え、前記第1のP型トランジスタおよび前記第2のP型トランジスタのうちの一方の前記制御端子は、遅延ユニット入力ノードに結合され、前記第1のP型トランジスタおよび前記第2のP型トランジスタの他方の前記制御端子は、前記第1の制御信号に結合され、前記第1のN型トランジスタおよび前記第2のN型トランジスタのうちの一方の前記制御端子は、前記遅延ユニット入力ノードに結合され、前記第1のN型トランジスタおよび前記第2のN型トランジスタの他方の前記制御端子は、前記第2の制御信号に結合されたことを特徴とする請求項3に記載の位相検出器。

請求項5

前記第1の制御回路は、第1のチューナを備え、前記第1のチューナは、前記クロック信号を受信する第1の入力端子、前記第1の遅延クロック信号を受信する第2の入力端子、および第4のノードで第1のゲート制御信号を出力する出力端子を有する第1のORゲートと、第5のノードに結合された制御端子、電源電圧に結合された第1の端子、および前記第5のノードに結合された第2の端子を有する第3のP型トランジスタと、前記第5のノードから第1の電流を引き抜く第1の電流シンクと、前記第5のノードに結合された制御端子、前記電源電圧に結合された第1の端子、および第6のノードに結合された第2の端子を有する第4のP型トランジスタと、前記第4のノードに結合された制御端子、前記第6のノードに結合された第1の端子、および第1の制御ノードに結合された第2の端子を有する第5のP型トランジスタと、前記第1の制御ノードと接地電圧との間に結合され、前記第1の制御ノードは、前記第1の制御信号を出力するように構成される第1のコンデンサと、前記第1の制御ノードと前記接地電圧との間に結合され、スイッチ制御信号に従って選択的に開閉される第1のスイッチとを備えることを特徴とする請求項1に記載の位相検出器。

請求項6

前記第1の制御回路は、第2のチューナを備え、前記第2のチューナは、前記クロック信号を受信する第1の入力端子、前記第1の遅延クロック信号を受信する第2の入力端子、および第7のノードで第2のゲート制御信号を出力する出力端子を有する第1のANDゲートと、第8のノードに結合された制御端子、前記接地電圧に結合された第1の端子、および前記第8のノードに結合された第2の端子を有する第3のN型トランジスタと、前記第8のノードに第2の電流を供給する第1の電流源と、前記第8のノードに結合された制御端子、前記接地電圧に結合された第1の端子、および第9のノードに結合された第2の端子を有する第4のN型トランジスタと、前記第7のノードに結合された制御端子、前記第9のノードに結合された第1の端子、および第2の制御ノードに結合された第2の端子を有する第5のN型トランジスタと、前記第2の制御ノードと前記接地電圧との間に結合され、前記第2の制御ノードは、前記第2の制御信号を出力するように構成される第2のコンデンサと、前記電源電圧と前記第2の制御ノードとの間に結合され、前記スイッチ制御信号に従って選択的に開閉される第2のスイッチとを備えることを特徴とする請求項1に記載の位相検出器。

請求項7

前記第1の制御回路は、省電力回路をさらに備え、前記省電力回路は、第2の省電力信号を受信する制御端子、前記電源電圧に結合された第1の端子、および前記第5のノードに結合された第2の端子を有し、前記第2の省電力信号は、所定時間後に低電圧レベルに出力され、前記第3のP型トランジスタと前記第4のP型トランジスタの両方をオフにする第6のP型トランジスタを備えることを特徴とする請求項5に記載の位相検出器。

請求項8

前記第1の制御回路は、省電力回路をさらに備え、前記省電力回路は、第1の省電力信号を受信する制御端子、前記接地電圧に結合された第1の端子、および前記第8のノードに結合された第2の端子を有し、前記第1の省電力信号は、所定時間後に高電圧レベルに出力され、前記第3のN型トランジスタと前記第4のN型トランジスタの両方をオフにする第6のN型トランジスタを備えることを特徴とする請求項6に記載の位相検出器。

請求項9

前記論理回路は、アップ制御組合せ回路を備え、前記アップ制御組合せ回路は、前記データ信号を受信する第1の入力端子、前記第1の遅延データ信号を受信する第2の入力端子、反転レジスタ信号を受信する第3の入力端子、および出力端子を有し、前記反転レジスタ信号は、前記レジスタ信号に対して相補的論理レベルを有する第2のANDゲートと、反転データ信号を受信する第1の入力端子、反転された第1の遅延データ信号を受信する第2の入力端子、前記レジスタ信号を受信する第3の入力端子、および出力端子を有し、前記反転データ信号は、前記データ信号に対して相補的な論理レベルを有し、前記反転された第1の遅延データ信号は、前記第1の遅延データ信号に対して相補的な論理レベルを有する第3のANDゲートと、前記第2のANDゲートの前記出力端子に結合された第1の入力端子、前記第3のANDゲートの前記出力端子に結合された第2の入力端子、および前記アップ制御信号を出力する出力端子を有する第2のORゲートとを備えることを特徴とする請求項1に記載の位相検出器。

請求項10

前記論理回路は、ダウン制御組合せ回路を備え、前記ダウン制御組合せ回路は、前記データ信号を受信する第1の入力端子、前記反転された第1の遅延データ信号を受信する第2の入力端子、前記レジスタ信号を受信する第3の入力端子、および出力端子を有し、前記反転された第1の遅延データ信号は、前記第1の遅延データ信号に対して相補的な論理レベルを有する第4のANDゲートと、前記反転データ信号を受信する第1の入力端子、前記第1の遅延データ信号を受信する第2の入力端子、前記反転レジスタ信号を受信する第3の入力端子、および出力端子を有し、前記反転データ信号は、前記データ信号に対して相補的な論理レベルを有し、前記反転レジスタ信号は、前記レジスタ信号に対して相補的な論理レベルを有する第5のANDゲートと、前記第4のANDゲートの前記出力端子に結合された第1の入力端子、前記第5のANDゲートの前記出力端子に結合された第2の入力端子、および前記ダウン制御信号を出力する出力端子を有する第3のORゲートとを備えることを特徴とする請求項1に記載の位相検出器。

請求項11

第2の遅延クロック信号を生成するために、前記第1の遅延クロック信号を遅延させ、その遅延時間は、第3の制御信号および第4の制御信号に従って調整可能であるクロック同調回路と、第2の遅延データ信号を生成するために、前記第1の遅延データ信号を遅延させ、その遅延時間は、前記第3の制御信号および前記第4の制御信号に従って調整可能であるデータ同調回路と、前記第1の遅延クロック信号および前記第2の遅延クロック信号に従って前記第3の制御信号および前記第4の制御信号を生成する第2の制御回路とをさらに備え、前記論理回路は、さらに、前記第2の遅延データ信号に従って前記アップ制御信号および前記ダウン制御信号を生成することを特徴とする請求項1に記載の位相検出器。

請求項12

前記クロック同調回路および前記データ同調回路は、それぞれ、遅延補償回路を備え、前記遅延補償回路は、補償出力信号を生成するために、補償入力信号を遅延させる補償遅延ユニットを備え、前記補償遅延ユニットの遅延時間は、前記第3の制御信号および前記第4の制御信号に従って調節可能であり、前記クロック同調回路の遅延補償回路については、前記補償入力信号は前記第1の遅延クロック信号であり、前記補償出力信号は前記第2の遅延クロック信号であり、前記データ同調回路の遅延補償回路については、前記補償入力信号は前記第1の遅延データ信号であり、前記補償出力信号は前記第2の遅延データ信号であることを特徴とする請求項11に記載の位相検出器。

請求項13

前記補償遅延ユニットは、制御端子、電源電圧に結合された第1の端子、および第10のノードに結合された第2の端子を有する第7のP型トランジスタと、制御端子、前記第10のノードに結合された第1の端子、および第11のノードに結合された第2の端子を有する第8のP型トランジスタと、制御端子、第12のノードに結合された第1の端子、および前記第11のノードに結合された第2の端子を有する第7のN型トランジスタと、制御端子、接地電圧に結合された第1の端子、および前記第12のノードに結合された第2の端子を有する第8のN型トランジスタと、前記第11のノードに結合された入力端子、および前記補償出力信号を出力する出力端子を有する第2のインバータとを備え、前記第7のP型トランジスタおよび前記第8のP型トランジスタのうちの一方の前記制御端子は、前記補償入力信号に結合され、前記第7のP型トランジスタおよび前記第8のP型トランジスタの他方の前記制御端子は、前記第4の制御信号に結合され、前記第7のN型トランジスタおよび前記第8のN型トランジスタのうちの一方の前記制御端子は、前記補償入力信号に結合され、前記第7のN型トランジスタおよび前記第8のN型トランジスタの他方の前記制御端子は、前記第3の制御信号に結合されたことを特徴とする請求項12に記載の位相検出器。

請求項14

前記第2の制御回路は、スローコントローラを備え、前記スローコントローラは、データ端子、反転された第1の遅延クロック信号を受信するクロック端子、第1のスロー信号を出力する出力端子、および前記データ端子にフィードバックされる反転出力端子を有し、前記反転された第1の遅延クロック信号は、前記第1の遅延クロック信号に対して相補的な論理レベルを有する第5のDフリップフロップと、データ端子、前記第1の遅延クロック信号を受信するクロック端子、第2のスロー信号を出力する出力端子、および前記データ端子にフィードバックされる反転出力端子を有する第6のDフリップフロップとを備えることを特徴とする請求項11に記載の位相検出器。

請求項15

前記第2の制御回路は、第3のチューナをさらに備え、前記第3のチューナは、前記第2の遅延クロック信号を受信する第1の入力端子、反転された第1のスロー信号を受信する第2の入力端子、反転された第2のスロー信号を受信するための第3の入力端子、および第3のゲート制御信号を出力する出力端子を有し、前記反転された第1のスロー信号は、前記第1のスロー信号に対して相補的な論理レベルを有し、前記反転された第2のスロー信号は、前記第2のスロー信号に対して相補的な論理レベルを有する第6のANDゲートと、前記第3のゲート制御信号に結合された制御端子、第1の端子、および第3の制御ノードに結合された第2の端子を有し、第3の電流を、前記第1の端子から引き抜く第11のN型トランジスタと、前記第3の制御ノードと前記接地電圧との間に結合され、前記第3の制御ノードは、前記第3の制御信号を出力するように構成される第3のコンデンサと、電源電圧と前記第3の制御ノードとの間に結合され、スイッチ制御信号に従って選択的に開閉される第3のスイッチとを備えることを特徴とする請求項14に記載の位相検出器。

請求項16

前記第2の制御回路は、第4のチューナをさらに備え、前記第4のチューナは、前記第2の遅延クロック信号を受信する第1の入力端子、前記第1のスロー信号を受信する第2の入力端子、前記第2のスロー信号を受信する第3の入力端子、および第16のノードで第4のゲート制御信号を出力する出力端子を有する第2のNANDゲートと、前記第4のゲート制御信号に結合された制御端子、第1の端子、および第4の制御ノードに結合された第2の端子を有し、第4の電流が前記第1の端子に供給される第11のP型トランジスタと、前記第4の制御ノードと前記接地電圧との間に結合され、前記第4の制御ノードが前記第4の制御信号を出力するように構成される第4のコンデンサと、前記第4の制御ノードと前記接地電圧との間に結合され、前記スイッチ制御信号に従って選択的に開閉される第4のスイッチとを備えることを特徴とする請求項14に記載の位相検出器。

請求項17

前記論理回路は、アップ制御組合せ回路を備え、前記アップ制御組合せ回路は、前記データ信号を受信する第1の入力端子、前記第2の遅延データ信号を受信する第2の入力端子、反転レジスタ信号を受信する第3の入力端子、および出力端子を有し、前記反転レジスタ信号は、前記レジスタ信号に対して相補的な論理レベルを有する第7のANDゲートと、反転データ信号を受信する第1の入力端子、反転された第2の遅延データ信号を受信する第2の入力端子、前記レジスタ信号を受信する第3の入力端子、および出力端子を有し、前記反転データ信号は、前記データ信号に対して相補的な論理レベルを有し、前記反転された第2の遅延データ信号は、前記第2の遅延データ信号に対して相補的な論理レベルを有する第8のANDゲートと、前記第7のANDゲートの前記出力端子に結合された第1の入力端子、前記第8のANDゲートの前記出力端子に結合された第2の入力端子、および前記アップ制御信号を出力する出力端子を有する第4のORゲートとを備えることを特徴とする請求項11に記載の位相検出器。

請求項18

前記論理回路は、ダウン制御組合せ回路を備え、前記ダウン制御組合せ回路は、前記データ信号を受信する第1の入力端子、前記反転された第2の遅延データ信号を受信する第2の入力端子、前記レジスタ信号を受信する第3の入力端子、および出力端子を有し、前記反転された第2の遅延データ信号は、前記第2の遅延データ信号に対して相補的な論理レベルを有する第9のANDゲートと、前記反転データ信号を受信する第1の入力端子、前記第2の遅延データ信号を受信する第2の入力端子、前記反転レジスタ信号を受信する第3の入力端子、および出力端子を有し、前記反転データ信号は、前記データ信号に対して相補的な論理レベルを有し、前記反転レジスタ信号は、前記レジスタ信号に対して相補的な論理レベルを有する第10のANDゲートと、前記第9のANDゲートの前記出力端子に結合された第1の入力端子、前記第10のANDゲートの前記出力端子に結合された第2の入力端子、および前記ダウン制御信号を出力する出力端子を有する第5のORゲートとを備えることを特徴とする請求項11に記載の位相検出器。

技術分野

0001

この出願は、2016年7月6日に出願された出願番号第15/203392号の一部継続出願であり、その全体が参照により本明細書に組み込まれる。

0002

本発明は一般に、位相検出器に関し、具体的には、クロックデータリカバリ(Clock Data Recovery,CDR回路に使用される位相検出器に関する。

背景技術

0003

さまざまなプロトコルを設計する目的は、一連の情報(データ)をある場所から別の場所に転送することである。シリアルデータ通信は、データを高速で送信するためによく使用される。受信器端では、送信されたデータは、付随するタイミング情報完全性を失うことなく検索されなければならない。この処理は、クロックデータリカバリである。

0004

しかしながら、従来のCDR回路は、通常、次のような問題に直面する。第一に、CDR回路のチャージポンプは、三角波形出力電圧のような不安定な出力電圧を有し、その結果、再生クロックに、より多くのジッタが発生する。第二に、前記再生クロックは、前記CDR回路のメインDフリップフロップで発生する非理想的なクロック・ツー・出力遅延(clock−to−output delay)のために、十分正確ではない。従って、先行技術における上記の問題を解決するための新しい解決策を設計する必要がある。

0005

好ましい実施形態では、CDR回路に使用される位相検出器に関することが開示される。本発明のCDR回路は、データ信号に従ってクロック信号を生成するCDR回路であって、前記CDR回路は、第1の遅延クロック信号を生成するために、クロック信号を遅延させ、その遅延時間は、第1の制御信号および第2の制御信号に従って調節可能であるクロック遅延回路と、第1の遅延データ信号を生成するために、データ信号を遅延させ、その遅延時間は、前記第1の制御信号および前記第2の制御信号に従って調節可能であるデータ遅延回路と、前記クロック信号および前記第1の遅延クロック信号に従って前記第1の制御信号および前記第2の制御信号を生成する第1の制御回路と、前記データ信号および前記クロック信号に従ってレジスタ信号を生成するメインDフリップフロップと、前記CDR回路のチャージポンプを制御するために、前記データ信号、前記第1の遅延データ信号および前記レジスタ信号に従ってアップ制御信号およびダウン制御信号を生成する論理回路とを含む。

0006

いくつかの実施形態では、前記メインDフリップフロップは、前記データ信号を受信するデータ端子と、前記クロック信号を受信するクロック端子と、前記レジスタ信号を出力する出力端子とを有する。

0007

いくつかの実施形態では、前記クロック遅延回路および前記データ遅延回路は、それぞれ、ハーフビット時間遅延(Half Bit−Time Delay,HBTD)回路を含み、前記HBTD回路は、複数の遅延ユニットを含み、前記複数の遅延ユニットは、HBTD入力とHBTD出力との間にカスケード接続されて遅延を生成し、前記複数の遅延ユニットの遅延時間は、それぞれ、前記第1の制御信号と前記第2の制御信号に従って調整可能であり、前記クロック遅延回路の前記HBTD回路については、前記HBTD入力が前記クロック信号を受信し、前記HBTD出力が前記第1の遅延クロック信号を生成し、前記データ遅延回路の前記HBTD回路については、前記HBTD入力が前記データ信号を受信し、前記HBTD出力が前記第1の遅延データ信号を生成する。

0008

いくつかの実施形態では、前記複数の遅延ユニットは、それぞれ、制御端子電源電圧に結合された第1の端子、および第1のノードに結合された第2の端子を有する第1のP型トランジスタと、制御端子、前記第1のノードに結合された第1の端子、および第2のノードに結合された第2の端子を有する第2のP型トランジスタと、制御端子、第3のノードに結合された第1の端子、および前記第2のノードに結合された第2の端子を有する第1のN型トランジスタと、制御端子、接地電圧に結合された第1の端子、および前記第3のノードに結合された第2の端子を有する第2のN型トランジスタと、前記第2のノードに結合された入力端子、および遅延ユニット出力ノードに結合された出力端子を有する第1のインバータとを含み、前記第1のP型トランジスタおよび前記第2のP型トランジスタのうちの一方の前記制御端子は、遅延ユニット入力ノードに結合され、前記第1のP型トランジスタおよび前記第2のP型トランジスタの他方の前記制御端子は、前記第1の制御信号に結合されて、前記第1のN型トランジスタおよび前記第2のN型トランジスタのうちの一方の前記制御端子は前記遅延ユニット入力ノードに結合され、前記第1のN型トランジスタおよび前記第2のN型トランジスタの他方の前記制御端子は、前記第2の制御信号に結合される。

0009

いくつかの実施形態では、前記第1の制御回路は、第1のチューナを含み、前記第1のチューナは、前記クロック信号を受信する第1の入力端子、前記第1の遅延クロック信号を受信する第2の入力端子、および第4のノードで第1のゲート制御信号を出力する出力端子を有する第1のORゲートと、第5のノードに結合された制御端子、電源電圧に結合された第1の端子、および前記第5のノードに結合された第2の端子を有する第3のP型トランジスタと、前記第5のノードから第1の電流を引き抜く第1の電流シンクと、前記第5のノードに結合された制御端子、前記電源電圧に結合された第1の端子、および第6のノードに結合された第2の端子を有する第4のP型トランジスタと、前記第4のノードに結合された制御端子、前記第6のノードに結合された第1の端子、および第1の制御ノードに結合された第2の端子を有する第5のP型トランジスタと、前記第1の制御ノードと接地電圧との間に結合され、前記第1の制御ノードは、前記第1の制御信号を出力するように構成される第1のコンデンサと、前記第1の制御ノードと前記接地電圧との間に結合され、スイッチ制御信号に従って選択的に開閉される第1のスイッチとを含む。

0010

いくつかの実施形態では、前記第1の制御回路は、第2のチューナを含み、前記第2のチューナは、前記クロック信号を受信する第1の入力端子、前記第1の遅延クロック信号を受信する第2の入力端子、および第7のノードで第2のゲート制御信号を出力する出力端子を有する第1のANDゲートと、第8のノードに結合された制御端子、前記接地電圧に結合された第1の端子、および前記第8のノードに結合された第2の端子を有する第3のN型トランジスタと、前記第8のノードに第2の電流を供給する第1の電流源と、前記第8のノードに結合された制御端子、前記接地電圧に結合された第1の端子、および第9のノードに結合された第2の端子を有する第4のN型トランジスタと、前記第7のノードに結合された制御端子、前記第9のノードに結合された第1の端子、および第2の制御ノードに結合された第2の端子を有する第5のN型トランジスタと、前記第2の制御ノードと前記接地電圧との間に結合され、前記第2の制御ノードは、前記第2の制御信号を出力するように構成される第2のコンデンサと、前記電源電圧と前記第2の制御ノードとの間に結合され、前記スイッチ制御信号に従って選択的に開閉される第2のスイッチとを含む。

0011

いくつかの実施形態では、前記第1の制御回路は、省電力回路をさらに含み、前記省電力回路は、第2の省電力信号を受信する制御端子、前記電源電圧に結合された第1の端子、および前記第5のノードに結合された第2の端子を有し、前記第2の省電力信号は、所定時間後に低電圧レベルに出力され、前記第3のP型トランジスタと前記第4のP型トランジスタの両方をオフにする第6のP型トランジスタを含む。

0012

いくつかの実施形態では、前記第1の制御回路は、省電力回路をさらに含み、前記省電力回路は、第1の省電力信号を受信する制御端子、前記接地電圧に結合された第1の端子、および前記第8のノードに結合された第2の端子を有し、前記第1の省電力信号は、所定時間後に高電圧レベルに出力され、前記第3のN型トランジスタと前記第4のN型トランジスタの両方をオフにする第6のN型トランジスタを含む。

0013

いくつかの実施形態では、前記論理回路は、アップ制御組合せ回路を含み、前記アップ制御組合せ回路は、前記データ信号を受信する第1の入力端子、前記第1の遅延データ信号を受信する第2の入力端子、反転レジスタ信号を受信する第3の入力端子、および出力端子を有し、前記反転レジスタ信号は、前記レジスタ信号に対して相補的論理レベルを有する第2のANDゲートと、反転データ信号を受信する第1の入力端子、反転された第1の遅延データ信号を受信する第2の入力端子、前記レジスタ信号を受信する第3の入力端子、および出力端子を有し、前記反転データ信号は、前記データ信号に対して相補的な論理レベルを有し、前記反転された第1の遅延データ信号は、前記第1の遅延データ信号に対して相補的な論理レベルを有する第3のANDゲートと、前記第2のANDゲートの前記出力端子に結合された第1の入力端子、前記第3のANDゲートの前記出力端子に結合された第2の入力端子、および前記アップ制御信号を出力する出力端子を有する第2のORゲートとを含む。

0014

いくつかの実施形態では、前記論理回路は、ダウン制御組合せ回路を含み、前記ダウン制御組合せ回路は、前記データ信号を受信する第1の入力端子、前記反転された第1の遅延データ信号を受信する第2の入力端子、前記レジスタ信号を受信する第3の入力端子、および出力端子を有し、前記反転された第1の遅延データ信号は、前記第1の遅延データ信号に対して相補的な論理レベルを有する第4のANDゲートと、前記反転データ信号を受信する第1の入力端子、前記第1の遅延データ信号を受信する第2の入力端子、前記反転レジスタ信号を受信する第3の入力端子、および出力端子を有し、前記反転データ信号は、前記データ信号に対して相補的な論理レベルを有し、前記反転レジスタ信号は、前記レジスタ信号に対して相補的な論理レベルを有する第5のANDゲートと、前記第4のANDゲートの前記出力端子に結合された第1の入力端子、前記第5のANDゲートの前記出力端子に結合された第2の入力端子、および前記ダウン制御信号を出力する出力端子を有する第3のORゲートとを含む。

0015

いくつかの実施形態では、前記位相検出器は、第2の遅延クロック信号を生成するために、前記第1の遅延クロック信号を遅延させ、その遅延時間は、第3の制御信号および第4の制御信号に従って調整可能であるクロック同調回路と、第2の遅延データ信号を生成するために、前記第1の遅延データ信号を遅延させ、その遅延時間は、前記第3の制御信号および前記第4の制御信号に従って調整可能であるデータ同調回路と、前記第1の遅延クロック信号および前記第2の遅延クロック信号に従って前記第3の制御信号および前記第4の制御信号を生成する第2の制御回路とをさらに含む、前記論理回路は、さらに、前記第2の遅延データ信号に従って前記アップ制御信号および前記ダウン制御信号を生成する。

0016

いくつかの実施形態では、前記クロック同調回路および前記データ同調回路は、それぞれ、遅延補償回路を含み、前記遅延補償回路は、補償出力信号を生成するために、補償入力信号を遅延させる補償遅延ユニットを含み、前記補償遅延ユニットの遅延時間は、前記第3の制御信号および前記第4の制御信号に従ってて調節可能であり、前記クロック同調回路の遅延補償回路については、前記補償入力信号は前記第1の遅延クロック信号であり、前記補償出力信号は前記第2の遅延クロック信号であり、前記データ同調回路の遅延補償回路については、前記補償入力信号は前記第1の遅延データ信号であり、前記補償出力信号は第2の遅延データ信号である

0017

いくつかの実施形態では、前記補償遅延ユニットは、制御端子、電源電圧に結合された第1の端子、および第10のノードに結合された第2の端子を有する第7のP型トランジスタと、制御端子、前記第10のノードに結合された第1の端子、および第11のノードに結合された第2の端子を有する第8のP型トランジスタと、制御端子、第12のノードに結合された第1の端子、および前記第11のノードに結合された第2の端子を有する第7のN型トランジスタと、制御端子、接地電圧に結合された第1の端子、および前記第12のノードに結合された第2の端子を有する第8のN型トランジスタと、前記第11のノードに結合された入力端子、および前記補償出力信号を出力する出力端子を有する第2のインバータとを含み、前記第7のP型トランジスタおよび前記第8のP型トランジスタのうちの一方の前記制御端子は、前記補償入力信号に結合され、前記第7のP型トランジスタおよび前記第8のP型トランジスタの他方の前記制御端子は、前記第4の制御信号に結合され、前記第7のN型トランジスタおよび前記第8のN型トランジスタのうちの一方の前記制御端子は、前記補償入力信号に結合され、前記第7のN型トランジスタおよび前記第8のN型トランジスタの他方の前記制御端子は、前記第3の制御信号に結合される。

0018

いくつかの実施形態では、前記第2の制御回路は、スローコントローラを含み、前記スローコントローラは、データ端子、反転された第1の遅延クロック信号を受信するクロック端子、第1のスロー信号を出力する出力端子、および前記データ端子にフィードバックされる反転出力端子を有し、前記反転された第1の遅延クロック信号は、第1の遅延クロック信号に対して相補的な論理レベルを有する第5のDフリップフロップと、データ端子、前記第1の遅延クロック信号を受信するクロック端子、第2のスロー信号を出力する出力端子、および前記データ端子にフィードバックされる反転出力端子を有する第6のDフリップフロップとを含む。

0019

いくつかの実施形態では、前記第2の制御回路は、第3のチューナをさらに含み、前記第3のチューナは、前記第2の遅延クロック信号を受信する第1の入力端子、反転された第1のスロー信号を受信する第2の入力端子、反転された第2のスロー信号を受信するための第3の入力端子、および第3のゲート制御信号を出力する出力端子を有し、前記反転された第1のスロー信号は、前記第1のスロー信号に対して相補的な論理レベルを有し、前記反転された第2のスロー信号は、前記第2のスロー信号に対して相補的な論理レベルを有する第6のANDゲートと、前記第3のゲート制御信号に結合された制御端子、第1の端子、および第3の制御ノードに結合された第2の端子を有し、第3の電流を、第11のN型トランジスタの前記第1の端子から引き抜く第11のN型トランジスタと、前記第3の制御ノードと前記接地電圧との間に結合され、前記第3の制御ノードは、前記第3の制御信号を出力するように構成される第3のコンデンサと、電源電圧と前記第3の制御ノードとの間に結合され、スイッチ制御信号に従って選択的に開閉される第3のスイッチとを含む。

0020

いくつかの実施形態では、前記第2の制御回路は、第4のチューナをさらに含み、前記第4のチューナは、前記第2の遅延クロック信号を受信する第1の入力端子、前記第1のスロー信号を受信する第2の入力端子、前記第2のスロー信号を受信する第3の入力端子、および第16のノードで第4のゲート制御信号を出力する出力端子を有する第2のNANDゲートと、前記第4のゲート制御信号に結合された制御端子、第1の端子、および第4の制御ノードに結合された第2の端子を有し、第4の電流が第11のP型トランジスタの前記第1端子に供給される第11のP型トランジスタと、前記第4の制御ノードと前記接地電圧との間に結合され、前記第4の制御ノードが前記第4の制御信号を出力するように構成される第4のコンデンサと、前記第4の制御ノードと前記接地電圧との間に結合され、前記スイッチ制御信号に従って選択的に開閉される第4のスイッチとを含む。

0021

いくつかの実施形態では、前記論理回路は、アップ制御組合せ回路を含み、前記アップ制御組合せ回路は、前記データ信号を受信する第1の入力端子、前記第2の遅延データ信号を受信する第2の入力端子、反転レジスタ信号を受信する第3の入力端子、および出力端子を有し、前記反転レジスタ信号は、前記レジスタ信号に対して相補的な論理レベルを有する第7のANDゲートと、反転データ信号を受信する第1の入力端子、反転された第2の遅延データ信号を受信する第2の入力端子、前記レジスタ信号を受信する第3の入力端子、および出力端子を有し、前記反転データ信号は、前記データ信号に対して相補的な論理レベルを有し、前記反転された第2の遅延データ信号は、前記第2の遅延データ信号に対して相補的な論理レベルを有する第8のANDゲートと、前記第7のANDゲートの前記出力端子に結合された第1の入力端子、前記第8のANDゲートの前記出力端子に結合された第2の入力端子、および前記アップ制御信号を出力する出力端子を有する第4のORゲートとを含む。

0022

いくつかの実施形態では、前記論理回路は、ダウン制御組合せ回路を含み、前記ダウン制御組合せ回路は、前記データ信号を受信する第1の入力端子、前記反転された第2の遅延データ信号を受信する第2の入力端子、前記レジスタ信号を受信する第3の入力端子、および出力端子を有し、前記反転された第2の遅延データ信号は、前記第2の遅延データ信号に対して相補的な論理レベルを有する第9のANDゲートと、前記反転データ信号を受信する第1の入力端子、前記第2の遅延データ信号を受信する第2の入力端子、前記反転レジスタ信号を受信する第3の入力端子、および出力端子を有し、前記反転データ信号は、前記データ信号に対して相補的な論理レベルを有し、前記反転レジスタ信号は、前記レジスタ信号に対して相補的な論理レベルを有する第10のANDゲートと、前記第9のANDゲートの前記出力端子に結合された第1の入力端子、前記第10のANDゲートの前記出力端子に結合された第2の入力端子、および前記ダウン制御信号を出力する出力端子を有する第5のORゲートとを含む。

図面の簡単な説明

0023

図1は、本発明の一実施形態に係るCDR回路を示す図である。

0024

図2は、本発明の一実施形態に係る位相検出器を示す図である。

0025

図3は、本発明の一実施形態に係るHBTD回路を示す図である。

0026

図4は、本発明の一実施形態に係る遅延ユニットを示す図である。

0027

図5Aは、本発明の一実施形態に係る第1のチューナを示す図である。

0028

図5Bは、本発明の一実施形態に係る第2のチューナを示す図である。

0029

図5Cは、本発明の一実施形態に係る省電力回路を示す図である。

0030

図6Aは、本発明の一実施形態に係るアップ制御組合せ回路を示す図である。

0031

図6Bは、本発明の一実施形態に係るダウン制御組合せ回路を示す図である。

0032

図7Aは、本発明の一実施形態に係る第1のチューナおよび第2のチューナの信号波形を示す図である。

0033

図7Bは、本発明の一実施形態に係るクロック信号が遅れた場合の位相検出器の信号波形図である。

0034

図7Cは、本発明の一実施形態に係るクロック信号が進んだ場合の位相検出器の信号波形の図である。

0035

図8は、本発明の一実施形態に係る位相検出器を示す図である。

0036

図9は、本発明の一実施形態に係る遅延補償回路を示す図である。

0037

図10は、本発明の一実施形態に係る遅延ユニットを示す図である。

0038

図11Aは、本発明の一実施形態に係るスローコントローラを示す図である。

0039

図11Bは、本発明の一実施形態に係る第3のチューナを示す図である。

0040

図11Cは、本発明の一実施形態に係る第4のチューナを示す図である。

0041

図12Aは、本発明の一実施形態に係るアップ制御組合せ回路を示す図である。

0042

図12Bは、本発明の一実施形態に係るダウン制御組合せ回路を示す図である。

0043

図13Aは、本発明の一実施形態に係るスローコントローラ、第3のチューナおよび第4のチューナの信号波形図である。

0044

図13Bは、メインDフリップフロップにクロック・ツー・出力遅延が発生した場合の位相検出器の信号波形図である。

0045

図13Cは、本発明の一実施形態に係る位相検出器の信号波形図である。

実施例

0046

本発明の目的、特徴および利点を説明するために、本発明の実施形態および図面は、以下のように詳細に説明する。

0047

特定の用語は、特定の構成要素を参照するために、明細書全体および後述の特許請求の範囲で使用される。当業者であれば分かるように、製造業者は、構成要素を異なる名称で参照することができる。この明細書では、名前は異なるが機能は同じ構成要素を区別するつもりはない。以下の説明および特許請求の範囲において、「含む」および「備える」という用語は、非制限的な表現であるため、「包含するが限定されない」という意味に解釈されるべきである。「実質的に」という用語は、その値が許容誤差範囲内にあることを意味する。当業者は、所定の誤差範囲内で技術的問題を解決し、提案された技術的性能を達成することができる。また、「結合」という用語は、間接的または直接的な電気的接続を意味する。従って、一方のデバイスが他のデバイスに結合される場合、その接続は、直接的な電気接続、または他のデバイスおよび接続を介する間接的な電気接続であってもよい。

0048

図1は、本発明の一実施形態に係るCDR回路100を示す図である。図1に示すように、前記CDR回路100は、位相検出器110と、位相周波数検出器120と、MUX(マルチプレクサ)130と、チャージポンプ140と、ループフィルタ150と、VCO(電圧制御発振器)160と、2つの分周器171,172とを含む。クロック信号CKは、前記CDR回路100によってデータ信号DAから再生されたクロックであってもよい。前記CDR回路100は、2つの異なるモードで動作する。前記データ信号DAは、前記位相検出器110と、前記位相周波数検出器120の両方に入力される。周波数ロックモードでは、前記MUX130は、前記データ信号DAの初期データシーケンス(例えば、所望のデータクロックロックすることを容易にする101010の交互ビットシーケンス)中のプリアンブルに従って、前記データ信号DAの周波数にロックするために、前記位相周波数検出器120からの入力を受信するように切り替え、下半分の信号ループは、前記位相周波数検出器120から前記チャージポンプ140および前記ループフィルタ150を経て、前記VCO160まで形成される。一方、実データモードでは、前記MUX130は、実際のデータに従って前記データ信号DAの周波数にロックするために、前記位相検出器110からの入力を受信するように切り替え、上半分の信号ループは、前記位相検出器110から前記チャージポンプ140および前記ループフィルタ150を経て、前記VCO160まで形成される。理想的には、クロック信号CKの立ち上がりエッジは、対応するデータが正しく読み取られることを確実にするために、データ信号DAのビットパルス中心点にあるべきである。従来のCDR回路100は、多くの場合、特に実データモードの間に、その再生クロックに深刻なジッタの問題を有する。従って、本発明は、チャージポンプ140の出力制御電圧VCを安定させるための新規な位相検出器110を提案する。前記MUX、前記チャージポンプ、前記ループフィルタ、前記VCOおよび前記分周器の典型的な構造は、当業者には周知であり、ここでは説明を省略する。

0049

図2は、本発明の一実施形態に係る位相検出器200を示す図である。前記位相検出器200は、図1の前記CDR回路100に適用することができる。図2に示すように、前記位相検出器200は、クロック遅延回路210と、データ遅延回路220と、第1の制御回路230と、メインDフリップフロップ240と、論理回路250とを含む。クロック信号CKは、前記CDR回路100からの再生クロックであってもよい。前記データ信号DAは、前記CDR回路100への入力データであってもよい。前記クロック遅延回路210は、第1の遅延クロック信号CKD1を生成するために、前記クロック信号CKを遅延時間τ1だけ遅延させ、前記クロック遅延回路210の前記遅延時間τ1は、第1の制御信号SC1および第2の制御信号SC2に従って調節可能である。前記データ遅延回路220は、第1の遅延データ信号DAD1を生成するために、前記データ信号DAを遅延時間τ2だけ遅延させ、前記データ遅延回路220の前記遅延時間τ2は、前記第1の制御信号SC1および前記第2の制御信号SC2に従って調節可能である。前記第1の制御回路230は、前記クロック信号CKおよび第1の遅延クロック信号CKD1に従って前記第1の制御信号SC1および第2の制御信号SC2を生成する。前記メインDフリップフロップ240は、前記データ信号DAおよび前記クロック信号CKに従ってレジスタ信号SBを生成する。例えば、前記メインDフリップフロップ240は、前記データ信号DAを受信するデータ端子(D)と、前記クロック信号CKを受信するクロック端子(三角記号)と、前記レジスタ信号SBを出力する出力端子(Q)とを有してもよい。前記論理回路250は、前記CDR回路100の前記チャージポンプ140を制御するために、前記データ信号DA、前記第1の遅延データ信号DAD1、および前記レジスタ信号SBに従って、アップ制御信号UPおよびダウン制御信号DOWNを生成する。なお、前記チャージポンプ140の前記出力制御電圧VCの電圧レベルは、前記アップ制御信号UPおよび前記ダウン制御信号DOWNによって決定される。

0050

以下の実施形態は、位相検出器200(または110)の構造および回路を説明する。以下の図および説明は、本発明を制限するものではなく、単なる例示であることを理解されたい。

0051

いくつかの実施形態では、前記クロック遅延回路210および前記データ遅延回路220は、それぞれ、HBTD回路360を含む。図3は、本発明の一実施形態に係るHBTD回路360を示す図である。図3の実施形態では、前記HBTD回路360は、第1の遅延ユニット361と、第2の遅延ユニット362と、第3の遅延ユニット363と、第4の遅延ユニット364とを含む。前記第1の遅延ユニット361は、第2の信号S2を生成するために、HBTD入力で受信された第1の信号S1を遅延時間τDだけ遅延させる。前記第2の遅延ユニット362は、第3の信号S3を生成するために、前記第2の信号S2を遅延時間τDだけ遅延させる。前記第3の遅延ユニット363は、第4の信号S4を生成するために、前記第3の信号S3を遅延時間τDだけ遅延させる。前記第4の遅延ユニット364は、HBTD出力で第5の信号S5を生成するために、前記第4の信号S4を遅延時間τDだけ遅延させる。前記第1の遅延ユニット361、前記第2の遅延ユニット362、前記第3の遅延ユニット363及び前記第4の遅延ユニット364のそれぞれの遅延時間τDは、前記第1の制御信号SC1及び前記第2の制御信号SC2に従って調節可能である。前記クロック遅延回路210のHBTD回路360については、前記第1の信号S1は前記クロック信号CKであり、前記第5の信号S5は前記第1の遅延クロック信号CKD1である。また、前記データ遅延回路220のHBTD回路360については、前記第1の信号S1は前記データ信号DAであり、前記第5の信号S5は前記第1の遅延データ信号DAD1である。前記HBTD回路360は、図3に4つの遅延ユニットが明確に示されるが、他の実施形態では、2,3,5,6,7またはそれ以上の遅延ユニットなど、より多いまたはより少ない遅延ユニットを含むことができることを理解されたい。

0052

図4は、本発明の一実施形態に係る遅延ユニットを示す図である。図4の実施形態では、前記第1の遅延ユニット361、前記第2の遅延ユニット362、前記第3の遅延ユニット363及び前記第4の遅延ユニット364は、それぞれ、第1のPMOSトランジスタP型金属酸化物半導体電界効果トランジスタ)MP1と、 第2のPMOSトランジスタMP2と、第1のNMOSトランジスタ(N型金属酸化物半導体電界効果トランジスタ)MN1と、第2のNMOSトランジスタMN2と、第1のインバータ411とを含む。各遅延ユニットは、遅延ユニット入力ノードNDUIおよび遅延ユニット出力ノードNDUOを有する。これらの遅延ユニットが直列に結合される場合、1つの遅延ユニットの前記遅延ユニット入力ノードNDUIは、その前の遅延ユニットの前記遅延ユニット出力ノードNDUOに結合されてもよい。例えば、前記第2の遅延ユニット362の前記遅延ユニット入力ノードNDUIは、前記第1の遅延ユニット361の前記遅延ユニット出力ノードNDUOに結合されてもよい、前記第3の遅延ユニット363の前記遅延ユニット入力ノードNDUIは、前記第2の遅延ユニット362の前記遅延ユニット出力ノードNDUO等に結合されてもよい。前記第1のPMOSトランジスタMP1は、前記遅延ユニット入力ノードNDUIに結合された制御端子と、電源電圧VDDに結合された第1の端子と、第1のノードN1に結合された第2の端子とを有する。前記第2のPMOSトランジスタMP2は、前記第1の制御信号SC1を受信する制御端子と、前記第1のノードN1に結合された第1の端子と、第2のノードN2に結合された第2の端子を有する。前記第1のNMOSトランジスタMN1は、前記第2の制御信号SC2を受信する制御端子と、第3のノードN3に結合された第1の端子と、前記第2のノードN2に結合された第2の端子を有する。前記第2のNMOSトランジスタMN2は、前記遅延ユニット入力ノードNDUIに結合された制御端子と、接地電圧VSSに結合された第1の端子と、前記第3のノードN3に結合された第2の端子とを有する。前記第1のインバータ411は、前記第2のノードN2に結合された入力端子と、前記遅延ユニット出力ノードNDUOに結合された出力端子を有する。前記第2のPMOSトランジスタMP2および前記第1のNMOSトランジスタMN1の抵抗値は、前記第1の制御信号SC1および前記第2の制御信号SC2に従って調整可能であるので、各遅延ユニットの前記遅延時間τDは、前記第1の制御回路230によって調整可能でありかつ決定される。図4の実施形態では、前記遅延ユニット入力ノードNDUIが最上位最下位の両方のトランジスタの制御端子に結合された遅延ユニットの構成を示されるが、他の実施形態では、前記遅延ユニットは、前記遅延ユニット入力ノードNDUIが、最上位と最下位の両方のトランジスタ以外のトランジスタの制御端子に結合されるなど、他の構成を有してもよい。一般に、前記電源電圧VDDと前記第2のノードN2との間に結合された2つのトランジスタのうちの一方の前記制御端子は、前記遅延ユニット入力ノードNDUIに結合されてもよく、同時に、前記電源電圧VDDと前記第2のノードN2との間に結合された2つのトランジスタのうちの他方の前記制御端子は、前記第1の制御信号SC1に結合されてもよい、一般に、前記接地電圧VSSと前記第2のノードN2との間に結合された2つのトランジスタのうちの一方の前記制御端子は、前記遅延ユニット入力ノードNDUIに結合されてもうよく、同時に、前記接地電圧VSSと前記第2のノードN2との間に結合された2つのトランジスタのうちの他方の制御端子は、前記第2の制御信号SC2に結合されてもよい。

0053

いくつかの実施形態では、前記第1の制御回路230は、第1のチューナ231を含む。図5Aは、本発明の一実施形態に係る第1のチューナ231を示す図である。図5Aの実施形態では、前記第1のチューナ231は、第1のORゲート561と、第3のPMOSトランジスタ(P型金属酸化物半導体電界効果トランジスタ)MP3と、第4のPMOSトランジスタMP4と、第5のPMOSトランジスタMP5と、第1の電流シンク511と、第1のコンデンサC1と、第1のスイッチ531とを含む。前記第1のORゲート561は、前記クロック信号CKを受信する第1の入力端子と、前記第1の遅延クロック信号CKD1を受信する第2の入力端子と、第4のノードN4で第1のゲート制御信号SG1を出力する出力端子とを有する。前記第3のPMOSトランジスタMP3は、第5のノードN5に結合された制御端子と、前記電源電圧VDDに結合された第1の端子と、前記第5のノードN5に結合された第2の端子とを有する。前記第1の電流シンク511は、前記第5のノードN5から第1の電流を引き抜く。前記第4のPMOSトランジスタMP4は、前記第3のPMOSトランジスタMP3と電流ミラーを形成し、前記第5のノードN5から引き抜かれた前記第1の電流を第6のノードN6にミラーリングするために、前記第5のノードN5に結合された制御端子と、前記電源電圧VDDに結合された第1の端子と、前記第6のノードN6に結合された第2の端子を有する。前記第5のPMOSトランジスタMP5は、前記第4のノードN4に結合された制御端子と、前記第6のノードN6に結合された第1の端子と、第1の制御ノードNC1に結合された第2の端子を有する。前記第1の制御ノードNC1は、前記第1の制御信号SC1を出力するように構成される。前記第1のコンデンサC1は、前記第1の制御ノードNC1と前記接地電圧VSSとの間に結合される。前記第1のスイッチ531は、前記第1の制御ノードNC1と前記接地電圧VSSとの間に結合される。前記第1のスイッチ531は、スイッチ制御信号SSに従って選択的に閉成(導通)または開成(非導通)される。例えば、前記スイッチ制御信号SSが高論理レベルである場合、前記第1のスイッチ531は閉じられ、前記スイッチ制御信号SSが低論理レベルである場合、前記第1のスイッチ531が開かれる。

0054

いくつかの実施形態では、前記第1の制御回路230は、第2のチューナ232を含む。図5Bは、本発明の一実施形態に係る前記第2のチューナ232を示す図である。図5Bの実施形態では、前記第2のチューナ232は、第1のANDゲート541と、第3のNMOSトランジスタ(N型金属酸化物半導体電界効果トランジスタ)MN3と、第4のNMOSトランジスタMN4と、第5のNMOSトランジスタMN5と、第1の電流源521と、第2のコンデンサC2と、第2のスイッチ532とを含む。前記第1のANDゲート541は、前記クロック信号CKを受信する第1の入力端子と、前記第1の遅延クロック信号CKD1を受信する第2の入力端子と、第7のノードN7で第2のゲート制御信号SG2を出力する出力端子とを有する。前記第3のNMOSトランジスタMN3は、第8のノードN8に結合された制御端子と、前記接地電圧VSSに結合された第1の端子と、前記第8のノードN8に結合された第2の端子とを有する。前記第1の電流源521は、前記第8のノードN8に第2の電流を供給する。前記第4のNMOSトランジスタMN4は、前記第3のNMOSトランジスタMN3と電流ミラーを形成し、前記第8のノードN8に供給される前記第2の電流を第9のノードN9にミラーリングするために、前記第8のノードN8に結合された制御端子と、前記接地電圧VSSに結合された第1の端子と、前記第9のノードN9に結合された第2の端子とを有する。前記第5のNMOSトランジスタMN5は、前記第7のノードN7に結合された制御端子と、前記第9のノードN9に結合された第1の端子と、第2の制御ノードNC2に結合された第2の端子とを有する。前記第2の制御ノードNC2は、前記第2の制御信号SC2を出力するように構成される。前記第2のコンデンサC2は、前記第2の制御ノードNC2と前記接地電圧VSSとの間に結合される。前記第2のスイッチ532は、前記電源電圧VDDと前記第2の制御ノードNC2との間に結合される。前記第2のスイッチ532は、前記スイッチ制御信号SSに従って選択的に閉成(導通)または開成(非導通)される。例えば、前記スイッチ制御信号SSが高論理レベルである場合、前記第2のスイッチ532は閉じられ、前記スイッチ制御信号SSが低論理レベルである場合、前記第2のスイッチ532が開かれる。

0055

まず、前記第1のスイッチ531と前記第2のスイッチ532は共に一時的に閉じられ、前記第1の制御信号SC1の電圧レベルは前記接地電圧VSSに初期化され、前記第2の制御信号SC2の電圧レベルは前記電源電圧VDDに初期化される。この時、前記第2のPMOSトランジスタMP2および前記第1のNMOSトランジスタMN1は最も低い抵抗を有するので、前記HBTD回路360の各遅延ユニットの前記遅延時間τDは、初期段階で最小化される。次に、同調処理中に、前記HBTD回路360の総遅延時間を制御するために、前記第1のスイッチ531および前記第2のスイッチ532は共に開かれると同時に、開放された状態に維持され、前記第1の制御回路230の前記第1のチューナ231および前記第2のチューナ232は、前記第2のPMOSトランジスタMP2および前記第1のNMOSトランジスタMN1の前記抵抗値を調整する前記第1の制御信号SC1および前記第2の制御信号SC2の電圧レベルを微調整し始める。理想的には、前記HBTD回路360の最終総遅延時間は、前記クロック遅延回路210と前記データ遅延回路220の両方に対して、ビット時間の半分(即ち、T/2)に厳密に等しくなるべきである。前記ビット時間Tは、前記データ信号DAの1ビットのパルス幅を意味する場合がある。

0056

いくつかの実施形態では、前記第1の制御回路230は、省電力回路233を含む。図5Cは、本発明の一実施形態に係る前記省電力回路233を示す図である。図5Cの実施形態では、前記省電力回路233は、第6のNMOSトランジスタ(N型金属酸化物半導体電界効果トランジスタ)MN6(図5B参照)と、第6のPMOSトランジスタ(P型金属酸化物半導体電界効果トランジスタ)MP6(図5A参照)(両方とも図5Cには示されていない)と、第1のNANDゲート551と、第1のDフリップフロップ571と、第2のDフリップフロップ572と、第3のDフリップフロップ573と、第4のDフリップフロップ574とを含む。前記第6のNMOSトランジスタMN6は、第1の省電力信号SP1を受信する制御端子と、前記接地電圧VSSに結合された第1の端子と、前記第8のノードN8に結合された第2の端子とを有する。前記第6のPMOSトランジスタMP6は、第2の省電力信号SP2を受信する制御端子と、前記電源電圧VDDに結合された第1の端子と、前記第5のノードN5に結合された第2の端子とを有する。第1のNANDゲート551は、前記第1のゲート制御信号SG1を受信する第1の入力端子と、反転された第2のゲート制御信号SG2Bを受信する第2の入力端子と、反転スイッチ制御信号SSBを受信する第3の入力端子と、リセット信号SRを出力する出力端子を有する。前記反転された第2のゲート制御信号SG2Bは、前記第2のゲート制御信号SG2に対して相補的な論理レベルを有し、インバータを用いて生成してもよい。前記反転スイッチ制御信号SSBは、前記スイッチ制御信号SSに対して相補的な論理レベルを有し、インバータを用いて生成してもよい。前記第1のDフリップフロップ571は、前記電源電圧VDDを受信するデータ端子(D)と、前記クロック信号CKを受信するクロック端子(三角記号)と、前記リセット信号SRを受信するリセット端子(R)と、 出力端子(Q)とを有する。前記第2のDフリップフロップ572は、前記第1のDフリップフロップ571の前記出力端子に結合されたデータ端子(D)と、前記クロック信号CKを受信するクロック端子(三角記号)と、前記リセット信号SRを受信するリセット端子(R)と、 出力端子(Q)とを有する。前記第3のDフリップフロップ573は、前記第2のDフリップフロップ572の前記出力端子に結合されたデータ端子(D)と、前記クロック信号CKを受信するクロック端子(三角記号)と、前記リセット信号SRを受信するリセット端子(R)と、 出力端子(Q)とを有する。前記第4のDフリップフロップ574は、前記第3のDフリップフロップ573の前記出力端子に結合されたデータ端子(D)と、前記クロック信号CKを受信するクロック端子(三角記号)と、前記第1の省電力信号SP1を出力する出力端子(Q)と、前記第2の省電力信号SP2を出力する反転出力端子()とを有する。前記省電力回路233は、図5Cに4つのDフリップフロップが明確に示されるが、他の実施形態では、2,3,5,6,7またはそれ以上のDフリップフロップなど、より多いまたはより少ないDフリップフロップを含むことができることを理解されたい。前記省電力回路233は、前記位相検出器200の総消費電力を低減するように、Nクロックサイクルが終了したときに、前記第1のチューナ231および前記第2のチューナ232を自動的にオフにする任意の要素である。上記Nは、図5Cの実施形態では4に等しくてもよく、それは調整可能であって、前記省電力回路233のDフリップフロップの総数に等しい。この実施形態では、4クロックサイクル後、前記第1の省電力信号SP1が論理“1”(高電圧レベル)に出力され、前記第2の省電力信号SP2が論理“0”(低電圧レベル)に出力され、従って、前記第5のノードN5は前記電源電圧VDDにプルアップされ、前記第8のノードN8は前記接地電圧VSSにプルダウンされ、そのため、前記第3のPMOSトランジスタMP3および前記第4のPMOSトランジスタMP4の両方、そして前記第3のNMOSトランジスタMN3および前記第4のNMOSトランジスタMN4の両方は、全てオフにされる。これにより、消費電力を低減することができ、前記第1の制御信号SC1および前記第2の制御信号SC2に対するノイズ干渉を回避することができる。

0057

いくつかの実施形態では、前記論理回路250は、アップ制御組合せ回路610を含む。図6Aは、本発明の一実施形態に係るアップ制御組合せ回路610を示す図である。図6Aの実施形態では、前記アップ制御組合せ回路610は、第2のANDゲート542と、第3のANDゲート543と、第2のORゲート562とを含む。前記第2のANDゲート542は、前記データ信号DAを受信する第1の入力端子と、前記第1の遅延データ信号DAD1を受信する第2の入力端子と、反転レジスタ信号SBBを受信する第3の入力端子と、出力端子とを有する。前記反転レジスタ信号SBBは、前記レジスタ信号SBに対して相補的な論理レベルを有し、インバータを用いて生成してもよい。前記第3のANDゲート543は、反転データ信号DABを受信する第1の入力端子と、反転された第1の遅延データ信号DAD1Bを受信する第2の入力端子と、前記レジスタ信号SBを受信する第3の入力端子と、出力端子とを有する。前記反転データ信号DABは、前記データ信号DAに対して相補的な論理レベルを有し、インバータを用いて生成してもよい。前記反転された第1の遅延データ信号DAD1Bは、前記第1の遅延データ信号DAD1に対して相補的な論理レベルを有し、インバータを用いて生成してもよい。前記第2のORゲート562は、前記第2のANDゲート542の前記出力端子に結合された第1の入力端子と、前記第3のANDゲート543の前記出力端子に結合された第2の入力端子と、前記アップ制御信号UPを出力する出力端子とを有する。

0058

いくつかの実施形態では、前記論理回路250は、ダウン制御組合せ回路620を含む。図6Bは、本発明の一実施形態に係るダウン制御組合せ回路620を示す図である。図6Bの実施形態では、前記ダウン制御組合せ回路620は、第4のANDゲート544と、第5のANDゲート545と、第3のORゲート563とを含む。前記第4のANDゲート544は、前記データ信号DAを受信する第1の入力端子と、前記反転された第1の遅延データ信号DAD1Bを受信する第2の入力端子と、前記レジスタ信号SBを受信する第3の入力端子と、出力端子とを有する。前記第5のANDゲート545は、前記反転データ信号DABを受信する第1の入力端子と、前記第1の遅延データ信号DAD1を受信する第2の入力端子と、前記反転レジスタ信号SBBを受信する第3の入力端子と、出力端子とを有する。前記第3のORゲート563は、前記第4のANDゲート544の前記出力端子に結合された第1の入力端子と、前記第5のANDゲート545の前記出力端子に結合された第2の入力端子と、前記ダウン制御信号DOWNを出力する出力端子を有する。

0059

簡単に説明すると、図6Aおよび図6Bの実施形態では、前記アップ制御信号UPおよびダウン制御信号DOWNは、以下の論理方程式(1)および(2)で表される。

0060

0061

0062

図7Aは、本発明の一実施形態に係る前記第1のチューナ231および前記第2のチューナ232の信号波形を示す図である。図5A図5B図7A一緒に参照されたい。前記第1のゲート制御信号SG1および前記第2のゲート制御信号SG2は、それぞれ、前記第1の制御信号SC1および前記第2の制御信号SC2の電圧レベルを微調整するように構成される。初めに、前記HBTD回路360の遅延時間が最小化され、その結果、前記第1のゲート制御信号SG1(即ち、低電圧パルス)および前記第2のゲート制御信号SG2(即ち、高電圧パルス)の最も広いパルスが得られる。そして、同調処理中に、前記第1のゲート制御信号SG1および前記第2のゲート制御信号SG2のパルスは、前記遅延時間が長くなるので、時間軸上で徐々に狭くなる。最後に、前記第1のゲート制御信号SG1および前記第2のゲート制御信号SG2のパルスが完全に消滅すると、前記第1の制御信号SC1および前記第2の制御信号SC2はそれぞれ一定の値に達し、前記HBTD回路360の総遅延時間は、前記クロック遅延回路210と前記データ遅延回路220の両方に対して、ビット時間の半分(即ち、T/2)に厳密に等しくなるべきである。現時点では、前記第1の遅延クロック信号CKD1は、前記クロック信号CKをビット時間の半分(即ち、T/2)だけ遅らせ、前記第1の遅延データ信号DAD1も、前記データ信号DAをビット時間の半分(即ち、T/2)だけ遅らせる。

0063

図7Bは、本発明の一実施形態に係る前記クロック信号CKが遅れた場合の位相検出器200の信号波形図である。図7Bは、遅れ再生クロックを抑制する同調処理を説明する図である。図7Bに示すように、前記クロック信号CKの立ち上がりエッジは、前記データ信号DAのビットパルスの中心点を短時間TUだけ遅らせ、それによって前記アップ制御組合せ回路610が出力するアップ制御信号UPに若干のパルスを発生させ、各パルスは単に時間軸上の短時間TUの幅を有するだけである。結果として、前記チャージポンプ140の前記出力制御電圧VCが高くなり、前記クロック信号CKの周波数が高くなるので、前記遅れ再生クロックに対する短時間TUは徐々にゼロまで減少する。このような設計では、前記位相検出器200は、前記アップ制御信号UPが従来の設計よりも安定するため(従来の設計では、前記アップ制御信号の高論理持続時間が長くなり、前記チャージポンプの前記出力制御電圧が前記再生クロックにより多くの出力ジッタを引き起こす三角波形を有する)、前記遅れ再生クロックに対する前記短時間TUを除去するだけでなく、前記チャージポンプ140の前記出力制御電圧VCを比較的安定したレベルに維持する。

0064

図7Cは、本発明の一実施形態に係る前記クロック信号CKが進んだ場合の前記位相検出器200の信号波形の図である。図7Cは、先行再生クロックを抑制する同調処理を説明する図である。図7Cに示すように、前記クロック信号CKの立ち上がりエッジが前記データ信号DAのビットパルスの中心点を短時間TDだけ先行する場合、前記ダウン制御組合せ回路620から出力されるダウン制御信号DOWNに若干のパルスを発生させ、各パルスは時間軸上の短時間TDの幅を有する。結果として、前記チャージポンプ140の前記出力制御電圧VCが低くなり、前記クロック信号CKの周波数が減少するので、前記先行再生クロックに対する短時間TUは徐々にゼロまで減少する。このような設計では、前記位相検出器200は、前記ダウン制御信号DOWNが従来の設計よりも安定するため(従来の設計では、前記ダウン制御信号の高論理持続時間が長くなり、前記チャージポンプの前記出力制御電圧が前記再生クロックにより多くの出力ジッタを引き起こす三角波形を有する)、前記先行再生クロックに対する前記短時間TUを除去するだけでなく、前記チャージポンプ140の前記出力制御電圧VCを比較的安定したレベルに維持する。

0065

また、前記位相検出器200のメインDフリップフロップ240は、時には、クロック・ツー・出力遅延を有し、それは前記クロック信号CKと前記レジスタ信号SBとの間の非理想的な遅延であり、前記再生クロックの精度を低下させる。この小さな問題と対応する解決策は、以下の実施の形態で導入される。即ち、ロックされると、前記第1の遅延データ信号DAD1と前記レジスタ信号SBは、前記データ信号DAのビットパルスの中心点で同期されるが、前記クロック信号CKは僅かな時間で前記中心点を導くことができる。

0066

図8は、本発明の一実施形態に係る位相検出器800を示す図である。図8は、図2と同様である。図8の実施形態では、図2と比較すると、前記位相検出器800は、クロック同調回路860と、データ同調回路870と、第2の制御回路880とをさらに含む。前記クロック同調回路860は、第2の遅延クロック信号CKD2を生成するために、前記第1の遅延クロック信号CKD1を遅延時間τ3だけ遅延させ、前記クロック同調回路860の前記遅延時間τ3は、第3の制御信号SC3および第4の制御信号SC4に従って、調整可能である。前記データ同調回路870は、第2の遅延データ信号DAD2を生成するために、前記第1の遅延データ信号DAD1を遅延時間τ4だけ遅延させ、前記データ同調回路870の前記遅延時間τ4は、前記第3の制御信号SC3および前記第4の制御信号SC4に従って、調整可能である。前記第2の制御回路880は、前記第1の遅延クロック信号CKD1および前記第2の遅延クロック信号CKD2に従って、前記第3の制御信号SC3および前記第4の制御信号SC4を生成する。具体的には、前記位相検出器800の論理回路850は、前記CDR回路100の前記チャージポンプ140を制御するために、前記データ信号DA、前記第2の遅延データ信号DAD2(前記第1の遅延データ信号DAD1の代わりに)、および前記レジスタ信号SBに従って、アップ制御信号UPとダウン制御信号DOWNとを生成する。

0067

いくつかの実施形態では、前記クロック同調回路860および前記データ同調回路870は、それぞれ、遅延補償回路960を含む。図9は、本発明の一実施形態に係る前記遅延補償回路960を示す図である。図9の実施形態では、前記遅延補償回路960は、第5の遅延ユニット965を含む。前記第5の遅延ユニット965は、第6の信号S6(即ち、補償入力信号)を遅延時間τCだけ遅延させ、第7信号S7(即ち、補償出力信号)を生成する。前記第5の遅延ユニット965の前記遅延時間τCは、前記第3の制御信号SC3および前記第4の制御信号SC4に従って、調節可能である。前記クロック同調回路860の前記遅延補償回路960において、前記第6の信号S6は前記第1の遅延クロック信号CKD1であり、前記第7の信号S7は前記第2の遅延クロック信号CKD2である。あるいは、前記データ同調回路870の前記遅延補償回路960において、前記第6の信号S6は前記第1の遅延データ信号DAD1であり、前記第7の信号S7は前記第2の遅延データ信号DAD2である。前記遅延補償回路960は、図9に1つの遅延ユニットが明確に示されるが、他の実施形態では、2,3,5,6,7またはそれ以上の遅延ユニットなど、より多いまたはより少ない遅延ユニットを含むことができることを理解されたい。

0068

図10は、本発明の一実施形態に係る遅延ユニットを示す図である。図10の実施形態では、前記第5遅延ユニット965は、第7のPMOSトランジスタ(P型金属酸化物半導体電界効果トランジスタ)MP7と、第8のPMOSトランジスタMP8と、第7のNMOSトランジスタ(N型金属酸化物半導体電界効果トランジスタ)MN7と、第8のNMOSトランジスタMN8と、第2のインバータ412を含む。前記第7のPMOSトランジスタMP7は、第6の信号S6を受信する制御端子と、前記電源電圧VDDに結合された第1の端子と、第10のノードN10に結合された第2の端子とを有する。前記第8のPMOSトランジスタMP8は、前記第4の制御信号SC4を受信する制御端子と、前記第10のノードN10に結合された第1の端子と、第11のノードN11に結合された第2の端子とを有する。前記第7のNMOSトランジスタMN7は、第3の信号S3を受信する制御端子と、第12のノードN12に結合された第1の端子と、前記第11のノードN11に結合された第2の端子とを有する。前記第8のNMOSトランジスタMN8は、第6の信号S6を受信する制御端子と、前記接地電圧VSSに結合された第1の端子と、前記第12のノードN12に結合された第2の端子とを有する。第2のインバータ412は、前記第11のノードN11に結合された入力端子と、前記第7の信号S7を出力する出力端子とを有する。前記第8のPMOSトランジスタMP8および前記第7のNMOSトランジスタMN7の抵抗値は、前記第3の制御信号SC3および前記第4の制御信号SC4に従って調整可能であるので、前記第5の遅延ユニット965の前記遅延時間τDは、前記第2の制御回路880によって調整可能でありかつ決定される。図4の実施形態と同様に、他の実施形態では、前記遅延ユニットは、第6の信号S6が最上位と最下位の両方のトランジスタ以外のトランジスタの制御端子に結合されるなど、他の構成を有してもよい。一般に、前記電源電圧VDDと前記第11のノードN11との間に結合された2つのトランジスタのうちの一方の前記制御端子は、前記第6のノードN6に結合されてもよく、同時に、前記電源電圧VDDと前記第11のノードN11との間に結合された2つのトランジスタのうちの他方の前記制御端子は、前記第4の制御信号SC4に結合されてもよい、一般に、前記接地電圧VSSと前記第11のノードN11との間に結合された2つのトランジスタのうちの一方の前記制御端子は、前記第6のノードN6に結合されてもよく、同時に、前記電源電圧VDDと前記第11のノードN11との間に結合された2つのトランジスタのうちの他方の前記制御端子は、前記第3の制御信号SC3に結合されてもよい。

0069

いくつかの実施形態では、前記第2の制御回路880は、スローコントローラ881を含む。図11Aは、本発明の一実施形態に係るスローコントローラ881を示す図である。図11Aの実施形態では、前記スローコントローラ881は、第5のDフリップフロップ575と第6のDフリップフロップ576とを含む。前記第5のDフリップフロップ575は、データ端子(D)と、反転された第1の遅延クロック信号CKD1Bを受信するクロック端子(三角記号)と、第1のスロー信号SL1を出力する出力端子(Q)と、前記データ端子(D)にフィードバックされる反転出力端子()とを有する。前記反転された第1の遅延クロック信号CKD1Bは、前記第1の遅延クロック信号CKD1に対して相補的な論理レベルを有し、インバータを用いて生成してもよい。前記第6のDフリップフロップ576は、データ端子(D)と、第1の遅延クロック信号CKD1を受信するクロック端子(三角記号)と、第2のスロー信号SL2を出力する出力端子(Q)と、前記データ端子(D)にフィードバックされる反転出力端子()とを有する。前記スローコントローラ881は、メインDフリップフロップ240のクロック・ツー・出力遅延をシミュレートするように構成され、前記第1のスロー信号SL1および前記第2のスロー信号SL2は、メインDフリップフロップ240の非理想的特性を補償するために使用される。

0070

いくつかの実施形態では、前記第2の制御回路880は、第3のチューナ883を含む。図11Bは、本発明の一実施形態に係る第3のチューナ883を示す図である。図11Bの実施形態では、前記第3のチューナ883は、第6のANDゲート546と、第9のNMOSトランジスタ(N型金属酸化物半導体電界効果トランジスタ)MN9と、第10のNMOSトランジスタMN10と、第11のNMOSトランジスタMN11と、第2の電流源522と、第3のコンデンサC3と、第3のスイッチ533とを含む。前記第6のANDゲート546は、第2の遅延クロック信号CKD2を受信する第1の入力端子と、反転された第1のスロー信号SL1Bを受信する第2の入力端子と、反転された第2のスロー信号SL2Bを受信する第3の入力端子と、第13のノードN13で第3のゲート制御信号SG3を出力する出力端子とを有する。前記反転された第1のスロー信号SL1Bは、第1のスロー信号SL1に対して相補的な論理レベルを有し、インバータを用いて生成してもよい。前記反転された第2のスロー信号SL2Bは、第2のスロー信号SL2に対して相補的な論理レベルを有し、インバータを用いて生成してもよい。前記第9のNMOSトランジスタMN9は、第14のノードN14に結合された制御端子と、前記接地電圧VSSに結合された第1の端子と、前記第14のノードN14に結合された第2の端子を有する。前記第2の電流源522は、前記第14のノードN14に第3の電流を供給する。前記第10のNMOSトランジスタMN10は、前記第9のNMOSトランジスタMN9と電流ミラーを形成し、前記第14のノードN14に供給される第3の電流を第15のノードN15にミラーリングするために、前記第14のノードN14に結合された制御端子と、前記接地電圧VSSに結合された第1の端子と、前記第15のノードN15に結合された第2の端子とを有する。前記第11のNMOSトランジスタMN11は、第13のノードN13に結合された制御端子と、前記第15のノードN15に結合された第1の端子と、第3の制御ノードNC3に結合された第2の端子を有する。前記第3の制御ノードNC3は、前記第3の制御信号SC3を出力するように構成される。前記第3のコンデンサC3は、前記第3の制御ノードNC3と前記接地電圧VSSとの間に結合される。前記第3のスイッチ533は、前記電源電圧VDDと前記第3の制御ノードNC3との間に結合される。前記第3のスイッチ533は、前記スイッチ制御信号SSに従って選択的に閉成(導通)または開成(非導通)される。例えば、前記スイッチ制御信号SSが高論理レベルである場合、前記第3のスイッチ533は閉じられ、前記スイッチ制御信号SSが低論理レベルである場合、前記第3のスイッチ533が開かれる。

0071

いくつかの実施形態では、前記第2の制御回路880は、第4のチューナ884を含む。図11Cは、本発明の一実施形態に係る第4のチューナ884を示す図である。図11Cの実施形態では、前記第4のチューナ884は、第2のNANDゲート552と、第9のPMOSトランジスタ(P型金属酸化物半導体電界効果トランジスタ)MP9と、第10のPMOSトランジスタMP10と、第11のPMOSトランジスタMP11と、第2の電流シンク512と、第4のコンデンサC4と、第4のスイッチ534とを含む。前記第2のNANDゲート552は、前記第2の遅延クロック信号CKD2を受信する第1の入力端子と、前記第1のスロー信号SL1を受信する第2の入力端子と、前記第2のスロー信号SL2を受信する第3の入力端子と、 第16のノードN16で第4のゲート制御信号SG4を出力する出力端子とを有する。前記第9のPMOSトランジスタMP9は、第17のノードN17に結合された制御端子と、前記電源電圧VDDに結合された第1の端子と、前記第17のノードN17に結合された第2の端子とを有する。前記第2の電流シンク512は、前記第17のノードN17から第4の電流を引き抜く。前記第10のPMOSトランジスタMP10は、前記第9のPMOSトランジスタMP9と電流ミラーを形成し、前記第17のノードN17から引き抜かれた前記第4の電流を第18のノードN18にミラーリングするために、前記第17のノードN17に結合された制御端子と、前記電源電圧VDDに結合された第1の端子と、前記第18のノードN18に結合された第2の端子を有する。前記第11のPMOSトランジスタMP11は、前記第16のノードN16に結合された制御端子と、前記第18のノードN18に結合された第1の端子と、第4の制御ノードNC4に結合された第2の端子とを有する。前記第4の制御ノードNC4は、前記第4の制御信号SC4を出力するように構成される。前記第4のコンデンサC4は、前記第4の制御ノードNC4と前記接地電圧VSSとの間に結合される。前記第4のスイッチ534は、前記第4の制御ノードNC4と前記接地電圧VSSとの間に結合される。前記第4のスイッチ534は、前記スイッチ制御信号SSに従って選択的に閉成(導通)または開成(非導通)される。例えば、前記スイッチ制御信号SSが高論理レベルである場合、前記第4のスイッチ534は閉じられ、前記スイッチ制御信号SSが低論理レベルである場合、前記第4のスイッチ534が開かれる。

0072

まず、前記第3のスイッチ533と前記第4のスイッチ534は共に一時的に閉じられ、前記第3の制御信号SC3の電圧レベルは前記電源電圧VDDに初期化され、前記第4の制御信号SC4の電圧レベルは前記接地電圧VSSに初期化される。この時、前記第8のPMOSトランジスタMP8および前記第7のNMOSトランジスタMN7は最も低い抵抗を有するので、前記遅延補償回路960の前記第5の遅延ユニット965の前記遅延時間τCは、初期段階で最小化される。次に、同調処理中に、前記遅延補償回路960の総遅延時間を制御するために、前記第3のスイッチ533および前記第4のスイッチ534は共に開かれると同時に、開放された状態に維持され、前記第2の制御回路880の前記第3のチューナ883および前記第4のチューナ884は、前記第7のNMOSトランジスタMN7および前記第8のPMOSトランジスタMP8の前記抵抗値を調整する前記第3の制御信号SC3および前記第4の制御信号SC4の電圧レベルを微調整し始める。理想的には、前記遅延補償回路960の前記最終総遅延時間は、前記クロック同調回路860および前記データ同調回路870の両方に対して、メインDフリップフロップ240のクロック・ツー・出力遅延(即ち、TCQ )に厳密に等しくなるべきである。

0073

いくつかの実施形態では、前記論理回路850は、アップ制御組合せ回路910を含む。図12Aは、本発明の一実施形態に係るアップ制御組合せ回路910を示す図である。図12Aの実施形態では、前記アップ制御組合せ回路910は、第7のANDゲート547と、第8のANDゲート548と、第4のORゲート564とを含む。前記第7のANDゲート547は、前記データ信号DAを受信する第1の入力端子と、前記第2の遅延データ信号DAD2を受信する第2の入力端子と、反転レジスタ信号SBBを受信する第3の入力端子と、出力端子とを有する。前記第8のANDゲート548は、反転データ信号DABを受信する第1の入力端子と、反転された第2の遅延データ信号DAD2Bを受信する第2の入力端子と、前記レジスタ信号SBを受信する第3の入力端子と、出力端子とを有する。前記反転された第2の遅延データ信号DAD2Bは、前記第2の遅延データ信号DAD2に対して相補的な論理レベルを有し、インバータを用いて生成してもよい。前記第4のORゲート564は、前記第7のANDゲート547の前記出力端子に結合された第1の入力端子と、前記第8のANDゲート548の前記出力端子に結合された第2の入力端子と、前記アップ制御信号UPを出力する出力端子とを有する。

0074

いくつかの実施形態では、前記論理回路850は、ダウン制御組合せ回路920を含む。図12Bは、本発明の一実施形態に係るダウン制御組合せ回路920を示す図である。図12Bの実施形態では、前記ダウン制御組合せ回路920は、第9のANDゲート549と、第10のANDゲート540と、第5のORゲート565とを含む。前記第9のANDゲート549は、前記データ信号DAを受信する第1の入力端子と、前記反転された第2の遅延データ信号DAD2Bを受信する第2の入力端子と、前記レジスタ信号SBを受信する第3の入力端子と、出力端子とを有する。前記第10のANDゲート540は、前記反転データ信号DABを受信する第1の入力端子と、前記第2の遅延データ信号DAD2を受信する第2の入力端子と、前記反転レジスタ信号SBBを受信する第3の入力端子と、出力端子とを有する。前記第5のORゲート565は、前記第9のANDゲート549の前記出力端子に結合された第1の入力端子と、前記第10のANDゲート540の前記出力端子に結合された第2の入力端子と、前記ダウン制御信号DOWNを出力する出力端子を有する。

0075

簡単に説明すると、図12Aおよび図12Bの実施形態では、前記アップ制御信号UPおよびダウン制御信号DOWNは、以下の論理方程式(3)および(4)で表される。

0076

0077

0078

図13Aは、本発明の一実施形態に係るスローコントローラ881、第3のチューナ883および第4のチューナ884の信号波形図である。図11A図11B図11C図13Aを一緒に参照されたい。前記第3のゲート制御信号SG3および前記第4のゲート制御信号SG4は、それぞれ、前記第3の制御信号SC3および前記第4の制御信号SC4の電圧レベルを微調整するように構成される。初めに、前記遅延補償回路960の遅延時間が最小化され、その結果、前記第3のゲート制御信号SG3(即ち、高電圧パルス)および前記第4のゲート制御信号SG4(即ち、低電圧パルス)の最も広いパルスが得られる。そして、同調処理中に、前記第2の遅延クロック信号CKD2の前記立ち上がりエッジは、前記第2のスロー信号SL2の立ち上がりエッジと徐々に揃い、前記第1のゲート制御信号SG1および前記第2のゲート制御信号SG2のパルスは、時間軸上で徐々に狭くなる。最後に、前記第3のゲート制御信号SG3および前記第4のゲート制御信号SG4のパルスが完全に消滅した場合(即ち、前記第2の遅延クロック信号CKD2が前記第2のスロー信号SL2と同期する場合)、前記第3の制御信号SC3および前記第4の制御信号SC4はそれぞれ一定の値に達し、前記遅延補償回路960の総遅延時間は、前記クロック同調回路860と前記データ同調回路870の両方に対して、前記メインDフリップフロップ240の前記クロック・ツー・出力遅延(即ち、TCQ)に厳密に等しくなるべきである。現時点では、前記第2の遅延クロック信号CKD2は、前記第1の遅延クロック信号CKD1をクロック・ツー・出力遅延(即ち、TCQ)だけ遅らせ、前記第2の遅延データ信号DAD2も、前記第1の遅延データ信号DAD1をクロック・ツー・出力遅延(即ち、TCQ)だけ遅らせる。

0079

図13Bは、前記メインDフリップフロップ240に前記クロック・ツー・出力遅延TCQが発生した場合の前記位相検出器200の信号波形図である。非理想的な状況下、前記同調処理が完了した場合、前記第1の遅延データ信号DAD1(および前記レジスタ信号SB)は、前記データ信号DAをビット時間の半分(即ち、T/2)だけ遅らせる。しかしながら、前記クロック信号CKの立ち上がりエッジは、前記データ信号DAのパルスの中心点を、前記クロック・ツー・出力遅延TCQだけ先行させ、前記クロック・ツー・出力遅延TCQは、前記メインDフリップフロップ240の前記クロック端子(三角記号)と前記出力端子(Q)との間の非理想的な遅延によるものである。前記クロック・ツー・出力遅延TCQによって引き起こされた位相誤差は、前記再生クロックの精度を僅かに低下させる傾向がある。

0080

図13Cは、本発明の一実施形態に係る前記位相検出器800の信号波形図である。前記位相検出器800については、前記データ同調回路870は、前記第2の遅延データ信号DAD2を生成するために、前記第1の遅延データ信号DAD1をさらに適切な遅延時間(即ち、クロック・ツー・出力遅延TCQ)だけ遅延させる。前記第1の遅延データ信号DAD1の代わりに、前記第2の遅延データ信号DAD2が前記位相検出器800の前記論理回路850の一方の入力端子に供給される。このような設計では、前記メインDフリップフロップ240の前記クロック・ツー・出力遅延TCQを補償するために、前記第2の遅延データ信号DAD2のタイミングが微調整されるので、前記クロック信号CKの立ち上がりエッジを前記データ信号DAのパルスの中心点に厳密に一致させることができ、これにより前記クロック・ツー・出力遅延TCQが前記再生クロックの精度に悪影響を及ぼすことを防止する。但し、前記クロック同調回路860、前記データ同調回路870および前記第2の制御回路880は、前記メインDフリップフロップ240の非理想的なクロック・ツー・出力遅延を抑制するための任意の要素である。代替実施形態では、これらの任意の要素は前記位相検出器800(同じく、前記位相検出器200)から除去することができる。

0081

本発明は、CDR回路に使用するための新規な位相検出器を提供する。結論として、提案された設計は、先行技術に対して少なくとも以下の利点を有する:(1)CDR回路のチャージポンプの出力制御電圧を安定化させること、(2)CDR回路の再生クロックのジッタを抑制すること、および(3)CDR回路のメインDフリップフロップの非理想的特性を任意に補償すること。

0082

なお、上記の電圧、電流、抵抗、インダクタンス、コンデンサおよび他の要素パラメータは、本発明を限定するものではない。設計者は、さまざまな要件に従ってこれらのパラメータを調整できる。本発明の位相検出器およびCDR回路は、図1〜13の構成により限定されるものではない。本発明は、単に図1〜13の任意の1つまたは複数の実施形態の任意の1つまたは複数の特徴を含むことができる。つまり、図に表示された特徴の全ては、本発明の位相検出器およびCDR回路に実装する必要はない。また、本発明の実施形態ではMOSFETを例に説明したが、本発明はこれに限定されるものではなく、当業者であれば、BJT(バイポーラ接合トランジスタ)、JFET接合ゲート電界効果トランジスタ)、FinFETフィン電界効果トランジスタ)等の他のタイプのトランジスタを使用することができる。

0083

特許請求の範囲における“第1の”、“第2の”、“第3の”等の序列用語の使用は、優先順位クレーム要素順序、またはある方法が実行される時間的順序を意味するものではなく、特定の名称を有するあるクレーム要素と同じ名称を有する別の要素とを区別するためのラベル(但し、序列用語を使用する)としてのみ使用される。

0084

当業者には、本発明において様々な変更および変形が可能であることが明らかであろう。標準および実施例は単なる例示であって、開示された実施形態の真の範囲は、後述の特許請求の範囲およびそれらの均等物によって示される。

0085

100…CDR回路
110、200、800…位相検出器
120…位相周波数検出器
130…MUX
140…チャージポンプ
150…ループフィルタ
160…VCO
171、172…分周器
210…クロック遅延回路
220…データ遅延回路
230…第1の制御回路
231…第1のチューナ
232…第2のチューナ
233…省電力回路
240…メインDフリップフロップ
250、850…論理回路
360…HBTD回路
361…第1の遅延ユニット
362…第2の遅延ユニット
363…第3の遅延ユニット
364…第4の遅延ユニット
411…第1のインバータ
412…第2のインバータ
511…第1の電流シンク
512…第2の電流シンク
521…第1の電流源
522…第1の電流源
531…第1のスイッチ
532…第2のスイッチ
533…第3のスイッチ
534…第4のスイッチ
540…第10のANDゲート
541…第1のANDゲート
542…第2のANDゲート
543…第3のANDゲート
544…第4のANDゲート
545…第5のANDゲート
546…第6のANDゲート
547…第7のANDゲート
548…第8のANDゲート
549…第9のANDゲート
551…第1のNANDゲート
552…第2のNANDゲート
561…第1のORゲート
562…第2のORゲート
563…第3のORゲート
564…第4のORゲート
565…第5のORゲート
571…第1のDフリップフロップ
572…第2のDフリップフロップ
573…第3のDフリップフロップ
574…第4のDフリップフロップ
575…第5のDフリップフロップ
576…第6のDフリップフロップ
610、910…アップ制御組合せ回路
620、920…ダウン制御組合せ回路
850…論理回路
860…クロック同調回路
870…データ同調回路
880…第2の制御回路
883…第3のチューナ
884…第4のチューナ
881…スローコントローラ
960…遅延補償回路
965…第5の遅延ユニット
C1…第1のコンデンサ
C2…第2のコンデンサ
C3…第3のコンデンサ
C4…第4のコンデンサ
CK…クロック信号
CKD1…第1の遅延クロック信号
CKD1B…反転された第1の遅延クロック信号
CKD2…第2の遅延クロック信号
D…データ端子
DA…データ信号
DAB…反転データ信号
DAD1…第1の遅延データ信号
DAD1B…反転された第1の遅延データ信号
DAD2…第2の遅延データ信号
DAD2B…反転された第2の遅延データ信号
DOWN…ダウン制御信号
MP1…第1のPMOSトランジスタ
MP2…第2のPMOSトランジスタ
MP3…第3のPMOSトランジスタ
MP4…第4のPMOSトランジスタ
MP5…第5のPMOSトランジスタ
MP6…第6のPMOSトランジスタ
MP7…第7のPMOSトランジスタ
MP8…第8のPMOSトランジスタ
MP9…第9のPMOSトランジスタ
MP10…第10のPMOSトランジスタ
MP11…第11のPMOSトランジスタ
MN1…第1のNMOSトランジスタ
MN2…第2のNMOSトランジスタ
MN3…第3のNMOSトランジスタ
MN4…第4のNMOSトランジスタ
MN5…第5のNMOSトランジスタ
MN6…第6のNMOSトランジスタ
MN7…第7のNMOSトランジスタ
MN8…第8のNMOSトランジスタ
MN9…第9のNMOSトランジスタ
MN10…第10のNMOSトランジスタ
MN11…第11のNMOSトランジスタ
N1…第1のノード
N2…第2のノード
N3…第3のノード
N4…第4のノード
N5…第5のノード
N6…第6のノード
N7…第7のノード
N8…第8のノード
N9…第9のノード
N10…第10のノード
N11…第11のノード
N12…第12のノード
N13…第13のノード
N14…第14のノード
N15…第15のノード
N16…第16のノード
N17…第17のノード
N18…第18のノード
NC1…第1の制御ノード
NC2…第2の制御ノード
NC3…第3の制御ノード
NC4…第4の制御ノード
NDUI…遅延ユニット入力ノード
NDUO…遅延ユニット出力ノード
Q…出力端子
…反転出力端子
R…リセット端子
S1…第1の信号
S2…第2の信号
S3…第3の信号
S4…第4の信号
S5…第5の信号
S6…第6の信号
S7…第7の信号
SB…レジスタ信号
SBB…反転レジスタ信号
SC1…第1の制御信号
SC2…第2の制御信号
SC3…第3の制御信号
SC4…第4の制御信号
SG1…第1のゲート制御信号
SG1B…反転された第1のゲート制御信号
SG2…第2のゲート制御信号
SG2B…反転された第2のゲート制御信号
SG3…第3のゲート制御信号
SG4…第4のゲート制御信号
SL1…第1のスロー信号
SL1B…反転された第1のスロー信号
SL2…第2のスロー信号
SL2B…反転された第2のスロー信号
SP1…第1の省電力信号
SP2…第2の省電力信号
SR…リセット信号
SS…スイッチ制御信号
SSB…反転スイッチ制御信号
VC…出力制御電圧
VDD…電源電圧
VSS…接地電圧
UP…アップ制御信号

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