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技術 半導体装置

出願人 ローム株式会社
発明者 中崎敏夫
出願日 2016年6月29日 (4年5ヶ月経過) 出願番号 2016-129143
公開日 2018年1月11日 (2年11ヶ月経過) 公開番号 2018-006473
状態 特許登録済
技術分野 縦型MOSトランジスタ ボンディング 半導体集積回路 半導体集積回路装置の内部配線 半導体等の試験・測定
主要キーワード 境界端縁 凹端面 縦方向部分 二段積み 高圧側配線 内方領域 平面視多角形 平面視略四角形
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2018年1月11日)のものです。
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図面 (14)

課題

ボンディングワイヤ等の接合部材接合不良を防止することができる半導体装置を提供する。

解決手段

半導体素子5と、半導体素子5の表面に形成され、平面視四角形状を有するソース接続パッド34と、半導体素子5の表面にソース接続用パッド34から分離して形成され、平面視円形状を有するソーステスト用パッド35と、ソース接続用パッド34に接続された外部との電気接続のための第2ワイヤ62とを含む、半導体装置1を提供する。

概要

背景

従来、半導体チップの表面に形成されたソースパッド等の電極パッドは、ボンディングワイヤを介して外部と電気的に接続されている。そのような構成を開示する文献として、たとえば特許文献1が挙げられる。

概要

ボンディングワイヤ等の接合部材接合不良を防止することができる半導体装置を提供する。半導体素子5と、半導体素子5の表面に形成され、平面視四角形状を有するソース接続パッド34と、半導体素子5の表面にソース接続用パッド34から分離して形成され、平面視円形状を有するソーステスト用パッド35と、ソース接続用パッド34に接続された外部との電気接続のための第2ワイヤ62とを含む、半導体装置1を提供する。

目的

本発明の目的は、ボンディングワイヤ等の接合部材の接合不良を防止することができる半導体装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

半導体素子と、前記半導体素子の表面に形成された第1ボンディングパッドと、前記半導体素子の表面に前記第1ボンディングパッドから分離して形成され、前記第1ボンディングパッドと視覚的に区別し得るテストパッドと、前記第1ボンディングパッドに接続された外部との電気接続のための第1接合部材とを含む、半導体装置

請求項2

前記第1ボンディングパッドおよび前記テストパッドは、同一の表面電極膜を用いて形成されており、前記半導体装置は、前記表面電極膜上に形成され、前記表面電極膜の一部を前記第1ボンディングパッドとして露出させる第1開口と、前記表面電極膜の他の部分を前記テストパッドとして露出させる第2開口とを有する表面絶縁膜を含む、請求項1に記載の半導体装置。

請求項3

前記表面電極膜は、Al、CuおよびAuの少なくとも一種を用いて形成されている、請求項2に記載の半導体装置。

請求項4

前記テストパッドの表面に、前記半導体素子の電気的検査を行った後の痕跡が形成されている、請求項1〜3のいずれか一項に記載の半導体装置。

請求項5

前記第1接合部材は、ボンディングワイヤを含む、請求項1〜4のいずれか一項に記載の半導体装置。

請求項6

前記第1接合部材は、Cuワイヤを含む、請求項5に記載の半導体装置。

請求項7

前記第1ボンディングパッドが第1形状を有し、前記テストパッドが前記第1形状とは異なる第2形状を有している、請求項1〜6のいずれか一項に記載の半導体装置。

請求項8

前記第1ボンディングパッドおよび前記テストパッドの一方が平面視多角形状に形成され、他方が平面視円形状に形成されている、請求項7に記載の半導体装置。

請求項9

前記第1ボンディングパッドおよび前記テストパッドが、互いに大きさが異なる同一形状で形成されている、請求項1〜6のいずれか一項に記載の半導体装置。

請求項10

前記第1ボンディングパッドおよび前記テストパッドは、行列状に複数配置され、前記第1ボンディングパッドの列と前記テストパッドの列とが、互いに分けて設けられている、請求項1〜9のいずれか一項に記載の半導体装置。

請求項11

前記第1ボンディングパッドの列と前記テストパッドの列とが、交互に配列されている、請求項10に記載の半導体装置。

請求項12

前記半導体素子の表面に前記第1ボンディングパッドから電気的に絶縁されて形成され、第3形状を有するベース領域と、前記第3形状とは大きさが異なる第4形状を有するテスト領域とを一体的に有する第2ボンディングパッドと、前記ベース領域に接続された外部との電気接続のための第2接合部材とを含む、請求項1〜11のいずれか一項に記載の半導体装置。

請求項13

前記テスト領域は、前記ベース領域よりも小さい面積を有し、前記ベース領域の周縁から突出した凸領域を含む、請求項12に記載の半導体装置。

請求項14

前記半導体素子は、ソースゲートおよびドレインを含むトランジスタ構造を有し、前記第1ボンディングパッドおよび前記テストパッドは、前記ソースに電気的に接続されており、前記第2ボンディングパッドは、前記ゲートに電気的に接続されている、請求項12または13に記載の半導体装置。

請求項15

前記テスト領域の表面に、前記半導体素子の電気的検査を行った後の痕跡が形成されている、請求項12〜14のいずれか一項に記載の半導体装置。

請求項16

前記第2接合部材は、ボンディングワイヤを含む、請求項12〜15のいずれか一項に記載の半導体装置。

請求項17

前記第2接合部材は、Auワイヤを含む、請求項16に記載の半導体装置。

技術分野

0001

本発明は、半導体装置に関する。

背景技術

0002

従来、半導体チップの表面に形成されたソースパッド等の電極パッドは、ボンディングワイヤを介して外部と電気的に接続されている。そのような構成を開示する文献として、たとえば特許文献1が挙げられる。

先行技術

0003

特開2015−92609号公報

発明が解決しようとする課題

0004

通常、半導体装置は製品として出荷される前に、プローブカード等を使用して電気的検査が実施される。プローブカードのプローブを電極パッドに当てて電流を流すことによって、半導体装置の配線短絡断線が発生していないかどうか調べられる。
しかしながら、その電気的検査の際に電極パッドの一部がプローブの接触によって隆起したり凹んだりして、パッド表面プローブ痕が残ることがある。そのため、プローブ痕の上にボンディングワイヤが乗ってしまい、ボンディングワイヤに荷重を均等に加えることができない場合がある。この場合、傾いたボンディングワイヤの接合部によって、電極パッドにクレタリング(えぐれ)が発生したり、ワイヤボンディングの下にクラックが発生したりし、ボンディングワイヤの接合不良を招くおそれがある。

0005

本発明の目的は、ボンディングワイヤ等の接合部材の接合不良を防止することができる半導体装置を提供することである。

課題を解決するための手段

0006

本発明の一実施形態に係る半導体装置は、半導体素子と、前記半導体素子の表面に形成された第1ボンディングパッドと、前記半導体素子の表面に前記第1ボンディングパッドから分離して形成され、前記第1ボンディングパッドと視覚的に区別し得るテストパッドと、前記第1ボンディングパッドに接続された外部との電気接続のための第1接合部材とを含む。

0007

この構成によれば、第1ボンディングパッドとテストパッドとが互いに区別し得る態様で形成されているため、第1ボンディングパッドにボンディングワイヤ等の第1接合部材を接続する際に、半導体素子の電気的検査に使用されていないパッドを第1ボンディングパッドとして簡単に特定することができる。これにより、第1ボンディングパッドに第1接合部材を確実に対応させて接続できるので、接合不良を防止することができる。

0008

本発明の一実施形態に係る半導体装置では、前記第1ボンディングパッドおよび前記テストパッドは、同一の表面電極膜を用いて形成されており、前記半導体装置は、前記表面電極膜上に形成され、前記表面電極膜の一部を前記第1ボンディングパッドとして露出させる第1開口と、前記表面電極膜の他の部分を前記テストパッドとして露出させる第2開口とを有する表面絶縁膜を含んでいてもよい。

0009

この構成によれば、表面絶縁膜にパッド開口を形成する従来の工程と同様に表面絶縁膜を選択的に除去(エッチング等)することによって、第1ボンディングパッドおよびテストパッドを同時に形成することができる。しかも、従来からの変更点が、エッチング用マスクパターン変更程度で済むので、新たな工程を増やす必要もない。
本発明の一実施形態に係る半導体装置では、前記表面電極膜は、Al、CuおよびAuの少なくとも一種を用いて形成されていてもよい。

0010

特にAlは軟らかくプローブ等の痕跡が残りやすいので、本発明による効果を強く発現することができる。
本発明の一実施形態に係る半導体装置では、前記テストパッドの表面に、前記半導体素子の電気的検査を行った後の痕跡が形成されていてもよい。
上記したように第1接合部材は第1ボンディングパッドに接続されるので、テストパッドに電気的検査に使用するプローブ等の痕跡が残っていても問題はない。

0011

本発明の一実施形態に係る半導体装置では、前記第1接合部材は、ボンディングワイヤを含んでいてもよく、そのワイヤCuワイヤであってもよい。
本発明の一実施形態に係る半導体装置では、前記第1ボンディングパッドが第1形状を有し、前記テストパッドが前記第1形状とは異なる第2形状を有していてもよい。
本発明の一実施形態に係る半導体装置では、前記第1ボンディングパッドおよび前記テストパッドの一方が平面視多角形状に形成され、他方が平面視円形状に形成されていてもよい。

0012

この構成によれば、パッドに角部が有るか無いかを確認することによって、第1ボンディングパッドとテストパッドとを簡単に見分けることができる。これにより、半導体素子の電気的検査工程およびボンディング工程の各工程において、対象となるパッドを簡単に特定することができる。
本発明の一実施形態に係る半導体装置では、前記第1ボンディングパッドおよび前記テストパッドが、互いに大きさが異なる同一形状で形成されていてもよい。

0013

本発明の一実施形態に係る半導体装置では、前記第1ボンディングパッドおよび前記テストパッドは、行列状に複数配置され、前記第1ボンディングパッドの列と前記テストパッドの列とが、互いに分けて設けられていてもよい。
この構成によれば、半導体素子の電気的検査工程およびボンディング工程の各工程において、対象となるパッドの列を簡単に特定することができる。

0014

本発明の一実施形態に係る半導体装置では、前記第1ボンディングパッドの列と前記テストパッドの列とが、交互に配列されていてもよい。
本発明の一実施形態に係る半導体装置では、前記半導体素子の表面に前記第1ボンディングパッドから電気的に絶縁されて形成され、第3形状を有するベース領域と、前記第3形状とは大きさが異なる第4形状を有するテスト領域とを一体的に有する第2ボンディングパッドと、前記ベース領域に接続された外部との電気接続のための第2接合部材とを含んでいてもよい。

0015

この構成によれば、第2ボンディングパッドのベース領域とテスト領域とが互いに大きさが異なる形状で形成されているため、ベース領域にボンディングワイヤ等の第2接合部材を接続する際に、半導体素子の電気的検査に使用されていない領域をベース領域として簡単に特定することができる。これにより、第2ボンディングパッドのベース領域に第2接合部材を確実に対応させて接続できるので、接合不良を防止することができる。

0016

この第2ボンディングパッドの構成は、ベース領域とテスト領域とが一体的であるので、小さいスペースでも前記第1ボンディングパッドおよび前記テストパッドの構成と同等の効果を得ることができる。したがって、たとえば接続されるボンディングワイヤの本数が少ないパッドに好適に採用できる。
本発明の一実施形態に係る半導体装置では、前記テスト領域は、前記ベース領域よりも小さい面積を有し、前記ベース領域の周縁から突出した凸領域を含んでいてもよい。

0017

本発明の一実施形態に係る半導体装置では、前記半導体素子は、ソースゲートおよびドレインを含むトランジスタ構造を有し、前記第1ボンディングパッドおよび前記テストパッドは、前記ソースに電気的に接続されており、前記第2ボンディングパッドは、前記ゲートに電気的に接続されていてもよい。
本発明の一実施形態に係る半導体装置では、前記テスト領域の表面に、前記半導体素子の電気的検査を行った後の痕跡が形成されていてもよい。

0018

上記したように第2接合部材は第2ボンディングパッドのベース領域に接続されるので、テスト領域に電気的検査に使用するプローブ等の痕跡が残っていても問題はない。
本発明の一実施形態に係る半導体装置では、前記第2接合部材は、ボンディングワイヤを含んでいてもよく、そのワイヤは、Auワイヤであってもよい。

図面の簡単な説明

0019

図1は、本発明の一実施形態に係る半導体装置の模式的な平面図である。
図2は、本発明の一実施形態に係る半導体装置の模式的な底面図である。
図3は、前記半導体装置の樹脂パッケージの内部構造を示す図である。
図4は、図3のIV-IV線に沿って前記半導体装置を切断したときに現れる断面図である。
図5は、図3のV-V線に沿って前記半導体装置を切断したときに現れる断面図である。
図6は、図3のVI-VI線に沿って前記半導体装置を切断したときに現れる断面図である。
図7は、図3のVII-VII線に沿って前記半導体装置を切断したときに現れる断面図である。
図8は、図3二点鎖線VIIIで囲まれた部分の拡大図である。
図9は、図3の二点鎖線IXで囲まれた部分の拡大図である。
図10は、図8のX−X線に沿って前記半導体素子を切断したときに現れる断面図である。
図11は、図9のXI−XI線に沿って前記半導体素子を切断したときに現れる断面図である。
図12は、前記半導体装置が組み込まれたインバータ回路図である。
図13は、ソーステスト用パッドの変形例を示す図である。

実施例

0020

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の一実施形態に係る半導体装置1の模式的な平面図である。図2は、本発明の一実施形態に係る半導体装置1の模式的な底面図である。図3は、半導体装置1の樹脂パッケージ7の内部構造を示す図である。図4は、図3のIV-IV線に沿って半導体装置1を切断したときに現れる断面図である。図5は、図3のV-V線に沿って半導体装置1を切断したときに現れる断面図である。図6は、図3のVI-VI線に沿って半導体装置1を切断したときに現れる断面図である。図7は、図3のVII-VII線に沿って半導体装置1を切断したときに現れる断面図である。図1図7において、x方向、y方向およびz方向は、互いに直交する関係にあり、それぞれ、第1方向、第2方向および厚さ方向と称してもよい。

0021

半導体装置1は、複数のリード2,3,4と、半導体素子5と、樹脂パッケージ7とを含む。
半導体装置1の大きさは特に限定されず、この実施形態では、たとえばx方向寸法が2.6〜3.6mm、y方向寸法が2.6mm〜3.6mm、z方向寸法が0.7mm〜1.0mmであってもよい。

0022

複数のリード2,3,4は、半導体素子5を支持するとともに、半導体素子5と導通している。以下の説明では、第1リード2、第2リード3および第3リード4と称し、これらは、それぞれ、ゲート端子ソース端子およびドレイン端子と称してもよい。
第1リード2、第2リード3および第3リード4は、たとえば、金属板打ち抜き加工や折り曲げ加工等を施すことによって形成されている。第1リード2、第2リード3および第3リード4は、金属からなり、好ましくはCuおよびNiのいずれか、またはこれらの合金や42アロイ等からなる。第1リード2、第2リード3および第3リード4の厚さは、たとえば0.1mm〜0.3mmであり、この実施形態では0.2mm程度であってもよい。

0023

図3に示すように、第1リード2および第2リード3は、x方向に並べられている。第3リード4は、第1リード2および第2リード3に対して、y方向に離間して配置されている。z方向視寸法は、第3リード4が最大であり、第1リード2が最小である。
図3および図4に示すように、第1リード2は、主面201および裏面202を有する。主面201および裏面202は、z方向において互いに反対側を向いている。図4に示すように、第1リード2は、第1ワイヤボンディング部211、第1端子部212および第1屈曲部215を有する。第1ワイヤボンディング部211は、第1端子部212に対してz方向において主面201が向く側に位置している。また、第1ワイヤボンディング部211は、第1端子部212に対してy方向内方に位置している。この実施形態では、第1ワイヤボンディング部211と第1端子部212とのz方向位置の差は、0.15mm程度である。第1屈曲部215は、第1ワイヤボンディング部211と第1端子部212とを繋いでおり、x方向視において屈曲形状である。

0024

第1端子部212は、2つの第1先端面221および1つの第1凹端面222を有する。第1先端面221は、y方向外方を向く面である。第1凹端面222は、第1先端面221に対して、z方向視においてy方向内方に凹んだ面である。第1凹端面222は、x方向において2つの第1先端面221に挟まれている。
図2に示すように、裏面202のうち第1端子部212に属する部分は、外方裏面実装部250を構成している。外方裏面実装部250は、樹脂パッケージ7から露出しており、半導体装置1を回路基板実装する際に、はんだによって接合される部位である。外方裏面実装部250は、第1先端面221との境界端縁である先端縁251と、第1凹端面222との境界端縁である凹端縁252とを有する。

0025

図3および図4に示すように、第1リード2は、第1凹端側面223(図3)および第1貫通孔230を有する。第1凹端側面223は、z方向視においてx方向外方から内方に凹んでいる。第1凹端側面223は、z方向視において、第1ワイヤボンディング部211および第1屈曲部215と重なっている。第1貫通孔230は、第1リード2をz方向に貫通している。z方向視において第1貫通孔230は、第1屈曲部215と重なっている。また、第1貫通孔230は、z方向視において第1ワイヤボンディング部211および第1端子部212と重なっている。

0026

主面201の一部は、第1主面めっき層(図示せず)によって覆われていてもよい。当該第1主面めっき層は、たとえばAgめっき層からなる。この実施形態では、主面201のうち第1ワイヤボンディング部211および第1屈曲部215に属する部分が、第1主面めっき層によって覆われている。
裏面202は、第1裏面めっき層(図示せず)によって覆われていてもよい。第1凹端面222は、第1側面めっき層(図示せず)によって覆われていてもよい。また、第1側面めっき層は、2つの第1先端面221を露出させている。第1裏面めっき層と第1側面めっき層とは、同一の材質からなり且つ互いに繋がっている。第1主面めっき層と第1裏面めっき層および第1側面めっき層とは、互いに異なる材質からなる。第1裏面めっき層および第1側面めっき層は、たとえばSnめっき層からなっていてもよい。

0027

図3および図5に示すように、第2リード3は、主面301および裏面302を有する。主面301および裏面302は、z方向において互いに反対側を向いている。図5に示すように、第2リード3は、第2ワイヤボンディング部311、第2外方端子部312、2つの第2内方端子部313および3つの第2屈曲部315を有する。第2ワイヤボンディング部311は、第2外方端子部312および2つの第2内方端子部313に対してz方向において主面301が向く側に位置している。また、第2ワイヤボンディング部311は、第2外方端子部312および2つの第2内方端子部313に対してy方向内方に位置している。この実施形態では、第2ワイヤボンディング部311と第2外方端子部312および2つの第2内方端子部313とのz方向位置の差は、0.15mm程度である。3つの第2屈曲部315は、第2ワイヤボンディング部311と第2外方端子部312および2つの第2内方端子部313とを各別に繋いでおり、x方向視において屈曲形状である。第2外方端子部312は、x方向において最外方に位置する。2つの第2内方端子部313は、第2外方端子部312に対してx方向内方に位置しており、x方向に並んでいる。また、2つの第2内方端子部313は、x方向において第1端子部212と第2外方端子部312とに挟まれている。

0028

第2外方端子部312は、2つの第2先端面321および1つの第2凹端面322を有する。第2先端面321は、y方向外方を向く面である。第2凹端面322は、第2先端面321に対して、z方向視においてy方向内方に凹んだ面である。第2凹端面322は、x方向において2つの第2先端面321に挟まれている。
図2に示すように、裏面302のうち第2外方端子部312に属する部分は、外方裏面実装部350を構成している。外方裏面実装部350は、樹脂パッケージ7から露出しており、半導体装置1を回路基板に実装する際に、はんだによって接合される部位である。外方裏面実装部350は、第2先端面321との境界端縁である第2先端縁351と、第2凹端面322との境界端縁である第2凹端縁352とを有する。

0029

図2に示すように、裏面302のうち2つの第2内方端子部313に属する部分は、2つの内方裏面実装部360を構成している。内方裏面実装部360は、樹脂パッケージ7から露出しており、半導体装置1を回路基板に実装する際に、はんだによって接合される部位である。
図3および図5に示すように、第2リード3は、第2凹端側面323および第2貫通孔330を有する。第2凹端側面323は、z方向視においてx方向外方から内方に凹んでいる。第2凹端側面323は、z方向視において、第2ワイヤボンディング部311および第2屈曲部315と重なっている。第2貫通孔330は、第2リード3をz方向に貫通している。z方向視において第2貫通孔330は、第2屈曲部315と重なっている。また、第2貫通孔330は、z方向視において第2ワイヤボンディング部311および第2外方端子部312と重なっている。

0030

主面301の一部は、第2主面めっき層(図示せず)によって覆われていてもよい。当該第2主面めっき層は、たとえばAgめっき層からなる。この実施形態では、主面301のうち第2ワイヤボンディング部311および第2屈曲部315に属する部分が、第2主面めっき層によって覆われている。
裏面302は、第2裏面めっき層(図示せず)によって覆われていてもよい。第2凹端面322は、第2側面めっき層(図示せず)によって覆われていてもよい。また、第2側面めっき層は、2つの第2先端面321を露出させている。また、第2側面めっき層は、内方裏面実装部360の先端面を露出させている。第2裏面めっき層と第2側面めっき層とは、同一の材質からなり且つ互いに繋がっている。第2主面めっき層と第2裏面めっき層および第2側面めっき層とは、互いに異なる材質からなる。第2裏面めっき層および第2側面めっき層は、たとえばSnめっき層からなっていてもよい。

0031

図2に示すように、外方裏面実装部250および外方裏面実装部350が、x方向両側において最外方に配置されており、2つの内方裏面実装部360が、外方裏面実装部250および外方裏面実装部350の間に配置されている。
外方裏面実装部250、外方裏面実装部350および内方裏面実装部360の寸法および面積の一例を以下に挙げる。

0032

図2に示す外方裏面実装部250と外方裏面実装部350のx方向の寸法L1が0.7mm程度、内方裏面実装部360のx方向の寸法L2が0.3mm程度である。外方裏面実装部250および内方裏面実装部360の間隔と350および360の間隔とは同じ大きさであり、この寸法S1は、0.27mmである。また、2つの内方裏面実装部360の間隔である寸法S2は、0.27mmであり、寸法S1と等しい。寸法L2を1とした場合の寸法L2の寸法比R2は、2.33である。この寸法比R2は、1.7〜2.5であることが好ましい。この実施形態では、外方裏面実装部250、外方裏面実装部350および2つの内方裏面実装部360のy方向寸法は、いずれも同じである。外方裏面実装部250および外方裏面実装部350は、x方向を長手方向とする長矩形状である。2つの内方裏面実装部360は、外方裏面実装部250および外方裏面実装部350よりも扁平の度合いが小である矩形状である。

0033

外方裏面実装部250および外方裏面実装部350の面積は等しく、これらの面積E1は、0.222mm2である。2つの内方裏面実装部360の面積E2は、0.096mm2である。面積E2を1とした場合の面積E1の面積比R1は、2.31である。この面積比R1は、1.7〜2.5であることが好ましい。
面積比R1を1とした場合の寸法比R2の比R3は、1.01である。この比R3は、0.68〜1.47であることが好ましい。

0034

図3図7に示すように、第3リード4は、主面401および裏面402を有する。図4図7に示すように、主面401および裏面402は、z方向において互いに反対側を向く。第3リード4は、素子ボンディング部411、複数の端子延出部412および2つの側方延出部413を有する。素子ボンディング部411は、たとえばz方向視矩形状であり、半導体素子5が搭載されている。複数の端子状延出部412は、各々が素子ボンディング部411からy方向に延出し且つx方向に配列されている。2つの側方延出部413は、素子ボンディング部411からx方向両側に延出している。

0035

図2に示すように、裏面402のうち樹脂パッケージ7から露出する部分が、素子側裏面実装部450を構成する。この実施形態では、裏面402の全体が、素子側裏面実装部450を構成している。素子側裏面実装部450は、半導体装置1を回路基板に実装する際にはんだによって接合される部位である。
図10および図11に示すように、第3リード4は、裏面側凹部461、部462、および主面側中間端面463を有する。

0036

裏面側凹部461は、z方向視における第3リード4の端部において裏面402からz方向に凹んでいる。庇部462は、裏面側凹部461に対してz方向における主面401側に繋がり且つz方向視において外方に突出する。主面側中間端面463は、主面401と庇部462との間に介在し且つ庇部462よりもz方向視において内方に位置する。主面側中間端面463は、厚さ方向視において裏面側凹部461と重なる。

0037

この実施形態では、裏面側凹部461、庇部462および主面側中間端面463は、z方向視において第3リード4の第1リード2および第2リード3側の端縁、x方向両側の端縁およびy方向において第1リード2および第2リード3とは反対側の端縁であって複数の端子状延出部412の間の部位に設けられている。
図3に示すように、第3リード4は、複数の主面側凹部471を有する。主面側凹部471は、z方向視において半導体素子5を避けた位置に設けられ且つ主面401から厚さ方向に凹んでいる。この実施形態では、複数の主面側凹部471は、複数の端子状延出部412および2つの側方延出部413の根本部分に設けられている。

0038

第3リード4の主面401は、第3主面めっき層(図示せず)によって覆われていてもよい。主面401のうち複数の端子状延出部412に属する部分を除く部分に第3主面めっき層が設けられていてもよい。第3主面めっき層は、たとえばAgめっき層からなる。
裏面402は、第3裏面めっき層によって覆われていてもよい。第3リード4の側面のうち複数の端子状延出部412の先端面および2つの側方延出部413の先端面を除く部分は、第3側面めっき層によって覆われていてもよい。第3裏面めっき層と第3側面めっき層とは、同一の材質からなり且つ互いに繋がっている。第3主面めっき層と第3裏面めっき層および第3側面めっき層とは、互いに異なる材質からなる。第3裏面めっき層および第3側面めっき層は、たとえばSnめっき層からなっていてもよい。

0039

半導体素子5は、半導体装置1の電気的機能を発揮する要素である。半導体素子5の種類は特に限定されず、図3に示すように、この実施形態では、半導体素子5は、トランジスタとして構成されている。半導体素子5の素子本体50、第1電極51、第2電極52および第3電極53を有する。
第1電極51および第2電極52は、素子本体50のうち主面301と同じ側を向く面に設けられている。第3電極53は、素子本体50のうち裏面302と同じ側を向く面に設けられている。この実施形態では、第1電極51は、ゲート電極であり、第2電極52は、ソース電極であり、第3電極53は、ドレイン電極である。

0040

半導体装置1は、本発明の第2接合部材の一例としての第1ワイヤ61および本発明の第1接合部材の一例としての複数の第2ワイヤ62を有する。第1ワイヤ61は、第1電極51と第1リード2の第1ワイヤボンディング部211とに接続されている。複数の第2ワイヤ62は、第2電極52と第2リード3の第2ワイヤボンディング部311とに接続されている。

0041

第3電極53は、導電性接合材59を介して第3リード4の素子ボンディング部411に搭載されている。より具体的には、導電性接合材59は、第3電極53と素子ボンディング部411の主面401に設けられた第3主面めっき層(図示せず)とを接合している。
樹脂パッケージ7は、第1リード2、第2リード3および第3リード4の一部ずつと、半導体素子5と、第1ワイヤ61と、複数の第2ワイヤ62とを覆っている。樹脂パッケージ7は、たとえば黒色エポキシ樹脂からなる。

0042

図1図2および図6に示すように、樹脂パッケージ7は、パッケージ主面71、パッケージ裏面72およびパッケージ側面73を有する。パッケージ主面71とパッケージ裏面72とは、z方向において反対側を向いている。パッケージ主面71は、主面201、主面301および主面401と同じ側を向く。パッケージ裏面72は、裏面202、裏面302および裏面402と同じ側を向く。パッケージ側面73は、パッケージ主面71およびパッケージ裏面72に繋がっており、z方向に対して若干傾斜している。

0043

外方裏面実装部250、外方裏面実装部350、2つの内方裏面実装部360および素子側裏面実装部450は、いずれも樹脂パッケージ7から露出している。また、外方裏面実装部250、外方裏面実装部350、2つの内方裏面実装部360および素子側裏面実装部450は、樹脂パッケージ7のパッケージ裏面72と面一である。
次に、図3および図8図11を参照して、半導体素子5の構成についてより具体的に説明する。

0044

図8は、図3の二点鎖線VIIIで囲まれた部分の拡大図である。図9は、図3の二点鎖線IXで囲まれた部分の拡大図である。図10は、図8のX−X線に沿って半導体素子5を切断したときに現れる断面図である。図11は、図9のXI−XI線に沿って半導体素子5を切断したときに現れる断面図である。
半導体素子5は、たとえばSi、SiC、GaN等のMISトランジスタであり、n+型基板11と、n−型半導体層12と、p型ボディ領域13と、n+型ソース領域14と、p+型ボディコンタクト領域15と、ゲートトレンチ16と、ゲート絶縁膜17と、ゲート電極18と、層間絶縁膜19とを含む。

0045

半導体素子5のドレインとしてのn+型基板11の裏面22には、裏面メタル46が形成されている。裏面メタル46は、前述の第3電極53を含んでいてもよい。つまり、裏面メタル46の全部または一部が、前述の第3電極53であってもよい。
n−型半導体層12は、n+型基板11上に形成されている。n−型半導体層12の表面部にp型ボディ領域13が形成されており、p型ボディ領域13の表面部にn+型ソース領域14が形成されている。p+型ボディコンタクト領域15は、n+型ソース領域14を貫通してp型ボディ領域13に達している。これにより、p+型ボディコンタクト領域15は、p型ボディ領域13と電気的に接続されている。なお、n−型半導体層12において、p型ボディ領域13、n+型ソース領域14およびp+型ボディコンタクト領域15以外のn−型の領域は、n−型ドリフト領域20と称してもよい。

0046

ゲートトレンチ16は、n−型半導体層12の表面21からn+型ソース領域14およびp型ボディ領域13を貫通してn−型ドリフト領域20に達している。ゲートトレンチ16は、たとえば平面視格子状ストライプ状に形成されていてもよい。この実施形態では、ゲートトレンチ16は格子状に形成されており、図10および図11は、それぞれ、格子状のゲートトレンチ16の縦方向部分幅方向に沿う断面および長手方向に沿う断面を示している。

0047

ゲート絶縁膜17は、たとえばSiO2等の絶縁材料からなり、ゲートトレンチ16の内面に形成されている。ゲートトレンチ16においてゲート絶縁膜17の内側には、ゲート電極18が埋め込まれている。ゲート電極18は、たとえばポリシリコン等の導電材料からなる。
層間絶縁膜19は、たとえばSiO2等の絶縁材料からなり、n−型半導体層12の表面21に形成されている。

0048

層間絶縁膜19上には、表面電極膜23が形成されている。表面電極膜23は、たとえば、Al、CuおよびAuの少なくとも一種を用いて形成されており、これらの金属を含む合金を用いて形成されていてもよい。表面電極膜23は、互いに分離されたソースメタル24およびゲートメタル25を含む。ソースメタル24およびゲートメタル25は、それぞれ、前述の第2電極52および第1電極51を含んでいてもよい。つまり、ソースメタル24およびゲートメタル25の全部または一部が、前述の第2電極52および第1電極51であってもよい。

0049

ソースメタル24は、半導体素子5の表面のほぼ全体に形成されており、たとえば平面視略四角形状に形成されている。ソースメタル24は、図10に示すように、層間絶縁膜19に形成されたコンタクトホール26を介してn+型ソース領域14およびp+型ボディコンタクト領域15に接続されている。
ゲートメタル25は、ソースメタル24の一つの角部に配置されたパッド部27と、パッド部27から延びるフィンガー部28とを含む。フィンガー部28は、ソースメタル24を取り囲むように延び、さらに、ソースメタル24の内方領域に向かって複数個所で分岐している。フィンガー部28は、図11に示すように、層間絶縁膜19に形成されたコンタクトホール29を介してゲート電極18に接続されている。

0050

表面電極膜23を覆うように、表面絶縁膜30が形成されている。表面絶縁膜30は、たとえばSiN等の絶縁材料からなる。表面電極膜23は、図8図11に示すように、ソースメタル24およびゲートメタル25を部分的に露出させるパッド開口31〜33を有している。具体的には、本発明の第1開口の一例としてのパッド開口31から、ソースメタル24の一部が本発明の第1ボンディングパッドの一例としてのソース接続用パッド34として露出している。また、本発明の第2開口の一例としてのパッド開口32から、ソースメタル24の一部が本発明のテストパッドの一例としてのソーステスト用パッド35として露出している。また、パッド開口33から、ゲートメタル25(パッド部27)の一部が本発明の第2ボンディングパッドの一例としてのゲートパッド36として露出している。

0051

ソース接続用パッド34およびソーステスト用パッド35は、両方ともソースメタル24の一部からなっていて表面絶縁膜30の下方で電気的に接続されているが、平面視では互いに分離され、且つ異なる形状を有している。この実施形態では、ソース接続用パッド34が、本発明の第1形状の一例としての平面視四角形状に形成され、ソーステスト用パッド35が、本発明の第2形状の一例としての平面視円形状に形成されている。このような形状は、パッド開口31およびパッド開口32が四角形円形となるように表面絶縁膜30をエッチングすることによって得られる。

0052

また、ソース接続用パッド34およびソーステスト用パッド35は、図3に示すように、ソースメタル24の上面領域において行列状に複数配置されている。この実施形態では、ソース接続用パッド34の列とソーステスト用パッド35の列とが、互いに分けて設けられており、それらが交互に配列されている。図3では、紙面左側から、4つのソース接続用パッド34を一組とするソース接続用パッド34の列、および4つのソーステスト用パッド35を一組とするソーステスト用パッド35の列が交互に配列されている。

0053

そして、ソース接続用パッド34には、第2ワイヤ62が接続されている。第2ワイヤ62としては、ソースに流す電流がゲートに比べて大きいため、電気伝導率が比較的高いCuワイヤを用いることが好ましい。ソース接続用パッド34には、第2ワイヤ62との接続部の周囲に、ソースメタル24の一部からなるスプラッシュ部37が形成されていてもよい。スプラッシュ部37は、たとえば、第2ワイヤ62のボンディング時に印加する超音波振動によってソースメタル24の一部が第2ワイヤ62のボンディング部の周辺に押し出されて形成されるものである。

0054

一方、ソーステスト用パッド35には、ワイヤ等の各種接合部材が接続されておらず、完全に露出した状態であってもよい。むろん、半導体素子5に不良が発生しない程度であれば、ソーステスト用パッド35にワイヤ等の接合部材が接続されていてもよい。また、ソーステスト用パッド35には、ソースメタル24の一部からなる隆起部38と、当該隆起部38の側方に凹部39が連続的に形成されていてもよい。隆起部38および凹部39は、たとえば半導体素子5の電気的検査の際に形成される。つまり、図10に示すように、半導体素子5の電気的検査にあたってソーステスト用パッド35にプローブカードのプローブ40が当てられて電気が流される。このプローブ40の接触の痕跡として隆起部38および凹部39が残ることになる場合がある。なお、プローブ40は、半導体素子5の電気的検査に使用されるものであり、検査後に半導体素子5の一部として残るものではない。

0055

ゲートパッド36は、ベース領域41と、ベース領域41とは大きさが異なる形状のテスト領域42とを一体的に含む。この実施形態では、ベース領域41が、本発明の第3形状の一例としての平面視四角形状に形成され、テスト領域42が、ベース領域41の周縁から突出し、本発明の第4形状の一例として、ベース領域41よりも面積が小さい平面視四角形状に形成されている。つまり、ゲートパッド36は、互いに異なる面積の四角形状の領域が二段積み重なった形状を有している。ベース領域41およびテスト領域42は、互いに同一形状(この実施形態では四角形状)に形成されている必要はなく、たとえば、平面視四角形状のベース領域41の周縁から、平面視半円形状のテスト領域42が突出していてもよいし、平面視円形状のベース領域41の周縁から、平面視四角形状のテスト領域42が突出していてもよい。

0056

そして、ベース領域41には、第1ワイヤ61が接続されている。第1ワイヤ61としては、ゲートに流す電流が比較的小さいため、電気伝導率がCuワイヤに比べて小さいAuワイヤを用いてもよい。ベース領域41には、第1ワイヤ61との接続部の周囲に、ゲートメタル25の一部からなるスプラッシュ部43が形成されていてもよい。スプラッシュ部43は、たとえば、第1ワイヤ61のボンディング時に印加する超音波振動によってゲートメタル25の一部が第1ワイヤ61のボンディング部の周辺に押し出されて形成されるものである。

0057

一方、テスト領域42には、ワイヤ等の各種接合部材が接続されておらず、完全に露出した状態であってもよい。むろん、半導体素子5に不良が発生しない程度であれば、テスト領域42にワイヤ等の接合部材が接続されていてもよい。また、テスト領域42には、ゲートメタル25の一部からなる隆起部44と、当該隆起部44の側方に凹部45が連続的に形成されていてもよい。隆起部44および凹部45の発生原理は、前述のソーステスト用パッド35の隆起部38および凹部39の発生原理と同様である。

0058

以上、半導体装置1によれば、ソース接続用パッド34とソーステスト用パッド35とが互いに異なる形状で形成されている。そのため、ソース接続用パッド34に第2ワイヤ62を接続する際に、半導体素子5の電気的検査に使用されておらず隆起部38や凹部39等の凹凸がない滑らかな表面を有するパッドを、ソース接続用パッド34として簡単に特定することができる。しかも、ソース接続用パッド34が四角形であり、ソーステスト用パッド35が円形であるため、パッドに角部が有るか無いかを確認するだけで、ソース接続用パッド34とソーステスト用パッド35とを簡単に見分けることができる。たとえば、半導体素子5の電気的検査工程およびボンディング工程の各工程前に、カメラ等で半導体素子5の上面を見ることによって、簡単に見分けることができる。これにより、半導体素子5の電気的検査工程およびボンディング工程の各工程において、対象となるパッドを簡単に特定することができる。その結果、ボンディング工程においてはソース接続用パッド34の位置を座標決めして特定しておけば、第2ワイヤ62を確実に対応させて接続できるので、ワイヤの接合不良を防止することができる。

0059

さらに、ソース接続用パッド34とソーステスト用パッド35を、表面絶縁膜30を選択的に除去(エッチング等)することによって同時に形成することができ、従来からの変更点が、エッチング用マスクのパターン変更程度で済むので、新たな工程を増やす必要もない。
一方、ゲートパッド36においては、ベース領域41とテスト領域42とが互いに異なる大きさで形成されている。そのため、ベース領域41に第1ワイヤ61を接続する際に、半導体素子5の電気的検査に使用されておらず隆起部44や凹部45等の凹凸がない滑らかな表面を有する領域を、ベース領域41として簡単に特定することができる。これにより、ベース領域41に第1ワイヤ61を確実に対応させて接続できるので、ワイヤの接合不良を防止することができる。

0060

また、ゲートパッド36の構成は、ベース領域41とテスト領域42とが一体的であるので、小さいスペースでもソース接続用パッド34およびソーステスト用パッド35の構成と同等の効果を得ることができる。したがって、接続されるボンディングワイヤの本数が少ないゲートメタル25に好適に採用できる。一方、ソースメタル24については、接続されるボンディングワイヤの本数が多いため、ソース接続用パッド34およびソーステスト用パッド35のように互いに分離している方がよい。

0061

なお、ゲートパッド36のテスト領域42は、省スペース化の観点から比較的小さく形成され、半導体素子5の電気的検査時にプローブの位置決めをすることが難しい場合がある。このような場合、ソース・ゲートの電気的特性一括して検査できる複数のプローブを有するプローブカードを用いれば、位置決めの問題を解決できる。つまり、プローブカードにおいてソース用プローブに対するゲート用プローブの相対位置を固定しておけば、当該プローブカードのソース用プローブをソーステスト用パッド35に当てたときに、必然的に、ゲート用プローブがゲートパッド36のテスト領域42に接触するようにできる。

0062

そして、半導体装置1は、たとえば、図2に示すようなインバータ回路に組み込んで使用することができる。図2は、半導体装置1が組み込まれたインバータ回路図である。
インバータ回路101は、負荷の一例としての三相モータ102に接続される三相インバータ回路である。インバータ回路101は、直流電源103およびスイッチ部104を含む。

0063

直流電源103は、この実施形態では、たとえば、700Vである。直流電源103には、その高圧側に高圧側配線105が接続され、その低圧側に低圧側配線106が接続されている。
スイッチ部104は、三相モータ102のU相102U、V相102VおよびW相102Wのそれぞれの相に対応する3つのアーム107〜109を備えている。

0064

アーム107〜109は、高圧側配線105と低圧側配線106との間に並列に接続されている。アーム107〜109は、それぞれ高圧側のハイサイドトランジスタ(半導体装置1)110H〜112Hと、低圧側のローサイドトランジスタ(半導体装置1)110L〜112Lとを備えている。各トランジスタ110H〜112Hおよび110L〜112Lには、それぞれ回生ダイオード113H〜115Hおよび113L〜115Lが、低圧側から高圧側に順方向電流が流れるような向きで並列に接続されている。

0065

各トランジスタ110H〜112Hおよび110L〜112Lのゲートには、それぞれハイサイドゲートドライバ116H〜118Hおよびローサイドゲートドライバ116L〜118Lが接続されている。
インバータ回路101では、各アーム107〜109のハイサイドトランジスタ110H〜112Hおよびローサイドトランジスタ110L〜112Lのオンオフ制御を交互に切り替えることによって、つまり、一方のトランジスタがスイッチオンで、他方のトランジスタがスイッチオフである状態を交互に切り替えることによって、三相モータ102に交流電流を流すことができる。一方、両方のトランジスタをスイッチオフの状態にすることによって、三相モータ102への通電を停止することができる。このようにして、三相モータ102のスイッチング動作を行う。

0066

以上、本発明の一実施形態を説明したが、本発明は他の形態で実施することもできる。
たとえば、前述の実施形態では、平面視四角形状のソース接続用パッド34と区別するため、ソーステスト用パッド35を、ソース接続用パッド34とは異なる形状である平面視円形状とした。しかしながら、これらのパッド34,35は、互いに区別できれば、同一形状であってもよい。たとえば、図13に示すように、ソーステスト用パッド35を平面視四角形状で形成するが、ソース接続用パッド34と異なる大きさにすることによって、ソース接続用パッド34とソーステスト用パッド35とを区別してもよい。なお、図13では、ソーステスト用パッド35がソース接続用パッド34よりも小さく形成されているが、むろん、ソーステスト用パッド35がソース接続用パッド34よりも大きくてもよい。また、これらのパッド34,35が平面視円形状や、四角形以外の平面視多角形状であってもよい。

0067

また、前述の実施形態では、ソース接続用パッド34およびゲートパッド36に接続される接合部材としてボンディングワイヤを例示したが、当該接合部材は、たとえば、ボンディングプレートボンディングリボン等であってもよい。
また、前述の実施形態では、ソース接続用パッド34およびソーステスト用パッド35の形状の一例として、四角形および円形の場合を取り上げたが、これらのパッド34はそれ以外の形状であってもよい。たとえば、ソース接続用パッド34が三角形であり、ソーステスト用パッド35が五角形であってもよく、ソース接続用パッド34が円形であり、ソーステスト用パッド35が六角形であってもよい。

0068

また、前述の実施形態では、半導体素子5の素子構造としてMISトランジスタ構造を例示したが、当該素子構造は、たとえば、IGBT構造JFET構造等であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

0069

1半導体装置
5半導体素子
11 n+型基板
12 n−型半導体層
13 p型ボディ領域
14 n+型ソース領域
15 p+型ボディコンタクト領域
16ゲートトレンチ
17ゲート絶縁膜
18ゲート電極
20 n−型ドリフト領域
23表面電極膜
24ソースメタル
25ゲートメタル
30表面絶縁膜
31パッド開口
32 パッド開口
34ソース接続用パッド
35 ソーステスト用パッド
36ゲートパッド
38隆起部
39 凹部
41ベース領域
42テスト領域
44 隆起部
45 凹部
46裏面メタル(ドレイン)
61 第1ワイヤ
62 第2ワイヤ

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