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技術 再構成可能回路およびその利用方法

出願人 日本電気株式会社
発明者 ハク、キョク辻幸秀
出願日 2015年1月21日 (4年5ヶ月経過) 出願番号 2017-526001
公開日 2017年12月21日 (1年6ヶ月経過) 公開番号 2017-538347
状態 特許登録済
技術分野 論理回路III 特殊メモリ(超電導/光/流体)
主要キーワード ルーティングチャネル 回路モード Dフリップフロップ 金属酸化物抵抗 キャリーチェーン 可変状態 スイッチブロック FPGA設計
関連する未来課題
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この項目の情報は公開日時点(2017年12月21日)のものです。
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図面 (18)

課題・解決手段

本発明は、LUTおよび「ハード回路を実現する小型の再構成可能回路を提供するものである。本発明は、第1の方向に配置された第1のワイヤと、第1の方向と交差する第2の方向に配置された第2のワイヤと、前記第1のワイヤと1対1で結合されている電源線接地線、およびデータ入力線または反転データ入力線と、その入力のうちの1つが第2のワイヤに接続されているマルチプレクサと、第1のワイヤと第2のワイヤとを交差点相互接続するために利用される不揮発性スイッチセルとを備え、全ての不揮発性スイッチセルが、少なくとも1つの不揮発性抵抗性スイッチを有する、再構成可能回路を提供する。

概要

背景

フィールドプログラマブルゲートアレイFPGA)は、低ボリュームチップおよび中ボリュームチップに広く使用されているが、デバイスシリコン面積が大きなことからコストが高くなるため、高ボリュームの市場優位性を保つには至っていない。最も一般的なFPGAアーキテクチャは、論理ブロック(LB)、I/Oパッドおよびルーティングチャネルアレイからなる。LBでは、ルックアップテーブル(LUT)が、様々な機能を実現するための「ソフト」ファンクションジェネレータとして使用されており、これにより、非常に高い機能性が得られるが、デバイスの面積は大きくなる。単純なルックアップテーブル(LUT)とフリップフロップFF)によるFPGAは、セルベース特定用途向け集積回路ASIC)の約35倍の面積を必要とすることが分かっている。このギャップを狭めるために、非特許文献1に示されているように、キャリーチェーン加算器および乗算器など、しばしば使用される専用の「ハード回路が、FPGA設計で利用されている。

「ソフト」なLUTは、従来、マルチプレクサ(MUX)によって構築されているが、パストランジスタ論理(PTL)を使用する場合には、「ハード」回路も、MUXによって構築されることがある。「ハード」回路は、使用されるときには、非常に効率的であり、使用されないときには無駄になる。「ハード」回路の負の影響を克服するために、非特許文献2では、「ソフト」回路および「ハード」回路を実現するために共通のMUXを共有するという概念が導入されている。

図1Aに示すように、2n:1のMUX101を共有して再構成可能回路を構築して、LUTおよび「ハード」回路を実現する。MUX入力スイッチブロック102は、メモリ値またはデータ入力(またはその反転入力)を、LUTモードまたは「ハード」回路モード用のMUX101の入力として選択する。MUX入力スイッチブロック102は、特許文献1に示されているように、従来のCMOS技術による、メモリmsとnMOSパストランジスタTrとを有する。nMOSトランジスタTrは、図1Bに示す2ステートのメモリm1、…、m2nに接続されている。msが「1」とされるときには、メモリm1、…、m2nは、2n:1のMUX101の入力ポートV1、…、V2nに接続され、n入力LUTを実現するようになっている。msが「0」とされるときには、データ入力Dおよびその反転入力〜Dが2n:1のMUX101の入力ポートV1、…、V2nに印加され、「ハード回路」を実現することができるようになっている。2n:1のMUX101は、効率的に利用することができる。ただし、MUX入力スイッチブロック102により、デバイスの面積が大きくなる。

従来のFPGAでは、基本的な「ハード」回路として、全加算器FA)を使用して、マルチビット加算器および乗算器を構築する。図2Aに示すように、8:1のMUX201を共有して3入力LUTおよびFAを実現し、これにより、ハードウェアリソースの高い利用率が得られる。8:1のMUX201は、1つの出力と2つの中間出力とを有し、信号AおよびBは、入力V1、…、V4の中から1つの入力を中間OUTIM1として選択し、信号AおよびBは、入力V5、…、V8の中から1つの入力を中間OUTIM2として選択し、信号Mは、OUTIM1およびOUTIM2のうちの1つを最終出力OUTとして選択する。msが「1」とされるときには、メモリm1、…、m8は、8:1のMUX201の入力ポートV1、…、V8に接続され、3入力LUTを実現することができるようになっている。msが「0」とされるときには、桁上がり入力Cinおよびその反転入力〜Cinが、8:1のMUX201の入力ポートV1、…、V8に印加され、図2Bに示す真理値表に従ってFAを実現することができるようになっている。MUX入力スイッチブロック202は、12個のnMOSトランジスタTrと、6個のトランジスタにより構成されるメモリMs(従来のSRAMを使用する場合)とを有し、これにより、デバイスの面積が大きくなる。

概要

本発明は、LUTおよび「ハード」回路を実現する小型の再構成可能回路を提供するものである。本発明は、第1の方向に配置された第1のワイヤと、第1の方向と交差する第2の方向に配置された第2のワイヤと、前記第1のワイヤと1対1で結合されている電源線接地線、およびデータ入力線または反転データ入力線と、その入力のうちの1つが第2のワイヤに接続されているマルチプレクサと、第1のワイヤと第2のワイヤとを交差点相互接続するために利用される不揮発性スイッチセルとを備え、全ての不揮発性スイッチセルが、少なくとも1つの不揮発性抵抗性スイッチを有する、再構成可能回路を提供する。

目的

本発明の目的は、LUTおよび「ハード」回路を実現する小型の再構成可能回路を提供する

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

電源線接地線、およびデータ線または反転データ線に1対1で結合された3本の第1のワイヤと、マルチプレクサの入力のうちの1つに接続された第2のワイヤと、前記第1のワイヤを前記第2のワイヤに接続するスイッチセルと、を含み、全ての前記スイッチセルが、「オン」および「オフ」の2つの可変状態を有する少なくとも1つの不揮発性抵抗性スイッチを有する、再構成可能回路を備える、半導体デバイス

請求項2

2本を超える前記第2のワイヤが、前記スイッチセルを介して前記3本の第1のワイヤに接続されている、請求項1に記載の再構成可能回路。

請求項3

前記マルチプレクサの前記入力のうちの1つに接続されている別の第2のワイヤと、前記スイッチセルを介して前記電源線および前記接地線のみに接続されている前記第2のワイヤとをさらに備える、請求項1または2に記載の再構成可能回路。

請求項4

全ての前記スイッチセルが、不揮発性抵抗性スイッチおよび第1のトランジスタを有し、前記不揮発性抵抗性スイッチの前記第1の端子が、前記第2のワイヤに接続されており、前記不揮発性抵抗性スイッチの第2の端子が、前記第1のワイヤにドレイン端子が接続されている前記第1のトランジスタのソース端子に接続されており、前記第2のワイヤ上にある全てのスイッチセルの前記第1のトランジスタのゲート端子が、第1の制御信号線に接続されている、請求項1から3のいずれか一項に記載の再構成可能回路。

請求項5

全ての前記第1のワイヤが、第2の制御信号線に結合されているゲート端子を有する第2のトランジスタのソース端子に接続されており、第2のトランジスタの全ての前記ドレイン端子が、第1のプログラム電圧線に接続されており、全ての前記第2のワイヤが、前記第1の制御信号線に結合されているゲート端子を有する第3のトランジスタのソース端子に接続されており、前記第3のトランジスタのドレイン端子が、第4のトランジスタのソース端子に接続されており、前記第4のトランジスタの全てのゲート端子が、書込イネーブル信号線に接続されており、前記第4のトランジスタの全てのドレイン端子が、第2のプログラム電圧線に接続されている、請求項4に記載の再構成可能回路。

請求項6

前記データ線または反転データ線に結合されている前記第1のワイヤに接続されている全ての前記スイッチセルが、不揮発性抵抗性スイッチを有し、前記不揮発性抵抗性スイッチの第1の端子が、前記第1のワイヤに接続されており、第2の端子が、前記第2のワイヤに接続されており、前記電源線および接地線に結合されている前記第1のワイヤに接続されている全ての前記スイッチセルが、不揮発性抵抗性スイッチおよび第1のトランジスタを有し、前記不揮発性抵抗性スイッチの第1の端子が、前記第2のワイヤに接続されており、前記不揮発性抵抗性スイッチの第2の端子が、ドレイン端子が前記第1のワイヤに接続されている前記第1のトランジスタのソース端子に接続されており、前記第2のワイヤ上にある全てのスイッチセルの前記第1のトランジスタのゲート端子が、第1の制御信号線に接続されている、請求項1から3のいずれか一項に記載の再構成可能回路。

請求項7

前記データ線または反転データ線に結合されている全ての前記第1のワイヤが、第2のトランジスタのソース端子に接続されており、前記第2のトランジスタの全てのゲート端子が、共通の第2の制御信号線に接続されており、前記電源線および接地線に結合されている全ての前記第1のワイヤが、第3の制御信号線に結合されているゲート端子を有する第3のトランジスタのソース端子に接続されており、前記第2のトランジスタおよび前記第3のトランジスタの全てのドレイン端子が、第1のプログラム電圧線に接続されており、全ての前記第2のワイヤが、前記第1の制御信号に結合されているゲート端子を有する第4のトランジスタのソース端子に接続されており、前記第4のトランジスタのドレイン端子が、第5のトランジスタのソース端子に接続されており、前記第5のトランジスタの全てのゲート端子が、書込みイネーブル信号線に接続されており、前記第5のトランジスタの全てのドレイン端子が、第2のプログラム電圧線に接続されている、請求項6に記載の再構成可能回路。

請求項8

全ての前記スイッチセルが、2つの不揮発性抵抗性スイッチおよび第1のトランジスタを有し、第1の不揮発性抵抗性スイッチの第1の端子が、前記第2のワイヤに接続されており、第2の不揮発性抵抗性スイッチの第1の端子が、前記第1のワイヤに接続されており、前記第1のトランジスタのソースが、前記第1の不揮発性抵抗性スイッチの第2の端子および前記第2の不揮発性抵抗性スイッチの第2の端子に接続されており、前記第2のワイヤ上にある全てのスイッチセルの前記第1のトランジスタのゲート端子が、第1の制御信号線に接続されている、請求項1から3のいずれか一項に記載の再構成可能回路。

請求項9

共通の前記第1のワイヤ上の前記スイッチセルにおける、前記第1のトランジスタの全てのドレイン端子が、第2の制御信号線に結合されているゲート端子を有する第2のトランジスタのソース端子に接続されており、共通の前記第1のワイヤが、前記第2の制御信号線に結合されているゲート端子を有する第3のトランジスタのソース端子に接続されており、前記第2のトランジスタの全てのドレイン端子が、第1のプログラム電圧線に接続されており、前記第3のトランジスタの全てのドレイン端子が、第2のプログラム電圧線に接続されており、全ての前記第2のワイヤが、前記第1の制御信号に結合されているゲート端子を有する第4のトランジスタのソース端子に接続されており、前記第4のトランジスタの全てのドレイン端子が、第3のプログラム電圧線に接続されている、請求項8に記載の再構成可能回路。

請求項10

前記データ線または反転データ線に結合されている前記第1のワイヤに接続されている全ての前記スイッチセルが、2つの不揮発性抵抗性スイッチを有し、第1の不揮発性抵抗性スイッチの第1の端子が、前記第1のワイヤに接続されており、第2の不揮発性抵抗性スイッチの第1の端子が、前記第2のワイヤに接続されており、前記第1の不揮発性抵抗性スイッチの第2の端子が、前記第2の不揮発性抵抗性スイッチの第2の端子に接続されており、前記電源線および接地線に結合されている前記第1のワイヤに接続されている全ての前記不揮発性スイッチセルが、2つの不揮発性抵抗性スイッチおよび第1のトランジスタを有し、第1の不揮発性抵抗性スイッチの第1の端子が、前記第1のワイヤに接続されており、第2の不揮発性抵抗性スイッチの第1の端子が、前記第2のワイヤに接続されており、前記第1のトランジスタのソースが、前記第1の不揮発性抵抗性スイッチの第2の端子および前記第2の不揮発性抵抗性スイッチの第2の端子に接続されており、前記第2のワイヤのうちの1つの上のスイッチセルの前記第1のトランジスタの全てのゲート端子が、第1の制御信号線に接続されている、請求項1から3のいずれか一項に記載の再構成可能回路。

請求項11

前記データ線または反転データ線に結合されている共通の前記第1のワイヤ上の前記スイッチセルで、前記第1の不揮発性抵抗性スイッチの全ての前記第2の端子が、第2のトランジスタのソース端子に接続されており、前記データ入力線または反転データ線に結合されている全ての前記第1のワイヤが、第3のトランジスタのソース端子に接続されており、前記第2のトランジスタおよび前記第3のトランジスタの全てのゲート端子が、共通の第2の制御信号に接続されており、前記電源線および接地線に結合されている共通の前記第1のワイヤの上にある前記スイッチセルで、第1のトランジスタの全てのドレイン端子が、第3の制御信号線に結合されているゲート端子を有する第4のトランジスタのソース端子に接続されており、前記電源線および接地線に結合されている前記共通の第1のワイヤが、前記第3の制御信号線に結合されているゲート端子を有する第5のトランジスタのソース端子に接続されており、前記第2および第4のトランジスタの全てのドレイン端子が、第1のプログラム電圧線に接続されており、前記第3および第5のトランジスタの全てのドレイン端子が、第2のプログラム電圧線に接続されており、全ての前記第2のワイヤが、前記第1の制御信号線に結合されているゲート端子を有する第6のトランジスタのソース端子に接続されており、前記第6のトランジスタの全てのドレイン端子が、第3のプログラム電圧に接続されている、請求項10に記載の再構成可能回路。

請求項12

前記不揮発性抵抗性スイッチのオン/オフ抵抗比が、104超である、請求項1から11のいずれか一項に記載の再構成可能回路。

請求項13

全ての前記不揮発性抵抗性スイッチが、金属酸化物抵抗変化型デバイスまたは固体電解質抵抗変化型デバイスを含む、請求項1から11のいずれか一項に記載の再構成可能回路。

請求項14

請求項1から11のいずれか一項に記載の再構成可能回路を利用する方法であって、前記電源線および前記接地線に結合されている前記第1のワイヤに接続されている前記スイッチセルを、異なる「オン」または「オフ」状態に構成することと、前記データ線または反転データ線に結合されている前記第1のワイヤに接続されている全ての前記スイッチセルを、同じ状態に構成することとを含む、方法。

技術分野

0001

本発明は、不揮発性抵抗性スイッチを使用した再構成可能回路に関する。

背景技術

0002

フィールドプログラマブルゲートアレイFPGA)は、低ボリュームチップおよび中ボリュームチップに広く使用されているが、デバイスシリコン面積が大きなことからコストが高くなるため、高ボリュームの市場優位性を保つには至っていない。最も一般的なFPGAアーキテクチャは、論理ブロック(LB)、I/Oパッドおよびルーティングチャネルアレイからなる。LBでは、ルックアップテーブル(LUT)が、様々な機能を実現するための「ソフト」ファンクションジェネレータとして使用されており、これにより、非常に高い機能性が得られるが、デバイスの面積は大きくなる。単純なルックアップテーブル(LUT)とフリップフロップFF)によるFPGAは、セルベース特定用途向け集積回路ASIC)の約35倍の面積を必要とすることが分かっている。このギャップを狭めるために、非特許文献1に示されているように、キャリーチェーン加算器および乗算器など、しばしば使用される専用の「ハード」回路が、FPGA設計で利用されている。

0003

「ソフト」なLUTは、従来、マルチプレクサ(MUX)によって構築されているが、パストランジスタ論理(PTL)を使用する場合には、「ハード」回路も、MUXによって構築されることがある。「ハード」回路は、使用されるときには、非常に効率的であり、使用されないときには無駄になる。「ハード」回路の負の影響を克服するために、非特許文献2では、「ソフト」回路および「ハード」回路を実現するために共通のMUXを共有するという概念が導入されている。

0004

図1Aに示すように、2n:1のMUX101を共有して再構成可能回路を構築して、LUTおよび「ハード」回路を実現する。MUX入力スイッチブロック102は、メモリ値またはデータ入力(またはその反転入力)を、LUTモードまたは「ハード」回路モード用のMUX101の入力として選択する。MUX入力スイッチブロック102は、特許文献1に示されているように、従来のCMOS技術による、メモリmsとnMOSパストランジスタTrとを有する。nMOSトランジスタTrは、図1Bに示す2ステートのメモリm1、…、m2nに接続されている。msが「1」とされるときには、メモリm1、…、m2nは、2n:1のMUX101の入力ポートV1、…、V2nに接続され、n入力LUTを実現するようになっている。msが「0」とされるときには、データ入力Dおよびその反転入力〜Dが2n:1のMUX101の入力ポートV1、…、V2nに印加され、「ハード回路」を実現することができるようになっている。2n:1のMUX101は、効率的に利用することができる。ただし、MUX入力スイッチブロック102により、デバイスの面積が大きくなる。

0005

従来のFPGAでは、基本的な「ハード」回路として、全加算器FA)を使用して、マルチビット加算器および乗算器を構築する。図2Aに示すように、8:1のMUX201を共有して3入力LUTおよびFAを実現し、これにより、ハードウェアリソースの高い利用率が得られる。8:1のMUX201は、1つの出力と2つの中間出力とを有し、信号AおよびBは、入力V1、…、V4の中から1つの入力を中間OUTIM1として選択し、信号AおよびBは、入力V5、…、V8の中から1つの入力を中間OUTIM2として選択し、信号Mは、OUTIM1およびOUTIM2のうちの1つを最終出力OUTとして選択する。msが「1」とされるときには、メモリm1、…、m8は、8:1のMUX201の入力ポートV1、…、V8に接続され、3入力LUTを実現することができるようになっている。msが「0」とされるときには、桁上がり入力Cinおよびその反転入力〜Cinが、8:1のMUX201の入力ポートV1、…、V8に印加され、図2Bに示す真理値表に従ってFAを実現することができるようになっている。MUX入力スイッチブロック202は、12個のnMOSトランジスタTrと、6個のトランジスタにより構成されるメモリMs(従来のSRAMを使用する場合)とを有し、これにより、デバイスの面積が大きくなる。

0006

米国特許第7019557号
米国特許第8816312号

先行技術

0007

P. A. JamiesonおよびJ. Rose、"Enhancing the area efficiency ofFPGAs with hard circuits using shadow clusters(シャドウクラスタを使用したハード回路を有するFPGAの面積効率の向上)"、IEEE Transactions on Very Large Scale Integration (VLSI) Systems、vol. 18、no. 12、pp. 1696-1709、2010年12月
X. BAI、M. KAMEYAMA、Implementation of Voltage-Mode/Current-Mode HybridCircuits for a Low-Power Fine-Grain Reconfigurable VLSI(低消費電力細粒度再構成可能VLSIのための電圧モード電流モードハイブリッド回路実装)、IEICE TRANSACTIONS on Electronics、Vol.E97-C、No.10、pp.1028-1035
Shunichi Kaeriyama他、A Nonvolatile Programmable Solid-Electrolyte Nanometer Switch(不揮発性プログラマブル固体電解質ナノメータスイッチ)、IEEE Journal of Solid-State Circuits、2005年1月、pp. 168-176、vol. 40、No. 1

発明が解決しようとする課題

0008

本発明の目的は、LUTおよび「ハード」回路を実現する小型の再構成可能回路を提供することである。

課題を解決するための手段

0009

本発明は、第1の方向に配置された第1のワイヤと、第1の方向と交差する第2の方向に配置された第2のワイヤと、前記第1のワイヤと1対1で結合されている電源線接地線、およびデータ入力線または反転データ入力線と、その入力のうちの1つが前記第2のワイヤに接続されているマルチプレクサと、第1のワイヤと第2のワイヤとを交差点相互接続するために利用される不揮発性スイッチセルとを備え、全ての不揮発性スイッチセルが、少なくとも1つの不揮発性抵抗性スイッチで構築されている、再構成可能回路を提供する。

発明の効果

0010

本発明による再構成可能回路によれば、小さな面積を有するデバイスを実現することができる。
次に、添付の図面を参照して、本発明について説明する。

図面の簡単な説明

0011

LUTおよび「ハード」回路を実現する従来の再構成可能回路を示す図である。
図1AのメモリMnの出力状態を示す図である。
3入力LUTおよびFAを実現する従来のFA型3入力LUTを示す図である。
図2AのFAの真理値表を示す図である。
第1の実施形態による新規の不揮発性スイッチセル(NVSC)ベースの再構成可能回路を示す図である。
図3AのメモリMnの出力状態を示す図である。
1トランジスタ1不揮発性抵抗性スイッチ(1T1R)構造を使用したNVSCを示す図である。
1トランジスタ2不揮発性抵抗性スイッチ(1T2R)構造を使用したNVSCを示す図である。
1T1R−NVSCアレイを示す図である。
1T2R−NVSCアレイを示す図である。
第1の実施形態によるLUTおよび「ハード」回路を実現する新規の1T1R−NVSCベース再構成可能回路を示す図である。
第2の実施形態による3入力LUTおよびFAを実現する新規の1T1R−NVSCベースのFA型3入力LUTを示す図である。
第3の実施形態による3入力LUTおよびFAを実現する新規の選択トランジスタ共有1T1R−NVSCベースのFA型3入力LUTを示す図である。
第4の実施形態による3入力LUTおよびFAを実現する新規の1T2R−NVSCベースのFA型3入力LUTを示す図である。
第4の実施形態による3入力LUTおよびFAを実現する新規の選択トランジスタ共有1T2R−NVSCベースのFA型3入力LUTを示す図である。
FA型3入力LUTのトランジスタ数の比較を示す図である。
第5の実施形態による新規のNVSCベースのFA型3入力LUTを使用した新規の論理ブロック(LB)を示す図である。

発明を実施するための最良の形態

0012

第1の実施形態
本発明の第1の例示的な実施形態について説明する。図3Aは、ワイヤ、NVSCおよびMUX301を有する新規の不揮発性スイッチセル(NVSC)ベースの再構成回路を示している。第1のワイヤは、第1の方向に配置され、第2のワイヤは、第1の方向と交差する第2の方向に配置されている。Vdd、Gnd、データ入力Dまたは反転入力〜Dは、第1のワイヤに1対1で印加され、第2のワイヤは、MUX301の1つの入力ポートVnに結合されている。NVSCは、第1のワイヤと第2のワイヤとを交差点で相互接続している。1つの交差点では、NVSCの1つの端子が、第1のワイヤのうちの1つに接続され、他方の端部は、前記第2のワイヤに接続されている。

0013

図3Bは、メモリMnの出力状態を示しており、3状態のメモリMnは、1つがVddに接続され、もう1つがGndに接続される、2つのNVSCで構築されている。Vddに接続されたNVSCが「オン」とされ、Gndに接続されたNVSCが「オフ」とされると、Mnは、Vddを提供する。Vddに接続されたNVSCが「オフ」とされ、Gndに接続されたNVSCが「オン」とされると、Mnは、Gndを提供する。両NVSCがともに「オフ」に設定されると、Mnは、高インピーダンス状態を提供する。したがって、従来の再構成可能回路においてメモリのための高インピーダンス状態を提供するnMOSパストランジスタを、省略することができる。

0014

NVSCは、少なくとも1つ以上の不揮発性抵抗性スイッチ(NVRS)を有する。NVRSは、オン状態およびオフ状態を有し、オン/オフ抵抗比は、104を超える。主に2種類のNVRSがあり、一方は、遷移金属酸化物を使用したReRAM(抵抗変化型ランダムアクセスメモリ)であり、もう一方は、イオン伝導体を使用したナノブリッジNEC社の登録商標)である。NVRSは、CMOS論理回路上に積層されており、これにより、非常に小さな面積を有するデバイスが得られる。また、不揮発性により、待機電力が低下する。また、その小さな抵抗および容量は、高い速度に寄与する。図4は、1トランジスタ1NVRS(1T1R)アレイ(図4A)および1トランジスタ2NVRS(1T2R)NVRCアレイ(図4B)という、2種類のNVSCアレイを示している。

0015

図4Cに示す1T1R−NVSCアレイでは、全ての1T1R−NVSCは、2つの端子を有し、第1の端子は、第1の方向に配置された第1のワイヤに接続され、第2の端子は、第1の方向と交差する第2の方向に配置された第2のワイヤに接続されている。1T1R−NVSCのNVRSの1つの端子は、ゲート制御信号Ctrlxに接続され、ドレインが第1のワイヤに接続されたトランジスタのソースに接続されている。このトランジスタが、スイッチとして機能して、選択された1T1R−NVSCにアクセスし、選択されていない1T1R−NVSCを切り離して、非特許文献3に示されるように高い書込信頼性を実現する。このトランジスタがオンに切り換わったときにのみ、選択された1T1R−NVSCが構成される。

0016

以下に、1T1R−NVSCアレイの書き込みモードおよび動作モードについて述べる。プログラミング電圧PVxおよびPVyを使用して、NVSCを「オン」または「オフ」とする。制御信号CtrlxおよびCtrlyが、NVSCに設定されるアドレスを決定する。書込みイネーブル信号WEを使用して、書き込みモードとする。書き込みモードでは、例えば、NVSC(1、1)を「オン」とするためには、PVxおよびPVyを、それぞれVset(NVRSの書き込み電圧)およびGndに設定する。WE、Ctrlx1およびCtrly1を「1」に設定し、Ctrlx0およびCtrly0を「0」に設定する。VsetおよびGndを、「オン」に設定することができるNVSC(1、1)の2つの端子に印加する。一方、NVSC(1、1)を「オフ」にプログラムしたい場合には、PVxおよびPVyを、それぞれGndおよびVreset(NVRSのリセット電圧)に設定する。この動作モードで、WE、Ctrly0およびCtrly1を「0」に設定してPVxおよびPVyをオフにし、Ctrlx0およびCtrlx1を「1」に設定してデータ転送経路をオンにして、データ入力を1T1R−NVSCの「オン」/「オフ」に従って切り換えることができるようにする。

0017

1T1R−NVSCのオフ状態信頼性を改善するために、米国特許第8816312号では、1T2R−NVSCが導入されている。図4Bに示すように、2つのNVRSが反対向きで直列に接続され、2つのオフ状態NVRSが電圧ストレス相補的に分割して、オフ状態寿命を大幅に伸ばしている。NVRSの数は、1T1R−NVSCと比較して2倍に増えているが、追加のNVRSはCMOS回路上に積層されるので、デバイスの面積は増大していない。図4Dに示す1T2R−NVSCアレイでは、直列に接続された2つのNVRSの共通端子が、ゲートが制御信号Ctrlxに接続され、ドレインが制御信号Ctrlyに接続されたトランジスタのソースに接続されている。このトランジスタが、スイッチとして機能して、選択された1T2R−NVSCにアクセスし、選択されていない1T2R−NVSCを切り離して、高い書込み信頼性を実現する。このトランジスタがオンに切り換わったときにのみ、選択された1T2R−NVSCを書込むことができる。1T2R−NVSCの欠点は、1T1R−NVSCを書込むためには2のプログラミング電圧しか必要でないのに対して、書込むために3つのプログラミング電圧を必要とすることである。

0018

次に、1T2R−NVSCアレイの書き込みモードおよび動作モードについて述べる。プログラミング電圧PVx、PVyおよびPVzを使用して、NVSCを「オン」または「オフ」に設定する。制御信号CtrlxおよびCtrlyが、設定されるNVSCのアドレスを決定する。書き込みモードでは、例えば、NVSC(1、1)を「オン」にプログラムするためには、PVx、PVyおよびPVzを、それぞれVset、VsetおよびGndに設定する。Ctrlx1およびCtrly1を「1」に設定し、Ctrlx0およびCtrly0を「0」に設定する。VsetおよびGndを、「オン」に設定することができるNVSC(1、1)の3つの端子に印加する。一方、NVSC(1、1)を「オフ」にプログラムするためには、PVx、PVyおよびPVzを、それぞれGnd、GndおよびVresetに設定する。この動作モードで、Ctrlx0、Ctrlx1、Ctrly0およびCtrly1を全て「0」に設定して、データ入力を1T2R−NVSCの「オン」/「オフ」に従って選択することができる。

0019

第2の実施形態
次に、本発明の第2の実施形態を提示する。本実施形態は、1T1R−NVSCを使用した新規の再構成可能回路を開示する。

0020

図5は、この例示的な実施形態によるLUTおよび「ハード」回路を実現する新規の1T1R−NVSCベース再構成回路を示す図である。この新規の1T1R−NVSCベースの再構成可能回路は、ワイヤと、1T1R−NVSCと、2n:1のMUX501とを有し、1T1R−NVSCが、MUX入力スイッチブロック502およびメモリM1、…、M2nを構築している。第1のワイヤは、第1の方向に配置され、第2のワイヤは、第1の方向と交差する第2の方向に配置されている。Vdd、Gnd、データ信号Dおよび反転データ信号〜Dは、第1のワイヤに1対1で印加され、第2のワイヤは、MUX501の入力ポートV1、V2、…、V2nに1対1で結合されている。第1のワイヤの第1のグループは、VddおよびGndに結合され、第1のワイヤの第2のグループは、Dおよび〜Dに結合される。

0021

第1のグループの第1のワイヤと第2のワイヤとの交差点では、1T1R−NVSCは、メモリM1、…、M2nを構築して、Vdd状態、Gnd状態および高インピーダンス状態を提供するようにフルに配列され、第2のグループの第1のワイヤと第2のワイヤとの交差点では、1T1R−NVSCは、専用「ハード」回路に従ってD/〜DをMUX501の入力ポートに印加するようにまばらに配列される。

0022

VddまたはGndがMUX501の入力として選択されると、メモリM1、…、M2nがMUX501に適用され、したがって、LUTを実現することができる。一方、D/〜DがMUX501の入力として選択されると、PTL「ハード」回路を実現することができる。

0023

図1に示す従来の再構成可能回路と比較すると、本実施形態では、全てのNVRSがCMOS回路上に積層され、トランジスタの数が半分以下に減少するので、MUX入力スイッチブロックの面積を縮小することができる。

0024

図6は、3入力LUTおよびFAを実現できる新規の1T1R−NVSCベースFA型3入力LUTを示す図である。第1の実施形態で定義したnを、本実施形態では3に設定する。「ハード」回路は、FAとして設定する。1T1R−NVSCを、交差点(Cin、V1)、(〜Cin、V2)、(〜Cin、V3)、(Cin、V4)、(Cin、V6)および(Cin、V7)に配列して、FAを実現する。FAを実現するためには、MUX入力スイッチブロック602の全ての1T1R−NVSCを「オン」に設定し、メモリM5をVdd状態に設定し、メモリM8をGnd状態に設定し、その他のメモリを高インピーダンス状態に設定する。Cinおよび〜Cinは、8:1のMUX601に印加され、SUMおよびCoutは同時に生成されることになる。一方、3入力LUTを実現するためには、MUX入力スイッチブロックの全ての1T1R−NVSCをオフ状態に設定し、メモリM1、…、M8を、必要な3変数機能に応じてVddまたはGnd状態に設定する。

0025

図2に示す従来のFA型3入力LUTと比較すると、本実施形態による新規の1T1R−NVSCベースFA型3入力LUTでは、NVRSがCMOS回路上にスタックされ、MUX入力スイッチブロックのトランジスタの数が66.7%減少する(図2のmsが6個のトランジスタを有するSRAMである場合)ので、MUX入力スイッチブロック602の面積を縮小することができる。トランジスタの総数は、29.5%減少する。

0026

第3の実施形態
次に、本発明の第3の実施形態を提示する。本実施形態は、新規の選択トランジスタ共有1T1R−NVSCベースFA型3入力LUTを開示する。MUX入力スイッチブロックのトランジスタの数を、さらに減少させることができる。

0027

書込み信頼性を低下させることなくトランジスタの数をさらに減少させるために制御信号Ctrly0およびCtrly1を共有し、MUX入力スイッチブロックの選択されるトランジスタを共有することが、第2の実施形態と第3の実施形態の違いである。

0028

図7は、3入力LUTおよびFAを実現する新規の選択トランジスタ共有1T1R−NVSCベースFA型3入力LUTを示す図である。第2の実施形態で述べたように、メモリの1T1R−NVSCは、必要とされる機能に応じて「オン」または「オフ」に設定される。NVRS同士の間が分離されていないと、書込み障害問題が発生する可能性がある。しかし、MUX入力スイッチブロック702の1T1R−NVSCが全て同じ「オン」または「オフ」状態になるように設定されるので、NVRS同士を分離する必要はない。したがって、制御信号Ctrly0と選択トランジスタT1およびT2とが、構成されるMUX入力スイッチブロック702の6個のNVRSによって共有される。2つの利点があり、1つは面積の縮小、もう1つは書込みサイクル数の減少である。

0029

選択トランジスタ共有1T1R−NVSCベースFA型3入力LUTのトランジスタ総数は、第2の実施形態による図6に示す1T1R−NVSCベースFA型3入力LUTと比較して、9.7%減少する。

0030

第4の実施形態
次に、本発明の第4の実施形態を提示する。本実施形態は、1T2R−NVSCを使用した再構成可能回路を開示する。

0031

図8は、3入力LUTおよびFAを実現する新規の1T2R−NVSCベースFA型3入力LUTを示す図である。1T2R−NVSCを、交差点(Cin、V1)、(〜Cin、V2)、(〜Cin、V3)、(Cin、V4)、(Cin、V6)および(Cin、V7)に配列して、FAを実現する。FAを実現するためには、MUX入力スイッチブロックの全ての1T2R−NVSCを「オン」に設定し、メモリM5をVdd状態に設定し、メモリM8をGnd状態に設定し、その他のメモリを高インピーダンス状態に設定する。Cinおよび〜Cinは、8:1のMUX801に印加され、SUMおよびCoutは同時に生成されることになる。一方、3入力LUTを実現するためには、MUX入力スイッチブロック802の全ての1T2R−NVSCをオフ状態に設定し、メモリM1、…、M8を、必要な3変数機能に応じてVddまたはGnd状態に設定する。

0032

図2に示す従来のFA型3入力LUTと比較すると、本実施形態による新規の1T2R−NVSCベースFA型3入力LUTでは、NVRSがCMOS回路上にスタックされ、MUX入力スイッチブロック802のトランジスタの数が66.7%減少する(図2のmsが6個のトランジスタを有するSRAMである場合)ので、MUX入力スイッチブロック802の面積を縮小することができる。トランジスタの総数は、34.1%減少する。

0033

図9は、3入力LUTおよびFAを実現する新規の選択トランジスタ共有1T2R−NVSCベースFA型3入力LUTを示す図である。メモリの1T2R−NVSCは、必要な機能に応じて「オン」または「オフ」に設定される。NVRS同士の間が分離されていないと、書込み障害問題が発生する可能性がある。しかし、MUX入力スイッチブロック902の1T2R−NVSCが全て同じ「オン」または「オフ」状態になるように設定されるので、NVRS同士の分離は必要がない。したがって、制御信号Ctrly0と選択トランジスタT1、T2、T3およびT4とが、構成されるMUX入力スイッチブロック902の6個のNVRSによって共有される。2つの利点があり、1つは面積の縮小、もう1つは書込みサイクル数の減少である。第2の実施形態による図8に示す1T2R−NVSCベースFA型3入力LUTでは、MUX入力スイッチブロック902の6個のNVRSを構成するのに6サイクル必要であるが、この選択トランジスタ共有1T2R−NVSCベースFA型3入力LUTでは、6個のNVRS全てを構成するのに、1サイクルだけでよい。

0034

選択トランジスタ共有1T2R−NVSCベースFA型3入力LUTのトランジスタ総数は、図8に示す1T2R−NVSCベースFA型3入力LUTと比較して、10.3%減少する。選択トランジスタ共有1T2R−NVSCベースFA型3入力LUTのトランジスタ総数は、図7に示す選択トランジスタ共有1T1R−NVSCベースFA型3入力LUTと比較して、7.1%減少する。

0035

第5の実施形態
次に、本発明の第5の実施形態を提示する。本実施形態は、新規のNVSCベースFA型3入力LUTを使用した新規のLBを開示する。この新規のNVSCベースFA型3入力LUTは、第2の実施形態による新規の1T1R−NVSCベースFA型3入力LUTであってもよいし、第3の実施形態による新規の選択トランジスタ共有1T1R−NVSCベースFA型3入力LUTであってもよいし、第4の実施形態による新規の1T2R−NVSCベースFA型3入力LUTであってもよいし、あるいは第4の実施形態による新規の選択トランジスタ共有1T2R−NVSCベースFA型3入力LUTであってもよい。

0036

図11は、4ビット加算器と4つの3入力LUTとを実現する新規のNVSCベースFA型3入力LUTを使用した新規のLBを示す図である。この新規のLBは、4つの基本論理要素BLE)を有する。BLEは、1つの新規のNVSCベースFA型3入力LUTと、2つのDフリップフロップDFF)と、2つのMUXとを有する。新規のNVSCベースFA型3入力LUTを使用して、1ビット加算器と3入力LUTとを実現する。DFFを使用して、新規のNVSCベースFA型3入力LUTの結果を記憶する。MUXを使用して、DFFに記憶された結果、または新規のNVSCベースFA型3入力LUTの結果を、BLEの出力として選択する。

0037

論理モードでは、BLE1、BLE2、BLE3およびBLE4を使用して、それぞれデータ入力(A0、B0、M0)、(A1、B1、M1)、(A2、B2、M2)および(A3、B3、M3)の様々な機能を実現する。データ入力AおよびBの4ビット加算器を実現するためには、(A0、B0)、(A1、B1)、(A2、B2)および(A3、B3)を、BLE1の第1の新規のNVSCベースFA型3入力LUT、BLE2の第2の新規のNVSCベースFA型3入力LUT、BLE3の第3の新規のNVSCベースFA型3入力LUTおよびBLE4の第4の新規のNVSCベースFA型3入力LUTにそれぞれ印加する。桁上がり入力信号Cinは、BLE1の第1の新規のNVSCベースFA型3入力LUTに印加され、この第1の新規のNVSCベースFA型3入力LUTの桁上がり出力信号C1は、BLE2の第2の新規のNVSCベースFA型3入力LUTに直接印加される。次いで、BLE2の第2の新規のNVSCベースFA型3入力LUTの桁上がり出力信号C2が、BLE3の第3の新規のNVSCベースFA型3入力LUTに直接印加され、この第3の新規のNVSCベースFA型3入力LUTの桁上がり出力信号C3が、BLE4の第4の新規のNVSCベースFA型3入力LUTに直接印加される。最後に、BLE4の第4の新規のNVSCベースFA型3入力LUTが、桁上がり出力信号COUTを生成する。

0038

このLBはLBのアレイの一部として形成されているので、この実施形態は、加算を4ビット数に限定するわけではなく、さらに高次ビットは、図示のLBより上に接続されたLBで取り扱うことができる。

0039

本発明が、上記の実施形態に限定されず、本発明の範囲および趣旨を逸脱することなく修正および変更してもよいことは明らかである。

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