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技術 強誘電体キャパシタを利用するCMOアナログメモリ

出願人 レイディアントテクノロジーズ,インコーポレイテッド
発明者 エヴァンス,ジュニア,ジョーゼフ,ティー.
出願日 2015年9月8日 (5年11ヶ月経過) 出願番号 2017-515896
公開日 2017年11月2日 (3年10ヶ月経過) 公開番号 2017-532709
状態 特許登録済
技術分野 特殊メモリ(超電導/光/流体)
主要キーワード 時限スイッチ リセット事象 一時的期間 電荷源 各電極対間 電荷蓄積装置 誘電体媒体 電流分割
関連する未来課題
重要な関連分野

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図面 (20)

課題・解決手段

メモリセルとそのメモリセルから構成されるメモリとが開示される。本発明によるメモリは、強誘電体キャパシタ電荷源、および読み取り回路を含む。電荷源は、強誘電体キャパシタ内に格納されるデータ値を受信する。電荷源は、データ値を強誘電体キャパシタ内に蓄積される残留電荷へ変換し、かつその残留電荷を強誘電体キャパシタ内に蓄積させる。読み取り回路は、強誘電体キャパシタ内に蓄積された電荷を判断する。データ値は4つ以上の別個の可能な状態を有し、および判断された電荷は4つ以上の判断された値を有する。メモリはまた、強誘電体キャパシタを分極の所定の既知基準状態に入らせるリセット回路を含む。

概要

背景

不揮発性固体EEPROMメモリは、高速および/または低電力消費を必要とする用途における大規模データ記憶の従来の回転磁気ディスク媒体競合するようになった。このようなメモリは、はるかに短い実効「シーク」時間と、従来のディスクドライブと同程度にまたはそれよりも高速なデータ転送速度とを有する。加えて、これらのメモリは、著しい機械的衝撃に耐え得、従来のディスクドライブの電力の数分の一を必要とする。しかし、このようなメモリのコストは駆動装置の使用を依然として制約する。加えて、このようなメモリは高放射線環境では利用可能でない。

このようなメモリのコストを低減する1つの方法は、3つ以上の蓄積状態を有するメモリセルを利用する。例えば、EEPROMメモリでは、電荷トンネリングを利用してフローティングゲート上に蓄積される。電荷は、関連するトランジスタ導電率を変える。2進メモリでは、電荷の有無が感知されるのみでよい。多状態メモリでは、各状態はゲート転送される異なる量の電荷に対応する。セルを読み取るには、可能な状態を区別するためにセルの導電率が測定されなければならない。各セルは複数ビットのデータを格納するため、メモリのコストは所与のメモリサイズに対して大幅に低減される。

残念ながら、このようなセルに書き込む時間は2値セルに書き込む時間より著しく長い。さらに、メモリセル内に格納され得る状態の最大数が制限される。これらの問題は、多数のセルが同時に読み取られるか、または書き込まれるように、メモリ内センスアンプの数を増加することにより部分的に克服され得る。しかし、この手法はメモリのコストを増加させ、トラックがロードされるときに、トラックの個々のセグメントを読み取るための読み取り時間より長い「トラック」の初期読み取り時間を依然として課す

記録内でデータが書き替えられる場合、全記録が消去され次に新しいデータが入力されなければならない。消去時間は書き込み時間に比べて長いため、データは消去された未使用記録へ書き込まれる。このとき、従前の書き換え時に廃棄された記録はバックグラウンドで消去される。この「ガーベッジコレクション」手順は、さらにメモリを複雑化しコストを増加させる。最後に、セルが消去および書き換えられ得る回数は制限され、したがって、メモリの寿命は、多数のセルが多数回消去および書き換えられる必要がある用途で問題となり得る。

概要

メモリセルとそのメモリセルから構成されるメモリとが開示される。本発明によるメモリは、強誘電体キャパシタ電荷源、および読み取り回路を含む。電荷源は、強誘電体キャパシタ内に格納されるデータ値を受信する。電荷源は、データ値を強誘電体キャパシタ内に蓄積される残留電荷へ変換し、かつその残留電荷を強誘電体キャパシタ内に蓄積させる。読み取り回路は、強誘電体キャパシタ内に蓄積された電荷を判断する。データ値は4つ以上の別個の可能な状態を有し、および判断された電荷は4つ以上の判断された値を有する。メモリはまた、強誘電体キャパシタを分極の所定の既知基準状態に入らせるリセット回路を含む。B

目的

読み取り回路の目的は、蓄積電荷単調関数である読み取り電圧を提供することにより、強誘電体キャパシタ43がアップ状態へ再びリセットされるときの電荷を測定することである

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

メモリセルにおいて、強誘電体キャパシタと、第1および第2のスイッチ端子間に接続された第1および第2の電流経路を有する回路とを含み、前記強誘電体キャパシタは、前記第1のスイッチ端子に入る電流の一定割合に等しい電流が前記電流からほぼ独立して前記強誘電体キャパシタに入るように、前記第1の電流経路内で直列に接続されることを特徴とするメモリセル。

請求項2

請求項1に記載のメモリセルにおいて、前記第1の電流経路は、第1のFETであって、前記第1のFETのソース短絡されたゲートを有する第1のFETと直列に前記強誘電体キャパシタを含み、および第2の電流経路は、前記第1および第2の端子間に接続された第2のFETを含むことを特徴とするメモリセル。

請求項3

請求項1に記載のメモリセルにおいて、前記強誘電体キャパシタは第1および第2の強誘電体キャパシタ端子により特徴付けられ、前記第1の強誘電体キャパシタ端子は前記第1のスイッチ端子へ接続され、前記第1の電流経路は、前記第2の強誘電体キャパシタ端子へ接続されたソースを有する第1のFETと、前記第1のFETのドレインへ接続されたソースと前記第2のスイッチ端子へ接続されたドレインとを有する第2のFETとを含み、前記第2のFETは前記第2の強誘電体キャパシタ端子へ接続されたゲートを有することを特徴とするメモリセル。

請求項4

請求項1に記載のメモリセルにおいて、前記強誘電体キャパシタは前記強誘電体キャパシタ内に蓄積され得る最大電荷により特徴付けられ、前記メモリセルは、前記第1のスイッチ端子へ接続された書き込み回路をさらに含み、前記書き込み回路は前記第1のスイッチ端子を通してある量の電荷転送し、前記電荷の量は、前記書き込み回路へ入力されかつ前記最大電荷から独立しているデータ値により判断されることを特徴とするメモリセル。

請求項5

請求項4に記載のメモリセルにおいて、前記データ値は4つ以上の別個の状態を有することを特徴とするメモリセル。

請求項6

請求項4に記載のメモリセルにおいて、前記書き込み回路により前記強誘電体キャパシタ内に蓄積された電荷の量を判断する読み取り回路をさらに含むことを特徴とするメモリセル。

請求項7

請求項6に記載のメモリセルにおいて、前記読み取り回路は、リセットキャパシタと、前記リセットキャパシタを第1の電圧までプリチャージするための回路と、前記リセットキャパシタが前記第1の電圧まで充電された後、前記リセットキャパシタを前記強誘電体キャパシタへ接続する回路と、前記リセットキャパシタが前記強誘電体キャパシタへ接続された後、前記リセットキャパシタ上の電圧を測定する回路とを含むことを特徴とするメモリセル。

請求項8

請求項7に記載のメモリセルにおいて、前記強誘電体キャパシタは、前記強誘電体キャパシタ上に蓄積され得る最大電荷と飽和電圧とにより特徴付けられ、前記第1の電圧は、前記最大電荷に等しい電荷が前記強誘電体キャパシタから前記リセットキャパシタへ転送されるときに、前記強誘電体キャパシタが前記飽和電圧より高い電圧であるように選択されることを特徴とするメモリセル。

請求項9

請求項6に記載のメモリセルにおいて、前記強誘電体キャパシタは前記強誘電体キャパシタ上に蓄積され得る最大電荷により特徴付けられ、前記読み取り回路は、前記強誘電体キャパシタに前記最大電荷を蓄積させるために、前記強誘電体キャパシタ内に蓄積された電荷へ加えられる必要がある電荷を判断することを特徴とするメモリセル。

請求項10

強誘電体メモリにおいて、複数の強誘電体メモリセルであって、各強誘電体メモリセルは強誘電体キャパシタを含み、前記強誘電体キャパシタは、前記強誘電体キャパシタ内に蓄積され得る最大電荷により特徴付けられる、複数の強誘電体メモリセルと、書き込み線と、読み取り線と、複数の強誘電体メモリセル選択バスであって、前記強誘電体メモリセル選択バスのうちの1つが前記強誘電体メモリセルのそれぞれに対応し、前記強誘電体メモリセルのぞれぞれは、前記強誘電体メモリセルに対応する前記強誘電体メモリセル選択バス上の信号に応じて、前記強誘電体メモリセルをそれぞれ前記読み取り線および前記書き込み線へ接続するための第1および第2のゲートを含む、複数の強誘電体メモリセル選択バスと、前記書き込み線へ現在接続されている前記強誘電体メモリセルの前記強誘電体キャパシタ内に電荷が蓄積されようにする書き込み回路であって、前記電荷は前記書き込み回路へ入力されるデータ値により判断される値を有し、前記電荷は前記強誘電体キャパシタの前記最大電荷から独立している、書き込み回路と、出力値を生成するために、前記読み取り線へ現在接続されている前記強誘電体メモリセルの前記強誘電体キャパシタ内に蓄積された前記電荷を測定する読み取り回路であって、前記出力値は前記強誘電体キャパシタに現在格納されているデータ値に対応する、読み取り回路とを含むことを特徴とする強誘電体メモリ。

請求項11

請求項10に記載の強誘電体メモリにおいて、前記読み取り線は電流ミラーの第1のブランチを含み、および前記強誘電体メモリセルは前記電流ミラーの第2のブランチ内にあることを特徴とする強誘電体メモリ。

請求項12

請求項11に記載の強誘電体メモリにおいて、前記電流ミラーの前記第1および第2のブランチは、前記強誘電体メモリセルに入る電流の一定割合が前記強誘電体メモリセル内の前記強誘電体キャパシタに入り、前記一定割合が前記読み取り線へ接続された前記強誘電体キャパシタの前記最大電荷から独立しているように構成されることを特徴とする強誘電体メモリ。

請求項13

請求項10に記載の強誘電体メモリにおいて、前記強誘電体キャパシタ内に現在格納されている前記データ値は4つ以上の異なる値を有することを特徴とする強誘電体メモリ。

請求項14

請求項10に記載の強誘電体メモリにおいて、前記読み取り線へ接続された前記強誘電体キャパシタ内に現在蓄積されている電荷を判断する読み取り回路をさらに含むことを特徴とする強誘電体メモリ。

請求項15

請求項14に記載の強誘電体メモリにおいて、前記電荷は、前記強誘電体キャパシタが完全分極状態へリセットされるときに、前記強誘電体キャパシタを離れる電荷を測定することにより判断されることを特徴とする強誘電体メモリ。

請求項16

請求項14に記載の強誘電体メモリにおいて、前記電荷は、前記強誘電体キャパシタを完全分極状態へリセットさせるために、前記強誘電体キャパシタ内の前記電荷へ加へられる必要がある電荷を測定することにより判断されることを特徴とする強誘電体メモリ。

請求項17

請求項10に記載の強誘電体メモリにおいて、前記強誘電体メモリセルの前記1つは、第1および第2のスイッチ端子間に接続された第1および第2の電流経路を有する電流ミラーを含み、前記強誘電体メモリセル内の前記強誘電体キャパシタは、前記第1のスイッチ端子に入る電流の一定割合が前記電流から独立して前記強誘電体キャパシタに入るように、前記第1の電流経路内で直列に接続されることを特徴とする強誘電体メモリ。

請求項18

メモリにおいて、強誘電体キャパシタと、前記強誘電体キャパシタ内に格納されるデータ値を受信する電荷源であって、前記データ値を前記強誘電体キャパシタ内に蓄積される残留電荷へ変換し、かつ前記残留電荷を前記強誘電体キャパシタ内に蓄積させる電荷源と、前記強誘電体キャパシタを分極の所定の既知基準状態に入らせるリセット回路と、前記強誘電体キャパシタ内に蓄積された電荷を判断する読み取り回路とを含み、前記データ値は4つ以上の別個の可能な状態を有し、前記判断された電荷は4つ以上の判断された値を有することを特徴とするメモリ。

請求項19

請求項18に記載のメモリにおいて、前記電荷源は、前記データ値により判断された電圧までキャパシタを充電するキャパシタ充電回路と、前記充電後、前記強誘電体キャパシタと並列に前記キャパシタを接続するスイッチとを含むことを特徴とするメモリ。

請求項20

請求項18に記載のメモリにおいて、前記電荷源は、前記データ値により判断された期間にわたり前記強誘電体キャパシタへ接続された電流源を含むことを特徴とするメモリ。

請求項21

請求項20に記載のメモリにおいて、前記電流源は、第1および第2のスイッチ端子間に接続された第1および第2の電流経路を有する回路を含み、前記強誘電体キャパシタは、前記第1のスイッチ端子に入る電流の一定割合に等しい電流が前記電流からほぼ独立して前記強誘電体キャパシタに入るように、前記第1の電流経路内で直列に接続されることを特徴とするメモリ。

請求項22

請求項20に記載のメモリにおいて、前記強誘電体キャパシタは飽和電圧により特徴付けられ、前記読み取り回路は、読み取りキャパシタと、前記読み取りキャパシタを前記飽和電圧より高い電圧まで充電するプリチャージ回路と、前記強誘電体キャパシタを前記読み取りキャパシタへ接続するスイッチと、前記強誘電体キャパシタが前記読み取りキャパシタへ接続された後、前記読み取りキャパシタ上の電圧を示す信号を生成する出力回路とを含むことを特徴とするメモリ。

請求項23

請求項20に記載のメモリにおいて、前記強誘電体キャパシタは前記強誘電体キャパシタ内に蓄積され得る最大残留電荷により特徴付けられ、前記読み取り回路は、前記強誘電体キャパシタが前記最大残留電荷を蓄積するときを判断する最大電荷蓄積回路を含むことを特徴とするメモリ。

請求項24

請求項23に記載のメモリにおいて、前記強誘電体キャパシタが前記最大残留電荷を蓄積していることを前記最大電荷蓄積回路が判断するまで、前記電荷源に電荷を前記強誘電体キャパシタへ加えさせるコントローラをさらに含むことを特徴とするメモリ。

背景技術

0001

不揮発性固体EEPROMメモリは、高速および/または低電力消費を必要とする用途における大規模データ記憶の従来の回転磁気ディスク媒体競合するようになった。このようなメモリは、はるかに短い実効「シーク」時間と、従来のディスクドライブと同程度にまたはそれよりも高速なデータ転送速度とを有する。加えて、これらのメモリは、著しい機械的衝撃に耐え得、従来のディスクドライブの電力の数分の一を必要とする。しかし、このようなメモリのコストは駆動装置の使用を依然として制約する。加えて、このようなメモリは高放射線環境では利用可能でない。

0002

このようなメモリのコストを低減する1つの方法は、3つ以上の蓄積状態を有するメモリセルを利用する。例えば、EEPROMメモリでは、電荷トンネリングを利用してフローティングゲート上に蓄積される。電荷は、関連するトランジスタ導電率を変える。2進メモリでは、電荷の有無が感知されるのみでよい。多状態メモリでは、各状態はゲート転送される異なる量の電荷に対応する。セルを読み取るには、可能な状態を区別するためにセルの導電率が測定されなければならない。各セルは複数ビットのデータを格納するため、メモリのコストは所与のメモリサイズに対して大幅に低減される。

0003

残念ながら、このようなセルに書き込む時間は2値セルに書き込む時間より著しく長い。さらに、メモリセル内に格納され得る状態の最大数が制限される。これらの問題は、多数のセルが同時に読み取られるか、または書き込まれるように、メモリ内センスアンプの数を増加することにより部分的に克服され得る。しかし、この手法はメモリのコストを増加させ、トラックがロードされるときに、トラックの個々のセグメントを読み取るための読み取り時間より長い「トラック」の初期読み取り時間を依然として課す

0004

記録内でデータが書き替えられる場合、全記録が消去され次に新しいデータが入力されなければならない。消去時間は書き込み時間に比べて長いため、データは消去された未使用記録へ書き込まれる。このとき、従前の書き換え時に廃棄された記録はバックグラウンドで消去される。この「ガーベッジコレクション」手順は、さらにメモリを複雑化しコストを増加させる。最後に、セルが消去および書き換えられ得る回数は制限され、したがって、メモリの寿命は、多数のセルが多数回消去および書き換えられる必要がある用途で問題となり得る。

0005

本発明は、メモリセルとそのメモリセルから構成されるメモリとを含む。一実施形態では、本発明によるメモリは、強誘電体キャパシタ電荷源、および読み取り回路を含む。電荷源は、強誘電体キャパシタ内に格納されるデータ値を受信する。電荷源は、データ値を強誘電体キャパシタ内に蓄積される残留電荷へ変換し、かつその残留電荷を強誘電体キャパシタ内に蓄積させる。読み取り回路は、強誘電体キャパシタ内に蓄積された電荷を判断する。データ値は4つ以上の別個の可能な状態を有し、および判断された電荷は4つ以上の判断された値を有する。メモリはまた、強誘電体キャパシタを分極の所定の既知基準状態に入らせるリセット回路を含む。

0006

本発明の一態様では、電荷源は、キャパシタをデータ値により判断された電圧まで充電するキャパシタ充電回路と、充電後、強誘電体キャパシタと並列にキャパシタを接続するスイッチとを含む。

0007

本発明の別の態様では、電荷源は、データ値により判断された期間にわたり強誘電体キャパシタへ接続された電流源を含む。

0008

本発明のさらに別の態様では、電流源は、第1および第2のスイッチ端子間に接続された第1および第2の電流経路を有する回路を含む。強誘電体キャパシタは、第1のスイッチ端子に入る電流の一定割合に等しい電流が前記電流からほぼ独立して強誘電体キャパシタに入るように、第1の電流経路内で直列に接続される。

0009

本発明の別の態様では、強誘電体キャパシタは飽和電圧により特徴付けられ、読み取り回路は、読み取りキャパシタと、読み取りキャパシタを飽和電圧より高い電圧まで充電するプリチャージ回路とを含む。読み取り回路はまた、強誘電体キャパシタを読み取りキャパシタへ接続するスイッチと、読み取り強誘電体キャパシタが読み取りキャパシタへ接続された後、読み取りキャパシタ上の電圧を示す信号を生成する出力回路とを含む。

0010

さらに別の態様では、強誘電体キャパシタは強誘電体キャパシタ内に蓄積され得る最大残留電荷により特徴付けられ、読み取り回路は、強誘電体キャパシタが最大残留電荷を蓄積するときを判断する最大電荷蓄積回路を含む。コントローラは、強誘電体キャパシタが最大残留電荷を蓄積していることを最大電荷蓄積回路が判断するまで、電荷源に電荷を強誘電体キャパシタへ加えさせる。

0011

本発明の別の態様では、本発明によるメモリセルは、強誘電体キャパシタと、第1および第2のスイッチ端子間に接続された第1および第2の電流経路を有する回路とを含む。強誘電体キャパシタは、第1のスイッチ端子に入る電流の一定割合に等しい電流が前記電流からほぼ独立して強誘電体キャパシタに入るように、第1の電流経路内で直列に接続される。

0012

本発明の一態様では、第1の電流経路はFETソース短絡されたゲートを有する第1のFETと直列に強誘電体キャパシタを含み、および第2の電流経路は第1および第2の端子間に接続された第2のFETを含む。

0013

本発明の別の態様では、強誘電体キャパシタは第1および第2の強誘電体キャパシタ端子により特徴付けられ、第1の強誘電体キャパシタ端子は第1のスイッチ端子へ接続され、第1の電流経路は、第2の強誘電体キャパシタ端子へ接続されたソースを有する第1のFETと、第1のFETのドレインへ接続されたソースと第2のスイッチ端子へ接続されたドレインとを有する第2のFETであって、第2の強誘電体キャパシタ端子へ接続されたゲートを有する第2のFETとを含む。

0014

本発明のさらに別の態様では、強誘電体キャパシタは強誘電体キャパシタ内に蓄積され得る最大電荷により特徴付けられ、メモリセルは、第1のスイッチ端子へ接続され、第1のスイッチ端子を通してある量の電荷を転送する書き込み回路をさらに含み、電荷の量は、書き込み回路へ入力されるデータ値により判断されかつ最大電荷から独立している。

0015

本発明の別の態様では、メモリセルは、書き込み回路により強誘電体キャパシタ内に蓄積された電荷の量を判断する読み取り回路を含む。読み取り回路は、リセットキャパシタと、リセットキャパシタを第1の電圧までプリチャージするための回路とを含み得る。回路は、リセットキャパシタが第1の電圧まで充電された後、リセットキャパシタを強誘電体キャパシタへ接続し、およびリセットキャパシタが強誘電体キャパシタへ接続された後、リセットキャパシタ上の電圧を測定する回路である。

0016

本発明のさらに別の態様では、強誘電体キャパシタは、強誘電体キャパシタ上に蓄積され得る最大電荷と飽和電圧とにより特徴付けられ、第1の電圧は、最大電荷に等しい電荷が強誘電体キャパシタからリセットキャパシタへ転送されるときに、キャパシタが飽和電圧より高い電圧であるように選択される。

0017

本発明の別の態様では、強誘電体キャパシタは強誘電体キャパシタ上に蓄積され得る最大電荷により特徴付けられ、読み取り回路は、強誘電体キャパシタに最大電荷を蓄積させるために、強誘電体キャパシタ内に蓄積された電荷へ加えられる必要がある電荷を判断する。

0018

本発明の一態様による強誘電体メモリは、読み取り線書き込み線および複数の強誘電体メモリセルを含み、各強誘電体メモリセルは、強誘電体キャパシタ内に蓄積され得る最大電荷により特徴付けられる強誘電体キャパシタを含む。強誘電体メモリはまた、複数の強誘電体メモリセル選択バスであって、その選択バスのうちの1つが強誘電体メモリセルのそれぞれに対応する、複数の強誘電体メモリセル選択バスを含む。強誘電体メモリセルのそれぞれは、その強誘電体メモリセルに対応する強誘電体メモリセル選択バス上の信号に応じて、強誘電体メモリセルをそれぞれ読み取り線および書き込み線へ接続するための第1および第2のゲートを含む。書き込み回路は、書き込み線へ現在接続されている強誘電体メモリセルの強誘電体キャパシタ内に、書き込み回路へ入力されるデータ値により判断される値を有する電荷を蓄積させる。この電荷は強誘電体キャパシタの最大電荷から独立している。読み取り回路は、強誘電体キャパシタ内に現在格納されているデータ値に対応する出力値を生成するために、読み取り線へ現在接続されている強誘電体メモリセルの強誘電体キャパシタ内に蓄積された電荷を測定する。

0019

本発明の一態様では、読み取り線は電流ミラーの第1のブランチを含み、および強誘電体メモリセルは電流ミラーの第2のブランチを含み、電流ミラーの第1および第2のブランチは、強誘電体メモリセルに入る電流の一定割合が強誘電体メモリセル内の強誘電体キャパシタに入り、一定割合が読み取り線へ接続された強誘電体キャパシタの最大電荷から独立しているように構成される。本発明の一態様では、データ値は4つ以上の異なる値を有する。

0020

本発明の別の態様では、メモリは、読み取り線へ接続された強誘電体キャパシタ内に現在蓄積されている電荷を判断する読み取り回路を含む。この電荷は、強誘電体キャパシタが完全分極状態へリセットされるときに、強誘電体キャパシタを離れる電荷を測定することにより判断され得る。あるいは、電荷は、強誘電体キャパシタを完全分極状態へリセットさせるために、強誘電体キャパシタ内の電荷へ加へられる必要がある電荷を測定することにより判断され得る。

図面の簡単な説明

0021

図1は、典型的強誘電体キャパシタを示す。
図2は、本発明において利用される基本的プログラミング原理と1つの可能なプログラミング配置とを示す。
図3は、別のプログラミング配置を示す。
図4は、電極上に蓄積される電荷を読み取ることに基づく簡略化された読み取り回路を示す。
図5は、本発明の別の実施形態による簡略化された読み取り回路を示す。
図6は、本発明によるアナログ強誘電体メモリの一実施形態を示す。
図7は、書き込み動作中に強誘電体キャパシタ内に蓄積された電荷の量を測定することによりデータが読み取られる、論述されている蓄積方式を利用する本発明による強誘電体メモリの一実施形態を示す。
図8Aは、自律的メモリ回路の概略図である。
図8Bは、図8Aに示す電力レール上およびノード上の電位を、自律的メモリ回路がアップ状態およびダウン状態の強誘電体キャパシタにより給電されたときの時間の関数として示す。
図9Aは、本発明の一実施形態による自律的メモリセルのCMOS実施形態を示す。
図9Bは、本発明の別の実施形態による自律ビットメモリのCMOS実施形態を示す。
図10は、本発明による多状態強誘電体メモリの別の実施形態を示す。
図11は、本発明の別の実施形態による強誘電体メモリを示す。
図12は、本発明による強誘電体メモリの別の実施形態を示す。
図13Aは、強誘電体キャパシタの分極の状態を設定するために利用され得る書き込み回路の別の実施形態を示す。
図13Bは、入力データを最小シェルフ電圧Vminと最大シェルフ電圧Vmaxとの間の電圧Vdへ変換することにより強誘電体キャパシタへ書き込まれるデータを示す。
図14は、本発明による自律的メモリセルのCMOS実施形態を示す。
図15Aは、印加電圧と強誘電体キャパシタ内に蓄積される電荷との関係を示す。
図15Bは、中間分極値を設定するために中間電圧を利用しようとすることに伴う問題を示す。
図16は、本発明による強誘電体キャパシタベースのメモリの全体配置を示す。
図17は、複数の強誘電体キャパシタメモリセルを有するメモリを示す。

実施例

0022

本出願において論述される回路は2つのタイプのキャパシタを含む。第1のタイプは、その中の誘電体として強誘電体材料を有する強誘電体キャパシタである。第2のタイプは、その誘電体層として非強誘電体材料を有する従来のキャパシタである。用語「キャパシタ」は、文脈別途示さない限り以下の論述では従来のキャパシタに使用される。

0023

本発明がその利点を提供する方法は、強誘電体キャパシタ当たり3つ以上の状態を格納しようとする従来技術の強誘電体キャパシタメモリが直面する問題を参照すると容易に理解され得る。強誘電体メモリは、各状態に対応する書き込み電圧を強誘電体キャパシタにわたって印加することにより、データ値が強誘電体の分極の特定状態マッピングされるモデルに基づく。誘電体の分極状態は、誘電体を既知の方向に完全に分極させる読み取り電圧を強誘電体キャパシタにわたって印加し、読み取り電圧を印加した結果として強誘電体キャパシタの一方の平板電極を離れるすべての電荷を観測することにより感知される。

0024

このような方式は、強誘電体キャパシタにわたる印加電圧に応じた強誘電体の分極状態がヒステリシス呈示するという事実により複雑化される。すなわち、電圧が取り除かれると強誘電体キャパシタ内に残される残留分極は、強誘電体キャパシタが最後に完全に分極されたときからの強誘電体キャパシタにわたる電圧の履歴に応じたものである。したがって、2つの特定の書き込み電圧を例外として、これらの書き込み電圧間の電圧を単に印加することでは、電圧が取り除かれたときの分極の再生可能状態に繋がらない。強誘電体キャパシタの以前の短期履歴から独立している分極の既知の状態に繋がる2つの書き込み電圧は、誘電体をアップまたはダウン方向の何れかに完全に分極する書き込み電圧である。この完全な分極を提供する電圧は飽和電圧と呼ばれ、Vcにより表されることになる。Vcより高い電圧が利用されたとしても、さらなる残留分極は発生しない。Vc未満である電圧が利用されれば、分極の状態は、その書き込み電圧を印加する前の強誘電体キャパシタの履歴に依存する。

0025

中間電圧を利用することに伴う問題の結果として、強誘電体キャパシタに基づく従来技術の強誘電体メモリは、データを格納するための書き込み電圧として使用されるVcと−Vcとに対応する2つの状態に制限される。これらの電圧の何れかが読み取り電圧として使用され得る。

0026

分極の中間状態を設定するために中間書き込み電圧を使用する方式が提案された。強誘電体キャパシタの記憶作用に伴う問題を回避するために、中間状態は、強誘電体キャパシタを完全分極状態の1つへ最初に設定し、次に強誘電体キャパシタを反対分極状態に分極させる傾向がある中間書き込み電圧を印加することにより設定される。次に、印加電圧と強誘電体キャパシタ内に蓄積される電荷との関係を示す図15Aを参照する。蓄積電荷は誘電体の残留分極により引きつけられるため、誘電体の分極の直接測度であることに注意すべきである。強誘電体キャパシタが最初に製作されたとき、強誘電体材料は分極されていない。正電圧のVcがキャパシタにわたって印加されるケースについて考察する。強誘電体キャパシタ内の電荷は、Vcの最大値に達するまで曲線401に沿って増加する。次に、強誘電体キャパシタにわたる電圧が取り除かれれば電荷は曲線402に沿ってQmaxまで低下する。これはヒステリシスループ400の一部である。ここで、Qmaxは、電圧が印可されていないときに強誘電体キャパシタにより蓄積される最大残留電荷である。

0027

次に、中間分極値を設定するために中間電圧を使用しようとすることに伴う問題を示す図15Bを参照する。強誘電体キャパシタは、上述したようにVcの印加により残された点から開始すると考えられる。部分的分極を確立するために、強誘電体キャパシタは最初に曲線407に沿って−Vcまで循環され、次に電圧は−VcからV1へ増加される。電圧に応じた電荷が404で示される。強誘電体キャパシタがV1に設定されると、この電圧は取り除かれ、強誘電体キャパシタ内にQ1の残留電荷を残す。V1より若干高いV2の電圧が使用された場合、分極は経路405に沿って継続し、最終残留電荷はQ2となるであろう。したがって、プログラミング電圧の小さい変化が残留電荷の大きい変化を生じさせる。この問題はヒステリシス曲線の急勾配から発生し、これはプログラミング電圧のいかなる誤差増幅する。

0028

これらの方式は、特定の強誘電体キャパシタを特徴付けるヒステリシスループが一定のままであり、メモリ内のすべての強誘電体キャパシタのヒステリシスループが同じであると仮定する。これは、異なる強誘電体キャパシタ内に格納される特定状態に対応するプログラミング電圧が異なる強誘電体キャパシタに対して異なる方法でプログラムされ得ないためである。中間電圧により蓄積される残留電荷の程度は、特定の強誘電体キャパシタを特徴付けるヒステリシスループの形状に敏感に依存することが図15Bから明らかである。ヒステリシスループの形状または位置の小さい変化は、プログラミング電圧が取り除かれた後に残される残留電荷の大きい変化を生じさせる。

0029

例えば、ヒステリシスループは温度と共に変化することがよく知られている。実際、このような変化は強誘電体に基づく赤外線撮像システム基礎を形成する。加えて、ヒステリシスループは、強誘電体キャパシタのプログラム履歴に依存する位置および形状のシフトを呈示する。したがって、単一の強誘電体キャパシタを用いる場合でも、ヒステリシスループのシフトはプログラミング電圧と残留電荷との関係を確立することを困難にする。

0030

さらに、ヒステリシスループはまた強誘電体キャパシタの長期電圧履歴に依存するため、メモリ内の異なる強誘電体キャパシタは、著しく異なるヒステリシスループを有し得る。加えて、ヒステリシスループの形状は、強誘電体キャパシタが製作された条件に依存する。

0031

したがって、単一の強誘電体キャパシタでも、強誘電体キャパシタに印可される中間電圧と中、間電圧が取り除かれたときに強誘電体キャパシタ内に蓄積された残留電荷の量との1対1の関係は存在しない。すなわち、強誘電体キャパシタは同じプログラミング電圧により繰り返しプログラムされ、蓄積電荷は毎回読み取られ、観測された蓄積電荷は、実際に検知され得る状態の数を制限する広い幅を有する統計的分布を呈示することになる。この分布は、メモリ内の強誘電体キャパシタのすべてが同じようにプログラムされて読み取られ、全統計的分布が測定される場合にさらに広くなる。

0032

これらの問題は、Vcより高いプログラミング電圧のみを利用するデジタルメモリには同じ影響を及ぼさない。これは、これらのプログラミング電圧により残される残留電荷が−Vc〜+Vcのヒステリシスループの形状の詳細に依存しないためである。

0033

本発明は、データを強誘電体キャパシタに書き込むために、電圧源よりむしろ電荷源を使用して強誘電体キャパシタをプログラムすることにより、これらの問題を回避する。次に、本発明による強誘電体キャパシタベースのメモリの全体配置を示す図16を参照する。メモリ450は、複数のデータ状態を格納する唯一の強誘電体キャパシタを有する。強誘電体キャパシタ451内に格納され得るデータ状態の数は4以上である。強誘電体キャパシタ451は、強誘電体キャパシタ451内に格納されるか、または強誘電体キャパシタ451に既に格納されたデータ値に加算されるデータ値を受信する電荷源452によりプログラムされる。リセット/電荷検出器453は、強誘電体キャパシタ451内に蓄積される電荷を測定し、強誘電体キャパシタ451を分極のリセット状態へリセットする。リセット状態は、完全分極状態の1つであってもよく、または完全分極状態の1つから既知の残留電荷のみが移動された状態であってもよい。

0034

強誘電体キャパシタ451がリセットされると、電荷が強誘電体キャパシタ451に既に蓄積された電荷へ加えられ得、これにより蓄電器機能を実現する。電荷源452は、強誘電体キャパシタ451内に既に蓄積された電荷のいかなる知識にも依存することなく、電荷を強誘電体キャパシタ451へ加える。したがって、強誘電体キャパシタ451がリセット/電荷検出器453により読み取られる前に複数電荷が強誘電体キャパシタ451へ加えられ得る。リセット/電荷検出器453は、強誘電体キャパシタ451がリセットされてから強誘電体キャパシタ451内に蓄積された電荷を判断する。したがって、全蓄積電荷の合計が得られる。中間電圧源プログラミングに依存する従来技術のシステムは、この機能を行うことができないことに注意すべきである。これは、このようなシステムがデータ値の合計に対応する電圧を計算するために分極の現在状態を知らなければならないためである。

0035

本論述の目的のために、電荷源は、その電荷を供給するために+Vc〜−VCのヒステリシスループの形状に依存することなく、または強誘電体キャパシタ内に現在蓄積されている残留電荷の知識なしに、規定の残留電荷を強誘電体キャパシタ内の現在の残留電荷へ加えるプログラム源であると定義される。このような電荷源により供給される残留電荷は、−Qmax〜Qmaxの広範囲の電荷にわたって特定の強誘電体キャパシタのヒステリシスループの形状からほぼ独立していなければならない。さらに、電荷源により蓄積される電荷は、電荷の合計がQmaxを超えない限り、その電荷が強誘電体キャパシタへ入力される前の強誘電体キャパシタ内の残留電荷に依存しない。Vc未満の固定電圧を強誘電体キャパシタへ印加する電圧源は、強誘電体キャパシタ内に蓄積される残留電荷を生じさせるが、電圧源は、残される電荷の量がプログラムされている強誘電体キャパシタのヒステリシスループの形状および位置に敏感であるため、本明細書で定義される電荷源ではない。

0036

次に、複数の強誘電体キャパシタメモリセルを有するメモリを示す図17を参照する。メモリ460は、強誘電体キャパシタメモリセル461など、複数の強誘電体キャパシタメモリセルを含む。各強誘電体キャパシタメモリセルは、強誘電体キャパシタ465と、第1および第2のゲート464および466とを含む。個々の強誘電体キャパシタメモリセルは、その強誘電体キャパシタメモリセル内のゲートによりバス462および463へ接続される。図から省略されたコントローラは、何れの強誘電体キャパシタメモリセルがバスへ所定時に接続されるかを判断する。電荷源452およびリセット/電荷検出器453は、強誘電体キャパシタメモリセルのすべてにより共有される。

0037

図17に示す実施形態では、電荷源452およびリセット/電荷検出器453の部品の何れも強誘電体キャパシタメモリセル内に含まれない。しかし、以下にさらに詳細に説明するように、個々の強誘電体キャパシタメモリセルはまた、電荷源またはリセット/電荷検出器機能の一部である部品を含み得る。

0038

次に、典型的強誘電体キャパシタを示す図1を参照する。論述の目的のため、強誘電体キャパシタは第1および第2の電極間にはさまれたジルコン酸チタン酸鉛PZT)などの強誘電体材料を有するキャパシタであると定義される。この誘電体材料は電位が電極にわたって印加され、次に取り除かれると、残留分極を呈示する。キャパシタの最も簡単な形式は電極21および22を有する平行平板電極キャパシタである。ここでは、誘電体層23がPZTなどの強誘電体材料を含む。以下の論述を簡単にするために、誘電体をはさむ単一対の平行平板電極を有する強誘電体キャパシタが本例では使用されることになる。しかし、他の幾何学形状が可能である。例えば、各電極対間に誘電体を有する櫛状電極インタレースフィンガ)を有するキャパシタも利用される可能性がある。

0039

誘電体層はキャパシタの電極にわたって適正電圧を印加することにより分極され得る。分極の状態は、誘電体層内の領域がアライメントされる方向により特徴付けられ得る。分極電圧が電極22から電極21を指す電界を生成するケースに分極の方向が対応すれば、強誘電体キャパシタは「アップ」方向に分極されると言われる。同様に、分極電圧が電極21から電極22を指す電界を生成するケースに分極の方向が対応すれば、強誘電体キャパシタは「ダウン」方向に分極されると言われる。

0040

残留分極により生成される電界を相殺するために、電荷がキャパシタの平板電極上に蓄積される。蓄積される電荷の量は誘電体の分極の状態に依存することになり、分極の程度が高いほど蓄積される電荷の量は多くなる。強誘電体キャパシタがダウン方向に完全に分極され、次に誘電体をアップ方向に分極するVcに等しい電圧に付されると、Qmaxが強誘電体キャパシタの一方の平板電極を離れ、他方の平板電極へ流れる。

0041

従来の2進強誘電体メモリでは、単一ビットの値を格納するために分極の方向が利用される。例えば、アップおよびダウン方向の分極は「1」および「0」のビット値にそれぞれ対応する可能性がある。ビット値は、適正電圧をキャパシタの電極にわたって印加することにより書き込まれる。キャパシタ内に格納されるビット値は、通常はキャパシタをアップ方向にプログラムするであろう電圧をキャパシタの電極にわたって印加し、キャパシタの電極の一方からまたはキャパシタの電極の一方内に流れる電荷を観測することにより判断される。電圧が印加されたときにキャパシタがアップ状態であれば、電荷はほとんど流れないが、キャパシタがダウン状態であれば、キャパシタの状態はアップ状態へ切り替えられ、より多くの電荷がその電極からまたはその中に流れる。

0042

従来の2進強誘電体メモリでは、プログラミング電圧は、誘電体が所望の方向に完全に分極されることを保証するのに十分に高く設定される。すなわち、さらなる残留分極は、電極間のより大きいプログラミング電圧差を利用することによっては得られないであろう。

0043

本発明は、完全アップと完全ダウンとの間に残留分極状態連続性があり、これらの中間状態は強誘電体キャパシタへ転送される電荷を制御することによりプログラムされ得るという観測に基づく。中間状態はまた、キャパシタが既知の完全飽和状態へリセットされると流れる電荷を測定することにより読み取られ得る。

0044

次に、本発明において使用される基本的プログラミング原理と1つの可能なプログラミング配置とを示す図2を参照する。プログラムサイクルの初めに、強誘電体キャパシタ26は矢印により示されるアップ方向にプログラムされる。これは、電極27に対する強誘電体キャパシタ26の電位を、電流制限源24を使用することにより誘電体層を図示方向に完全に分極する量だけ増加することにより達成される。

0045

中間分極状態を設定するために、電流制限源24は逆電位を強誘電体キャパシタ25にわたって印加するが、流れることを許容される電流は、分極を完全に反転するための時間が、非制限電流源が使用される場合に通常必要とされるであろう時間を超えるように制限される。本発明は、分極が完全に反転される前にこの過程が終了する場合、強誘電体キャパシタ25が中間分極状態のままとされるという観測に基づく。したがって、電流制限源24が定電流源であれば、強誘電体キャパシタ25の分極の状態はプログラミング時間の関数となる。例えば、電流制限源24がオンとなる時間の長さを判断するタイマ28が、入力値を中間分極状態へ変換するために使用され得る。

0046

強誘電体キャパシタ25は電荷蓄積装置と見なされ得る。残留分極は誘電体の残留電界を生じさせる。この電界を相殺するために、電荷がキャパシタの一方の電極から他方へ移動し、その結果、この可動電荷分極電界を正確に相殺する電界を生成する。分極の方向が完全に反転されたときにキャパシタ電極26から電極27へ流れる電荷の量をQmaxで表す。この電荷は、誘電体の分極の方向に依存して電極の一方上に蓄積されると見なされ得る。次に、電荷がプログラム源により対向平板電極上へ押しやられる場合、分極の状態は転送される電荷の量に依存する量により変更される。電荷を対向平板電極上へ押しやるには、印加電圧の方向は、強誘電体キャパシタを既知の完全分極状態へ「リセット」するために使用されるものと反対でなければならない。

0047

平板電極上の電荷は、たとえ残留分極が存在しても電圧計がキャパシタにわたる零ボルトを読み取るように残留分極の電界を完全に相殺し、したがって電極同士の短絡は残留分極を放電しない。

0048

既知の電荷を対向平板電極へ供給する任意の回路装置が、強誘電体キャパシタを中間状態へプログラムするために使用され得る。但し、電荷は、プログラミング電圧が取り除かれるときに、キャパシタ上に蓄積される電荷がその既知の電荷により変更されるように、Qmax未満でありかつ残留分極を変更する電圧で供給されることが条件となる。定電流源を利用する上述された配置は、転送される電荷が電流×プログラミング時間に等しいため、このような1つの例である。しかし、他の配置が利用される可能性がある。

0049

次に、別のプログラミング配置を示す図3を参照する。この実施形態では、入力値を電圧へ変換するためにデジタルアナログ変換器32が使用される。この電圧は、スイッチ36がデジタル/アナログ変換器32をキャパシタ33へ接続するように設定されるとキャパシタ33へ印加される。キャパシタ33が充電された後、スイッチ36はキャパシタ33を既にリセットされた強誘電体キャパシタ31へ接続するために使用される。次に、キャパシタ33からの電荷が強誘電体キャパシタ31に流入する。切り替わる前のキャパシタ33上の電圧をV1で表し、切り替わり後の線34上の電圧をV2で表す。このとき、強誘電体キャパシタ31へ転送される電荷はC(V1−V2)である。ここでCはキャパシタ33のキャパシタンスである。V1>V2であれば、転送された電荷は線形デジタル/アナログ変換器の入力値に比例する。何れの場合も、入力状態を転送される電荷の量にマッピングする校正曲線が提供され得る。あるいは、デジタル/アナログ変換器32は、V2を補償するために非線形伝達関数を利用し得る。

0050

図2に示す電流制限源24とタイマ28との組み合わせと、図3に示すデジタル/アナログ変換器32とスイッチ36とキャパシタ33との組み合わせはそれぞれ、データ値により判断される固定量の電荷を対応する強誘電体キャパシタへ転送する「電荷源」と見なされ得ることに注意すべきである。転送される電荷の量は、その強誘電体キャパシタのヒステリシス曲線および飽和電圧から独立している。但し、電荷が、いかなる電圧も強誘電体キャパシタにわたって印加されない場合に強誘電体キャパシタが蓄積し得る最大電荷Qmax未満であることが条件となる。若干異なるQmax値および/または若干異なるヒステリシス曲線を有する2つの異なる強誘電体キャパシタについて考察する。Qの電荷がキャパシタのそれぞれの中に押しやられると、キャパシタは、たとえ強誘電体キャパシタが同じ電荷を蓄積しても、強誘電体キャパシタの性質の差から生じるそれぞれのヒステリシス曲線上に若干異なる座標を有することになる。

0051

完全にアップ状態まで初期化された後に強誘電体キャパシタ内に蓄積される電荷の量は、強誘電体キャパシタをアップ方向に完全に戻すのに十分なリセット電圧が強誘電体キャパシタにわたって印加されるときに、強誘電体キャパシタ25の電極間に流れる電荷の量を測定することにより判断され得る。上述された2つの異なる強誘電体キャパシタについて考察する。キャパシタをアップまたはダウン方向に完全にプログラムするために印加されなければならない強誘電体キャパシタにわたる電圧差は、以下の論述では飽和電圧と呼ばれる。個々の強誘電体キャパシタ間の差異が2つの強誘電体キャパシタの異なる飽和電圧を生じさせ得る。しかし、蓄積電荷を測定するために使用されるリセット電圧が2つの飽和電圧の最大値より高ければ、同じ電荷により書き込まれた後の強誘電体キャパシタのそれぞれから流れる電荷の量は、たとえ強誘電体キャパシタが若干異なる特性を有していても同じになり、書き込まれる電荷の量はそれぞれのヒステリシスの異なる点に置かれる。

0052

あるいは、電荷は、キャパシタを完全にダウン状態にし続けるためにキャパシタに流入しなければならない電荷の量を測定することにより感知され得る。しかし、このタイプの読み取り回路は2つのキャパシタが同じQmaxを有することを必要とする。これは、読み取り回路が強誘電体キャパシタ内に蓄積された現在の電荷とそのキャパシタのQmaxとの電荷の差を測定するためである。

0053

蓄積され取り出される電荷の量は、強誘電体キャパシタの小さい変動から独立していることに注意すべきである。実際、強誘電体キャパシタは、強誘電体キャパシタ内に蓄積され得る最大量の電荷という意味でキャパシタ毎に変化する。一般的に、異なる強誘電体キャパシタは強誘電体キャパシタ毎に若干異なるヒステリシス曲線を呈示することになる。加えて、キャパシタをアップまたはダウン方向に完全に分極するために印加されなければならない電圧は、強誘電体キャパシタの寿命にわたっておよび強誘電体キャパシタの履歴と共に変化し得る。これらの変動は、強誘電体キャパシタ毎に若干異なるQmaxと、強誘電体キャパシタ毎に異なる蓄積電荷を放出するために印加されなければならない電圧とを生じさせる。しかし、蓄積される電荷がアレイ内の強誘電体キャパシタの最小のQmax未満であれば、これらの差は、格納データが蓄積電荷の絶対値に依存するいくつかの実施形態ではその結果を変えない。すなわち、同じ電荷を蓄積する2つの強誘電体キャパシタは、キャパシタの現在の分極と最大分極との比により測定されるような異なる分極状態になり得る。同様に、電荷を放出するために使用される電圧がアレイ内の各強誘電体キャパシタをリセットするために必要とされる最大電圧より高ければ、電荷のすべては個々の強誘電体キャパシタの変動から独立して放出される。

0054

格納されるデータが強誘電体材料の分極の状態または現在状態の分極と最大分極との比に依存する実施形態は、蓄積電荷の絶対値のみに依存する実施形態に対して格納され得る状態の数が制限される。このような実施形態では、各データ値は分極の対応するレベルに対応する。異なるデータ値に対応する分極の差異は、強誘電体キャパシタ毎に変化する強誘電体キャパシタ特性と、時間の経過に伴うこれらの特性の変化とから生じる分極の差異より大きくなければならない。したがって、分極状態同士は、このような実施形態ではより広く離間されなければならない。これらの変動が各メモリセル内に格納され得る異なるデータ値の数を低減する程度は、強誘電体キャパシタを形成する際に使用される処理の品質に依存する。

0055

次に、電極上に蓄積される電荷を読み取ることに基づく簡略化された読み取り回路を示す図4を参照する。論述の目的のため、強誘電体キャパシタ43は、太い矢印46により示すようにアップ分極へリセットされたと仮定する。次に、分極を点線矢印の方向に低減させた電荷を蓄積することにより、データが強誘電体キャパシタ43内に格納された。読み取り回路の目的は、蓄積電荷の単調関数である読み取り電圧を提供することにより、強誘電体キャパシタ43がアップ状態へ再びリセットされるときの電荷を測定することである。

0056

読み取り動作は、キャパシタ42がV+の電位まで充電されるようにスイッチ41が開かれ、スイッチ44が閉じられることにより始まる。キャパシタ42が充電された後、スイッチ44は開かれ、スイッチ41は閉じられる。当初、強誘電体キャパシタ43は強誘電体キャパシタにわたってV+の電位を有することになる。V+が十分に高ければ強誘電体キャパシタ43はアップ状態までリセットされ、強誘電体キャパシタ43内に蓄積された電荷Qはキャパシタ42へ移動し、これによりキャパシタ42上の電位をQ/Cに等しい量だけ低下させる。ここで、Cはキャパシタ42のキャパシタンスである。したがって、線47上の電圧は強誘電体キャパシタ43上に蓄積された電荷の関数になる。この読み取り方式は、強誘電体キャパシタ43上に蓄積され得る電荷の全範囲にわたって機能するため、V+はQmax/C+Vsより高くなければならない。ここで、Vsは強誘電体キャパシタ43を完全にリセットするために必要とされる電位である。強誘電体キャパシタ43は、読み取り動作の終了時にアップ状態にリセットされることにも注意すべきである。

0057

図4に示す回路はまた、本発明の別の実施形態による簡略化された読み取り回路である、図5に示すようにV+電源がV−電源により置換される場合に第2の読み取り方式を実現するために使用され得る。この読み取り回路は、図4を参照して上に説明したものと類似した方法で動作する。最初に、キャパシタ42を充電するためにスイッチ44が閉じられ、一方でスイッチ41は開かれる。次に、スイッチ44が開かれ、続いてスイッチ41が閉じられる。この電位は強誘電体キャパシタ43をダウン方向に完全に分極状態にさせるのに十分である。これを達成するために必要とされる電荷はキャパシタ42により供給される。したがって、スイッチ41が閉じられる前後の線47上の電圧の差は、強誘電体キャパシタ43の分極をその部分的分極状態から完全ダウン状態へ移動させるために必要とされる電荷の測度である。この方式では、次に、強誘電体キャパシタ43は再プログラミング前にアップ分極へリセットされなければならない。

0058

次に、本発明によるアナログ強誘電体メモリの一実施形態を示す図6を参照する。強誘電体メモリ50は、複数の行と列とに編成された複数の強誘電体メモリセルとして編成される。典型的強誘電体メモリセルは51で標記される。各強誘電体メモリセルは、強誘電体キャパシタ52とインターフェース回路53とを含む。行内の強誘電体メモリセルのすべては、読み取りおよび書き込み動作中、並列に処理される。処理される行は、読み取りおよび書き込み中列処理動作を順序付けるための導体も含む複数の列選択バス54を操作する列選択回路56により選択される。所与の列内の各強誘電体メモリセルは、58および59で示される2つの列バスへ接続される。列バス58は処理中の強誘電体メモリセル内の強誘電体キャパシタ内に格納されたデータを読み取るために使用され、列バス59は強誘電体キャパシタを新しいアナログ値にプログラムするために使用される。各強誘電体キャパシタは、N個の状態のうちの1つとなるようにプログラムされ得る、ここで、N>2である。処理中の行内の強誘電体キャパシタの状態は、その強誘電体キャパシタ内に蓄積された電荷の量を示す信号を列バス58上に生成することにより確実にされる。この状態は回路62を使用して読み取られる。処理中の行内の強誘電体キャパシタの状態は、書き込み回路61を介しそのセルへ接続される列バス59へ信号を印加することにより設定される。この信号は、強誘電体メモリセル内に格納される値に関係する所定量の電荷を、その強誘電体メモリセル内の強誘電体キャパシタ内に蓄積させる。

0059

行から読み取られるデータは行バッファ55内に格納される。本発明の一態様では、データは対応する強誘電体キャパシタ内に蓄積された電荷を表すアナログ信号からデジタル値へ変換される。読み取り過程破壊的であるため、このデータは、データのいかなる変更もなされない場合でも書き込み動作により行へ回復されなければならない。変更がなされる場合、変更は行内の強誘電体メモリセルがリセットされた後に行バッファ55内に入力される。次に、行バッファ55内のデータは、対応する強誘電体キャパシタ内に蓄積される電荷へ変換される。

0060

読み取り動作および書き込み動作は、アドレス(ADDR)と、オペレーションコード(OPCODE)と、アドレス内に規定された強誘電体メモリセルへ書き込まれるデータとを受信するコントローラ57を利用する。指示アドレスからのデータはデータ線上に出力される。列選択回路56は、適切な信号をアドレスにより規定された列選択バスへ印加する。

0061

強誘電体メモリ50は、メモリセルの列毎に2つの列バス(すなわち読み取り用および書き込み用バス)を含む。この配置は、詳細な実施形態の以下の論述を簡単にする。しかし、1つの列バスのみが必要とされる実施形態も構成され得る。

0062

次に、書き込み動作中に強誘電体キャパシタ内に蓄積された電荷の量を測定することによりデータが読み取られる上述された蓄積方式を利用する、本発明による強誘電体メモリの一実施形態を示す図7を参照する。論述を簡単にするために、強誘電体メモリ70内の1つの強誘電体メモリセルのみが示される。4つの行線R1〜R4は、強誘電体メモリセル310が配置されるメモリセルの行に対応する行バスの一部である。以下の論述を簡単にするために、強誘電体キャパシタは、その強誘電体キャパシタ上の以前の読み取り動作により、書き込み動作前にアップ状態へ完全に分極されたと仮定する。値は、ゲート84を導電状態に、ゲート86を非導電性状態に置くことにより強誘電体メモリセル310内に書き込まれる。次に、キャパシタ77は、ゲート76が書き込み回路75により導電状態に置かれるときに書き込まれ、強誘電体キャパシタ82へ転送されるデータに対応する値を有する電荷を生じさせる電位まで充電される。その電荷を供給するために必要とされる電圧へのデータの変換は、書き込み回路75により行われる。キャパシタ77上の電圧は、書き込まれるデータ値に依存する量だけV2より低い。強誘電体キャパシタ82がゲート84を通して書き込み線73へ接続されると、上側平板電極はV2に保持される下側平板電極より低い電位になり、したがって書き込み動作はリセット動作により生成された分極の一部を反転する。

0063

データは、ゲート88により読み取り線72へ接続される読み取り回路74による2段過程の強誘電体メモリセル310の読み取り値である。最初に、キャパシタ83はゲート86により強誘電体キャパシタ82から絶縁されている間にV1まで充電される。ゲート85はキャパシタ83をV1へ接続するために利用される。ここでは、V1は、最大設計電荷がキャパシタ83へ転送されると共に、V2より高い電圧のキャパシタ83の上側平板電極を依然として有し得るようにする量だけV2より高い。キャパシタ83上の最終電圧ソースホロワ87により増幅され、読み取り回路74により読み取られる。読み取り回路74はキャパシタ上の電圧を読み取り回路74内に蓄積する。次に、キャパシタ83上の電圧を強誘電体キャパシタ82にわたって印加するゲート86はゲート84により導電状態に置かれる。これは強誘電体キャパシタ82をリセットし、強誘電体キャパシタ82内に蓄積された電荷を放出させ、したがって、ソースホロワ87のゲートにおける電圧を低下させる。次に、この電圧は、読み取り回路74により読み取られ、強誘電体キャパシタ82により放出された電荷を示す電圧差に達するように既に蓄積された電圧から減じられる。次に、その結果のアナログ電圧は読み取り回路74内のアナログ/デジタル変換器によりデジタル化され得る。上に指摘したように、強誘電体キャパシタ82は読み取り過程の終了時に完全分極アップ状態のままにされ、強誘電体メモリセル310が読み取られれば、読み取られた値は、上に説明したようにデータ出力値を書き込み回路75へ入力することにより強誘電体キャパシタ82内に回復されなければならない。

0064

上述された強誘電体メモリセルは、本発明において利用される可能性がある強誘電体メモリセルの一例である。しかし、他の形式の強誘電体メモリセルが使用される可能性がある。アナログメモリを構成するために利用され得る強誘電体メモリセルの別の実施形態は、米国特許第7,990,749号明細書に記載された自律的メモリ回路に類似している。最初に、自律的メモリ回路の概略図である図8Aを参照する。自律的メモリ回路200は、強誘電体キャパシタ201と、電流作動型制御入力205’を有するスイッチ203とを含む。すなわち、スイッチ203のインピーダンスは電流作動型制御入力205’を通る電流の増加と共に低減する。導電性負荷202は、電力レールとスイッチ203との間に接続される。

0065

強誘電体キャパシタ201は、強誘電体キャパシタ201にわたって電圧を印加することにより切り替えられ得る残留分極を有する。すなわち、キャパシタにわたって電圧がないと、キャパシタの誘電体は電気的に分極される。単一ビットを格納する2進メモリでは、強誘電体キャパシタは、誘電体が完全にアップまたは完全にダウンの何れかに分極されるように操作される。電圧が強誘電体キャパシタにわたって印加されれば、電界が強誘電体キャパシタ内に生成される。電界方向が残留分極のものと同じであれば、小電流が、強誘電体キャパシタの2つの電極を接続する回路内に流れる。一方、印加電界が残留分極と反対方向であれば、残留分極は新しい電界方向に一致するように方向を変更し、大電流外部回路内に流れる。電流の大きさおよび電流が流れるときの電圧は、強誘電体キャパシタの組成面積と厚さとを調整することにより設定され得る。

0066

スイッチ203は、電流が電流作動型制御入力205’に入ると高インピーダンス状態から低インピーダンス状態へ変化する。自律的メモリ回路200では、スイッチ203に対する入力線の電位は、スイッチの状態から独立しているアースのままであるか、またはその近傍であると仮定する。以下の論述を簡単にするために、電力レールは正であり、「アップ」残留分極状態は、正のレール電位が強誘電体キャパシタ201の電極にわたって印加されると設定されると仮定する。しかし、入力が電源を基準とし、かつ出力がアースを基準とする他の実施形態が利用され得る。

0067

最初に、強誘電体キャパシタ201がアップ状態に分極されたと仮定する。電源がオンにされると、スイッチ203は当初オフ状態にあり、したがって、ノード206の電位はV方向に増加する。したがって、強誘電体キャパシタ201に印可される電界もアップ方向となり、強誘電体キャパシタ201は状態を反転しない。したがって、少しの電流のみがスイッチ203の入力に流入し、スイッチ203はオフのままとなり、自律的メモリ回路200の出力はVの電位へ急速に向かう。

0068

次に、強誘電体キャパシタ201がダウン状態に分極されると仮定する。電源がオンにされると、強誘電体キャパシタ201にわたる印加電界は強誘電体キャパシタ201の残留分極と反対になり、強誘電体キャパシタ201は印加電界と一致するように状態を反転しようとする。この場合、さらに大きい電流がスイッチ203の制御入力に流入し、スイッチ203は導電状態に入ることになる。ノード206は、V未満である中間状態まで上昇することになる。特定の電位はスイッチの詳細と導電性負荷とに依存することになる。この中間状態は、強誘電体キャパシタ201がそのアップ状態への切り替えを終えるまでそのままとなる。この時点で、強誘電体キャパシタ201から流出する電荷はもはやなくなり、スイッチ203は再び非導電状態に入ることになる。したがって、ノード206上の電位はVまで増加することになる。

0069

したがって、電源がオンにされた後、自律的メモリ回路200は、強誘電体キャパシタ201が状態を切り替えるのに必要とされる期間中、強誘電体キャパシタ201の分極の状態に依存する一時的出力を有することになる。電源がオンにされたときに強誘電体キャパシタ201がアップ状態であり、切り替わらなければ、出力はほぼ直ちに高くなる。電源がオンにされたときに強誘電体キャパシタ201がダウン状態であり、切り替われば、出力は、一時的期間にわたり電圧Vsにより特徴付けられた中間状態になり、次に高くなる。一時的期間後、出力は常に高くなり、強誘電体キャパシタ201はアップ分極状態となる。

0070

図8Aに示す電力レール上およびノード206上の電位を、強誘電体キャパシタ201がアップ状態およびダウン状態で自律的メモリ回路200が給電されたときの時間に応じて示す図8Bを参照する。自律的メモリ回路200が給電されたときに強誘電体キャパシタ201がダウン状態であれば、ノード206上の電位は当初、ノード206の電位が強誘電体キャパシタ201を分極状態へ変化させ始める値に達するまで、電力レール電位と共に増加する。強誘電体キャパシタ201が分極を反転し始めると、電荷が放出され、これによりスイッチ203を導通させ始める。スイッチ203があまりに大きく導通し始めれば、ノード206上の電位は低下し始め、強誘電体キャパシタ201は切り替えを停止する。スイッチ203が十分に導通しなければ、ノード206上の電位はより速く上昇し、強誘電体キャパシタ201をより速く切り替えさせ、より大きい電流をスイッチ203の制御入力に流入させ、その導電率を増加する。したがって、この回路は、緩やかな上昇率を有する特定の中間値のノード206の電位により安定化する。このようにして、スイッチ203の導電率の変化は、強誘電体キャパシタ201の状態の変化が完了するまでノード206の電圧上昇を制限する。この時点で、さらなる電荷は強誘電体キャパシタ201から放出されず、したがって、スイッチ203は再び非導電になる。強誘電体キャパシタ201の遷移中の電位は以下の論述では「シェルフ電圧」Vsと呼ばれる。ノード206の電位の特定の形状は、通常、特定のスイッチ実施形態に依存することになる。

0071

状態の連続性を有するアナログ強誘電体メモリセルは自律的メモリ回路200で構成され得る。最初に、強誘電体キャパシタ201が部分的に分極されるケースについて考察する。強誘電体キャパシタ201の分極はダウン状態に設定されたと仮定する。次に、強誘電体キャパシタ201内に格納される値を示す電荷が、分極状態がアップ分極状態方向に部分的に移動されるように強誘電体キャパシタ201内に導入される。これが達成される方法は、以下にさらに詳細に論述される。

0072

自律的メモリ回路200がこの部分的分極状態において給電されると、ノード206の電圧は再びシェルフ電圧Vsまで上昇する。しかし、この電圧がシェルフ電圧のままである時間の長さは、ダウン状態方向への部分的分極の程度に依存する。特に、シェルフ期間の長さは強誘電体キャパシタ201内に蓄積された電荷の関数である。したがって、セルが給電されるシェルフ期間の長さを測定することにより、強誘電体キャパシタ内に格納されたデータ値は判断され得る。

0073

本発明の一態様では、自律的メモリセルは、強誘電体キャパシタをダウン状態へリセットし、次に強誘電体キャパシタをアップ状態方向に部分的に切り替えることによりアナログ値を格納するために使用される。書き込み動作は、自律的メモリセルがアップ状態へ完全にリセットされる前に遮断される完全なダウン状態からの自律的メモリセルのリセットと見なされ得る。すなわち、書き込み動作は、格納されるデータを示す点へ電位をシェルフに沿って移動する。読み取り動作は、アップ状態への切り替えを完了するために必要とされる時間を測定し、したがって、アップ状態へのリセットを完了するために必要とされる電荷を判断する。

0074

本発明の一態様では、導電性負荷202を通る電流は、一定であり、スイッチ203を通る電流と強誘電体キャパシタ201に入る電流との間で分割される。このような実施形態では、強誘電体キャパシタ内に蓄積される電荷は導電性負荷202がこの一定電流を導通している時間に比例する。したがって、既知の電荷は、電圧Vが導電性負荷に印加される時間を設定することにより強誘電体キャパシタ201内に蓄積され得る。強誘電体キャパシタ201内に既に蓄積された電荷は、導電性負荷を電圧源へ接続し、次にノード206の電位がVに上昇するために必要とされる時間を測定することにより判断され得る。

0075

図8Aに概説されたものなどの自律的メモリセルを、スイッチ203にCMOSFETトランジスタを使用するCMOSプロセスで構成することが有利である。次に、本発明の一実施形態による自律的メモリセルのCMOS実施形態を示す図9Aを参照する。自律的メモリセル220では、スイッチ203はFET221および222からなる電流ミラーとして実現される。したがって、FET221を通る電流は、強誘電体キャパシタ201を離れる電流、すなわちFET222を通る電流の一定割合である。2つの電流の比は、チャネル長が同じであれば2つのFETの幅の比により決定される。一例示的実施形態では、FET222はFET221の1/15の幅を有する。この場合、FET221は、強誘電体キャパシタ201によりFET222中に流される電流の15倍をミラーする。強誘電体キャパシタ201のリセット中、FET205は非導電であり、リセット電圧はFET221をオンにして、強誘電体キャパシタ201がダウン状態へ切り替わると、強誘電体キャパシタ201から来る電荷のアースへの経路を提供する。データが強誘電体キャパシタ201内に書き込まれているとき、FET205は導電状態にあるため、FET222を通る電流流れがFET221の導電率を制御する。

0076

導電性負荷を通る電流の分割は、より容易に制御される大電流が、強誘電体キャパシタ201をプログラムする際に使用され得るようにする。いくつかのケースでは、可能な限り小さい強誘電体キャパシタを利用することが有利である。したがって、様々な状態同士は小さい電荷差だけ分離される。電荷のこのような小さい差を制御することは困難な課題を提示し得るが、これは、強誘電体キャパシタ201とFET221を通る充電回路のブランチとの間で分割されるはるかに大きい電荷を使用することにより回避される。

0077

FET221とFET222との間の電流分割の比は、FET205の電圧降下が小さければ一定となる。電圧降下がFET222を貫流する電流の百分率でないとしても、電圧降下は導電性負荷202を通る電流の関数となる。導電性負荷202を通る電流は入力を供給する書き込み回路構成により分かるため、この依存性は、書き込み電圧の期間を設定する際に考慮され得る。2つの経路間の電流分割の比が一定の実施形態は、以下にさらに詳細に論述される。以下の論述を簡単にするために、FET205の電圧降下は無視できると仮定する。

0078

データは、強誘電体キャパシタ201内に書き込まれるデータ値により判断される時間の長さの間入力線パルス駆動することにより、強誘電体キャパシタ201内に書き込まれる。パルスの目的は、書き込まれるデータ値に依存する既知量の電荷を強誘電体キャパシタ201内に蓄積することである。電流ミラーは、導電性負荷202を通る電流の既知の割合が強誘電体キャパシタ201内に向けられることを保証する。したがって、所望量の電荷を強誘電体キャパシタ201内に注入するために、導電性負荷202を通る平均電流が分からなければならない。次に、蓄積される電荷は、入力パルス時間幅×導電性負荷202を通る平均電流×FET222を通る電流の割合により与えられる。

0079

一例示的実施形態では、導電性負荷202は定電流源である。この場合、電流は一定かつ既知であり、したがってパルス幅が蓄積される電荷を決定する。

0080

別の例示的実施形態では、導電性負荷202は抵抗器であり、この場合、抵抗器にわたる電位降下が強誘電体キャパシタ201に流入する電流を決定する。しかし、導電性負荷202にわたる電位降下は入力の電圧と強誘電体キャパシタ201により呈示されるシェルフ電圧との差であることに注意すべきである。シェルフ電圧は、強誘電体キャパシタ201内に蓄積される電荷に応じて変化するため、パルス長は強誘電体キャパシタ201内に蓄積される電荷を近似的に決定するのみである。より精密な電荷測定は、導電性負荷202を通る電流がパルス全体にわたって一定のままとなるように、導電性負荷202にわたる電位差が所定値のままとなるように入力電圧を変更することにより利用され得る。この場合、パルス幅が強誘電体キャパシタ201内に蓄積される電荷を再び決定することになる。

0081

強誘電体キャパシタ201に入る電荷を測定する別の方法は、入力電圧と時間の関数としてのセンス線電圧との電位差を測定し、書き込まれる電荷に依存する所定値にその電位差の積分が達すると入力信号を終了することである。

0082

上記実施形態はすべて、強誘電体キャパシタ201内に格納されるデータ値により判断される所定電荷を強誘電体キャパシタ201内に挿入することにより動作することに注意すべきである。上に指摘したように、強誘電体キャパシタ201のヒステリシス曲線は、時間の経過に伴って変化し得、アレイ内の強誘電体キャパシタ毎に異なる。所定電荷を挿入することにより、これらの変動に伴う問題は大幅に低減される。対照的に、電荷により判断される電圧を強誘電体キャパシタにわたって印加することにより、強誘電体キャパシタを中間分極状態へプログラムする方法は、既知の電荷を強誘電体キャパシタ内に挿入しない。これは、蓄積される電荷の量が特定の強誘電体キャパシタと従前の蓄積事象およびリセット事象の履歴とに依存することになるためである。

0083

電荷を強誘電体キャパシタ201内に蓄積する前に、強誘電体キャパシタ201は、入力信号が強誘電体キャパシタを分極させようとする方向の反対方向に完全に分極されるようにリセットされなければならない。本論述の目的のために、入力信号が正であり、強誘電体キャパシタ201は当初、図9Aの矢印の方向に分極されると仮定する。強誘電体キャパシタ201をこの方向にリセットするために、強誘電体キャパシタの飽和電圧以上の電圧がリセットノードから強誘電体キャパシタ201にわたって印加されなければならない。飽和電圧が、FET222が導通する電圧(通常は約0.7ボルト)未満であれば、図9Aに示すリセット回路はFET205なしにリセットを達成する。アースに保持されているセンス線と共に、リセット線上の正パルスが図示のように強誘電体キャパシタ201をリセットすることになる。

0084

強誘電体キャパシタ201内に蓄積される電荷は2つの異なる方法により判断され得る。第1の方法は、リセット動作中に設定された分極の反対方向に強誘電体キャパシタ201を完全に分極するために必要とされる電荷を測定する。上に指摘したように、センス線上の電圧は、強誘電体キャパシタ201が図9Aに示すものと反対方向に完全に分極されると入力電圧へ戻る。この場合、強誘電体キャパシタ201はQmaxに等しい電荷を蓄積したことになる。したがって、センス線上の電圧を入力電圧に到達させるために必要とされる電荷を測定し、Qmaxを知ることにより、強誘電体キャパシタ201内に蓄積された電荷は判断され得る。強誘電体キャパシタ201内に蓄積された電荷、したがって強誘電体キャパシタ201内に格納されたデータ値を読み取るこの方法は良好に機能するが、Qmaxの知識に依存する。しかし、上に指摘したように、Qmaxは強誘電体キャパシタ毎に変化することになる。加えて、Qmaxは強誘電体キャパシタ201の寿命にわたって変化することになる。したがって、この方法は好ましくない。

0085

次に、本発明の別の実施形態による自律的ビットメモリのCMOS実施形態を示す図9Bを参照する。図を簡単にするために、1つのメモリセルのみが示される。自律的ビットメモリ230は、自律的メモリセル220を参照して上に説明したものと類似した方法で書き込まれる。FET237および239はゲート232が導通しているときに電流ミラーを形成する。自律的ビットメモリ230は、強誘電体キャパシタ201が矢印の方向(本論述ではダウン方向と呼ばれる)に完全に分極されるように最初にリセットされる。自律的ビットメモリ230内に書き込まれるデータ値は、強誘電体キャパシタ201に蓄積される電荷へ変換され、その電荷は上記と類似した方法で電圧を導電性負荷202へ印加することにより、強誘電体キャパシタ201内に入れられる。その電荷は強誘電体キャパシタ201をダウン方向と反対方向に分極させる傾向がある。書き込み動作中、ゲート232は導電状態にあり、したがって電流ミラー231は図9Aを参照して上に説明したものと類似した方法で動作する。ゲート236は書き込み動作中非導電状態に保持される。

0086

自律的ビットメモリ230は蓄電器として動作され得ることに注意すべきである。複数の書き込み動作は強誘電体キャパシタ201がリセットされた後に行われ得る。各書き込み時、データ値の合計へ加算されるデータ値は、強誘電体キャパシタ201上に既に蓄積された電荷へ加えられる電荷へ変換される。したがって、強誘電体キャパシタ201上に蓄積される電荷は、書き込まれた様々なデータ値の合計を表す。

0087

強誘電体キャパシタ201がリセットされた後、強誘電体キャパシタ201内に蓄積された電荷は、強誘電体キャパシタ201が完全にダウン分極へリセットされると同時に読み取られ得る。読み取り動作は好適には2工程で実行される。第1の工程では、キャパシタ233は、ゲート236が非導電状態のままである間にゲート234を短期間にわたり導電状態に置くことにより、リセット電圧VRまで充電される。ゲート234が非導電状態へ戻された後、充電サイクルの終了時にキャパシタ233上の実際の電位が読み取り回路235により読み取られる。次に、ゲート232は非導電状態に置かれ、ゲート236は導電状態へ切り替えられ、これによりキャパシタ233を強誘電体キャパシタ201へ接続する。ゲート232は、読み取り動作中、非導電状態に置かれる。したがって、ノード238上の電位は当初、FET239を導通させるのに十分なVRまで上昇することになる。したがって、この電位が強誘電体キャパシタ201にわたって印加される。この電位は、強誘電体キャパシタ201をダウン方向に完全に分極するのに十分である。その結果、強誘電体キャパシタ201上に蓄積される電荷は強誘電体キャパシタ201から追い出され、FET239を通ってアースへ流れる。このとき、カウンターバランス電荷がキャパシタ233から強誘電体キャパシタ201の対向平板電極上へ流れなければならない。キャパシタ233がいかなる回路経路からも絶縁されるため、この補正電荷はキャパシタ233にわたる電圧の低下を生じさせる。読み取り回路235は、リセット動作後のキャパシタ233上の電圧を測定し、強誘電体キャパシタ201を離れた電荷の量を判断するために、この測定電圧を以前の測定値から減じる。

0088

読み取り動作はまた、VRがVC+QMAX/Cより高ければ強誘電体キャパシタ201を完全にリセットする。ここで、VCは強誘電体キャパシタ201の飽和電圧であり、Cはキャパシタ233のキャパシタンスである。すなわち、VRは、強誘電体キャパシタ201をリセットするために必要とされる電荷のすべてがキャパシタ233から除去された後、強誘電体キャパシタ201が飽和電圧へ付されることを保証するのに十分でなければならない。

0089

キャパシタ233は好適には小さいことに注意すべきである。キャパシタ233が大きければ、読み取り動作中の電圧の変化は容易に測定するには余りに小さくなる。一方、キャパシタ233は、Qmaxを供給するのに十分に大きくなければならなく、依然として強誘電体キャパシタ201の飽和電圧以上の電圧でなければならない。キャパシタ233は個別回路素子として示されるが、キャパシタ233は読み取り回路235内のFETまたは他の回路素子の寄生キャパシタンスであり得ることに注意すべきである。

0090

次に、本発明による多状態強誘電体メモリの別の実施形態を示す図10を参照する。強誘電体メモリ100は、複数の行と列との強誘電体メモリセルを含み、そのうちの強誘電体メモリセル101および102は代表である。図を簡単にするために、列128のみが示される。各列内の強誘電体メモリセルは読み取り線と書き込み線とへ接続される。列128に対応する読み取りおよび書き込み線は、107および106でそれぞれ示される。強誘電体メモリ100の読み取り/書き込み動作はコントローラ114により制御される。コントローラ114は、ADDRバス122上のアドレス、バス123上のオペレーションコード、および強誘電体メモリ100内に書き込まれる何れかのデータを受信するか、またはそのアドレスから読み取られたデータをバス121上に出力する。

0091

各強誘電体メモリセルは、強誘電体キャパシタ117などの強誘電体キャパシタとFET118、119および120などの3つのCMOS FETとを含む。FET118および119は、行選択線上の信号に応じて強誘電体メモリセルを読み取りおよび書き込み線へ接続するためのゲートとしての役割を果たす。代表的行選択線が108および109に示される。FET120および125は上述された電流ミラーを提供する。FET125は、アレイの面積を低減するために列内のメモリセルのすべてにより共有される。FET125は書き込み動作中のみ使用され、この動作中、列内の1つのメモリセルのみがリセット/読み取り線107へ接続されることに注意すべきである。本発明のこの態様は、各セル内に完全電流ミラーを有する実施形態に対して、かなりの量のスペースを節約する。同様に、列128内の強誘電体メモリセルのすべては共通負荷110を共有する。

0092

データは、最初に対応する強誘電体キャパシタをダウン状態へリセットし、次に強誘電体キャパシタ内に格納されているデータ値に依存する電荷の量を測定して、その強誘電体キャパシタをアップ方向に部分的にリセットすることにより、現在選択されている強誘電体メモリセル内に書き込まれる。以下の論述では正電圧のみを使用するが、負電圧を利用する実施形態も構成され得る。選択される特定の強誘電体メモリセルは、コントローラ114によりADDRバス122上の値から判断される。書き込まれる値はバス121上で受信される。

0093

コントローラ114は、非導電状態のFET105によりリセット/読み取り線107上の電位をVへ設定することにより強誘電体メモリセルをリセットする。これは、選択されたメモリセル内のFET120に、強誘電体キャパシタからアースへ移動されるいかなる電流も流させる。したがって、Vの電位は、強誘電体キャパシタをダウン状態に分極させる方向に強誘電体キャパシタへ印加される。Vは強誘電体キャパシタが完全ダウン状態に分極されるように選択される。

0094

強誘電体キャパシタがダウン状態に分極された後、リセット/読み取り線107はコントローラ114から切り離され、FET105は導電状態に置かれる。強誘電体キャパシタへ入力されるデータは、デジタル形式で入力され、次に、書き込み回路111が書き込み電圧を負荷110へ印加し、したがって上述されたものと類似した方法で線106および107へ接続される強誘電体キャパシタ上への電荷を測定する時限スイッチを表す時間値に変換される。上に指摘したように、各メモリセルはまた、書き込み動作間に強誘電体キャパシタをリセットすることなくデータを強誘電体キャパシタ内に複数回書き込むことにより、蓄電器として使用され得る。

0095

データは、上述された2つの方法の何れかにより、現在選択されている強誘電体メモリセルから読み取られ得る。図を簡単にするために、読み取り回路はコントローラ114に含まれる。データが、強誘電体キャパシタをアップ方向に分極させるために必要とされる電荷の量を判断することにより読み取られれば、書き込み回路111は、電荷を強誘電体キャパシタへ入力する際に使用されるのと同じ書き込み電位を印加し、線106がその電位に達するための時間がコントローラ114により測定される。

0096

あるいは、コントローラ114は図9Bに関して上述された読み取り回路を含み得る。この実施形態では、FET105は非導電状態に置かれ、強誘電体キャパシタ内に蓄積される電荷は、プリチャージされたキャパシタ上の電位の低下を図9Bに関して上に説明した方法で判断することにより測定される。

0097

図10に示す実施形態では、書き込み動作は、書き込まれる値に依存する期間後にリセット動作を遮断することにより強誘電体キャパシタ上への電荷を測定することにより行われる。しかし、強誘電体キャパシタ上への電荷を測定する他の方法が利用される可能性がある。例えば、図7を参照して上述された電荷測定方式も利用される可能性がある。

0098

次に、本発明の別の実施形態による強誘電体メモリを示す図11を参照する。強誘電体メモリ140は、強誘電体キャパシタへ書き込むために固定電荷転送を利用する。以下の論述を簡単にするために、強誘電体メモリ100内の要素に類似した機能を果たす強誘電体メモリ140のそれらの要素には同じ参照数字が与えられた。データは、強誘電体メモリ100について説明したのと同様の方法で強誘電体キャパシタをダウン状態に最初にリセットすることにより、選択された強誘電体メモリセル内の強誘電体キャパシタ内に書き込まれる。次に、データは強誘電体キャパシタをアップ状態方向に部分的に分極させることにより書き込まれる。書き込まれるデータは、転送されるデータ値に依存する電圧までキャパシタ141を充電する書き込み回路143によりキャパシタ141へ印加される電荷へ最初に変換される。電荷は、FET144を非導電状態に維持しながらFET142を導電状態に置くことにより、キャパシタ141内にロードされる。キャパシタ141が好適に充電された後、FET142は非導電状態に置かれ、FET144は現在選択されているメモリセルへ電荷を転送するために導電状態に置かれる。電荷転送中、FET105は導電状態に置かれる。したがって、強誘電体キャパシタ上へ押しやられる電荷の割合はFET120および125の面積の比により判断される。強誘電体キャパシタ内に蓄積される電荷は、好適には、図10に示す実施形態に関して上述された第2の方法により判断される。

0099

この実施形態における電流ミラーの使用は任意選択的である。リセット/読み取り線が電荷転送中アースに保持されれば、FET105および125は回路から省略され得る。このような実施形態では、電荷のすべては強誘電体キャパシタ上へ押しやられることになる。

0100

本発明の上記実施形態は、強誘電体キャパシタが純粋に電荷蓄積装置であると仮定する。実際には、強誘電体キャパシタは、強誘電体材料の残留分極により生成される電界に関連付けられない電荷を蓄積するキャパシタと並列な電荷蓄積装置と見なされ得る。以下の論述では、このキャパシタンスは非残留分極キャパシタンスと呼ばれ、関連するキャパシタは非強誘電体キャパシタと呼ばれる。用語「強誘電体キャパシタ」は、電荷が装置内の強誘電体材料の残留分極に応じて蓄積される装置に引き続き使用される。強誘電体キャパシタ上の電位が切り替えられると、電荷は記憶素子および関連する非強誘電体キャパシタ上に蓄積されるか、またはそれらから除去される。本出願の目的のため、強誘電体キャパシタに関連付けられた記憶装置内に蓄積される電荷は、「強誘電体キャパシタ内に蓄積される電荷」と呼ばれる。

0101

関連する非強誘電体キャパシタへ/から移動される電荷が、記憶装置へ/から移動される電荷に比較して小さければ、関連する非強誘電体キャパシタは無視され得る。しかし、強誘電体キャパシタの関連する非強誘電体キャパシタを考慮する実施形態は、改善された分解能を提供し得、これにより、状態の数を増加した実施形態が構成され得るようにする。本発明による強誘電体メモリの別の実施形態を示す図12を参照する。図を簡単にするために、1つの強誘電体メモリセルのみが示される。強誘電体メモリセル270は図7に示す強誘電体メモリセル310と類似しているが、強誘電体メモリセルが読み取られる方法は、250で示す強誘電体キャパシタ内の関連する非強誘電体キャパシタ252を考慮するように変更された。電荷蓄積部品は251で示される。

0102

最初に、データが非強誘電体キャパシタ252の存在下で記憶装置251内に書き込まれる方法について考察する。書き込み回路および手順の目的は電荷Qを記憶装置251内に蓄積することであり、ここで、Qは格納されるデータにより判断される。第一近似のQは、キャパシタ271をQに依存する所定電圧まで充電し、次にゲート262を非導電状態に保持しながらゲート268を導電状態に置くことにより、記憶装置251と関連する非強誘電体キャパシタ252との組み合わせ内に蓄積され得る。次に、書き込み線267上の電位は読み取り回路275により読み取られ記録される。この電位をP1で表す。次に、ゲート262は導電状態に置かれ、書き込み線267上の電位が再度読み取られる。第2の電位をP2で表す。強誘電体キャパシタ250に入った電荷は|P1−P2|/C271により与えられる。ここで、C271はキャパシタ271のキャパシタンスである。この電荷は関連する非強誘電体キャパシタ252上または記憶装置251内の何れかに蓄積される。関連する非強誘電体キャパシタ252内に蓄積される電荷は|P2−V2|/C252により与えられる、ここで、C252は関連する非強誘電体キャパシタ252のキャパシタンスである。C252が強誘電体メモリの設計パラメータから分かれば、この電荷、したがって書き込み動作の結果としての記憶装置251上に蓄積される電荷が分かる。記憶装置251上に蓄積される電荷が格納されるデータ値に対応する電荷に等しくなければ、異なるP1を利用する第2の書き込み動作が、追加増分の電荷を記憶装置251上へ押しやられるように行われ得る。本手順は所望量の電荷が記憶装置251上に蓄積されるまで繰り返される。

0103

上記書き込み手順は、関連する非強誘電体キャパシタ252の値が十分な精度で分かっていると仮定する。この値はメモリ内の強誘電体キャパシタ毎に若干変化する可能性があることに注意すべきである。したがって、書き込み手順中にC252を判断する手順が必要とされる可能性がある。本発明の一態様では、C252は次のように判断される:記憶装置251はダウン状態で完全に飽和され、強誘電体キャパシタ250にわたる電位は、書き込み回路269を介して書き込み線267をV2へ接続することにより、へ設定されると仮定する。次に、強誘電体キャパシタ250は書き込み線267から絶縁される。したがって、本手順の始めに、非強誘電体キャパシタ252上にいかなる電荷も存在せず、さらなる電荷は、V2未満である書き込み線267上の電位に起因する電位差により記憶装置251上にロードされない。

0104

最初に、キャパシタ271は非導電状態のゲート268によりV2未満であるP2まで充電される。そのように充電された後、キャパシタ271は書き込み回路の内部にあるゲートにより書き込み回路269から絶縁され、ゲート268は導電状態に置かれ、一方、ゲート262は非導通状態のままである。書き込み線267上の電位はP2またはその値の極近傍値になる。読み取り回路275はその電位を測定し、次にゲート262は導電状態に置かれる。記憶装置251にわたる電位はさらなる電荷を記憶装置251内へ入れさせ得ないか、またはそれからで出させ得ないため、非強誘電体キャパシタ252上の電荷のみが移動し得る。移動するいかなる電荷も最終電位P3およびP2間の関連する非強誘電体キャパシタ252にわたる電圧差を生じさせることになる。移動する電荷はキャパシタ271上に蓄積される。ゲート262が導電状態に置かれた後の書き込み線267上の電位をP3で表す。すると、移動した電荷はQm=|P2−P3|/C271である。したがって、C252=Qm/|P2−P3|。したがって、書き込み回路は、関連する非強誘電体キャパシタ252の変動を強誘電体キャパシタ毎に補償し得る。

0105

書き込み動作の終了時に、関連する非強誘電体キャパシタ252上に蓄積されたいかなる電荷も、書き込み回路269を利用して書き込み線267上の電位をV2へ設定し、次に強誘電体キャパシタ250を書き込み線267へ接続することにより取り除かれる。これは、非強誘電体キャパシタ252および記憶装置251にわたるいかなる電位差も取り除く。記憶装置251内の電荷はこの動作により変更されない。しかし、非強誘電体キャパシタ252内に残されるいかなる電荷も取り除かれる。

0106

読み取り動作は類似した方法で達成され得る。読み取り動作は上に説明したものと類似した方法で始まる。強誘電体キャパシタ250がキャパシタ255から絶縁されている間、キャパシタ255はゲート261を利用することで第1の電位V4まで充電される。キャパシタ255上の電位の実際の値は、ソースホロワ263およびゲート264を介して読み取り回路274により読み取られ、上記電位を読み取り線266上に結合するP5として格納される。この電位は読み取り回路274内に蓄積される。次に、ゲート256は導電状態に置かれる。電位V4は、強誘電体キャパシタ250を完全分極アップ状態へリセットする電位よりV4−V2が高くなるように設定される。したがって、記憶装置251上に蓄積されるいかなる電荷も、記憶装置251から排出され、今や並列に接続される非強誘電体キャパシタ252およびキャパシタ255へ移動する。次に、ソースホロワ263のゲートの電圧が再び読み取られる。この電圧をP6で、記憶装置上に蓄積された電荷をQ=|P5−P6|/(C252+C255)で表す。C252が知られていれば、上記読み取りはその結果をデジタル化することを除いて完了している。

0107

C252が知られていなければ、上記読み取りは上に説明したものと類似した方法で判断され得る。例えば、V4はP5より高い電位P6まで増加され得、次にキャパシタ255は関連する非強誘電体キャパシタ252がキャパシタ255から絶縁されている間にP6まで充電される。キャパシタ255にわたる電位は書き込み線267をV2へ設定することにより零へ設定される。したがって、ゲート256が導電状態へ設定されると、電荷はキャパシタ255から関連する非強誘電体キャパシタ252へ流れ、キャパシタ255の電位低下を生じさせる。次に、キャパシタ255と非強誘電体キャパシタ252との相対的サイズはこの電位低下の量から判断され得、したがって、読み取り回路274により強誘電体メモリセル270から測定される電荷は強誘電体キャパシタ250内の関連する非強誘電体キャパシタンスに対して補正され得る。

0108

非残留分極を判断するための他の方法が存在することに注意すべきである。例えば、強誘電体キャパシタ内に蓄積される電荷が強誘電体キャパシタの状態を分極の元状態へリセットして、強誘電体キャパシタを離れる電荷を測定することにより判断される読み取り動作について考察する。読み取り動作が2回行われれば、第1の読み取り動作は、残留分極と非残留分極との合計に関連付けられた電荷を測定する。第1の読み取り動作は、強誘電体キャパシタを飽和状態のままにすることになる。したがって、この状態において取り除くべきいかなる残留電荷も存在しなくなる。したがって、第2の読み取り動作が非残留電荷を読み取ることになる。2つの読み取り結果間の差が強誘電体キャパシタ内に蓄積された残留電荷である。

0109

本発明の上記実施形態は、各強誘電体メモリセルがデジタル値を格納し取り出すデジタルメモリへ向けられる。しかし、アナログ値が格納され取り出される実施形態も構成され得る。このような実施形態では、書き込み回路は、強誘電体キャパシタ上に蓄積される電荷へ変換されるデジタル値よりむしろアナログ値を受信する。次に、読み取り回路は、強誘電体キャパシタ上に蓄積された電荷を表すアナログ値を出力する。

0110

上記実施形態は、強誘電体キャパシタが既知の状態へリセットされ、一回書き込まれ、次に読み取られる方式を利用する。しかし、強誘電体キャパシタがリセットされた後に複数回書き込まれる実施形態も構成され得る。このような実施形態は「蓄電器」機能を提供する。例えば、強誘電体キャパシタがダウン状態へ最初にリセットされ、次に、第1の電荷Q1が強誘電体キャパシタへ転送され、分極をアップ状態方向に移動させ、しばらくして、第2の電荷Q2が強誘電体キャパシタへ転送され、強誘電体キャパシタをさらにアップ状態方向へ移動させる等である。強誘電体キャパシタが最終的に読み取られると、出力はQ値の合計と等しくなる。したがって、強誘電体キャパシタはアナログ加算回路として機能したことになる。

0111

既知の分極状態は、強誘電体キャパシタをアップ状態へリセットし、次に分極を図12の回路および図9Bの自律的メモリ回路のダウン状態方向に移動する既知の電荷を転送することにより得られる。

0112

より一般的な蓄電機能は、強誘電体キャパシタをアップ状態とダウン状態との間の一状態へリセットすることにより構成される可能性があることに注意すべきである。これは、強誘電体キャパシタをダウン状態へリセットし、次に強誘電体キャパシタをアップ状態方向に移動させる傾向がある既知の電荷を蓄積することにより達成され得る。今や、電荷は、電荷の大きさと充電電圧極性との両方を設定することにより、アップ状態またはダウン状態の何れかの方向に分極を移動させる強誘電体キャパシタへ転送され得る。例えば、図3の32で示されるデジタル/アナログ変換器は、正電位または負電位の何れかによりキャパシタ33を充電するように構成される可能性がある。強誘電体キャパシタが最終的に読み取られると、その結果は、各中間状態の全蓄積電荷がQmaxを超えなければ蓄積される電荷の合計となる。

0113

複数の書き込み実施形態のサブセットでは、各書き込みは固定電荷を強誘電体キャパシタへ移動させる。この場合、強誘電体キャパシタへ最終的に書き込まれる値は単にパルスの合計である。このモードは、パルス数を設定するために格納されるデジタルデータ値を使用することにより、強誘電体キャパシタをプログラムするために使用され得る。

0114

上記実施形態では、書き込み回路はメモリの一部である。しかし、書き込み回路がメモリ外にある実施形態も構成される可能性がある。電荷を強誘電体キャパシタ上へ蓄積させるために必要とされる電力量は小さい。メモリセルが単一のメモリセルを有するケースについて考察する。図3を再び参照する。書き込み回路は、デジタル/アナログ変換器32とキャパシタ33とスイッチ36とを含む。強誘電体キャパシタ31がこの書き込み回路へ「露出」される唯一の強誘電体キャパシタであれば、キャパシタ33内に蓄積された電力は、状態を書き込むか、または強誘電体キャパシタ31内に既に蓄積されたものに追加電荷を加えるのに十分である。この意味で、強誘電体キャパシタ31を含む回路の残りは、上述の書き込み機能または蓄電機能中に給電される必要はない。唯一の強誘電体キャパシタを有するメモリでは、外部書き込みのためにこのキャパシタを露出させることは容易に達成される。例えば、図7を再び参照する。強誘電体メモリセル310がメモリ内の唯一のメモリセルであれば、ゲート84および88は省略される可能性がある。書き込み回路75が負および正電圧レベルの両方を提供することができれば、V2はアースへ設定され得る。次に、強誘電体キャパシタ82の状態は、外部の書き込み回路を線73へ接続することにより設定され得る。強誘電体キャパシタ82の状態を読み取るために、強誘電体メモリセル310は、線72上の読み取り回路と、強誘電体キャパシタ82がリセットされると強誘電体キャパシタ82から放出された電荷を読み取るために必要とされる回路とへ接続されるであろう。複数のこのような強誘電体キャパシタを有するメモリでは、アドレス指定回路が外部書き込み回路から給電されるように構成されなければならない。

0115

上記実施形態では、強誘電体キャパシタは、強誘電体キャパシタが既知の開始状態へ設定された後に強誘電体キャパシタへ転送される電荷を設定することによりプログラムされる。図8Aおよび図8Bを再び参照する。強誘電体キャパシタメモリセルのこの実施形態では、データは、ダウンからアップ状態への「反転」を遮断することにより格納される。上記実施形態では、これは、電荷転送を制限することにより、または所望の点に達すると処理を停止するある形式のタイマを使用することにより達成される。シェルフ電圧領域は、実際には、時間と共に増加するシェルフ電圧により特徴付けられることに注意すべきである。このシェルフ電圧領域の勾配は、利用されている特定の強誘電体キャパシタに依存する。図8Aに示す電圧Vが、シェルフ領域中に達する値に設定されれば反転過程は完了されない。代わりに、強誘電体キャパシタはVにより特徴付けられる部分的分極状態に保持されることになる。したがって、強誘電体キャパシタの状態は、強誘電体キャパシタをダウン状態に完全に分極し、次に格納されるデータにより判断される電圧Vを印加することにより設定される可能性がある。

0116

次に、強誘電体キャパシタの分極の状態を設定するために利用され得る書き込み回路の別の実施形態を示す図13Aを参照する。強誘電体メモリセル300は図8Aを参照して上述されたメモリセルと同様であり、したがって図8Aに関して論述された要素と同じ機能を果たす要素には同じ参照数字が与えられた。強誘電体メモリセル300では、導電性負荷202は、強誘電体キャパシタ201へ印加される電位を判断する書き込み回路301へ接続される。加えて、書き込み回路301は、電流作動型制御入力205’上の電位を設定する。データを強誘電体キャパシタ201に書き込む前に、書き込み回路301は、強誘電体キャパシタをダウン状態へリセットする電位差(V)を強誘電体キャパシタ201にわたって印加する。次に、データは、図13Bに示すように、入力データを最小シェルフ電圧Vminと最大シェルフ電圧Vmaxとの間の電圧Vdへ変換することにより強誘電体キャパシタ201へ書き込まれる。この電位は、図13Aに示すように導電性負荷202へ印加される。ノード206がVdに達すると、さらなる電荷は強誘電体キャパシタ201内に転送されず、したがって、書き込み動作は強誘電体キャパシタ201を所望の状態のままにすることを終了する。

0117

同様の戦略は、非破壊読み取り動作を構成するために使用され得る。導電性負荷の電位を強誘電体キャパシタがプログラムされたシェルフ電圧より大きい値へ設定することにより、プログラムされた強誘電体キャパシタへ電力が印加されると、ノード206の電圧は、書き込みサイクルの終了時に存在したシェルフ電圧まで上昇する。この電圧は読み取り回路302により読み取られ、次に電位はシェルフ電圧未満のレベルへ戻される。強誘電体キャパシタの状態は、電位がその電圧より高い期間中に強誘電体キャパシタ内にまたはそれから転送された電荷が小さければ、著しく変化することはない。転送電荷は、読み取り過程中の導電性負荷を十分に高く、かつ印加電圧と読み取られたシェルフ電圧との間の電圧の差を可能な限り小さく設定することにより最小限にされ得る。例えば、読み取り電圧はVmaxに設定される可能性がある。次に、読み取られたシェルフ電圧は、強誘電体メモリセル内に格納されたデータ値に変換され得る。

0118

図13Aに示す回路も他の読み取り方式を実現するために利用され得る。上に指摘したように、強誘電体キャパシタ201の状態を読み取る一方法は、現在状態から完全分極アップ状態への遷移を完了するために必要とされる電荷を判断する。図13Bを再び参照すると、本発明の一態様では、読み取り回路は、ノード206の電圧がシェルフ領域に達する時間Tsと、書き込み回路がVの電位を導電性負荷へ印加するときに電圧がシェルフ領域を離れる時間Tfとの差を判断する。この時間は、直接的に測定されてもよく、または導電性負荷をパルス動作させ、パルス動作中にノード206の電位をVfにするのに必要とされるパルス数を計数することにより間接的に判断されてもよい。

0119

図9Aを再び参照する。上に指摘したように、電流ミラーの各ブランチを流れる入力信号からの電流の割合は、FET205が導通しているときのFET205にわたる電圧降下のために正確に一定とはならない。いくつかのケースでは、電流の差は、電流ミラーの各ブランチを通る電流流れの一定割合がメモリセルの動作を変えない理想ケースとは異なる。例えば、メモリセル内に格納されるデータ状態の数が十分に小さければ、強誘電体キャパシタをプログラムする際の合成誤差は許容され得る。この場合、電流分割はほぼ一定であると言える。しかし、より多くの状態が必要とされるケースでは、別のメモリセル構成が好ましい。

0120

次に、本発明の別の実施形態による自律的メモリセルのCMOS実施形態を示す図14を参照する。自律的メモリセル330では、FET337および338が従来の電流ミラーを形成する。リセット中、FET332は非導電状態に置かれ、FET339はインバータ340を介し導電状態に設定される。したがって、電荷がリセット信号に応じて強誘電体キャパシタ341を離れるためのアースへの経路がFET339を通して提供される。

0121

本発明の上記実施形態はPZT強誘電体キャパシタを利用する。しかし、他の強誘電体材料が強誘電体キャパシタ内の誘電体媒体に利用される可能性がある。例えば、PLZT、PLT、チタン酸バリウムビスマスフェライトPVDFニオブ酸リチウムタンタル酸ニオブ酸ストロンチウムビスマスなどのYlセラミック、およびPVDFなどの様々な有機高分子に基づく強誘電体キャパシタが利用される可能性がある。

0122

上記実施形態では、分極の特定方向はアップ方向として定義された。しかし、この定義は任意であり、アップの方向とダウンの方向とは反対にされ得ることを理解すべきである。

0123

本発明の上記実施形態は、本発明の様々な態様を示すために提供された。しかし、異なる特定の実施形態に示された本発明の異なる態様は本発明の他のいくつかの実施形態を提供するために組み合わせられ得ることを理解すべきである。加えて、本発明に対する様々な修正形態はこれまでの説明および添付図面から明らかになる。したがって、本発明は以下の特許請求の範囲のみにより限定される。

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