図面 (/)

この項目の情報は公開日時点(2017年9月7日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題・解決手段

縦型トランジスタアーキテクチャを形成するための技術が開示される。いくつかの実施形態により、下層相互接続レイヤの上方に半導体レイヤが配置され、対象とする特定の適用または最終用途で所望されるものに応じて、規則的、半規則的、または不規則的なアレイ内の複数の縦型半導体本体(例えば、複数のナノワイヤおよび/または他の三次元半導体構造)にパターン化される。その後、いくつかの実施形態により、縦型半導体本体の各々(または特定のサブセット)のアクティブチャネル部分を囲むゲートレイヤが形成され、その後上層の相互接続レイヤが形成される。処理中、オプションで特定の縦型半導体本体が除去されてよく、いくつかの実施形態により、(1)ダミーチャネルを提供すべく、空にされる、または(2)ビア若しくは他の層間ルーティングを提供すべく、導電性プラグで置き換えられる、のうちのいずれかがなされる。複数回反復して処理を実行することで、例えば任意の標準および/またはカスタム構成のマルチレベルの/積層された縦型トランジスタ回路アーキテクチャを提供できる。

概要

背景

概要

縦型トランジスタアーキテクチャを形成するための技術が開示される。いくつかの実施形態により、下層相互接続レイヤの上方に半導体レイヤが配置され、対象とする特定の適用または最終用途で所望されるものに応じて、規則的、半規則的、または不規則的なアレイ内の複数の縦型半導体本体(例えば、複数のナノワイヤおよび/または他の三次元半導体構造)にパターン化される。その後、いくつかの実施形態により、縦型半導体本体の各々(または特定のサブセット)のアクティブチャネル部分を囲むゲートレイヤが形成され、その後上層の相互接続レイヤが形成される。処理中、オプションで特定の縦型半導体本体が除去されてよく、いくつかの実施形態により、(1)ダミーチャネルを提供すべく、空にされる、または(2)ビア若しくは他の層間ルーティングを提供すべく、導電性プラグで置き換えられる、のうちのいずれかがなされる。複数回反復して処理を実行することで、例えば任意の標準および/またはカスタム構成のマルチレベルの/積層された縦型トランジスタ回路アーキテクチャを提供できる。

目的

いくつかの実施形態により、開示された技術は例えば、任意の所望の配置の電気的接続(例えば、ソースからゲートへ、ドレインからゲートへ、ソースからドレインへ、ソース‐ゲート‐ドレインへ)を備えた特定の縦型チャネルデバイスを提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

第1の相互接続と、前記第1の相互接続の上方に配置される少なくとも1つの縦向き半導体本体であって、前記少なくとも1つの縦向き半導体本体の第1の端部が前記第1の相互接続と電子的に結合する、前記少なくとも1つの縦向き半導体本体と、前記少なくとも1つの縦向き半導体本体のアクティブチャネル部分囲み、第2の相互接続として構成されるゲートレイヤと、前記ゲートレイヤの上方に配置される第3の相互接続であって、前記少なくとも1つの縦向き半導体本体の第2の端部が前記第3の相互接続と電子的に結合する、前記第3の相互接続と、を備える、集積回路

請求項2

前記少なくとも1つの縦向き半導体本体は、アレイ内に配置される複数の縦向き半導体本体であり、それらの縦向き半導体本体のうちの少なくとも1つが層間ルーティングを提供するための導電ビアで置き換えられている、請求項1に記載の集積回路。

請求項3

前記少なくとも1つの縦向き半導体本体は、アレイ内に配置される複数の縦向き半導体本体であり、そのアレイの少なくとも1つの本体の場所が層間ルーティングのためのビアを提供するための導電性材料で埋められている、請求項1に記載の集積回路。

請求項4

前記少なくとも1つの縦向き半導体本体は、アレイ内に配置される複数の縦向き半導体本体であり、それらの縦向き半導体本体のうちの少なくとも1つが絶縁材料で置き換えられている、請求項1に記載の集積回路。

請求項5

前記少なくとも1つの縦向き半導体本体は、アレイ内に配置される複数の縦向き半導体本体であり、そのアレイの少なくとも1つの本体の場所が絶縁材料で埋められている、請求項1に記載の集積回路。

請求項6

前記少なくとも1つの縦向き半導体本体は、規則的なアレイ内に配置される複数の縦向きナノワイヤである、請求項1に記載の集積回路。

請求項7

前記少なくとも1つの縦向き半導体本体に隣接する空にされたチャネルをさらに備える、請求項1に記載の集積回路。

請求項8

ビアをさらに備え、前記ビアは、前記第1の相互接続と前記ゲートレイヤとの間の電気的接続、前記第3の相互接続と前記ゲートレイヤとの間の電気的接続、前記第1の相互接続と前記第3の相互接続との間の電気的接続、および前記第1の相互接続と前記ゲートレイヤと前記第3の相互接続との間の電気的接続のうちの少なくとも1つを提供する、請求項1に記載の集積回路。

請求項9

前記少なくとも1つの縦向き半導体本体の上方に配置される誘電体レイヤをさらに備え、前記誘電体レイヤは、前記ゲートレイヤと前記少なくとも1つの縦向き半導体本体の前記アクティブなチャネル部分との間に挟まれる、請求項1に記載の集積回路。

請求項10

請求項1から9のいずれか一項に記載の前記集積回路を備える、メモリ

請求項11

請求項1から9のいずれか一項に記載の前記集積回路を備える、インバータ

請求項12

請求項1から9のいずれか一項に記載の前記集積回路を備える、論理ゲート

請求項13

集積回路を形成する方法であって、第1の相互接続の上方に半導体レイヤを設ける段階と、前記半導体レイヤを少なくとも1つの縦向き半導体本体にパターン化する段階であって、前記少なくとも1つの縦向き半導体本体の第1の端部が前記第1の相互接続と電子的に結合する、前記パターン化する段階と、前記少なくとも1つの縦向き半導体本体のアクティブなチャネル部分を囲むゲートレイヤを形成する段階であって、前記ゲートレイヤは第2の相互接続として構成される、前記形成する段階と、前記ゲートレイヤの上方に第3の相互接続を設ける段階であって、前記少なくとも1つの縦向き半導体本体の第2の端部が前記第3の相互接続と電子的に結合する、前記設ける段階と、を備える、方法。

請求項14

前記第1の相互接続の上方に前記半導体レイヤを設ける段階は、イオン切断処理アモルファスレイヤブリスタ処理、歪誘起剥落処理、裏面研削処理、およびこれらの任意の1または複数の組み合わせのうちの少なくとも1つを利用して、前記半導体レイヤを前記第1の相互接続に転写する段階を含む、請求項13に記載の方法。

請求項15

前記少なくとも1つの縦向き半導体本体は複数の縦向き半導体本体であり、前記ゲートレイヤを形成する段階の前に、前記方法は、前記複数の縦向き半導体本体のうちの少なくとも1つを誘電材料で置き換える段階をさらに備え、前記誘電材料は空にされたチャネルを提供する、請求項13に記載の方法。

請求項16

前記少なくとも1つの縦向き半導体本体はアレイ内に配置される複数の縦向き半導体本体であり、前記方法は、前記アレイ内に空の場所を設けるべく、それらの縦向き半導体本体のうちの少なくとも1つを除去する段階と、層間ルーティングのためのビアを設けるべく、その場所を導電性材料で埋める段階と、をさらに備える、請求項13に記載の方法。

請求項17

前記少なくとも1つの縦向き半導体本体は複数の縦向き半導体本体であり、前記ゲートレイヤの上方に前記第3の相互接続を設ける段階の前に、前記方法は、前記複数の縦向き半導体本体のうちの少なくとも1つを導電性材料で置き換える段階をさらに備え、前記導電性材料は、前記第1の相互接続と前記ゲートレイヤとの間の電気的接続、前記第3の相互接続と前記ゲートレイヤとの間の電気的接続、前記第1の相互接続と前記第3の相互接続との間の電気的接続、および前記第1の相互接続と前記ゲートレイヤと前記第3の相互接続との間の電気的接続のうちの少なくとも1つを提供する、請求項13に記載の方法。

請求項18

前記少なくとも1つの縦向き半導体本体はアレイ内に配置される複数の縦向き半導体本体であり、前記方法は、前記アレイ内に空の場所を設けるべく、それらの縦向き半導体本体のうちの少なくとも1つを除去する段階と、その場所を絶縁材料で埋める段階と、をさらに備える、請求項13に記載の方法。

請求項19

前記ゲートレイヤを形成する段階の前に、前記方法は、前記少なくとも1つの縦向き半導体本体の上方に誘電体レイヤを形成する段階をさらに備え、前記誘電体レイヤは、前記ゲートレイヤと前記少なくとも1つの縦向き半導体本体の前記アクティブなチャネル部分との間に挟まれる、請求項13に記載の方法。

請求項20

第1のトランジスタデバイスレイヤを備える集積回路であって、前記第1のトランジスタデバイスレイヤは、第1のルーティングレイヤと、前記第1のルーティングレイヤの上方に配置される第1の複数の縦向き半導体ナノワイヤであって、前記第1の複数の縦向き半導体ナノワイヤのうちの少なくとも1つの第1の端部が前記第1のルーティングレイヤと電子的に結合する、前記第1の複数の縦向き半導体ナノワイヤと、前記第1の複数の縦向き半導体ナノワイヤのうちの少なくとも1つのアクティブなチャネル部分を囲み、前記第1のトランジスタデバイスレイヤのための第1の相互接続として構成される第1のゲートと、前記第1のゲートの上方に配置される第2のルーティングレイヤであって、前記第1の複数の縦向き半導体ナノワイヤのうちの少なくとも1つの第2の端部が前記第2のルーティングレイヤと電子的に結合する、前記第2のルーティングレイヤと、を含む、前記集積回路。

請求項21

前記第1のトランジスタデバイスレイヤは、前記第1の複数の縦向き半導体ナノワイヤに隣接する空にされたチャネル、およびビアのうちの少なくとも1つをさらに含み、前記ビアは、前記第1のルーティングレイヤと前記第1のゲートとの間の電気的接続、前記第2のルーティングレイヤと前記第1のゲートとの間の電気的接続、前記第1のルーティングレイヤと前記第2のルーティングレイヤとの間の電気的接続、および前記第1のルーティングレイヤと前記第1のゲートと前記第2のルーティングレイヤとの間の電気的接続のうちの少なくとも1つを提供する、請求項20に記載の集積回路。

請求項22

前記第1の複数の縦向き半導体ナノワイヤのうちの少なくとも1つが、絶縁材料または層間ルーティングを提供するための導電ビアで置き換えられている、請求項20に記載の集積回路。

請求項23

前記第1のトランジスタデバイスレイヤの上方に配置される第2のトランジスタデバイスレイヤをさらに備え、前記第2のトランジスタデバイスレイヤは、前記第2のルーティングレイヤと、前記第2のルーティングレイヤの上方に配置される第2の複数の縦向き半導体ナノワイヤであって、前記第2の複数の縦向き半導体ナノワイヤのうちの少なくとも1つの第1の端部が前記第2のルーティングレイヤと電子的に結合する、前記第2の複数の縦向き半導体ナノワイヤと、前記第2の複数の縦向き半導体ナノワイヤのうちの少なくとも1つのアクティブなチャネル部分を囲み、前記第2のトランジスタデバイスレイヤのための第2の相互接続として構成される第2のゲートと、前記第2のゲートの上方に配置される第3のルーティングレイヤであって、前記第2の複数の縦向き半導体ナノワイヤのうちの少なくとも1つの第2の端部が前記第3のルーティングレイヤと電子的に結合する、前記第3のルーティングレイヤと、を含む、請求項20に記載の集積回路。

請求項24

前記第2のトランジスタデバイスレイヤは、前記第2の複数の縦向き半導体ナノワイヤに隣接する空にされたチャネル、およびビアのうちの少なくとも1つをさらに含み、前記ビアは、前記第2のルーティングレイヤと前記第2のゲートとの間の電気的接続、前記第3のルーティングレイヤと前記第2のゲートとの間の電気的接続、前記第2のルーティングレイヤと前記第3のルーティングレイヤとの間の電気的接続、および前記第2のルーティングレイヤと前記第2のゲートと前記第3のルーティングレイヤとの間の電気的接続のうちの少なくとも1つを提供する、請求項23に記載の集積回路。

請求項25

前記第2の複数の縦向き半導体ナノワイヤのうちの少なくとも1つが、絶縁材料または層間ルーティングを提供するための導電ビアで置き換えられている、請求項23に記載の集積回路。

技術分野

0001

背景技術
典型的な縦型トランジスタアーキテクチャでは、下にある半導体基板の平面に対し垂直に配向されたシリコンナノワイヤによって、各導電チャネルが提供される。各縦型チャネルは、いわゆるゲートオールアラウンド(GAA)構成の中の三次元金属ゲートで包まれ、複数のソースドレインコンタクトが各縦型チャネルの複数の端部と電気的に連結される。

図面の簡単な説明

0002

本開示の一実施形態により構成された集積回路(IC)の断面図である。
図1AのICの三次元斜視図を示す。
本開示の一実施形態により、半導体レイヤをICに転写した後の図1AのICの断面図である。
本開示の一実施形態により、半導体レイヤをパターン化した後の図1BのICの断面図である。
図1CのICの三次元斜視図を示す。
本開示の一実施形態により、誘電体レイヤ、すなわちいわゆる層間誘電体ILD)をさらに形成した後の図1CのICの断面図である。
本開示の一実施形態により、第2の誘電体レイヤ、すなわちいわゆるゲート誘電体を形成した後の図1DのICの断面図である。
図1EのIC 100の三次元斜視図を示す。
本開示の一実施形態により、ILDをさらに形成し、平坦化した後の図1EのICの断面図である。
本開示の一実施形態により、ハードマスクレイヤを形成およびパターン化し、並びにハードマスクレイヤと共にICをパターン化した後の図1FのICの断面図である。
本開示の一実施形態により、ハードマスクレイヤを除去し、さらにILDを形成し、平坦化した後の図1GのICの断面図である。
図1HのICの三次元斜視図を示す。
本開示の一実施形態により、第2のハードマスクレイヤを形成およびパターン化し、並びに第2のハードマスクレイヤと共にICをパターン化の後の図1HのICの断面図である。
本開示の一実施形態により、ゲートレイヤを形成した後の図1IのICの断面図である。
本開示の一実施形態により、ゲートレイヤをリセスした後の図1JのICの断面図である。
図1KのICの三次元斜視図を示す。
本開示の一実施形態により、パターン化した後の図1KのICの断面図である。
本開示の一実施形態により、1または複数の導電性プラグを形成した後の図1LのICの断面図である。
図1MのICの三次元斜視図を示す。
本開示の一実施形態により、薄型化し、ILDおよび1または複数の相互接続をさらに形成し、平坦化した後の図1MのICの断面図である。
図1NのICの三次元斜視図を示す。
本開示の別の実施形態により構成されたICの断面図である。
本開示の別の実施形態により構成された例示的なICの断面図である。
本開示の別の実施形態により構成された例示的なICの断面図である。
本開示の一実施形態により構成された単一の縦型半導体レイヤを含む例示的なインバータの三次元斜視図を示す。
本開示の別の実施形態により構成された2つの縦型半導体レイヤを含む例示的なインバータの三次元斜視図を示す。
本開示の一実施形態により構成された2つの縦型半導体レイヤを含む例示的なNANDロジックゲートの三次元斜視図を示す。
一例示的な実施形態により、開示された技術を使用して形成された複数の集積回路構造またはデバイス実装されたコンピューティングシステムを示す。 本実施形態に係るこれらの特徴および他の特徴は、ここに記載された図面と併せて、以下の詳細な説明を読むことによって、より良く理解されるであろう。添付図面中、様々な図において示された同一の、またはほぼ同一の各コンポーネントは、同一の符号で表されることがある。明確さのため、各図面中、すべてのコンポーネントに符号が付されていない可能性がある。さらに、見ての通り、図は必ずしも縮尺通りに描かれておらず、または、図は記載された実施形態を図示された具体的な構成に限定することを意図するものではない。例えば、一部の図は概して、直線、直角、および平滑な表面を示す一方、開示された技術に係る実際の実装は、完全ではない直線、直角等を有することがあり、現実の製造プロセスの限界に鑑み、一部の特徴は表面トポグラフィを有する、またはさもなければ非平滑である可能性がある。要するに、図は専ら例示的構造を示すために提供されている。

実施例

0003

縦型トランジスタアーキテクチャを形成するための技術が開示される。いくつかの実施形態により、下層の相互接続レイヤの上方に半導体レイヤが配置された後、対象とする特定の用途または最終用途で所望されるものに応じて、規則的、半規則的、または不規則的なアレイ内の複数の縦型半導体本体(例えば、複数のナノワイヤおよび/または他の三次元半導体構造)にパターン化される。その後、いくつかの実施形態により、アレイの各縦型半導体本体(または縦型半導体本体の特定のサブセット)のアクティブチャネル部分を囲むゲートレイヤが形成され、その後上層の相互接続レイヤが形成される。処理中、オプションで特定の縦型半導体本体が除去されてよく、いくつかの実施形態により、(1)ダミーチャネルを提供すべく、空にされる、または(2)ビアまたは他の層間ルーティングを提供すべく、導電性プラグで置き換えられる、のうちのいずれかがなされる。複数回反復して処理を実行することで、例えば任意の標準および/またはカスタム構成のマルチレベルの/積層された複数の縦型トランジスタアーキテクチャを提供できる。いくつかの実施形態により、本明細書に開示の技術は、例えば、特殊用途回路の製造(例えば、メモリビットセルアレイまたはロジックゲート等、複数のレベル半導体チャネルおよびルーティングを含む)に加え、一塊の縦型チャネルデバイスの形成において利用可能である。本開示に照らし、多数の構成および変形例が自明であろう。
概要

0004

プレーナ型横型チャネルトランジスタデバイスは、サイズの縮小化およびマイクロチップ内での統合に関し、限界に直面している。縦型トランジスタデバイスは、次世代マイクロエレクトロニクスのために、好ましい代替技術を提供し得る。しかしながら、縦型トランジスタアーキテクチャは、既存の統合製造の技法で適切に対処できない、またはさもなければ許容できない様々な処理の複雑さの問題を呈する。例えば、従来の縦型トランジスタアーキテクチャは通常、(1)縦型チャネルの下方にある下層のソース/ドレインレイヤ、(2)縦型チャネルと同一レベルにあるゲート、および(3)縦型チャネルの上方にある上層のドレイン/ソースレイヤの少なくとも3つのルーティングレイヤを含む。それらの互いに対する位置を考慮すると、縦型トランジスタアーキテクチャ内の下層のルーティングレイヤは通常、縦型チャネルの製造より前に製造される必要があり、その結果、一般的に既存のバルク処理アプローチ適合できない。さらに、従来の横型チャネルデバイスにおけるゲートは通常、局所的な相互接続として機能するよう構成されているので、例えば横型デバイス縦型デバイスとの間の設計における親和性をもたらすべく、縦型チャネルデバイスのゲートを局所的な相互接続として同様に機能するよう構成することが望ましいだろう。しかしながら、縦型トランジスタにおけるゲートは縦型チャネルと同一レベルに配置されることを考慮すると、既存の侵襲性のプロセスアプローチは製造中に、縦型チャネルデバイスにダメージを与えるリスクがある。

0005

故に、本開示のいくつかの実施形態により、縦型トランジスタアーキテクチャを形成するための技術が開示される。いくつかの実施形態により、下層の相互接続レイヤの上方に半導体レイヤが配置され、対象とする特定の用途または最終用途で所望されるものに応じて、規則的、半規則的、または不規則的なアレイ内の複数の縦型半導体本体(例えば、複数のナノワイヤおよび/または他の三次元半導体構造)にパターン化される。その後、いくつかの実施形態により、アレイの各縦型半導体本体(またはその特定のサブセット)のアクティブなチャネル部分を囲むゲートレイヤが形成され、その後上層の相互接続レイヤが形成される。処理中、オプションで特定の縦型半導体本体が除去されてよく、いくつかの実施形態により、(1)ダミーチャネルを提供すべく、その場所において空にされる、または(2)ビア若しくは他の層間ルーティングを提供すべく、その場所において導電性プラグで置き換えられる、のうちのいずれかがなされる。複数回反復して処理を実行することで、例えば任意の標準および/またはカスタム構成のマルチレベルの/積層された複数の縦型トランジスタアーキテクチャを提供できる。いくつかの実施形態により、本明細書に開示の技術は例えば、一塊の縦型チャネルトランジスタデバイスの形成の他、必要に応じて、複数レベルの半導体チャネルおよびルーティングを含む、より高水準の回路において利用可能である。

0006

いくつかの実施形態により、開示された技術は例えば、任意の所望の配置の電気的接続(例えば、ソースからゲートへ、ドレインからゲートへ、ソースからドレインへ、ソース‐ゲート‐ドレインへ)を備えた特定の縦型チャネルデバイスを提供するために利用可能である。いくつかの場合において、開示された技術は例えば、一実施形態により、ホストICのための局所的な相互接続として機能するよう構成されたゲートレイヤを含む縦型チャネルアーキテクチャを提供するために利用可能である。いくつかの実施形態により、本明細書に開示の技術は例えば、トンネル電界効果トランジスタ(TFET)デバイス、量子超格子、および通常、シャープで正確な構造を呈する他のヘテロ構造等、従来型のみならず進化型の縦型金属酸化物半導体(MOS)デバイスの形成に利用可能である。開示された技術の使用は、いくつかの実施形態により、本明細書に記載の通り構成された1または複数の縦型トランジスタデバイスを有する特定の半導体アーキテクチャ(または他のIC)に対する、例えば目視または他の検査(例えば、顕微鏡等)によって検出可能である。
[技法および構造]

0007

図1Aから図1Nは、本開示の一実施形態による、集積回路(IC)製造プロセスフローを示す。本明細書に記載の通り、開示されたプロセスフローは、例えば、ビットセル(例えば、図1Nおよび図2における)、CMOSの様なデバイス(例えば、図3Aにおける)、TFETの様なデバイス(例えば、図3Bにおける)、インバータ(例えば、図4および図5における)、およびNANDロジックゲート(例えば、図6における)等、様々な縦型チャネルアーキテクチャのうちの任意のものを形成するために使用可能である。それぞれ順番に説明することとする。しかしながら、本開示はこれらの例示的な構造/デバイスのみに限定されないことに留意されたい。本明細書に開示の技術を使用して部分的または全体的に形成可能な多数の縦型半導体チャネルアーキテクチャが、本開示に照らし明らかであろう。また、本明細書で記載の通り、いくつかの実施形態により、対象とする特定の用途または最終用途で所望されるものに応じて、開示されたプロセスフローを使用して、様々な電気的接続(例えば、ソースからゲートへ、ドレインからゲートへ、ソースからドレインへ、ソース‐ゲート‐ドレインへ等)のうちの任意のものを備えた特定の縦型半導体チャネルアーキテクチャを提供できる。

0008

処理は図1Aにあるように開始されてよく、図1Aは本開示の一実施形態により構成された集積回路(IC)100の断面図である。図1A‐1は、図1AのIC 100の三次元斜視図を示す(見やすくするため、誘電体レイヤ102は図面で省略されている)。見てわかる通り、IC 100は、最初は誘電体レイヤ102を含んでよい。いくつかの実施形態により、誘電体レイヤ102は例えば、基板ウェハ、または任意の他の好適な表面上に形成可能であり、いくつかの場合においては、誘電体レイヤ102は層間誘電体(ILD)として形成されてよい。誘電体レイヤ102は、様々な好適な技術のうちの任意のものを使用して、任意の好適な電気絶縁材料または誘電材料(またはそのような材料の組み合わせ)から形成可能である。例えば、いくつかの実施形態により、誘電体レイヤ102は、(1)二酸化ケイ素(SiO2)、酸化アルミニウム(Al2O3)、若しくは炭素(C)ドープ酸化物等の酸化物、(2)窒化ケイ素(Si3N4)等の窒化物、(3)パーフルオロシクロブタン若しくはポリテトラフルオロエチレン等のポリマー、(4)リンケイ酸ガラス(PSG)、(5)フルオロケイ酸ガラスFSG)、(6)シルセスキオキサン若しくはシロキサンカルボシラン材料(例えば、メチル架橋シリケート若しくはエチル架橋シリケート、または1,3,5‐トリシラシクロヘキサン派生物等のカルボシラン環状構造)等の有機ケイ酸塩ガラス(OSG)、並びに/または(7)これらの任意の1または複数の組み合わせから形成されてよい。しかしながら、本開示はそのように限定されず、より一般的な意味において、いくつかの実施形態により、対象とする特定の用途または最終用途で所望されるものに応じて、誘電体レイヤ102は任意の誘電材料(例えば、低誘電率誘電体高誘電率誘電体、またはそれ以外のもの)から部分的または全体的に形成されてよいことに留意されたい。いくつかの実施形態により、誘電体レイヤ102は例えば、(1)物理的気相成長PVD)処理、(2)プラズマ強化化学気相成長(PECVD)等の化学気相成長(CVD)処理、(3)スピンオン堆積(SOD)処理、および/または(4)これらの任意の1または複数の組み合わせを使用して形成されてよい。誘電体レイヤ102を形成するための他の好適な材料および技術は特定の用途に依存し、本開示に照らし明らかであろう。

0009

さらに図1Aからわかる通り、誘電体レイヤ102は、その中に形成される1または複数の電気的相互接続104(例えば、下層のルーティングレイヤ)を有してよい。特定の相互接続104の形状は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能(例えば、多角形曲線、または任意の他の幾何学的形状)である。いくつかの例示的な実施形態により、特定の相互接続104の形状は、(1)単一ダマシン相互接続構造(例えば、トレンチ;ビア)、(2)デュアルダマシン相互接続構造(例えば下にあるビアを備えたトレンチ)、(3)異方性相互接続構造、および/または(4)等方性の相互接続構造であってよい。相互接続104のための多数の好適な構成が本開示に照らし明らかであろう。

0010

特定の相互接続104は、様々な好適な技術のうちの任意のものを使用して任意の好適な導電性材料(またはそのような材料の組み合わせ)から形成されてよい。例えば、いくつかの実施形態により、特定の相互接続104は、(1)タングステン(W)、(2)銅(Cu)、(3)コバルト(Co)、(4)モリブデン(Mo)、(5)ロジウム(Rh)、(6)ベリリウム(Be)、(7)クロム(Cr)、(8)マンガン(Mn)、(9)アルミニウム(Al)、(10)ルテニウム(Ru)、(11)パラジウム(Pd)、(12)ニッケル(Ni)、(13)コバルトタングステンリン(CoWP)、(14)コバルトタングステンボロン(CoWB)、(15)銅ゲルマニウム(CuGe)、(16)シリコン(Si)および/または(17)これらの任意の1または複数の合金または他の組み合わせから形成されてよい。いくつかの実施形態により、相互接続104は例えば、(1)電気めっき処理、(2)無電解堆積処理、(3)化学気相成長(CVD)処理、および/または(4)これらの任意の1または複数の組み合わせを使用して形成されてよい。特定の相互接続104を形成するための他の好適な材料および技術は特定の用途に依存し、本開示に照らし明らかであろう。

0011

相互接続104の形成後、いくつかの例において、例えば(1)特定の相互接続104および/または(2)誘電体レイヤ102の任意の不要な過剰部分(例えば、被覆膜)を除去すべく、IC 100を平坦化することが望ましいであろう。その目的のために、IC 100は化学機械平坦化(CMP)処理、エッチングおよび洗浄処理、並びに/または、任意の他の好適な平坦化/研磨処理を経てよく、それらは本開示に照らし明らかであろう。いくつかの場合において、平坦化後、誘電体レイヤ102および相互接続104は例えば約10〜50nm(例えば、約10〜30nm、約30〜50nm、または約10〜50nmの範囲内の任意の他のサブ範囲)の範囲内の厚みを有してよい。しかしながら、誘電体レイヤ102および/または特定の相互接続104の寸法は、この例示的な範囲にのみ限定されず、より一般的な意味において、いくつかの実施形態により、誘電体レイヤ102および相互接続104の寸法は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能である。また、本開示に照らし理解される通り、誘電体レイヤ102および/または1または複数の相互接続104の寸法は、本明細書に記載される通り処理中に変更されてよい(例えば、増大および/または減少してよい)。いくつかの場合において、誘電体レイヤ102および/または特定の相互接続104は、例えばIC 100の任意の下にある複数のレイヤ(例えば、基板、ウェハ、または任意の他の好適な表面)によって提供されるトポグラフィの上方に実質的に均一な厚みを有してよい。しかしながら、いくつかの他の例において、誘電体レイヤ102および/または特定の相互接続104はそのようなトポグラフィの上方に不均一、またはさもなければ可変の厚みをもって設けられてよい。例えば、いくつかの場合において、誘電体レイヤ102の第1の部分は第1の範囲内の厚みを有してよい一方で、その第2の部分は第2の異なる範囲内の厚みを有する。いくつかの場合において、特定の相互接続104の第1の部分は第1の範囲内の厚みを有してよい一方で、その第2の部分は第2の異なる範囲内の厚みを有する。誘電体レイヤ102および相互接続104のための他の好適な寸法は、特定の用途に依存し、本開示に照らし明らかであろう。

0012

図1Bにあるように処理は継続してよく、図1Bは、本開示の一実施形態により、半導体レイヤ106をIC 100に転写した後の図1AのIC 100の断面図である。半導体レイヤ106は、様々な好適な技術のうちの任意のものを使用して任意の好適な半導体材料(またはそのような材料の組み合わせ)から形成可能である。例えば、いくつかの実施形態により、半導体レイヤ106は、(1)シリコン(Si)、(2)ゲルマニウム(Ge)、(3)シリコンゲルマニウム(SiGe)、(4)ヒ化ガリウムGaAs)、ヒ化ガリウムインジウム(InGaAs)、窒化ガリウム(GaN)またはリン化インジウムInP)等のIII‐V族化合物、および/または(5)これらの任意の1または複数の組み合わせから形成されてよい。いくつかの実施形態により、半導体レイヤ106は、例えば(1)イオン切断処理、(2)アモルファスレイヤブリスタ処理、(3)歪誘起剥落処理、(4)裏面研削処理、および/または(5)これらの任意の1または複数の組み合わせ等のブランケット半導体転写処理を使用して、IC 100の上方に設けられてよい。IC 100の上方に半導体レイヤ106を設けるための他の好適な材料および技術は特定の用途に依存し、本開示に照らし明らかであろう。

0013

さらに、半導体レイヤ106の寸法は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能であり、いくつかの例において、半導体レイヤ106の寸法は、IC 100の所望のチャネル長に部分的または全体的に基づいて選択されてよい。いくつかの実施形態により、半導体レイヤ106は例えば、約10〜100nmの範囲内(例えば、約10〜50nm、約50〜100nm、または約10〜100nmの範囲内の任意の他のサブ範囲)の厚みを有してよい。いくつかの場合において、半導体レイヤ106は、例えばIC 100の任意の下にある複数のレイヤ(例えば、誘電体レイヤ102、特定の相互接続104)によって提供されるトポグラフィの上方に実質的に均一な厚みを有してよい。いくつかの例において、半導体レイヤ106はそのようなトポグラフィの上方に実質的にコンフォーマルなレイヤとして設けられてよい。しかしながら、いくつかの他の例において、半導体レイヤ106はそのようなトポグラフィの上方に不均一な、またはさもなければ可変の厚みをもって設けられてよい。例えば、いくつかの場合、半導体レイヤ106の第1の部分は第1の範囲内の厚みを有してよい一方で、その第2の部分は第2の異なる範囲内の厚みを有する。半導体レイヤ106のための他の好適な寸法は特定の用途に依存し、本開示に照らし明らかであろう。

0014

処理は図1Cにあるように継続してよく、図1Cは、本開示の一実施形態により、半導体レイヤ106をパターン化した後の図1BのIC 100の断面図である。図1C‐1は、図1CのIC 100の三次元斜視図を示す(見やすくするため、誘電体レイヤ102は図面で省略されている)。見てわかる通り、半導体レイヤ106は1または複数の半導体本体106(例えば、複数のナノワイヤおよび/または他の三次元半導体構造)にパターン化されてよい。その目的のために、任意の好適なリソグラフィーパターン化技術(またはそのような技術の組み合わせ)が利用されてよい。例えば、いくつかの実施形態により、1または複数の半導体本体106が(1)液浸リソグラフィー処理、(2)電子ビーム(eビーム)リソグラフィー処理、(3)極紫外線(EUV)リソグラフィー処理、および/または(4)これらの任意の1または複数の組み合わせを使用してパターン化されてよい。いくつかの実施形態により、半導体レイヤ106は、IC 100の1または複数の半導体チャネルとして最終的に機能することになる複数の半導体本体106のみを形成するのではなく、最終的に除去され、そのような場所においてIC 100のための複数のダミーおよび/または複数のビア(本明細書で記載の通り)で置き換えられることになる複数の半導体本体106も形成するためにパターン化されてよいことに留意されたい。半導体レイヤ106を1または複数の半導体本体106にパターン化するための他の好適な技術は特定の用途に依存し、本開示に照らし明らかであろう。

0015

半導体レイヤ106から形成される1または複数の半導体本体106(例えば、複数のナノワイヤおよび/または他の三次元半導体構造)の形状、寸法、間隔および配置は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能であり、いくつかの場合において、1または複数の半導体本体106の形状、寸法、間隔および配置は、特定のホストIC 100に対し所望される半導体チャネル性能に部分的または全体的に基づいて選択されてよい。いくつかの例において、特定の半導体本体106は概して、円形楕円形または他の曲線の断面プロファイルを有する円筒形状であってよいのに対し、いくつかの他の例においては、特定の半導体本体106は概して、正方形長方形六角形、または他の多角形の断面プロファイルを有する角柱形状であってよい。いくつかの場合において、特定の半導体本体106は例えば、約1〜20nm(例えば、約1〜5nm、約5〜10nm、約10〜15nm、約15〜20nm、または約1〜20nmの範囲内の任意の他のサブ範囲)の範囲内の幅/直径(D1)を有してよい。いくつかの場合において、特定の半導体本体106は例えば、約10〜100nm(例えば、約10〜25nm、約25〜50nm、約50〜100nm、または約10〜100nmの範囲内の任意の他のサブ範囲)の範囲内の高さ/長さ(D2)を有してよい。いくつかの例において、半導体レイヤ106は、複数の半導体本体106(例えば、複数のナノワイヤおよび/または他の三次元半導体構造)から成る規則的なアレイにパターン化されてよく、規則的なアレイ内では、本体106のすべて、またはほぼすべてが互いに対し規則正しい態様で配置される。いくつかの他の例において、半導体レイヤ106は複数の半導体本体106(例えば、複数のナノワイヤおよび/または他の三次元半導体構造)から成る半規則的なアレイにパターン化されてよく、半規則的なアレイ内では、本体106のサブセットが互いに対し規則正しい態様で配置されているが、少なくとも1つの他の本体106はそのように配置されていない。さらなるいくつかの他の例において、半導体レイヤ106は、複数の半導体本体106(例えば、複数のナノワイヤおよび/または他の三次元半導体構造)から成る不規則的なアレイにパターン化されてよく、不規則的なアレイ内では、複数の本体106は互いに対し規則正しい態様で配置されていない。いくつかの場合において、隣接する複数の半導体本体106は、互いに実質的に等距離で離間されてよい(例えば、実質的に一定の間隔を呈してよい)。しかしながら、いくつかの他の場合においては、1または複数の半導体本体106の間隔は必要に応じて変わってよい。いくつかの例示的な場合において、隣接する複数の半導体本体106は、約5〜50nm(例えば、約5〜25nm、約25〜50nm、または約5〜50nmの範囲内の任意の他のサブ範囲)の範囲内の距離で互いに分離されてよい。IC 100の1または複数の半導体本体106(例えば、複数のナノワイヤおよび/または他の三次元半導体構造)のための他の好適な形状、寸法、間隔および配置は、本開示に照らし明らかであろう。

0016

処理は図1Dにあるように継続されてよく、図1Dは本開示の一実施形態により、誘電体レイヤ102をさらに形成した後の図1CのIC 100の断面図である。見てわかる通り、IC 100は例えば、1または複数の半導体本体106間の隙間内への誘電体レイヤ102のさらなる形成を経てよい。その目的のために、例えば図1Aに関し上記したもののような任意の好適な技術(または技術の組み合わせ)を使用して誘電体レイヤ102がさらに形成されてよい。誘電体レイヤ102がさらに形成されるとき、誘電体レイヤ102は、特定の半導体本体106の側壁部分の、例えば約1〜10nm(例えば、約1〜5nm、約5〜10nm、または約1〜10nmの範囲内の任意の他のサブ範囲)の範囲内の距離(D3)だけ上に延びてよい。しかしながら、本開示はこの例示的な範囲にのみ限定されるわけではなく、より一般的な意味において、いくつかの実施形態により、IC 100が誘電体レイヤ102によってさらに埋められる量は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズされてよいことに留意されたい。

0017

処理は図1Eにあるように継続されてよく、1Eは、本開示の一実施形態により、誘電体レイヤ110を形成した後の図1DのIC 100の断面図である。図1E‐1は、図1EのIC 100の三次元斜視図を示す(見やすくするため、誘電体レイヤ102は図面で省略されており、誘電体レイヤ110は部分的に図面で省略されている)。誘電体レイヤ110は、様々な好適な技術のうちの任意のものを使用して任意の好適な誘電材料(またはそのような材料の組み合わせ)から形成可能である。例えば、いくつかの実施形態により、誘電体レイヤ110は、(1)酸化ハフニウム(HfO2)、(2)二酸化ジルコニウム(ZrO2)、(3)五酸化タンタル(Ta2O5)、(4)二酸化ケイ素(SiO2)、(5)酸化アルミニウム(Al2O3)、(6)二酸化チタン(TiO2)、(7)酸化ランタン(La2O3)、(8)ケイ酸ハフニウム(HfSiO4)、(9)ケイ酸ジルコニウム(ZrSiO4)、(10)チタン酸ストロンチウム(SrTiO3)、および/または(11)これらの任意の1または複数の組み合わせから形成されてよい。しかしながら、本開示はそのように限定されず、より一般的な意味において、いくつかの実施形態により、対象とする特定の用途または最終用途で所望されるものに応じて、誘電体レイヤ110は任意の誘電材料(例えば、低誘電率誘電体、高誘電率誘電体、またはそれ以外のもの)から部分的または全体的に形成されてよいことに留意されたい。いくつかの実施形態により、誘電体レイヤ110は例えば、(1)プラズマ強化化学気相成長(PECVD)等の化学気相成長(CVD)処理、(2)原子レイヤ堆積(ALD)処理、および/または(3)これらの任意の1または複数の組み合わせを使用して形成されてよい。誘電体レイヤ110を形成するための他の好適な材料および技術は特定の用途に依存し、本開示に照らし明らかであろう。

0018

さらに、誘電体レイヤ110の寸法は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能である。いくつかの実施形態により、誘電体レイヤ110は、例えば約1〜10nm(例えば、約1〜2.5nm、約2.5〜5nm、約5〜7.5nm、約7.5〜10nm、または約1〜10nmの範囲内の任意の他のサブ範囲)の範囲内の厚みを有してよい。いくつかの例において、誘電体レイヤ110は、例えばIC 100の任意の下にある複数のレイヤ(例えば、1または複数の半導体本体106、誘電体レイヤ102)によって提供されるトポグラフィの上方に実質的に均一な厚みを有してよい。いくつかの例において、誘電体レイヤ110はそのようなトポグラフィの上方に実質的にコンフォーマルなレイヤとして設けられてよい。しかしながら、いくつかの他の例において、誘電体レイヤ110は、そのようなトポグラフィの上方に不均一な、またはさもなければ可変の厚みをもって設けられてよい。例えば、いくつかの場合において、誘電体レイヤ110の第1の部分は第1の範囲内の厚みを有してよい一方で、その第2の部分は第2の異なる範囲内の厚みを有する。誘電体レイヤ110のための他の好適な寸法は特定の用途に依存し、本開示に照らし明らかであろう。

0019

処理は図1Fにあるように継続されてよく、図1Fは本開示の一実施形態により、誘電体レイヤ102をさらに形成し、平坦化した後の図1EのIC 100の断面図である。見てわかる通り、IC 100は例えば、誘電体レイヤ110の付随部分を備えた1または複数の半導体本体106間の隙間内への誘電体レイヤ102のさらなる形成を経てよい。その目的のために、例えば図1Aに関し上記したもののような任意の好適な技術(または技術の組み合わせ)を使用して誘電体レイヤ102がさらに形成されてよい。誘電体レイヤ102がさらに形成されるとき、誘電体レイヤ102は誘電体レイヤ110の上面の上方(または、さもなければ特定の半導体本体106の上部の上方)に延びてよい。誘電体レイヤ102のこのさらなる形成の後、いくつかの例において、例えばIC 100の任意の不要な過剰部分(例えば、被覆膜)を除去すべく、IC 100を平坦化することが望ましいであろう。その目的のために、IC 100は、例えば図1Aに関し上記したもののような任意の好適な平坦化/研磨処理を経てよい。図1Fから一般的にわかる通り、いくつかの場合において、誘電体レイヤ102の上面を誘電体レイヤ110の上面(または特定の半導体本体106の上面)と実質的に同一平面(例えば、正確に同一平面か、またはさもなければ特定の公差内)にすべく、平坦化を介して、誘電体レイヤ102の厚みを低減してよい。しかしながら、本開示はそのように限定されず、より一般的な意味において、いくつかの実施形態により、誘電体レイヤ102は対象とする特定の用途または最終用途で所望されるものに応じて、任意の特定の厚みに低減されてよい。多数の好適な構成が本開示に照らし明らかであろう。

0020

処理は図1Gにあるように継続されてよく、図1Gは本開示の一実施形態により、ハードマスクレイヤ114を形成およびパターン化し、並びにそれと共にIC 100をパターン化した後の図1FのIC 100の断面図である。ハードマスクレイヤ114は、様々な好適な技術のうちの任意のものを使用して任意の好適なハードマスク材料(またはそのような材料の組み合わせ)から形成可能である。例えば、いくつかの実施形態により、ハードマスクレイヤ114は、(1)炭素(C)含有量の多い(例えば、約40重量%より多いまたはそれに等しい炭素含有量を有する)ハードマスク、(2)二酸化ケイ素(SiO2)、(3)窒化シリコン(Si3N4)、(4)オキシ窒化ケイ素(SiOxNy)、および/または(5)これらの任意の1または複数の組み合わせから形成されてよい。いくつかの実施形態により、ハードマスクレイヤ114は、(1)スパッタリング堆積等の物理的気相成長(PVD)処理、(2)プラズマ強化化学気相成長(PECVD)等の化学気相成長(CVD)処理、(3)スピンオン堆積(SOD)処理、(4)原子レイヤ堆積(ALD)処理、および/または(5)これらの任意の1または複数の組み合わせを使用して形成されてよい。ハードマスクレイヤ114を形成するための他の好適な材料および技術は特定の用途に依存し、本開示に照らし明らかであろう。

0021

さらに、ハードマスクレイヤ114の寸法は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能である。いくつかの実施形態により、ハードマスクレイヤ114は、例えば約1〜30nm(例えば、約1〜10nm、約10〜20nm、約20〜30nm、または約1〜30nmの範囲内の任意の他のサブ範囲)の範囲内の厚みを有してよい。いくつかの例において、ハードマスクレイヤ114は、例えばIC 100の任意の下にある複数のレイヤ(例えば、誘電体レイヤ110、特定の半導体本体106、誘電体レイヤ102)によって提供されるトポグラフィの上方に実質的に均一な厚みを有してよい。いくつかの例において、ハードマスクレイヤ114はそのようなトポグラフィの上方に実質的にコンフォーマルなレイヤとして設けられてよい。しかしながら、いくつかの他の例において、ハードマスクレイヤ114は、そのようなトポグラフィの上方に不均一な、またはさもなければ可変の厚みをもって設けられてよい。例えば、いくつかの場合において、ハードマスクレイヤ114の第1の部分は第1の範囲内の厚みを有してよい一方で、その第2の部分は第2の異なる範囲内の厚みを有する。ハードマスクレイヤ114のための他の好適な寸法は本開示に照らし明らかであろう。

0022

ハードマスクレイヤ114の形成後、ハードマスクレイヤ114は、例えば複数の半導体本体106の形成に関し上記したもののような任意の好適なリソグラフィーパターン化技術(またはそのような技術の組み合わせ)を使用したパターン化を経てよい。いくつかの実施形態により、例えばオプションで空にされる(例えば、後述の通り、選択的にエッチングされるか、またはさもなければIC 100から除去され、その場所において誘電体レイヤ102の追加の材料で置き換えられる)ことになるIC 100の1または複数のチャネルを露出すべく、ハードマスクレイヤ114はパターン化されてよい。図1Gから一般的にわかる通り、その後、処理はパターン化されたハードマスクレイヤ114をマスクとして利用すること、1または複数の半導体本体106(および存在する場合は、誘電体レイヤ110の複数の関連付けられた部分)をエッチングすること、および誘電体レイヤ102の中にIC 100における1または複数の開口部116を形成することで継続してよい。その目的のために、いくつかの実施形態により、ドライエッチング処理および/またはウェットエッチング処理を使用してIC 100はパターン化されてよい。いくつかの例において、異方性プラズマエッチング処理が利用されてよい。また、いくつかの実施形態により、IC 100をエッチングするためのエッチング化学反応は必要に応じてカスタマイズ可能であり、いくつかの例において、エッチング化学反応はハードマスクレイヤ114および/または誘電体レイヤ102の材料と比較して、複数の半導体本体106および/または誘電体レイヤ110の材料のエッチングに対し選択的であってよい。さらに、特定の開口部116(すなわち、IC 100のオプションの特定の空にされる領域)の形状および寸法は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能であり、いくつかの例において、特定の開口部116の形状および寸法は、利用されるエッチング処理および/またはエッチング化学反応のタイプに少なくとも部分的に依存してよい。1または複数の開口部116を備えたIC 100をパターン化するための他の好適な技術は特定の用途に依存し、本開示に照らし明らかであろう。

0023

処理は図1Hにあるように継続されてよく、図1Hは本開示の一実施形態により、ハードマスクレイヤ114を除去した後、さらに誘電体レイヤ102を形成し、平坦化した後の図1GのIC 100の断面図である。図1H‐1は、図1HのIC 100の三次元斜視図を示す(見やすくするために、誘電体レイヤ102は図面で省略されており、誘電体レイヤ110は部分的に図面で省略されている)。ハードマスクレイヤ114は、通常なされるような洗浄等の任意の好適な平坦化/研磨処理を使用してIC 100から除去可能である。ハードマスクレイヤ114が炭素(C)含有量の多いハードマスク(例えば、約40重量%より多いまたはそれに等しい炭素含有量を有する)であるいくつかの例においては、いくつかの実施形態により、酸素(O2)ベースのプラズマ灰化および洗浄処理が利用されてよい。ハードマスクレイヤ114を除去するための他の好適な技術は特定の用途に依存し、本開示に照らし明らかであろう。

0024

いくつかの実施形態により、ハードマスクレイヤ114の除去後、例えばIC 100の特定のチャネルをオプションで空にするための特定の開口部116を埋めるべく、IC 100は誘電体レイヤ102のさらなる形成を経てよい。その目的のために、例えば図1Aに関し上記したもののような任意の好適な技術(または技術の組み合わせ)を使用して誘電体レイヤ102がさらに形成されてよい。誘電体レイヤ102がさらに形成されるとき、誘電体レイヤ102は誘電体レイヤ110の上面の上方(または、さもなければ特定の半導体本体106の上部の上方)に延びてよい。誘電体レイヤ102のこのさらなる形成の後、いくつかの例において、例えばIC 100の任意の不要な過剰部分(例えば、被覆膜)を除去すべく、IC 100を平坦化することが望ましいであろう。その目的のために、IC 100は、例えば図1Aに関し上記したもののような任意の好適な平坦化/研磨処理を経てよい。図1Hから一般的にわかる通り、いくつかの場合において、誘電体レイヤ102の上面を誘電体レイヤ110の上面(または特定の半導体本体106の上面)と実質的に同一平面(例えば、正確に同一平面か、またはさもなければ特定の公差内)にすべく、平坦化を介して、誘電体レイヤ102の厚みを低減してよい。しかしながら、本開示はそのように限定されず、より一般的な意味において、いくつかの実施形態により、誘電体レイヤ102は対象とする特定の用途または最終用途で所望されるものに応じて任意の特定の厚みに低減されてよい。多数の好適な構成が本開示に照らし明らかであろう。

0025

処理は図1Iにあるように継続されてよく、図1Iは本開示の一実施形態により、ハードマスクレイヤ118を形成およびパターン化し、並びにそれと共にIC 100をパターン化した後の図1HのIC 100の断面図である。ハードマスクレイヤ118は、様々な好適な技術のうちの任意のものを使用して任意の好適なハードマスク材料(または材料の組み合わせ)から形成可能であり、いくつかの場合において、ハードマスクレイヤ118は、例えばハードマスクレイヤ114に関し上記した例示的な材料および例示的な技術のうちの任意のものを使用して形成されてよい。さらに、ハードマスクレイヤ118の寸法は対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能であり、いくつかの場合において、ハードマスクレイヤ118の寸法は、例えばハードマスクレイヤ114に関し上記したものと実質的に類似してよい。いくつかの例において、ハードマスクレイヤ118は、例えばIC 100の任意の下にある複数のレイヤ(例えば、誘電体レイヤ102、誘電体レイヤ110、特定の半導体本体106)によって提供されるトポグラフィの上方に実質的に均一な厚みを有してよい。いくつかの例において、ハードマスクレイヤ118はそのようなトポグラフィの上方に実質的にコンフォーマルなレイヤとして設けられてよい。しかしながら、いくつかの他の例において、ハードマスクレイヤ118は、そのようなトポグラフィの上方に不均一な、またはさもなければ可変の厚みをもって設けられてよい。例えば、いくつかの場合において、ハードマスクレイヤ118の第1の部分は第1の範囲内の厚みを有してよい一方で、その第2の部分は第2の異なる範囲内の厚みを有する。ハードマスクレイヤ118を形成するための他の好適な材料、寸法、および技術は特定の用途に依存し、本開示に照らし明らかであろう。

0026

ハードマスクレイヤ118の形成後、ハードマスクレイヤ118は、例えば複数の半導体本体106の形成に関し上記したもののような任意の好適なリソグラフィーパターン化技術(またはそのような技術の組み合わせ)を使用したパターン化を経てよい。いくつかの実施形態により、ハードマスクレイヤ118は、例えば下にある誘電体レイヤ102の1または複数の部分(例えば、上記したようなIC 100の1または複数のオプションで空にされるチャネル、図1Iに一般的に示されるような1または複数のセパレータ部分102a)を保護すべく、パターン化されてよい。図1Iから一般的にわかる通り、その後、処理は、パターン化されたハードマスクレイヤ118をマスクとして利用すること、誘電体レイヤ102の一部をエッチングしてIC 100におけるゲートトレンチ120をもたらすことで継続してよい。その目的のために、いくつかの実施形態により、ドライエッチング処理および/またはウェットエッチング処理を使用してIC 100はパターン化されてよい。いくつかの例において、異方性プラズマエッチング処理が利用されてよい。また、いくつかの実施形態により、IC 100をエッチングするためのエッチング化学反応は必要に応じてカスタマイズ可能であり、いくつかの例において、エッチング化学反応は、ハードマスクレイヤ118、誘電体レイヤ110、および/または複数の半導体本体106の材料と比較して、誘電体レイヤ102の材料のエッチングに対し選択的であってよい。さらに、ゲートトレンチ120の形状および寸法は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能であり、いくつかの例において、ゲートトレンチ120の形状および寸法は、利用されるエッチング処理および/またはエッチング化学反応のタイプに少なくとも部分的に依存してよい。いくつかの場合において、誘電体レイヤ102は下にある誘電体レイヤ110に到達するまでエッチングされてよい。ゲートトレンチ120を備えたIC 100をパターン化するための他の好適な技術は特定の用途に依存し、本開示に照らし明らかであろう。

0027

ゲートトレンチ120のパターン化後、処理は、IC 100からハードマスクレイヤ118を除去することで継続されてよい。その目的のために、通常なされる洗浄等、任意の好適な平坦化/研磨処理が利用されてよい。いくつかの場合において、プラズマ灰化および洗浄処理(例えば、ハードマスクレイヤ114に関し上記したもののような)が利用されてよい。ハードマスクレイヤ118を除去するための他の好適な技術は特定の用途に依存し、本開示に照らし明らかであろう。

0028

処理は図1Jにあるように継続されてよく、図1Jは、本開示の一実施形態により、ゲートレイヤ122を形成した後の図1IのIC 100の断面図である。いくつかの実施形態により、ゲートレイヤ122は、IC 100の1または複数の縦型トランジスタのためのゲートとしてのみでなく、IC 100内の局所的な相互接続としても機能するよう構成されてよい。ゲートレイヤ122は、様々な好適な技術のうちの任意のものを使用して任意の好適なゲート材料(またはそのような材料の組み合わせ)から形成可能である。例えば、いくつかの実施形態により、ゲートレイヤ122は、(1)タングステン(W)、(2)アルミニウム(Al)、(3)チタニウム(Ti)、(4)窒化チタニウム(TiN)、(5)ポリシリコン(ドープされたもの、またはドープされていないもの)、および/または(6)これらの任意の1または複数の合金または他の組み合わせから形成されてよい。いくつかの実施形態により、IC 100は任意の所望の初期厚みのゲートレイヤ122でグローバルに埋められてよく、いくつかの場合において、ゲートレイヤ122は例えば、ゲートトレンチ120を超えて、誘電体レイヤ110および/または誘電体レイヤ102の上面の上方に延びるべく、十分な初期厚みをもって形成されてよい(例えば、図1Jから一般的にわかるように)。その目的のために、いくつかの実施形態により、ゲートレイヤ122は、(1)物理的気相成長(PVD)処理、(2)化学気相成長(CVD)処理、(3)電気めっき処理、(4)無電解堆積処理、および/または(5)これらの任意の1または複数の組み合わせを使用して形成されてよい。ゲートレイヤ122を形成するための他の好適な材料および技術は特定の用途に依存し、本開示に照らし明らかであろう。

0029

処理は図1Kにあるように継続されてよく、1Kは本開示の一実施形態により、ゲートレイヤ122をリセスさせた後の図1JのIC 100の断面図である。図1K‐1は、図1KのIC 100の三次元斜視図を示す(見やすくするために、誘電体レイヤ102は図面で省略されており、誘電体レイヤ110は部分的に図面で省略されている)。いくつかの実施形態により、所望の特定のゲート厚みを実現すべく、IC 100からIC 100の過剰部分を除去すべく、ゲートレイヤ122はリセスされてよい。その目的のために、ゲートレイヤ122は、(1)例えば図1Aに関し上記されたもののような任意の好適な平坦化/研磨処理、並びに/または(2)任意の好適なドライエッチング処理および/またはウェットエッチング処理を経てよい。ゲートレイヤ122の寸法は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズされてよく、いくつかの場合において、ゲートレイヤ122の寸法は特定のホストIC 100の所望のアクティブな半導体チャネルの長さに少なくとも部分的に基づいて選択されてよい。いくつかの実施形態により、ゲートレイヤ122は例えば、約10〜30nm(例えば、約10〜20nm、約20〜30nm、または約10〜30nmの範囲内の任意の他のサブ範囲)の範囲内の厚み(リセス後)を有してよい。いくつかの例において、ゲートレイヤ122は、例えばIC 100の任意の下にある複数のレイヤ(例えば、ゲートトレンチ120内の誘電体レイヤ110の複数の部分)によって提供されるトポグラフィの上方に実質的に均一な厚みを有してよい。しかしながら、いくつかの他の例において、ゲートレイヤ122は、そのようなトポグラフィの上方に不均一な、またはさもなければ可変の厚みをもって設けられてよい。例えば、いくつかの場合において、ゲートレイヤ122の第1の部分は第1の範囲内の厚みを有してよい一方で、その第2の部分は第2の異なる範囲内の厚みを有する。ゲートレイヤ122のための他の好適な寸法は特定の用途に依存し、本開示に照らし明らかであろう。

0030

見てわかる通り、いくつかの実施形態により、もたらされるゲートレイヤ122は、必要に応じ、各縦型半導体本体106(または各縦型半導体本体106の特定のサブセット)のアクティブなチャネル部分を囲むように構成されてよい。いくつかの場合において、誘電体レイヤ102の特定のセパレータ部分102aが存在することで、IC 100の本体106の複数のサブセットの指定が容易になってよい。いくつかの場合において、ゲートレイヤ122は連続的なレイヤであってよい一方で、いくつかの他の場合においては、ゲートレイヤ122は、セパレータ部分102aが存在する場合および/または空にされたチャネルがオプションで形成される場合(例えば、図1Kに一般的に示されるような)等、不連続の1または複数の領域(例えば、複数の間隙)を有してよい。さらにわかる通り、所望される特定のゲート厚みを実現すべくゲートレイヤ122をリセスした後、IC 100は、例えばゲートレイヤ122の上方にある、付随する誘電体レイヤ110を備えた1または複数の半導体本体106間の隙間内への誘電体レイヤ102のさらなる形成を経てよい。その目的のために、例えば図1Aに関し上記したもののような任意の好適な技術(または技術の組み合わせ)を使用して誘電体レイヤ102がさらに形成されてよい。誘電体レイヤ102がさらに形成されるとき、誘電体レイヤ102はIC 100の特定のセパレータ部分102aが存在する場合、それと接合されてよい。また、誘電体レイヤ102がさらに形成されるとき、誘電体レイヤ102は特定の半導体本体106の上方にある誘電体レイヤ110の上面の上方に延びてよい。誘電体レイヤ102のこのさらなる形成の後、いくつかの例において、例えばIC 100の任意の不要な過剰部分(例えば、被覆膜)を除去すべく、IC 100を平坦化することが望ましいであろう。その目的のために、IC 100は、例えば図1Aに関し上記したもののような任意の好適な平坦化/研磨処理を経てよい。図1Kから一般的にわかる通り、いくつかの場合において、誘電体レイヤ102の上面を特定の半導体本体106の上方にある誘電体レイヤ110の上面と実質的に同一平面(例えば、正確に同一平面か、またはさもなければ特定の公差内)にすべく、平坦化を介して、誘電体レイヤ102の厚みを低減してよい。しかしながら、本開示はそのように限定されず、より一般的な意味において、いくつかの実施形態により、誘電体レイヤ102は対象とする特定の用途または最終用途で所望されるものに応じて任意の特定の厚みに低減されてよい。多数の好適な構成が本開示に照らし明らかであろう。

0031

処理は図1Lにあるように継続されてよく、図1Lは本開示の一実施形態により、パターン化した後の図1KのIC 100の断面図である。見てわかる通り、IC 100の1または複数のチャネルが選択的にエッチング(またはさもなければ除去)され、例えば図1Mに関し後述されるような1または複数の導電性プラグ124で置き換えられてよい。図1Lから一般的にわかる通り、特に、1または複数の半導体本体106(および誘電体レイヤ110の複数の関連付けられた部分)がエッチングされてよく、IC 100における1または複数の開口部128を形成する。その目的のために、いくつかの実施形態により、ドライエッチング処理および/またはウェットエッチング処理を使用してIC 100はパターン化されてよい。いくつかの例において、異方性プラズマエッチング処理が利用されてよい。また、いくつかの実施形態により、IC 100をエッチングするためのエッチング化学反応は必要に応じてカスタマイズ可能であり、いくつかの例において、エッチング化学反応は、ゲートレイヤ122および/または誘電体レイヤ102の材料と比較して、複数の半導体本体106および/または誘電体レイヤ110の材料のエッチングに対し選択的であってよい。さらに、特定の開口部128(すなわち、IC 100の特定の導電性プラグ124)の形状および寸法は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能であり、いくつかの例において、特定の開口部128の形状および寸法は、利用されるエッチング処理および/またはエッチング化学反応のタイプに少なくとも部分的に依存してよい。1または複数の開口部128を備えたIC 100をパターン化するための他の好適な技術は特定の用途に依存し、本開示に照らし明らかであろう。

0032

処理は図1Mにあるように継続されてよく、図1Mは本開示の一実施形態により、1または複数の導電性プラグ124を形成した後の図1LのIC 100の断面図である。図1M‐1は、図1MのIC 100の三次元斜視図を示す(見やすくするため、誘電体レイヤ102は図面で省略されており、誘電体レイヤ110は部分的に図面で省略されている)。いくつかの実施形態により、特定の開口部128を導電性プラグ124で埋めることによって、IC 100の特定のチャネルはビアタイプの相互接続に変換されてよい。いくつかの場合において、特定の導電性プラグ124は、ホストIC 100のための層間ルーティング要素として少なくとも部分的に機能するよう構成されてよい。いくつかの実施形態により、特定の導電性プラグ124は例えば、(1)特定の上層の相互接続126と下にあるゲートレイヤ122との間、(2)特定の下層の相互接続104と上に重なるゲートレイヤ122との間、(3)特定の上層の相互接続126と特定の下にある下層の相互接続104との間、および/または(4)特定の上層の相互接続126と、下にあるゲートレイヤ122と、特定の下にある相互接続104との間の電気的接続を提供するよう構成されてよい。電気的接続の多数の構成および組み合わせが本開示に照らし明らかであろう。

0033

IC 100の1または複数の導電性プラグ124は、様々な技術のうちの任意のものを使用して、任意の好適な導電性材料(またはそのような材料の組み合わせ)から形成可能である。例えば、いくつかの実施形態により、特定の導電性プラグ124は、(1)タングステン(W)、(2)チタニウム(Ti)、(3)アルミニウム(Al)、(4)銅(Cu)、および/または(5)これらの任意の1または複数の合金(例えば、Ti‐W)または他の組み合わせから形成されてよい。いくつかの実施形態により、1または複数の導電性プラグ124は、例えば(1)物理的気相成長(PVD)処理、(2)化学気相成長(CVD)処理、(3)電気めっき処理、(4)無電解堆積処理、および/または(5)これらの任意の1または複数の組み合わせを使用して形成されてよい。導電性プラグ124を形成するための他の好適な材料および技術は特定の用途に依存し、本開示に照らし明らかであろう。

0034

さらに、特定の導電性プラグ124の寸法は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能であり、いくつかの場合において、特定の導電性プラグ124の寸法は、特定のホストの開口部128の寸法に少なくとも部分的に依存してよい。いくつかの実施形態により、特定の導電性プラグ124は、例えば特定の開口部128を形成する際にIC 100から除去された特定の半導体本体106および誘電体レイヤ110の関連付けられた部分の幅/直径とほぼ等しい幅/直径を有してよい。いくつかの実施形態により、特定の導電性プラグ124は、例えば特定の開口部128を形成する際にIC 100から除去された特定の半導体本体106および誘電体レイヤ110の関連付けられた部分の長さ/高さとほぼ等しい長さ/高さを有してよい。IC 10の導電性プラグ124のための他の好適な寸法は、特定の用途に依存し、本開示に照らし明らかであろう。

0035

処理は図1Nにあるように継続されてよく、図1Nは本開示の一実施形態により、薄型化し、さらに誘電体レイヤ102および1または複数の相互接続126(例えば、上層のルーティングレイヤ)を形成し、平坦化した後の図1MのIC 100の断面図である。図1N‐1は図1NのIC 100の三次元斜視図を示す(見やすくするため、誘電体レイヤ102は図面で省略されており、誘電体レイヤ110は部分的に図面で省略されている)。導電性プラグ124の形成後、IC 100はいくつかの実施形態により、(1)誘電体レイヤ102、(2)誘電体レイヤ110、および/または(3)導電性プラグ124の任意の不要な部分を除去すべく、薄型化処理を経てよい。その目的のために、IC 100は例えば図1Aに関し上記されたもののような任意の好適な平坦化/研磨処理を経てよい。図1Nからわかる通り、平坦化を介して、誘電体レイヤ110の1または複数の部分が除去され、特定の下にある半導体本体106(例えば、その上端部で)を露出させてよい。図1Nから一般的にわかる通り、いくつかの場合において、誘電体レイヤ102の上面を特定の半導体本体106および/または特定の導電性プラグ124の上面と実質的に同一平面(例えば、正確に同一平面か、またはさもなければ特定の公差内)にすべく、平坦化を介して、誘電体レイヤ102の厚みを低減してよい。しかしながら、本開示はそのように限定されず、より一般的な意味において、いくつかの実施形態により、誘電体レイヤ102および/または誘電体レイヤ110は対象とする特定の用途または最終用途で所望されるものに応じて任意の特定の厚みに低減されてよい。多数の好適な構成が本開示に照らし明らかであろう。

0036

薄型化処理の後、いくつかの実施形態により、1または複数の相互接続126がIC 100の上方に形成されてよい。その目的のために、例えば図1Aに関し上記したもののような、例えば任意の好適な技術(または技術の組み合わせ)を使用して、IC 100は誘電体レイヤ102のさらなる形成を経てよい。次に、誘電体レイヤ102は、例えば半導体レイヤ106のパターン化に関し上記したもののような任意の好適なリソグラフィーパターン化技術(またはそのような技術の組み合わせ)を使用してパターン化されてよく、1または複数の電気的相互接続126(例えば、上層のルーティングレイヤ)が、もたらされるパターン化された誘電体レイヤ102内に形成されてよい。いくつかの実施形態により、特定の相互接続126は、例えば下にある導電性プラグ124、または特定の半導体本体106(および関連付けられた誘電体レイヤ110)と電子的に結合されてよい。特定の相互接続126の形状は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能であり、いくつかの場合において、特定の相互接続126の形状は、例えば相互接続104に関し上記した例示的な複数の形状のうちの任意のものから選択されてよい。また、IC 100の特定の相互接続126は、様々な好適な技術のうちの任意のものを使用して任意の好適な導電性材料(またはそのような材料の組み合わせ)から形成可能であり、いくつかの場合において、特定の相互接続126は、例えば相互接続104に関し上記した例示的な材料および技術のうちの1または複数を使用して形成されてよい。相互接続126を形成するための他の好適な材料、構成、および技術は特定の用途に依存し、本開示に照らし明らかであろう。

0037

相互接続126の形成後、いくつかの例において、例えば(1)特定の相互接続126および/または(2)誘電体レイヤ102の任意の不要な過剰部分(例えば、被覆膜)を除去すべく、IC 100を平坦化することが望ましいであろう。その目的のために、IC 100は例えば図1Aに関し上記したもののような任意の好適な平坦化/研磨処理を経てよい。いくつかの場合において、平坦化後、特定の相互接続126は、例えば約10〜50nm(例えば、約10〜30nm、約30〜50nm、または約10〜50nmの範囲内の任意の他のサブ範囲)の範囲内の厚みを有してよい。しかしながら、相互接続126の寸法はこの例示的な範囲にのみ限定されず、より一般的な意味において、いくつかの実施形態により、相互接続126の寸法は、対象とする特定の用途または最終用途で所望されるものに応じてカスタマイズ可能である。いくつかの場合において、相互接続126は、例えばIC 100の任意の下にある複数のレイヤ(例えば、特定の導電性プラグ124、特定の半導体本体106および関連付けられた誘電体レイヤ110、誘電体レイヤ102)によって提供されるトポグラフィの上方で実質的に均一な厚みを有してよい。しかしながら、いくつかの他の例において、特定の相互接続126は、そのようなトポグラフィの上方に不均一な、またはさもなければ可変の厚みをもって設けられてよい。例えば、いくつかの場合において、特定の相互接続126の第1の部分は第1の範囲内の厚みを有してよい一方で、その第2の部分は第2の異なる範囲内の厚みを有する。相互接続126のための他の好適な寸法は特定の用途に依存し、本開示に照らし明らかであろう。

0038

図1Nの例示的なIC 100についてわかる通り、レイヤ1およびレイヤ3はソース/ドレインとして構成され、レイヤ2はゲートとして構成され、レイヤ1、レイヤ2およびレイヤ3の各々はIC 100の局所的な相互接続として少なくとも部分的に機能するよう構成される。また、図1NのIC 100の例示的な文脈において、チャネル1はドレイン/ソースのレイヤ3とゲートのレイヤ2とを電気的に接続するビアタイプ相互接続(例えば、導電性プラグ124)であり、チャネル3はソース/ドレインのレイヤ1とゲートのレイヤ2とを電気的に接続するビアタイプ相互接続(例えば、導電性プラグ124)である。さらに、図1Nの例示的なIC 100において、チャネル2、4および5はアクティブな縦型トランジスタである一方で、チャネル6はエッチングされ、ゲートはIC 100のそのチャネル領域をオプションで空にすべく、切断される。

0039

上記の図1A図1Nのプロセスフローに対する多数の変形例が本開示に照らし明らかであろう。例えば、いくつかの他の実施形態により、図1Eに関し上記したようにIC 100の上方に誘電体レイヤ110を形成する(例えば、図1Bおよび図1Cにあるように半導体レイヤ106を1または複数の半導体本体106にパターン化した後、図1Eにあるように誘電体レイヤ102をさらに形成した後)のではなく、代替的に誘電体レイヤ110は、ゲートトレンチ120を形成すべく、誘電体102をエッチングした(例えば、図1Iに関し記載されたように)後およびゲートレイヤ122を形成する(例えば、図1Jに関し記載されたように)前に形成されてよい。結果的に、図1NのIC 100を図2と比較することによってわかる通り、図2は本開示の別の実施形態により構成されたIC 101の断面図であり、プロセスフローの後半(例えば、図1I図1Jとの間)における誘電体レイヤ110の形成からもたらされたIC 101は、プロセスフローの前半(例えば、図1D図1Fとの間の図1Eにおいて)における誘電体レイヤ110の形成と比較して、その構成が多かれ少なかれ異なってよい。いくつかの場合において、誘電体レイヤ110は、セパレータ部分102aが存在する場合および/または空にされたチャネルがオプションで形成される場合(例えば、図2に概して示される)等、不連続の1または複数の領域(例えば、複数の間隙)を有してよい。いくつかの場合において、誘電体レイヤ110は上に重なる相互接続126と接触しないよう、特定の半導体本体106の外部側壁を部分的にのみ延びるよう構成されてよい(例えば、図2に概して示されるように)。

0040

しかしながら、本開示は図1NのIC 100および図2のIC 101に関し示される例示的なデバイスおよび電気的接続にのみ限定されず、より一般的な意味において、対象とする特定の用途または最終用途で所望されるものに応じて、本明細書に開示の技術を利用して、部分的または全体的に、任意の特定数および構成の縦型半導体デバイスレイヤおよび電気的接続を有する縦型半導体チャネルデバイスを形成できることに留意されたい。例えば、本開示の別の実施形態により構成される例示的なICの断面図である図3Aについて検討する。ここでわかる通り、図示された例示的なICは、相互に入れ替え可能な複数のソースおよびドレインのレイヤ(例えば、相互接続104および相互接続126)および単一のゲート(例えば、ゲートレイヤ122)を有する単一の縦型半導体レイヤを含む。故に、図3Aの例示的なICは一般的な意味においてCMOSの様なデバイスと考えてよい。これに対し、本開示の別の実施形態により構成される例示的なICの断面図である図3Bを検討する。ここでわかる通り、例示的なICは、複数の固定のソースドレインレイヤ(例えば、相互接続104、126a、および126b)を有し、共通のドレインレイヤ(例えば、相互接続126a)を共有し、複数のゲート(例えば、ゲートレイヤ122aおよび122b)を有する2つの縦型半導体レイヤを含む。具体的には、図3BのICでは、下層の縦型半導体デバイスレイヤはP型デバイス(例えば、相互接続104、ゲート122a、および相互接続126a)として構成され、上層の縦型半導体デバイスレイヤはN型デバイス(例えば、相互接続126a、ゲート122bおよび相互接続126b)として構成される。故に、図3Bの例示的なICは一般的な意味においてTFETの様なデバイスとして考えてよい。

0041

図4は、本開示の一実施形態により構成される単一の縦型半導体レイヤ(例えば、複数のナノワイヤおよび/または他の三次元半導体構造で構成される)を含む例示的なインバータの三次元斜視図を示す。図5は、本開示の別の実施形態により構成される2つの縦型半導体レイヤ(例えば、複数のナノワイヤおよび/または他の三次元半導体構造で構成される)を含む例示的なインバータの三次元斜視図を示す。図6は、本開示の一実施形態により構成される2つの縦型半導体レイヤ(例えば、複数のナノワイヤおよび/または他の三次元半導体構造で構成される)を含む例示的なNANDロジックゲートの三次元斜視図を示す。本開示に照らし理解される通り、いくつかの実施形態により、開示された技術を使用して、任意の数のゲート(例えば、ゲートレイヤ122a、122b等)、ルーティングレイヤ(例えば、相互接続104、126a、126b等)、半導体チャネル(例えば、半導体本体106)、ビア(例えば、導電性プラグ124)、および周辺誘電性媒質(例えば、誘電体レイヤ102)を有するICを形成できる。開示された技術を使用して部分的または全体的に製造可能な多数の縦型半導体チャネルアーキテクチャは、本開示に照らし明らかであろう。
[例示的なシステム

0042

図7は、一例示的な実施形態による、開示された技術を使用して形成された複数の集積回路構造またはデバイスで実装されたコンピューティングシステム1000を示す。見てわかる通り、コンピューティングシステム1000はマザーボード1002を収容する。マザーボード1002は、限定ではないがプロセッサ1004および少なくとも1つの通信チップ1006を始めとする複数のコンポーネントを含んでよく、それらの各々はマザーボード1002に物理的および電気的に連結可能であるか、またはさもなければマザーボード内に統合可能である。わかる通り、マザーボード1002は例えば、メインボード、メインボードに搭載されたドーターボード、またはシステム1000の唯一のボード等、任意のプリント回路基板であってよい。その用途に応じ、コンピューティングシステム1000はマザーボード1002に物理的および電気的に連結されてもされなくてもよい、1または複数の他のコンポーネントを含んでよい。これらの他のコンポーネントとしては、限定ではないが、揮発性メモリ(例えば、DRAM)、不揮発性メモリ(例えば、ROM)、グラフィックプロセッサデジタル信号プロセッサ暗号プロセッサチップセットアンテナディスプレイタッチスクリーンディスプレイタッチスクリーンコントローラバッテリオーディオコーデックビデオコーデック電力増幅器全地球測位システム(GPS)デバイス、コンパス加速度計ジャイロスコープスピーカカメラおよび大容量記憶デバイスハードディスクドライブコンパクトディスク(CD)、デジタル多用途ディスク(DVD)等)が含まれてよい。コンピューティングシステム1000内に含まれるいずれのコンポーネントも、一例示的な実施形態による、開示された技術を使用して形成された1または複数の集積回路構造またはデバイスを含んでよい。いくつかの実施形態において、複数の機能が1または複数のチップの中に統合可能である(例えば、通信チップ1006はプロセッサ1004の一部であってよく、またはさもなければプロセッサ1004内に統合されてよいことに留意)。

0043

通信チップ1006はコンピューティングシステム1000へのおよびコンピューティングシステム1000からのデータ転送のための無線通信を有効にする。「無線」という用語およびその派生語は、非固体媒体を通る変調電磁放射の使用によりデータを通信可能な回路、デバイス、システム、方法、技術、通信チャネル等を記載するために使用されることがある。当該用語は、関連するデバイスがいくつかの実施形態においてはいずれの有線も含まない場合もあり得るものの、関連するデバイスがいずれの有線も含まないことを示唆するものではない。通信チップ1006は、多数の無線規格またはプロトコルのうちの任意のものを実装してよく、それらとしては限定ではないが、Wi‐Fi(IEEE 802.11ファミリ)、WiMAX(IEEE 802.16ファミリ)、IEEE 802.20、ロングタームエボリューションLTE)、Ev‐DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM登録商標)、GPRS、CDMATDMA、DECT、Bluetooth(登録商標)およびそれらの派生物、並びに3G、4G、5Gおよびそれ以降として指定される任意の他の無線プロトコルが含まれる。コンピューティングシステム1000は複数の通信チップ1006を含んでよい。例えば、第1の通信チップ1006は、WiFi(登録商標)およびBluetooth(登録商標)等のより短距離の無線通信専用であってよく、第2の通信チップ1006は、GPS、EDGE、GPRS、CDMA、WiMAX(登録商標)、LTE、Ev−DOおよびその他等のより長距離の無線通信専用であってよい。

0044

コンピューティングシステム1000のプロセッサ1004はプロセッサ1004内にパッケージされた集積回路ダイを含む。いくつかの実施形態において、プロセッサの集積回路ダイは、本明細書に様々に記載された開示された技術を使用して形成された1または複数の集積回路構造またはデバイスで実装されるオンボード回路を含む。用語「プロセッサ」は、例えばレジスタおよび/またはメモリからの電子データを処理して、その電子データをレジスタおよび/またはメモリに格納可能な他の電子データへと変換する任意のデバイスまたはデバイスの一部を指してよい。

0045

通信チップ1006はまた通信チップ1006内にパッケージされた集積回路ダイを含んでよい。いくつかのそのような例示的な実施形態により、通信チップの集積回路ダイは本明細書に記載の開示された技術を使用して形成された1または複数の集積回路構造またはデバイスを含む。本開示に照らしわかる通り、マルチスタンダード無線機能がプロセッサ1004の中に直接統合されてよい(例えば、その場合は別個の通信チップを有するのではなく、任意のチップ1006の機能がプロセッサ1004の中に統合される)ことに留意されたい。さらに、プロセッサ1004はそのような無線機能を有するチップセットであって良いことに留意されたい。要するに、複数のプロセッサ1004および/または通信チップ1006が使用可能である。同様に、任意の1つのチップまたはチップセットは、そこに統合された複数の機能を有することができる。

0046

様々な実装において、コンピューティングデバイス1000は、ラップトップネットブックノートブック型パソコンスマートフォンタブレットパーソナルデジタルアシスタント(PDA)、ウルトラモバイルPC、携帯電話デスクトップコンピュータサーバプリンタスキャナモニタセットトップボックスエンタテインメントコントロールユニットデジタルカメラポータブル音楽プレーヤー、デジタルビデオレコーダ、またはデータを処理する、若しくは本明細書に様々に記載された開示された技術を使用して形成された、1または複数の集積回路構造またはデバイスを利用する任意の他の電子デバイスであってよい。
[さらなる例示的な実施形態]

0047

以下の例はさらなる実施形態に関するものであり、ここから多数の変形および構成が明らかであろう。

0048

例1は、第1の相互接続と、上記第1の相互接続の上方に配置される少なくとも1つの縦向き半導体本体であって、上記少なくとも1つの縦向き半導体本体の第1の端部が上記第1の相互接続と電子的に結合する、上記少なくとも1つの縦向き半導体本体と、上記少なくとも1つの縦向き半導体本体のアクティブなチャネル部分を囲み、第2の相互接続として構成されるゲートレイヤと、上記ゲートレイヤの上方に配置される第3の相互接続であって、上記少なくとも1つの縦向き半導体本体の第2の端部が上記第3の相互接続と電子的に結合する、上記第3の相互接続と、を備える、集積回路である。

0049

例2は、例1および例3から25のいずれかに係る主題を含み、上記少なくとも1つの縦向き半導体本体は、アレイ内に配置される複数の縦向き半導体本体であり、それらの縦向き半導体本体のうちの少なくとも1つが層間ルーティングを提供するための導電ビアで置き換えられている。

0050

例3は、例1〜2および例4〜25のいずれかに係る主題を含み、上記少なくとも1つの縦向き半導体本体は、アレイ内に配置される複数の縦向き半導体本体であり、そのアレイの少なくとも1つの本体の場所が層間ルーティングのためのビアを提供するための導電性材料で埋められている。

0051

例4は、例1〜3および例5〜25のいずれかに係る主題を含み、上記少なくとも1つの縦向き半導体本体は、アレイ内に配置される複数の縦向き半導体本体であり、それらの縦向き半導体本体のうちの少なくとも1つが絶縁材料で置き換えられている。

0052

例5は、例1〜4および例6〜25のいずれかに係る主題を含み、上記少なくとも1つの縦向き半導体本体は、アレイ内に配置される複数の縦向き半導体本体であり、そのアレイの少なくとも1つの本体の場所が絶縁材料で埋められている。

0053

例6は、例1〜5および例9〜25のいずれかに係る主題を含み、上記少なくとも1つの縦向き半導体本体は、規則的なアレイ内に配置される複数の縦向きナノワイヤである。

0054

例7は、例1〜5および例9〜25のいずれかに係る主題を含み、上記少なくとも1つの縦向き半導体本体は、半規則的なアレイ内に配置される複数の縦向きナノワイヤである。

0055

例8は、例1〜5および例9〜25のいずれかに係る主題を含み、上記少なくとも1つの縦向き半導体本体は、不規則的なアレイ内に配置される複数の縦向きナノワイヤである。

0056

例9は、例1〜8および例10〜25のいずれかに係る主題を含み、上記少なくとも1つの縦向き半導体本体に隣接する空にされたチャネルをさらに含む。

0057

例10は、例1〜9および例11〜25のいずれかに係る主題を含み、上記第1の相互接続と上記ゲートレイヤとの間の電気的接続を提供するよう構成されたビアをさらに含む。

0058

例11は、例1〜10および例12〜25のいずれかに係る主題を含み、上記第3の相互接続と上記ゲートレイヤとの間の電気的接続を提供するよう構成されたビアをさらに含む。

0059

例12は、例1〜11および例13〜25のいずれかに係る主題を含み、上記第1の相互接続と上記第3の相互接続との間の電気的接続を提供するよう構成されたビアをさらに含む。

0060

例13は、例1〜12および例14〜25のいずれかに係る主題を含み、上記第1の相互接続と上記ゲートレイヤと上記第3の相互接続との間の電気的接続を提供するよう構成されたビアをさらに含む。

0061

例14は、例1〜13および例15〜25のいずれかに係る主題を含み、上記ゲートレイヤは、タングステン(W)、アルミニウム(Al)、チタニウム(Ti)、窒化チタニウム(TiN)、ポリシリコンおよび/またはこれらの任意の1または複数の組み合わせのうちの少なくとも1つを含む。

0062

例15は、例1〜14および例16〜25のいずれかに係る主題を含み、上記少なくとも1つの縦向き半導体本体は、シリコン(Si)、ゲルマニウム(Ge)、シリコンゲルマニウム(SiGe)、ヒ化ガリウム(GaAs)、ヒ化ガリウムインジウム(InGaAs)、窒化ガリウム(GaN)、リン化インジウム(InP)、および/またはこれらの任意の1または複数の組み合わせのうちの少なくとも1つを含む。

0063

例16は、例1〜15および例17〜25のいずれかに係る主題を含み、上記少なくとも1つの縦向き半導体本体は、約10〜100nmの範囲内の長さを有する。

0064

例17は、例1〜16および例18〜25のいずれかに係る主題を含み、上記少なくとも1つの縦向き半導体本体は、約1〜20nmの範囲内の幅/直径を有する。

0065

例18は、例1〜17および例20〜25のいずれかに係る主題を含み、上記ゲートレイヤは、約10〜30nmの範囲内の厚みを有する連続的なレイヤである。

0066

例19は、例1〜17および例20〜25のいずれかに係る主題を含み、上記ゲートレイヤはゲートレイヤ内に1または複数の間隙を有し、約10〜30nmの範囲内の厚みを有する不連続なレイヤである。

0067

例20は、例1〜19および例21〜25のいずれかに係る主題を含み、上記少なくとも1つの縦向き半導体本体の上方に配置される誘電体レイヤをさらに含み、上記誘電体レイヤは上記ゲートレイヤと上記少なくとも1つの縦向きの半導体本体の上記アクティブなチャネル部分との間に挟まれる。

0068

例21は、例20の主題を含み、上記誘電体レイヤは、酸化ハフニウム(HfO2)、二酸化ジルコニウム(ZrO2)、五酸化タンタル(Ta2O5)、二酸化ケイ素(SiO2)、酸化アルミニウム(Al2O3)、二酸化チタン(TiO2)、酸化ランタン(La2O3)、ケイ酸ハフニウム(HfSiO4)、ケイ酸ジルコニウム(ZrSiO4)、チタン酸ストロンチウム(SrTiO3)および/またはこれらの任意の1または複数の組み合わせのうちの少なくとも1つを含む。

0069

例22は、例20の主題を含み、上記誘電体レイヤは約1〜10nmの範囲内の厚みを有する。例23は、例1〜22のいずれかに係る主題を含むメモリである。例24は、例1〜22のいずれかに係る主題を含むインバータである。例25は、例1〜22のいずれかに係る主題を含む論理ゲートである。

0070

例26は、集積回路を形成する方法を含み、上記方法は第1の相互接続の上方に半導体レイヤを設ける段階と、上記半導体レイヤを少なくとも1つの縦向き半導体本体にパターン化する段階であって、上記少なくとも1つの縦向き半導体本体の第1の端部が上記第1の相互接続と電子的に結合する、上記パターン化する段階と、上記少なくとも1つの縦向き半導体本体のアクティブなチャネル部分を囲むゲートレイヤを形成する段階であって、上記ゲートレイヤは第2の相互接続として構成される、上記形成する段階と、上記ゲートレイヤの上方に第3の相互接続を設ける段階であって、上記少なくとも1つの縦向き半導体本体の第2の端部が上記第3の相互接続と電子的に結合する、上記設ける段階と、を備える。

0071

例27は、例26および例28〜48のいずれかに係る主題を含み、上記第1の相互接続の上方に上記半導体レイヤを設ける段階は、イオン切断処理、アモルファスレイヤブリスタ処理、歪誘起剥落処理、裏面研削処理、および/またはこれらの任意の1または複数の組み合わせのうちの少なくとも1つを利用して、上記半導体レイヤを上記第1の相互接続に転写する段階を含む。

0072

例28は、例26〜27および例29〜48のいずれかに係る主題を含み、上記半導体レイヤは、シリコン(Si)、ゲルマニウム(Ge)、シリコンゲルマニウム(SiGe)、ヒ化ガリウム(GaAs)、ヒ化ガリウムインジウム(InGaAs)、窒化ガリウム(GaN)、リン化インジウム(InP)、および/またはこれらの任意の1または複数の組み合わせのうちの少なくとも1つを含む。

0073

例29は、例26〜28および例30〜48のいずれかに係る主題を含み、上記半導体レイヤは約10〜100nmの範囲内の厚みを有する。

0074

例30は、例26〜29および例31〜48のいずれかに係る主題を含み、上記半導体レイヤを上記少なくとも1つの縦向き半導体本体にパターン化する段階は、液浸リソグラフィー処理、電子ビーム(e‐ビーム)リソグラフィー処理、極紫外線(EUV)リソグラフィー処理、および/またはこれらの任意の1または複数の組み合わせのうちの少なくとも1つを伴う。

0075

例31は、例26〜30および例34〜48のいずれかに係る主題を含み、上記少なくとも1つの縦向き半導体本体は、規則的なアレイ内に配置される複数の縦向きナノワイヤである。

0076

例32は、例26〜30および例34〜48のいずれかに係る主題を含み、上記少なくとも1つの縦向き半導体本体は、半規則的なアレイ内に配置される複数の縦向きナノワイヤである。

0077

例33は、例26〜30および例34〜48のいずれかに係る主題を含み、上記少なくとも1つの縦向き半導体本体は、不規則なアレイ内に配置される複数の縦向きナノワイヤである。

0078

例34は、例26〜33および例35〜48のいずれかに係る主題を含み、上記少なくとも1つの縦向き半導体本体は複数の縦向き半導体本体であり、上記ゲートレイヤを形成する段階の前に、上記方法は上記複数の縦向き半導体本体のうちの少なくとも1つを誘電材料で置き換える段階をさらに含む。

0079

例35は、例34の主題を含み、上記誘電材料は空にされたチャネルを提供する。

0080

例36は、例26〜35および例37〜48のいずれかに係る主題を含み、上記少なくとも1つの縦向き半導体本体はアレイ内に配置される複数の縦向き半導体本体であり、上記方法は、上記アレイ内に空の場所を設けるべく、それらの縦向き半導体本体のうちの少なくとも1つを除去する段階と、層間ルーティングのためのビアを設けるべく、その場所を導電性材料で埋める段階と、さらに備える。

0081

例37は、例26〜36および例38〜48のいずれかに係る主題を含み、上記少なくとも1つの縦向き半導体本体は複数の縦向き半導体本体であり、上記ゲートレイヤの上方に上記第3の相互接続を設ける段階の前に、上記方法は、上記複数の縦向き半導体本体のうちの少なくとも1つを導電性材料で置き換える段階をさらに備える。

0082

例38は、例37の主題を含み、上記導電性材料は上記第1の相互接続と上記ゲートレイヤとの間の電気的接続を提供する。

0083

例39は、例37の主題を含み、上記導電性材料は上記第3の相互接続と上記ゲートレイヤとの間の電気的接続を提供する。

0084

例40は、例37の主題を含み、上記導電性材料は上記第1の相互接続と上記第3の相互接続との間の電気的接続を提供する。

0085

例41は、例37の主題を含み、上記導電性材料は上記第1の相互接続と上記ゲートレイヤと上記第3の相互接続との間の電気的接続を提供する。

0086

例42は、例26〜41および例43〜48のいずれかに係る主題を含み、上記少なくとも1つの縦向き半導体本体はアレイ内に配置される複数の縦向き半導体本体であり、上記方法は、上記アレイ内に空の場所を設けるべく、それらの縦向き半導体本体のうちの少なくとも1つを除去する段階と、その場所を絶縁材料で埋める段階と、をさらに備える。

0087

例43は、例26〜42および例44〜48のいずれかに係る主題を含み、上記ゲートレイヤは、タングステン(W)、アルミニウム(Al)、チタニウム(Ti)、窒化チタニウム(TiN)、ポリシリコンおよび/またはこれらの任意の1または複数の組み合わせのうちの少なくとも1つを含む。

0088

例44は、例26〜43および例46〜48のいずれかに係る主題を含み、上記ゲートレイヤは、約10〜30nmの範囲内の厚みを有する連続的なレイヤである。

0089

例45は、例26〜43および例46〜48のいずれかに係る主題を含み、上記ゲートレイヤは、上記ゲートレイヤ内に1または複数の間隙を有し、約10〜30nmの範囲内の厚みを有する不連続なレイヤである。

0090

例46は、例26〜45および例47〜48のいずれかに係る主題を含み、上記ゲートレイヤを形成する段階の前に、上記方法は、上記少なくとも1つの縦向き半導体本体の上方に誘電体レイヤを形成する段階をさらに備え、上記誘電体レイヤは、上記ゲートレイヤと上記少なくとも1つの縦向き半導体本体の上記アクティブなチャネル部分との間に挟まれる。

0091

例47は、例46の主題を含み、上記誘電体レイヤは、酸化ハフニウム(HfO2)、二酸化ジルコニウム(ZrO2)、五酸化タンタル(Ta2O5)、二酸化ケイ素(SiO2)、酸化アルミニウム(Al2O3)、二酸化チタン(TiO2)、酸化ランタン(La2O3)、ケイ酸ハフニウム(HfSiO4)、ケイ酸ジルコニウム(ZrSiO4)、チタン酸ストロンチウム(SrTiO3)および/またはこれらの任意の1または複数の組み合わせのうちの少なくとも1つを含む。

0092

例48は、例46の主題を含み、上記誘電体レイヤは約1〜10nmの範囲内の厚みを有する。

0093

例49は、第1のトランジスタデバイスレイヤを備える集積回路であって、上記第1のトランジスタデバイスレイヤは、第1のルーティングレイヤと、上記第1のルーティングレイヤの上方に配置される第1の複数の縦向き半導体ナノワイヤであって、上記第1の複数の縦向き半導体ナノワイヤのうちの少なくとも1つの第1の端部が上記第1のルーティングレイヤと電子的に結合する、上記第1の複数の縦向き半導体ナノワイヤと、上記第1の複数の縦向き半導体ナノワイヤのうちの少なくとも1つのアクティブなチャネル部分を囲み、上記第1のトランジスタデバイスレイヤのための第1の相互接続として構成される第1のゲートと、上記第1のゲートの上方に配置される第2のルーティングレイヤであって、上記第1の複数の縦向き半導体ナノワイヤのうちの少なくとも1つの第2の端部が上記第2のルーティングレイヤと電子的に結合する、上記第2のルーティングレイヤと、を含む。

0094

例50は、例49および例51〜60のいずれかに係る主題を含み、上記第1のトランジスタデバイスレイヤは上記第1の複数の縦向き半導体ナノワイヤに隣接する空にされたチャネルをさらに含む。

0095

例51は、例49〜50および例52〜60のいずれかに係る主題を含み、上記第1の複数の縦向き半導体ナノワイヤのうちの少なくとも1つが絶縁材料で置き換えられている。

0096

例52は、例49〜51および例53〜60のいずれかに係る主題を含み、上記第1のトランジスタデバイスレイヤは、上記第1のルーティングレイヤと上記第1のゲートとの間の電気的接続、上記第2のルーティングレイヤと上記第1のゲートとの間の電気的接続、上記第1のルーティングレイヤと上記第2のルーティングレイヤとの間の電気的接続、および/または上記第1のルーティングレイヤと上記第1のゲートと上記第2のルーティングレイヤとの間の電気的接続のうちの少なくとも1つを提供するよう構成されたビアをさらに含む。

0097

例53は、例49〜52および例54〜60のいずれかに係る主題を含み、上記第1の複数の縦向き半導体ナノワイヤのうちの少なくとも1つが層間ルーティングを提供するための導電ビアで置き換えられている。

0098

例54は、例49〜53および例55〜60のいずれかに係る主題を含み、上記第1の複数の縦向き半導体ナノワイヤが規則的なアレイ内に配置される。

0099

例55は、例49〜54および例56〜60のいずれかに係る主題を含み、上記第1のトランジスタデバイスレイヤの上方に配置される第2のトランジスタデバイスレイヤをさらに備え、上記第2のトランジスタデバイスレイヤは、上記第2のルーティングレイヤと、上記第2のルーティングレイヤの上方に配置される第2の複数の縦向き半導体ナノワイヤであって、上記第2の複数の縦向き半導体ナノワイヤのうちの少なくとも1つの第1の端部が上記第2のルーティングレイヤと電子的に結合する、上記第2の複数の縦向き半導体ナノワイヤと、上記第2の複数の縦向き半導体ナノワイヤのうちの少なくとも1つのアクティブなチャネル部分を囲み、上記第2のトランジスタデバイスレイヤのための第2の相互接続として構成される第2のゲートと、上記第2のゲートの上方に配置される第3のルーティングレイヤであって、上記第2の複数の縦向き半導体ナノワイヤのうちの少なくとも1つの第2の端部が上記第3のルーティングレイヤと電子的に結合する、上記第3のルーティングレイヤと、を含む。

0100

例56は、例55の主題を含み、上記第2のトランジスタデバイスレイヤは、上記第2の複数の縦向き半導体ナノワイヤに隣接する空にされたチャネルをさらに含む。

0101

例57は、例55の主題を含み、上記第2の複数の縦向き半導体ナノワイヤのうちの少なくとも1つが絶縁材料で置き換えられている。

0102

例58は、例55の主題を含み、上記第2のトランジスタデバイスレイヤは、上記第2のルーティングレイヤと上記第2のゲートとの間の電気的接続、上記第3のルーティングレイヤと上記第2のゲートとの間の電気的接続、上記第2のルーティングレイヤと上記第3のルーティングレイヤとの間の電気的接続、および/または上記第2のルーティングレイヤと上記第2のゲートと上記第3のルーティングレイヤとの間の電気的接続のうちの少なくとも1つを提供するよう構成されたビアをさらに含む。

0103

例59は、例55の主題を含み、上記第2の複数の縦向き半導体ナノワイヤのうちの少なくとも1つが層間ルーティングを提供するための導電ビアで置き換えられている。

0104

例60は、例55〜59のいずれかに係る主題を含み、上記第2の複数の縦向き半導体ナノワイヤは規則的なアレイ内に配置される。

0105

上述の例示的な実施形態に係る記載は、例示および説明の目的のために提示されている。上記記載は網羅的なものであること、または本開示を開示された通りの形態に限定することを意図しない。本開示に照らし、多くの修正および変形がなされ得る。本開示の範囲は、詳細な説明によってではなく、ここに添付された特許請求の範囲によって限定されることを意図している。本願に基づく優先権を主張する将来の出願は、当該開示された主題を異なる態様で特許請求してよく、本明細書に様々に開示された若しくは別途表現された1または複数の限定事項の任意のセットを一般的に含んでよい。

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

該当するデータがありません

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い技術

関連性が強い 技術一覧

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ