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図面 (8)

課題・解決手段

集積回路テストする回路(200)の記載される例において、本回路は、スキャンクロック(230)で駆動されるスキャン圧縮アーキテクチャ(205)を含み、整数であるM個のスキャン出力(220)を生成する。クロック分周器(232)が、整数であるk個の位相シフトスキャンクロックを生成するためにスキャンクロックをkで分周するよう構成される。パッキングロジック(222)が、スキャン圧縮アーキテクチャに結合され、M個のスキャン出力及びk個の位相シフトスキャンクロックに応答してkM個のスロースキャン出力(224)を生成する。パッキングロジックは、各々M個のスキャン出力のそれぞれ一つを受け取るM個のパッキング要素を更に含む。各パッキング要素は、各々M個のスキャン出力のそれぞれ一つを受け取るk個のフリップフロップを含む。各フリップフロップはk個の位相シフトスキャンクロックのそれぞれ一つを受け取り、各フリップフロップがスキャン出力及び位相シフトスキャンクロックに応答してkM個のスロースキャン出力のそれぞれ一つを生成するようになっている。

概要

背景

本願は、概してスキャンテストに関し、特に、集積回路(IC)などの半導体デバイスのスキャンテストに関連する。

スキャンベース技法は、機能パターンベーステストに比して、高い欠陥カバレッジを達成するために効率的な代替物を提供する。設計サイズが増大し、高速アプリケーションを駆動するためにマルチコアSoC(システムオンチップ)が重要となるにつれて、非常に効率的でバランスのとれたスキャンベースの設計においても、テストデータ量及びテストアプリケーション時間はひどく増大している。今のところ、スキャン圧縮手法が、スキャン挿入設計のパターン実行の間のテストデータ量及びテスト時間低減のための最良の手法である。SoCにおいて実装される幾つかの圧縮手法には、ブロードキャスト又はIllinoisアーキテクチャ多重化された及びXORアーキテクチャ、又はMISR(多入力シフトレジスタ)ベースの圧縮アーキテクチャが含まれる。今日の電力消費デバイスにおける課題は、漏れ電流を扱うことである。超低リークライブラリ(ULLセルを用いる取り組みが成されている。ULLセルライブラリベースの入力/出力(IO)は、入力端子スキャン入力受け取り出力端子スキャン出力を生成する。ULLセルライブラリベースのIOは、約30nsの高さまで達し得る、クロック、及び出力端子におけるデータ経路に対する比較的高い慣性遅延を有する。クロックとデータ経路との間の慣性遅延は比較的低いので、これらのIOの入力端子は、このタイミングの問題により影響を受けない。このような状況下では、30MHz又はそれ以上などの一層高周波数スキャンオペレーションを駆動することができない。たとえ、超低コストテスター(VLCT)が一層高いクロック周波数で駆動されるべきデータをサポートし得るとしても、一層遅いスキャン出力がオペレーションに対する障害となる。従って、スキャンオペレーションは、一層高いテスト時間をもたらす最適周波数で実行されない。

概要

集積回路をテストする回路(200)の記載される例において、本回路は、スキャンクロック(230)で駆動されるスキャン圧縮アーキテクチャ(205)を含み、整数であるM個のスキャン出力(220)を生成する。クロック分周器(232)が、整数であるk個の位相シフトスキャンクロックを生成するためにスキャンクロックをkで分周するよう構成される。パッキングロジック(222)が、スキャン圧縮アーキテクチャに結合され、M個のスキャン出力及びk個の位相シフトスキャンクロックに応答してkM個のスロースキャン出力(224)を生成する。パッキングロジックは、各々M個のスキャン出力のそれぞれ一つを受け取るM個のパッキング要素を更に含む。各パッキング要素は、各々M個のスキャン出力のそれぞれ一つを受け取るk個のフリップフロップを含む。各フリップフロップはk個の位相シフトスキャンクロックのそれぞれ一つを受け取り、各フリップフロップがスキャン出力及び位相シフトスキャンクロックに応答してkM個のスロースキャン出力のそれぞれ一つを生成するようになっている。

目的

スキャンベースの技法は、機能パターンベースのテストに比して、高い欠陥カバレッジを達成するために効率的な代替物を提供する

効果

実績

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牽制数
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請求項1

回路であって、スキャンクロックにより駆動され、整数であるM個のスキャン出力を生成するように構成される、スキャン圧縮アーキテクチャ、整数であるk個の位相シフトされたスキャンクロックを生成するために前記スキャンクロックをkで分周するように構成されるクロック分周器、及び前記スキャン圧縮アーキテクチャに結合され、前記M個のスキャン出力及び前記k個の位相シフトされたスキャンクロックに応答してkM個のスロースキャン出力を生成するように構成される、パッキングロジック、を含み、前記パッキングロジックが、M個のパッキング要素であって、前記M個のパッキング要素の各パッキング要素が、前記M個のスキャン出力の或るスキャン出力を受信するように構成される、前記M個のパッキング要素と、各パッキング要素におけるk個のフリップフロップと、を含み、或るパッキング要素における前記k個のフリップフロップの各フリップフロップが、前記M個のスキャン出力の或るスキャン出力を受信するように構成され、及び前記k個の位相シフトされたスキャンクロックの或る位相シフトされたスキャンクロックを受信するように構成されて、各フリップフロップが、前記スキャン出力及び前記位相シフトされたスキャンクロックに応答して前記kM個のスロースキャン出力の或るスロースキャン出力を生成するようになっている、回路。

請求項2

請求項1に記載の回路であって、各パッキング要素が、前記スキャン出力及び前記k個の位相シフトされたスキャンクロックに応答してk個のスロースキャン出力を生成する、回路。

請求項3

請求項1に記載の回路であって、前記スキャン圧縮アーキテクチャが更に、整数であるN個のデータ入力を受信するように構成され、N個のスキャン入力を生成するように構成される、第1の複数の入力/出力(IO)回路、前記第1の複数のIO回路に結合され、前記N個のスキャン入力を受信するように構成される、伸長器、前記伸長器に結合され、前記M個のスキャン出力を生成するように構成される、圧縮器、及び前記伸長器と前記圧縮器との間に結合される複数のスキャンチェーン、を含み、前記複数のスキャンチェーンの各スキャンチェーンが複数のスキャンセルを含む、回路。

請求項4

請求項1に記載の回路であって、前記パッキングロジックに結合され、前記パッキングロジックからの前記kM個のスロースキャン出力に応答してkM個のデータ出力を生成するように構成される、第2の複数のIO回路を更に含む、回路。

請求項5

請求項1に記載の回路であって、前記複数のスキャンチェーンが前記スキャンクロックにより駆動される、回路。

請求項6

請求項1に記載の回路であって、前記伸長器が、前記N個のスキャン入力に応答して複数のコアスキャン入力を生成するように構成される、回路。

請求項7

請求項1に記載の回路であって、前記複数のスキャンチェーンが、前記複数のコアスキャン入力を受信するように構成され、前記複数のスキャンセルの各スキャンセルが、前記スキャンクロックの周波数で前記複数のコアスキャン入力の或るコアスキャン入力をシフトするように構成される、回路。

請求項8

請求項1に記載の回路であって、前記複数のスキャンチェーンが、前記複数のコアスキャン入力に応答して複数のコアスキャン出力を生成するように構成される、回路。

請求項9

請求項1に記載の回路であって、前記圧縮器が、前記複数のコアスキャン出力に応答して前記M個のスキャン出力を生成するように構成される、回路。

請求項10

テストする方法であって、スキャンクロックから整数であるk個の位相シフトされたスキャンクロックを生成すること、整数であるM個のスキャン出力からkM個のスロースキャン出力を生成するようにパッキングロジックを構成することであって、前記パッキングロジックがM個のパッキング要素を含むこと、及び前記M個のスキャン出力の或るスキャン出力及び前記k個の位相シフトされたスキャンクロックに応答してk個のスロースキャン出力を生成するように前記M個のパッキング要素の各パッキング要素を構成すること、を含む、方法。

請求項11

請求項10に記載の方法であって、N個のデータ入力に応答してN個のスキャン入力を生成すること、前記N個のスキャン入力に応答して複数のコアスキャン入力を生成すること、前記複数のコアスキャン入力に応答して複数のコアスキャン出力を生成すること、及び前記複数のコアスキャン出力に応答して前記M個のスキャン出力を生成すること、を更に含む、方法。

請求項12

請求項10に記載の方法であって、各パッキング要素がk個のフリップフロップを含む、方法。

請求項13

請求項10に記載の方法であって、前記パッキング要素において受信された前記スキャン出力に及び前記k個の位相シフトされたスキャンクロックの或る位相シフトされたスキャンクロックに応答してスロースキャン出力を生成するように、パッキング要素における前記k個のフリップフロップの各フリップフロップを構成することを更に含む、方法。

請求項14

請求項10に記載の方法であって、前記複数のコアスキャン入力に応答して複数のコアスキャン出力を生成するように構成される複数のスキャンチェーンを更に含み、前記複数のスキャンチェーンの各スキャンチェーンが複数のスキャンセルを含む、方法。

請求項15

請求項10に記載の方法であって、前記複数のスキャンセルの各スキャンセルが、前記スキャンクロックの周波数で前記複数のコアスキャン入力の或るコアスキャン入力をシフトするように構成される、方法。

請求項16

請求項10に記載の方法であって、前記kM個のスロースキャン出力に応答してkM個のデータ出力を生成することを更に含む、方法。

請求項17

コンピューティングデバイスであって、処理ユニット、前記処理ユニットに結合される複数の論理回路、及び前記複数の論理回路の少なくとも一つの論理回路に結合されるテスト回路、を含み、前記テスト回路が、スキャンクロックにより駆動され、整数であるM個のスキャン出力を生成するように構成される、スキャン圧縮アーキテクチャと、整数であるk個の位相シフトされたスキャンクロックを生成するために前記スキャンクロックをkで分周するように構成される、クロック分周器と、前記スキャン圧縮アーキテクチャに結合され、前記M個のスキャン出力及び前記k個の位相シフトされたスキャンクロックに応答してkM個のスロースキャン出力を生成するように構成される、パッキングロジックと、を含み、前記パッキングロジックが、M個のパッキング要素であって、前記M個のパッキング要素の各パッキング要素が、前記M個のスキャン出力の或るスキャン出力を受信するように構成される、前記M個のパッキング要素と、各パッキング要素におけるk個のフリップフロップと、を含み、パッキング要素における前記k個のフリップフロップの各フリップフロップが、前記M個のスキャン出力の或るスキャン出力を受信するように構成され、及び前記k個の位相シフトされたスキャンクロックの或る位相シフトされたスキャンクロックを受信するように構成されて、各フリップフロップが、前記スキャン出力及び前記位相シフトされたスキャンクロックに応答して前記kM個のスロースキャン出力の或るスロースキャン出力を生成するようになっている、コンピューティングデバイス。

請求項18

請求項17に記載のコンピューティングデバイスであって、前記スキャン圧縮アーキテクチャが更に、整数であるN個のデータ入力を受信するように構成され、N個のスキャン入力を生成するように構成される、第1の複数の入力/出力(IO)回路、前記第1の複数のIO回路に結合され、前記N個のスキャン入力を受信するように構成される、伸長器、前記伸長器に結合され、前記M個のスキャン出力を生成するように構成される、圧縮器、及び前記伸長器と前記圧縮器との間に結合される複数のスキャンチェーン、を含み、前記複数のスキャンチェーンの各スキャンチェーンが複数のスキャンセルを含む、コンピューティングデバイス。

請求項19

請求項17に記載のコンピューティングデバイスであって、前記パッキングロジックに結合され、前記パッキングロジックからの前記kM個のスロースキャン出力に応答してkM個のデータ出力を生成するように構成される、第2の複数のIO回路を更に含む、コンピューティングデバイス。

請求項20

請求項17に記載のコンピューティングデバイスであって、前記複数のスキャンチェーンが、前記複数のコアスキャン入力を受信するように構成され、前記複数のスキャンセルの各スキャンセルが、前記スキャンクロックの周波数で前記複数のコアスキャン入力の或るコアスキャン入力をシフトするように構成される、コンピューティングデバイス。

背景技術

0001

本願は、概してスキャンテストに関し、特に、集積回路(IC)などの半導体デバイスのスキャンテストに関連する。

0002

スキャンベース技法は、機能パターンベーステストに比して、高い欠陥カバレッジを達成するために効率的な代替物を提供する。設計サイズが増大し、高速アプリケーションを駆動するためにマルチコアSoC(システムオンチップ)が重要となるにつれて、非常に効率的でバランスのとれたスキャンベースの設計においても、テストデータ量及びテストアプリケーション時間はひどく増大している。今のところ、スキャン圧縮手法が、スキャン挿入設計のパターン実行の間のテストデータ量及びテスト時間低減のための最良の手法である。SoCにおいて実装される幾つかの圧縮手法には、ブロードキャスト又はIllinoisアーキテクチャ多重化された及びXORアーキテクチャ、又はMISR(多入力シフトレジスタ)ベースの圧縮アーキテクチャが含まれる。今日の電力消費デバイスにおける課題は、漏れ電流を扱うことである。超低リークライブラリ(ULLセルを用いる取り組みが成されている。ULLセルライブラリベースの入力/出力(IO)は、入力端子スキャン入力受け取り出力端子スキャン出力を生成する。ULLセルライブラリベースのIOは、約30nsの高さまで達し得る、クロック、及び出力端子におけるデータ経路に対する比較的高い慣性遅延を有する。クロックとデータ経路との間の慣性遅延は比較的低いので、これらのIOの入力端子は、このタイミングの問題により影響を受けない。このような状況下では、30MHz又はそれ以上などの一層高周波数スキャンオペレーションを駆動することができない。たとえ、超低コストテスター(VLCT)が一層高いクロック周波数で駆動されるべきデータをサポートし得るとしても、一層遅いスキャン出力がオペレーションに対する障害となる。従って、スキャンオペレーションは、一層高いテスト時間をもたらす最適周波数で実行されない。

0003

集積回路をテストするための回路の記載される例において、この回路は、スキャンクロックにより駆動されるスキャン圧縮アーキテクチャを含み、整数であるM個のスキャン出力を生成する。クロック分周器が、整数であるk個の位相シフトされたスキャンクロックを生成するために、スキャンクロックをkで分周するように構成される。パッキングロジックが、スキャン圧縮アーキテクチャに結合され、M個のスキャン出力及びk個の位相シフトされたスキャンクロックに応答してkM個のスロースキャン出力を生成する。パッキングロジックは更に、M個のパッキング要素を含み、M個のパッキング要素の各パッキング要素は、M個のスキャン出力の或るスキャン出力を受け取る。各パッキング要素はk個のフリップフロップを含み、パッキング要素におけるk個のフリップフロップの各フリップフロップは、M個のスキャン出力の或るスキャン出力を受け取る。各フリップフロップは、各フリップフロップがスキャン出力及び位相シフトされたスキャンクロックに応答してkM個のスロースキャン出力の或るスロースキャン出力を生成するように、k個の位相シフトされたスキャンクロックの或る位相シフトされたスキャンクロックを受け取る。

0004

別の実施例がテストする方法を提供し、この方法において、整数であるk個の位相シフトされたスキャンクロックがスキャンクロックから生成される。パッキングロジックが、整数であるM個のスキャン出力からkM個のスロースキャン出力を生成する。パッキングロジックはM個のパッキング要素を含む。M個のパッキング要素の各パッキング要素は、M個のスキャン出力の或るスキャン出力及びk個の位相シフトされたスキャンクロックに応答してk個のスロースキャン出力を生成する。

0005

また、一実施例が、処理ユニット、処理ユニットに結合される複数の論理回路、及びテスト回路を含むコンピューティングデバイスを提供する。テスト回路は、複数の論理回路の少なくとも一つの論理回路に結合される。テスト回路は、スキャンクロックにより駆動されるスキャン圧縮アーキテクチャを含み、整数であるM個のスキャン出力を生成する。クロック分周器が、整数であるk個の位相シフトされたスキャンクロックを生成するために、スキャンクロックをkで分周するように構成される。パッキングロジックが、スキャン圧縮アーキテクチャに結合され、M個のスキャン出力及びk個の位相シフトされたスキャンクロックに応答してkM個のスロースキャン出力を生成する。パッキングロジックはM個のパッキング要素を更に含み、M個のパッキング要素の各パッキング要素は、M個のスキャン出力の或るスキャン出力を受け取る。各パッキング要素はk個のフリップフロップを含み、パッキング要素におけるk個のフリップフロップの各フリップフロップは、M個のスキャン出力の或るスキャン出力を受け取る。各フリップフロップは、各フリップフロップがスキャン出力及び位相シフトされたスキャンクロックに応答してkM個のスロースキャン出力の或るスロースキャン出力を生成するように、k個の位相シフトされたスキャンクロックの或る位相シフトされたスキャンクロックを受け取る。

図面の簡単な説明

0006

集積回路(IC)をテストするための回路の概略である。

0007

一実施例に従った、集積回路(IC)をテストするための回路の概略である。

0008

一実施例に従ったパッキングロジックの概略である。

0009

一実施例に従ったクロック分周器のタイミング図である。

0010

一実施例に従ったパッキングロジックの概略である。

0011

一実施例に従ったパッキングロジックのタイミング図である。

0012

一実施例に従ったコンピューティングデバイスのブロック図である。

実施例

0013

図1は、集積回路(IC)をテストするための回路100の概略である。回路100は、IO(入力/出力)回路104、伸長器(decompressor)108、スキャンチェーン112、スキャンクロック128、圧縮器118、内部コンパレータ122、及び状態レジスタ126を含む。IO回路104は、テスター(図1には図示せず)から、整数であるN個のデータ入力102を受け取る。テスターの例には、超低コストテスター(VLCT)及びハイエンドテスターが含まれる。IO回路104は伸長器108に結合される。伸長器108はスキャンチェーン112に結合される。スキャンチェーン112の各スキャンチェーンは、図1スキャンセル114などのスキャンセルを含む。スキャンチェーン112は、スキャンクロック128により駆動される。圧縮器118はスキャンチェーン112に結合される。IO回路104、伸長器108、スキャンチェーン112、及び圧縮器118は共に、スキャン圧縮アーキテクチャ105を形成する。圧縮器118は内部コンパレータ122に結合される。内部コンパレータ122は、予期されるスキャン応答入力124をテスターから受け取る。状態レジスタ126は内部コンパレータ122に結合される。

0014

回路100のオペレーションにおいて、IO回路104は、テスターからN個のデータ入力102を受け取り、N個のスキャン入力106を生成する。伸長器108は、N個のスキャン入力106を受け取り、N個のスキャン入力106に応答してコアスキャン入力110を生成する。コアスキャン入力110は、スキャンチェーン112に提供される。スキャンセルの各スキャンセル114は、スキャンクロック128の周波数でコアスキャン入力110の或るコアスキャン入力をシフトする。スキャンチェーン112は、スキャンチェーン112により受信されたコアスキャン入力110に応答して、コアスキャン出力116を生成する。圧縮器118は、コアスキャン出力116を受け取り、コアスキャン出力116に応答して、整数であるM個のスキャン出力120を生成する。内部コンパレータ122は、圧縮器118からM個のスキャン出力120を受け取る。内部コンパレータ122はまた、予期されるスキャン応答入力124をテスターから受け取る。内部コンパレータ122は、テスト結果125を生成するために、M個のスキャン出力120及び予期されるスキャン応答入力124を比較するように構成される。テスト結果125は状態レジスタ126にストアされる。状態レジスタ126は、テスト結果を一つ又は複数のビット形式でストアすることができる。少なくとも一つの例において、状態レジスタ126は、一つ又は複数のフリップフロップ(Dフリップフロップなど)又はラッチを含む。各テストサイクルにおいて、テスターはビットのセットを生成し、これらがN個のデータ入力102としてスキャン圧縮アーキテクチャ105に提供され、複数のテストサイクルが或るテストパターンを構成する。各テストサイクルにおいて生成されたテスト結果125は、状態レジスタ126にストアされ、各テストパターンの終わり分析される。

0015

幾つかの状況において、内部コンパレータ122はまた、未知の値(「0」又は「1」)を受け取り、これらはマスクされたビットと称される。M個のスキャン出力120における値が、マスクされたビットを含むような状況において、それは、内部コンパレータ122による予期されたスキャン応答入力124との比較から排除される。内部コンパレータ122は、テストされている集積回路の性質(欠陥あり/欠陥なし)を確認するための比較のため、通常ロジック「1」ビット及びロジック「0」ビットを比較し続ける。しかし、内部コンパレータ122の利用は、各テストサイクルの終わりのテスト結果の分析を阻害し、回路100におけるテスト結果は、テストパターンの終わりに分析される。また、未知の値は、M個のスキャン出力120においてマスクされる必要があり、これらは、スキャン出力毎に付加的なオーバーヘッドを付加する。

0016

図2は、一実施例に従った、集積回路(IC)をテストするための回路200の概略である。回路200は、第1のIO回路204、伸長器208、スキャンチェーン212、圧縮器218、パッキングロジック222、第2のIO回路226、スキャンクロック230、及びクロック分周器232を含む。IO回路204は、テスター(図2には図示せず)から、整数であるN個のデータ入力202を受け取る。テスターの例には、超低コストテスター(VLCT)及びハイエンドテスターが含まれる。IO回路204は伸長器208に結合される。伸長器208はスキャンチェーン212に結合される。スキャンチェーン212の各スキャンチェーンは、スキャンセル214などのスキャンセルを含む。スキャンチェーン212はスキャンクロック230により駆動される。圧縮器218はスキャンチェーン212に結合される。IO回路204、伸長器208、スキャンチェーン212、及び圧縮器218は共に、スキャン圧縮アーキテクチャ205を形成する。圧縮器218はパッキングロジック222に結合される。パッキングロジック222はクロック分周器232から信号を受け取る。パッキングロジック222はIO回路226に結合される。

0017

回路200のオペレーションにおいて、IO回路204は、テスターからN個のデータ入力202を受け取り、N個のスキャン入力206を生成する。伸長器208は、N個のスキャン入力206を受け取り、N個のスキャン入力206に応答してコアスキャン入力210を生成する。コアスキャン入力210は、スキャンチェーン212に提供される。スキャンチェーン212はスキャンクロック230により駆動される。スキャンセルの各スキャンセル214は、スキャンクロック230の周波数でコアスキャン入力210の或るコアスキャン入力をシフトする。スキャンチェーン212は、スキャンチェーン212により受信されたコアスキャン入力210に応答して、コアスキャン出力216を生成する。圧縮器218は、コアスキャン出力216を受け取り、コアスキャン出力216に応答して、整数であるM個のスキャン出力220を生成する。一実施例において、MはNに等しい。クロック分周器232は、整数であるk個の位相シフトされたスキャンクロックを生成するために、スキャンクロック230をkで分周するように構成される。例えば、スキャンクロック230の周波数が30MHzであり、kが3に等しいとき、クロック分周器は、各々10MHzの3つの位相シフトされたスキャンクロックを生成する。一実施例において、スキャンクロックにおける位相シフトは、3600/kなど、kの関数である。一実施例において、スキャンクロックにおける位相シフトは0度であり、そのため、生成されたスキャンクロックは同じ位相にある。クロックにおける位相シフトは、ユーザー及び回路200における配線接続により事前に定義される。少なくとも一つの例において、クロックは、45、90、又は180度位相シフトされる。

0018

パッキングロジック222は、スキャン圧縮アーキテクチャ205に結合され、M個のスキャン出力220及びk個の位相シフトされたスキャンクロックに応答してkM個のスロースキャン出力224を生成する。パッキングロジック222の特徴及びオペレーションが、図3に関連して更に説明される。パッキングロジック222はIO回路226に結合される。IO回路226は、kM個のスロースキャン出力224に応答してkM個のデータ出力228を生成するように構成される。N個のデータ入力202、N個のスキャン入力206、及びM個のスキャン出力220は、kM個のスロースキャン出力224及びkM個のデータ出力228に比べて、高い周波数で動作する。従って、回路200は、M個のスキャン出力220が一層高いレートで受信されるときでも、データを失うことなく、kM個のスロースキャン出力224を扱う問題に対処し、また、それにより、集積回路をテストするための時間を節約する。各テストサイクルにおいて、テスターはビットのセットを生成し、これらはN個のデータ入力202としてスキャン圧縮アーキテクチャ205に提供され、複数のテストサイクルが或るテストパターンを構成する。パッキングロジック222は、各テストサイクルの終わりでのテスト結果の分析を可能とする。また、パッキングロジック222が、マスクされたビットと称される未知の値を受け取る(「0」又は「1」)という状況において、これらのマスクされたビットはレギュラービットとして扱われ、回路200に一層のオーバーヘッドを付加しない。

0019

図3は、一実施例に従ったパッキングロジック300の概略である。パッキングロジック300は、接続及びオペレーションにおいて、回路200におけるパッキングロジック222と同様である。パッキングロジック300は、パッキング要素305A、305B、及び305Mなど、M個のパッキング要素(ここで、Mは整数である)を含む。パッキング要素305Mは、M個のパッキング要素のM番目のパッキング要素である。Mパッキング要素の各々は、M個のスキャン出力320のそれぞれ一つを受信するように構成される。例えば、パッキング要素305Aはスキャン出力320Aを受け取り、パッキング要素305Bはスキャン出力320Bを受け取り、パッキング要素305Mはスキャン出力320Mを受け取る。スキャン出力320Mは、M個のスキャン出力320のM番目のスキャン出力である。各パッキング要素は、整数であるk個のフリップフロップを含む。例えば、パッキング要素305Aは、フリップフロップ302a、302b、及び302kを含む。フリップフロップ302kは、k個のフリップフロップのk番目のフリップフロップである。同様に、パッキング要素305Mは、フリップフロップ306a、306b、及び306kを含む。一実施例において、フリップフロップは、ラッチ、フリップフロップの組み合わせ、又はレジスタである。パッキングロジック300は、図2のクロック分周器232と同様に、クロック分周器(図3には図示せず)からk個の位相シフトされたスキャンクロックを受信するように構成される。パッキングロジック300は、スキャンクロック1(315a)、スキャンクロック2(315b)、及びスキャンクロックk(315k)など、k個の位相シフトされたスキャンクロックを受け取る。スキャンクロックkは、k個の位相シフトされたスキャンクロックのk番目のスキャンクロックである。一実施例において、スキャンクロックにおける位相シフトは、3600/kなど、kの関数である。一実施例において、スキャンクロックにおける位相シフトは0度であり、そのため、生成されたスキャンクロックは同じ位相にある。クロックにおける位相シフトは、ユーザー及びパッキングロジック300における配線接続により事前に定義される。少なくとも一つの例において、クロックは、45、90、又は180度位相シフトされる。k個のフリップフロップの各々が、k個の位相シフトされたスキャンクロックのそれぞれ一つを受信するように構成される。例えば、フリップフロップ302a、304a、及び306aは、スキャンクロック1(315a)を受け取る。同様に、フリップフロップ302b、304b、及び306bは、スキャンクロック2(315b)を受け取り、フリップフロップ306a、306b、及び306kは、スキャンクロックk(315k)を受け取る。各フリップフロップが、スキャン出力及び位相シフトされたスキャンクロックに応答してスロースキャン出力を生成するように構成される。従って、各パッキング要素が、スキャン出力及びk個の位相シフトされたスキャンクロックに応答してk個のスロースキャン出力を生成する。例えば、パッキング要素305Aは、スロースキャン出力324A1、324A2、及び324Akを生成し、ここで、324Akはk番目のスロースキャン出力である。同様に、パッキング要素305Bは、スロースキャン出力324B1、324B2、及び324Bkを生成し、ここで、324Bkはk番目のスロースキャン出力である。パッキングロジック300は、M個のスキャン出力320に応答してkM個のスロースキャン出力324を生成する。一実施例において、パッキングロジック300は、2つのスキャン出力を受け取り、各々2つのフリップフロップを備える2つのパッキング要素を含む。従って、パッキングロジックは4つのスロースキャン出力を生成する。パッキングロジックのオペレーションは、図4A及び図4Bに関連して更に説明される。

0020

図4Aは、一実施例に従ったクロック分周器のタイミング図である。図4Aは、クロック分周器232(図2に示される)などのクロック分周器が、スキャンクロック(スキャンクロック230など)を受け取り、整数であるk個の位相シフトされたスキャンクロックを生成するときのタイミング図を示す。少なくとも一つの例において、図4Aは、kが3に等しいときの、クロック分周器232からの位相シフトされたスキャンクロックを示す。クロック分周器は、k個の位相シフトされたスキャンクロックを生成するために、スキャンクロックをkで分周するように構成される。例えば、スキャンクロックの周波数が30MHzである場合、クロック分周器は、各々10MHzの3つの位相シフトされたスキャンクロックを生成し得る。スキャンクロック430はクロック分周器232により受信される。クロック分周器は、位相シフトされたスキャンクロック1(415a)、スキャンクロック2(415b)、及びスキャンクロック3(415c)を生成する。各スキャンクロックは120度位相シフトされる。例えば、スキャンクロック2(415b)は、スキャンクロック1(415a)に対して120度位相シフトされ、同様に、スキャンクロック3(415c)は、スキャンクロック2(415b)に対して120度位相シフトされる。一実施例において、スキャンクロックにおける位相シフトは、3600/kなど、kの関数である。一実施例において、スキャンクロックにおける位相シフトは0度であり、そのため、生成されたスキャンクロックは同じ位相にある。クロックにおける位相シフトは、ユーザー及びクロック分周器232における配線接続により事前に定義される。少なくとも一つの例において、クロックは、45、90、又は180度位相シフトされる。

0021

図4Bは、一実施例に従ったパッキングロジック400の概略である。パッキングロジック400は、接続及びオペレーションにおいてパッキングロジック300と同様である。図4Bのパッキングロジックの機能は、kが3に等しくMが4に等しいときのものである。パッキングロジック400は、4つのパッキング要素405A、405B、405C、及び405Dを含む。パッキングロジック400は、4つのスキャン出力420A、420B、420C、及び420Dを受け取る。4つのパッキング要素の各々は、4つのスキャン出力420のそれぞれ一つを受信するように構成される。例えば、パッキング要素405Aはスキャン出力420Aを受け取り、パッキング要素405Bはスキャン出力420Bを受け取り、パッキング要素405Dはスキャン出力420Dを受け取る。各パッキング要素は3つのフリップフロップを含む。例えば、パッキング要素405Aは、フリップフロップ402a、402b、及び402cを含む。同様に、パッキング要素405Cは、フリップフロップ406a、406b、及び406cを含む。一実施例において、フリップフロップは、ラッチ、フリップフロップの組み合わせ、又はレジスタである。パッキングロジック400は、図2のクロック分周器232と同様に、クロック分周器(図4Bには図示せず)から3つの位相シフトされたスキャンクロックを受信するように構成される。パッキングロジック400は、図4Aの、位相シフトされたスキャンクロック1(415a)、スキャンクロック2(415b)、及びスキャンクロック3(415c)を受け取る。一実施例において、スキャンクロックにおける位相シフトは、3600/kなど、kの関数である。一実施例において、スキャンクロックにおける位相シフトは0度であり、そのため、生成されたスキャンクロックは同じ位相にある。クロックにおける位相シフトは、ユーザー及びパッキングロジック400における配線接続により事前に定義される。少なくとも一つの例において、クロックは45、90、又は180度位相シフトされる。各フリップフロップは、位相シフトされたスキャンクロックを受信するように構成される。例えば、フリップフロップ402a、404a、406a、及び408aは、スキャンクロック1(415a)を受け取る。同様に、フリップフロップ402b、404b、406b、及び408bは、スキャンクロック2(415b)を受け取り、フリップフロップ402c、404c、406c、及び408cは、スキャンクロック3(415c)を受け取る。各フリップフロップは、スキャン出力及び位相シフトされたスキャンクロックに応答してスロースキャン出力を生成するように構成される。従って、各パッキング要素が、スキャン出力及び位相シフトされたスキャンクロックに応答して3つのスロースキャン出力を生成する。例えば、パッキング要素405Aは、スロースキャン出力424A1、424A2、及び424A3を生成する。同様に、パッキング要素405Bは、スロースキャン出力424B1、424B2、及び424B3を生成する。パッキングロジック400は、4つのスキャン出力420に応答して12(4×3)個のスロースキャン出力424を生成する。

0022

図5は、一実施例に従ったパッキングロジックのタイミング図500である。タイミング図500は、図4A図4B、及びパッキングロジック400を参照して説明される。図5は、kが3に等しくMが4に等しいときの、位相シフトされたスキャンクロック及びスロースキャン出力を示す。図5は、クロック分周器232(図2に示す)などのクロック分周器が、スキャンクロック430を受け取り、位相シフトされたスキャンクロック1(415a)、スキャンクロック2(415b)、及びスキャンクロック3(415c)を生成するときの、タイミング図500を示す。スキャンクロックの生成は、図4Aに関連して本明細書において上述した。パッキング要素405Aはスキャン出力420Aを受け取る。タイミング図500は、パッキングロジック400(図4Bに示す)におけるパッキング要素405Aなどのパッキング要素により生成される3つのスロースキャン出力を示す。フリップフロップ402aは、スキャンクロック1(415a)及びスキャン出力420Aを受け取り、スロースキャン出力1(424A1)を生成する。同様に、フリップフロップ402bは、スキャンクロック2(415b)及びスキャン出力420Aに応答して、スロースキャン出力2(424A2)を生成する。また、フリップフロップ402cは、スキャンクロック3(415c)及びスキャン出力420Aに応答して、スロースキャン出力(424A3)を生成する。タイミング図500は更に、一つのスキャン出力に対して、パッキング要素が3つのスロースキャン出力を生成することを示す。スキャン出力420Aは、スキャンクロック430の周波数でパッキングロジック400により受け取られるが、スロースキャン出力(424A1〜424A3)は、スキャンクロック430の周波数の三分の一である周波数で生成される。従って、各スロースキャン出力が、スキャンクロック430の3つのパルスのためのパッキングロジック400の出力として利用可能であり、そのため、パッキングロジック400は、クロックサイクルの各パルスの終わりでのテスト結果の分析を可能とする。クロックサイクルの各パルスの終わりでのテスト結果は、スキャンチェーン失敗の診断を可能にする。従って、パッキングロジック400は、4つのスキャン出力が一層高いレートで受信されるときでも、データを失うことなく、12個のスロースキャン出力を扱う問題に対処し、それにより、集積回路をテストするための時間を節約する。

0023

図6は、一実施例のコンピューティングデバイス600を示す。コンピューティングデバイス600は、サーバーファームハードドライブを備えたコンピューティングデバイス、ビデオレコーダブルートゥースデバイスリモートコントロールキーボードモバイル通信デバイス携帯電話又はパーソナルデジタルアシスタントなど)、パーソナルコンピュータ、又は任意の他のタイプの電子的システムであるか、又はそれらに組み込まれる集積回路である。

0024

幾つかの例において、コンピューティングデバイス600は、中央処理装置(CPU)などの処理ユニット612を含む、マイクロコントローラマイクロプロセッサ、又はシステムオンチップ(SoC)であり得る。例えば、処理ユニット612は、CISCタイプ(complex instruction set computer)CPU、RISCタイプ(reduced instruction set computer)CPU、又はデジタルシグナルプロセッサ(DSP)であり得る。テスター610が、コンピューティングデバイス600に結合される。テスター610は、ソフトウェアアプリケーション630を実行するコンピューティングデバイス600のテスト及びデバッグをサポートするロジックを含む。例えば、テスター610は、コンピューティングデバイス600の欠陥のある又は利用不能な構成要素をエミュレートするために有用である。これにより、構成要素がコンピューティングデバイス600上に実際に存在するとした場合に、その構成要素が種々の状況においてどのように機能し得るか(例えば、その構成要素がソフトウェアアプリケーション630などとどのように相互作用し得るか)の検証が可能となる。このようにして、ソフトウェアアプリケーション630は、製造後オペレーションに類似する環境においてデバッグされ得る。

0025

少なくとも一つの例において、処理ユニット612は、テスター610から頻繁にアクセスされる情報をストア及び使用する、キャッシュメモリ及びロジックを含み、そのため、処理ユニット612は、コンピューティングデバイス600の全体の機能性を指示する責任を負う。コンピューティングデバイス600は論理回路615を含む。論理回路615の少なくとも一つがテスト回路620に結合される。テスト回路620は、接続及びオペレーションにおいて回路200に類似する。テスト回路は、テスター610に関連して動作する。テスト回路620は、M個のスキャン出力が一層高いレートで受信されるときでも、データを失うことなくkM個のスロースキャン出力を扱う問題に対処し、それにより、集積回路をテストするための時間を節約し、ここで、k、M、及びNは整数である。各テストサイクルにおいて、テスター610はビットのセットを生成し、これらは、テスト回路620へのN個のデータ入力として提供され、複数のテストサイクルが或るテストパターンを構成する。テスト回路620は、各テストサイクルの終わりでのテスト結果の分析を可能とする。また、テスト回路620が、マスクされたビットと称される未知の値(「0」又は「1」)を受け取るという状況において、テスト回路620は、それらをレギュラービットとして扱い、コンピューティングデバイス600に更なるオーバーヘッドを付加しない。

0026

本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、多くの他の実施例が可能である。

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