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技術 三相インバータの並列運転制御方法及び並列運転制御装置

出願人 新電元工業株式会社
発明者 郭中為石渡洋志
出願日 2016年6月13日 (4年11ヶ月経過) 出願番号 2016-117344
公開日 2017年12月21日 (3年5ヶ月経過) 公開番号 2017-225214
状態 特許登録済
技術分野 インバータ装置
主要キーワード 循環チェーン 三角関数演算 並列台数 ゲイン要素 各直流電源 ブリッジ型スイッチ 無効電圧 電流分配
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重要な関連分野

この項目の情報は公開日時点(2017年12月21日)のものです。
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図面 (12)

課題

専用検出回路や共通部回路、或いは三相インバータ間の同期信号回路等を用いる必要がなく、複数の三相インバータ間の横流を抑制する。

解決手段

三相インバータの並列運転制御装置80は、複数の三相インバータが並列接続されて負荷70に電力を供給する装置である。並列運転制御装置80は、三相インバータの三相出力電流ioを検出する電流検出器54と、前記三相出力電流ioを二相出力電流に変換する三相/二相変換器83と、前記二相出力電流に対して回転座標変換を行って回転座標電流Id,Iqを生成する回転座標変換部84と、前記回転座標電流Id,Iqに所定のゲインkを掛けて、出力電圧指令値S90を調整する仮想インピーダンス制御部85と、を有している。

概要

背景

従来、三相インバータ並列運転制御装置に関する技術としては、例えば、特許文献1、2に記載されたものがある。

図9は、特許文献1に記載された従来の三相インバータの並列運転制御装置を示す概略の回路図である。

図9に示される三相インバータの並列運転回路は、複数(n)の三相インバータ10−1〜10−nを有し、これらの出力側並列に接続されている。複数の三相インバータ10−1〜10−nは、それぞれ同一の構成である。

例えば、第1の三相インバータ10−1は、直流電源11−1から供給される直流電圧Vdcをスイッチングして交流電圧に変換するスイッチング部12−1と、このスイッチング部12−1の出力電圧によりフィルタリングするLCフィルタ回路13−1と、を有している。スイッチング部12−1は、内部に制御装置を有し、このスイッチング部12−1の出力電流i1が、供給される制御電流im1と一致するようなスイッチング動作を行う。LCフィルタ回路13−1は、インダクタ13a及びコンデンサ13bにより構成されている。

同様に、第2の三相インバータ10−2は、直流電源11−2から供給される直流電圧Vdcをスイッチングして交流電圧に変換するスイッチング部12−2と、このスイッチング部12−2の出力電圧によりフィルタリングするLCフィルタ回路13−2と、を有している。スイッチング部12−2は、内部に制御装置を有し、このスイッチング部12−2の出力電流i2が、供給される制御電流im2と一致するようなスイッチング動作を行う。

第3の三相インバータ10−nは、直流電源11−nから供給される直流電圧Vdcをスイッチングして交流電圧に変換するスイッチング部12−nと、このスイッチング部12−nの出力電圧によりフィルタリングするLCフィルタ回路13−nと、を有している。スイッチング部12−nは、内部に制御装置を有し、このスイッチング部12−nの出力電流inが、供給される制御電流imnと一致するようなスイッチング動作を行う。

複数のLCフィルタ回路13−1〜13−nの出力側の並列接続箇所には、三相負荷14が接続されている。並列接続箇所における三相負荷14側には、平均電流分配方式の電流分配センタである並列運転制御装置15が接続されている。

並列運転制御装置15は、複数の三相インバータ10−1〜10−nから出力される交流電流合流された負荷電流計測し、各スイッチング部12−1〜12−nの出力電流i1〜inが、負荷電流/並列台数に一致するような制御電流im1〜imnを生成し、その各スイッチング部12−1〜12−nに供給する構成になっている。このような並列運転制御装置15により、各三相インバータ10−1〜10−nの出力電流を、1台当たりの負荷電流に一致させるような制御が行われる。

図10は、特許文献2に記載された従来の三相インバータの並列運転制御方法を示す概略の回路図である。

図10の回路は、複数(n)の電圧型インバータ20−1〜20−nを有し、これらの出力側が並列に接続されている。複数の電圧型インバータ20−1〜20−nは、それぞれ同一の構成である。各電圧型インバータ20−1〜20−nは、各直流電源21−1〜21−nからそれぞれ供給される直流電圧Vdcをスイッチングする各スイッチング部22−1〜22−nと、この各スイッチング部22−1〜22−nの出力側にそれぞれ接続された各インダクタ23−1〜23−nと、を備えている。各スイッチング部22−1〜22−nには、内部に制御装置がそれぞれ設けられている。複数のインダクタ23−1〜23−nの出力側は、並列接続され、合流された負荷電流を三相負荷24へ供給する構成になっている。

この三相インバータの並列運転制御方法では、循環チェーン制御方式を採用し、複数の電圧型インバータ20−1〜20−nの並列運転時に、他機のスイッチング部(例えば、22−n)の出力電流inを計測し、自機のスイッチング部(例えば、22−1)の出力電流i1を他機のスイッチング部22−nの出力電流inに一致させるように、各スイッチング部22−1〜22−n内の制御装置が制御し、横流を防止している。

概要

専用検出回路や共通部回路、或いは三相インバータ間の同期信号回路等を用いる必要がなく、複数の三相インバータ間の横流を抑制する。三相インバータの並列運転制御装置80は、複数の三相インバータが並列接続されて負荷70に電力を供給する装置である。並列運転制御装置80は、三相インバータの三相出力電流ioを検出する電流検出器54と、前記三相出力電流ioを二相出力電流に変換する三相/二相変換器83と、前記二相出力電流に対して回転座標変換を行って回転座標電流Id,Iqを生成する回転座標変換部84と、前記回転座標電流Id,Iqに所定のゲインkを掛けて、出力電圧指令値S90を調整する仮想インピーダンス制御部85と、を有している。B

目的

効果

実績

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請求項1

複数の三相インバータ並列接続されて負荷電力を供給する三相インバータの並列運転制御方法であって、前記各三相インバータの三相出力電流を検出する電流検出処理と、前記三相出力電流を二相出力電流に変換する三相/二相変換処理と、前記二相出力電流に対して回転座標変換を行って回転座標電流を生成する回転座標変換処理と、前記回転座標電流に所定のゲインを掛けて、出力電圧指令値を調整する仮想インピーダンス制御処理と、を有することを特徴とする三相インバータの並列運転制御方法。

請求項2

複数の三相インバータが並列接続されて負荷に電力を供給する三相インバータの並列運転制御装置であって、前記各三相インバータの三相出力電流を検出する電流検出器と、前記三相出力電流を二相出力電流に変換する三相/二相変換器と、前記二相出力電流に対して回転座標変換を行って回転座標電流を生成する回転座標変換部と、前記回転座標電流に所定のゲインを掛けて、出力電圧指令値を調整する仮想インピーダンス制御部と、を有することを特徴とする三相インバータの並列運転制御装置。

請求項3

前記電流検出器は、前記各三相インバータの二相以上の前記三相出力電流を検出することを特徴とする請求項2記載の三相インバータの並列運転制御装置。

請求項4

請求項2又は3記載の三相インバータの並列運転制御装置は、更に、前記三相インバータの三相出力電圧を検出する第1の電圧検出器と、前記三相出力電圧を二相出力電圧に変換し、前記二相出力電圧に対して三角関数演算を行って前記三相出力電圧の瞬時位相を求める位相検出器と、前記瞬時位相に同期させるように位相同期制御演算を行って、三相インバータ制御の基準位相を生成する基準位相生成手段と、を有することを特徴とする三相インバータの並列運転制御装置。

請求項5

前記基準位相生成手段は、前記瞬時位相と前記三相インバータ内部の帰還された前記基準位相との差を求め、前記差での比例積分演算からサンプリング周期位相変化量を算出し、前記三相インバータ制御の前記基準位相を生成することを特徴とする請求項4記載の三相インバータの並列運転制御装置。

請求項6

前記三相出力電流に代えて、前記三相インバータの出力側に設けられるフィルタ部の三相リアクトル電流を使用する、ことを特徴とする請求項2〜5のいずれか1項記載の三相インバータの並列運転制御装置。

請求項7

前記仮想インピーダンス制御部は、前記差に前記所定のゲインを掛ける際に、比例積分を含むフィルタ処理を行うことを特徴とする請求項2〜6のいずれか1項記載の三相インバータの並列運転制御装置。

請求項8

請求項2〜7のいずれか1項記載の三相インバータの並列運転制御装置は、更に、前記調整された出力電圧指令値に対し、出力電圧制御を行って前記三相インバータの電流指令値を生成する出力電圧制御部と、前記三相出力電流に所定のゲインを掛けて、前記電流指令値に加算する加算手段と、を有することを特徴とする三相インバータの並列運転制御装置。

請求項9

請求項8記載の三相インバータの並列運転制御装置は、更に、前記三相インバータの直流入力電圧を検出する第2の電圧検出器と、前記直流入力電圧を異常上昇させないように、前記加算された電流指令値の下限値を調整する逆充電防止部と、を有することを特徴とする三相インバータの並列運転制御装置。

技術分野

0001

本発明は、三相インバータ並列運転制御方法及び並列運転制御装置に関するものである。

背景技術

0002

従来、三相インバータの並列運転制御装置に関する技術としては、例えば、特許文献1、2に記載されたものがある。

0003

図9は、特許文献1に記載された従来の三相インバータの並列運転制御装置を示す概略の回路図である。

0004

図9に示される三相インバータの並列運転回路は、複数(n)の三相インバータ10−1〜10−nを有し、これらの出力側並列に接続されている。複数の三相インバータ10−1〜10−nは、それぞれ同一の構成である。

0005

例えば、第1の三相インバータ10−1は、直流電源11−1から供給される直流電圧Vdcをスイッチングして交流電圧に変換するスイッチング部12−1と、このスイッチング部12−1の出力電圧によりフィルタリングするLCフィルタ回路13−1と、を有している。スイッチング部12−1は、内部に制御装置を有し、このスイッチング部12−1の出力電流i1が、供給される制御電流im1と一致するようなスイッチング動作を行う。LCフィルタ回路13−1は、インダクタ13a及びコンデンサ13bにより構成されている。

0006

同様に、第2の三相インバータ10−2は、直流電源11−2から供給される直流電圧Vdcをスイッチングして交流電圧に変換するスイッチング部12−2と、このスイッチング部12−2の出力電圧によりフィルタリングするLCフィルタ回路13−2と、を有している。スイッチング部12−2は、内部に制御装置を有し、このスイッチング部12−2の出力電流i2が、供給される制御電流im2と一致するようなスイッチング動作を行う。

0007

第3の三相インバータ10−nは、直流電源11−nから供給される直流電圧Vdcをスイッチングして交流電圧に変換するスイッチング部12−nと、このスイッチング部12−nの出力電圧によりフィルタリングするLCフィルタ回路13−nと、を有している。スイッチング部12−nは、内部に制御装置を有し、このスイッチング部12−nの出力電流inが、供給される制御電流imnと一致するようなスイッチング動作を行う。

0008

複数のLCフィルタ回路13−1〜13−nの出力側の並列接続箇所には、三相負荷14が接続されている。並列接続箇所における三相負荷14側には、平均電流分配方式の電流分配センタである並列運転制御装置15が接続されている。

0009

並列運転制御装置15は、複数の三相インバータ10−1〜10−nから出力される交流電流合流された負荷電流計測し、各スイッチング部12−1〜12−nの出力電流i1〜inが、負荷電流/並列台数に一致するような制御電流im1〜imnを生成し、その各スイッチング部12−1〜12−nに供給する構成になっている。このような並列運転制御装置15により、各三相インバータ10−1〜10−nの出力電流を、1台当たりの負荷電流に一致させるような制御が行われる。

0010

図10は、特許文献2に記載された従来の三相インバータの並列運転制御方法を示す概略の回路図である。

0011

図10の回路は、複数(n)の電圧型インバータ20−1〜20−nを有し、これらの出力側が並列に接続されている。複数の電圧型インバータ20−1〜20−nは、それぞれ同一の構成である。各電圧型インバータ20−1〜20−nは、各直流電源21−1〜21−nからそれぞれ供給される直流電圧Vdcをスイッチングする各スイッチング部22−1〜22−nと、この各スイッチング部22−1〜22−nの出力側にそれぞれ接続された各インダクタ23−1〜23−nと、を備えている。各スイッチング部22−1〜22−nには、内部に制御装置がそれぞれ設けられている。複数のインダクタ23−1〜23−nの出力側は、並列接続され、合流された負荷電流を三相負荷24へ供給する構成になっている。

0012

この三相インバータの並列運転制御方法では、循環チェーン制御方式を採用し、複数の電圧型インバータ20−1〜20−nの並列運転時に、他機のスイッチング部(例えば、22−n)の出力電流inを計測し、自機のスイッチング部(例えば、22−1)の出力電流i1を他機のスイッチング部22−nの出力電流inに一致させるように、各スイッチング部22−1〜22−n内の制御装置が制御し、横流を防止している。

先行技術

0013

特開2008−199874号公報
特開2002−262577号公報

発明が解決しようとする課題

0014

従来の特許文献1、2に記載された三相インバータの並列運転制御装置又は並列運転制御方法では、専用回路を追加する等の必要があるので、コスト高になると共に、共通部回路が故障した時に、システム全体が停止する恐れがある、といった問題がある。

課題を解決するための手段

0015

本発明における三相インバータの並列運転制御方法は、複数の三相インバータが並列接続されて負荷電力を供給する三相インバータの並列運転制御方法であって、前記各三相インバータの三相出力電流を検出する電流検出処理と、前記三相出力電流を二相出力電流に変換する三相/二相変換処理と、前記二相出力電流に対して回転座標変換を行って回転座標電流を生成する回転座標変換処理と、前記回転座標電流に所定のゲインを掛けて、出力電圧指令値を調整する仮想インピーダンス制御処理と、を有することを特徴とする。

0016

本発明における三相インバータの並列運転制御装置は、複数の三相インバータが並列接続されて負荷に電力を供給する装置であって、前記各三相インバータの三相出力電流を検出する電流検出器と、前記三相出力電流を二相出力電流に変換する三相/二相変換器と、前記二相出力電流に対して回転座標変換を行って回転座標電流を生成する回転座標変換部と、前記回転座標電流に所定のゲインを掛けて、出力電圧指令値を調整する仮想インピーダンス制御部と、を有することを特徴とする。

発明の効果

0017

本発明の三相インバータの並列運転制御方法及び並列運転制御装置によれば、専用検出回路や共通部回路、或いは三相インバータ間の同期信号回路等を用いる必要がなく、複数の三相インバータ間の横流を抑制し、前記複数の三相インバータの的確な並列運転制御が行える。

図面の簡単な説明

0018

図1Aは、本発明の実施例1における三相インバータの並列運転回路を示す概略の回路図である。
図1Bは、図1Aの並列運転制御装置を示す回路図である。
図2は、図1B中のd軸横流制御部90の構成例を示す回路図である。
図3は、図1B中のd軸横流制御部90の他の構成例を示す回路図である。
図4は、図1B中のq軸横流制御部100の構成例を示す回路図である。
図5は、図1B中のq軸横流制御部100の他の構成例を示す回路図である。
図6は、図1B中の位相検出器82及び自立運転PLL部130の構成例を示す回路図である。
図7は、図6中のVCO135の構成例を示す回路図である。
図8は、本発明の実施例2における並列運転制御装置を示す回路図である。
図9は、特許文献1に記載された従来の三相インバータの並列運転制御装置を示す概略の回路図である。
図10は、特許文献2に記載された従来の三相インバータの並列運転制御方法を示す概略の回路図である。

0019

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

0020

(実施例1の構成)
図1Aは、本発明の実施例1における三相インバータの並列運転回路を示す概略の回路図である。

0021

この三相インバータの並列運転回路は、複数(例えば、2つ)の三相インバータ30(=30−1,30−2)を有し、これらの出力側が並列接続され、この並列接続箇所に、三相負荷70に接続されている。2つの三相インバータ30−1,30−2は、同一の構成である。

0022

例えば、第1の三相インバータ30−1は、直流電源31(=31−1)から供給される直流電圧Vdcを安定化させる入力コンデンサ32(=32−1)を有し、この入力コンデンサ32−1と並列に、DC(直流)/AC(交流変換用のフルブリッジ型スイッチング回路40(=40−1)が接続されている。フルブリッジ型スイッチング回路40−1は、直列接続された2つのスイッチング素子(例えば、絶縁ゲートバイポーラトランジスタ、以下「IGBT」という。)41,42からなるU相アームと、直列接続された2つのIGBT43,44からなるV相アームと、直列接続された2つのIGBT45,46と、により構成されている。各IGBT41〜46には、逆並列に接続された寄生ダイオードである還流ダイオード41a〜46aが設けられている。

0023

2つのIGBT41,42間のU相接続点、2つのIGBT43,44間のV相接続点、及び2つのIGBT45,46間のW相接続点には、LCフィルタ回路50(=50−1)が接続されている。LCフィルタ回路50−1は、U相接続点に接続されたU相インダクタ51(=51−1)及びU相コンデンサ52(=52−1)と、V相接続点に接続されたV相インダクタ51(=51−2)及びコンデンサ52(=52−2)と、W相接続点に接続されたW相インダクタ51(=51−3)及びコンデンサ52(=52−3)と、により構成されている。

0024

U相インダクタ51−1の出力側には、このU相インダクタ51−1を流れる交流電流iinv_uを検出してU相検出電流を出力するU相電流検出器53(=53−1)が接続されている。W相インダクタ51−3の出力側には、このW相インダクタ51−3を流れる交流電流iinv_wを検出してW相検出電流を出力するW相電流検出器53(=53−2)が接続されている。コンデンサ52−3の一方の電極側には、U相出力電流iout_uを検出してU相検出電流を出力するU相電流検出器54(=54−1)が接続されている。更に、コンデンサ52−3の他方の電極側には、W相出力電流iout_wを検出してW相検出電流を出力するW相電流検出器54(=54−2)が接続されている。電流検出器53(=53−1,53−2),54(=54−1,54−2)は、例えば、シャント抵抗等により構成されている。

0025

U相電流検出器54−1、インダクタ51−2、及びW相電流検出器54−2の出力側には、出力電流遮断用のスイッチ回路60(=60−1)を介して、三相負荷70が接続されている。スイッチ回路60−1は、U相遮断用のスイッチ61(=61−1)、V相遮断用のスイッチ61(=61−2)、及びW相遮断用のスイッチ61(=61−3)を有し、例えば、リレー回路等により構成されている。

0026

同様に、第2の三相インバータ30−2は、直流電源31(=31−2)から供給される直流電圧Vdcを安定化させる入力コンデンサ32(=32−2)を有し、この入力コンデンサ32−2と並列に、フルブリッジ型スイッチング回路40(=40−2)が接続されている。スイッチング回路40−2の出力側には、LCフィルタ回路50(=50−2)、電流検出器53(=53−1,53−2),54(=54−1,54−2)、及びスイッチ回路60(=60−2)を介して、三相負荷70が接続されている。

0027

図1Bは、図1Aの並列運転制御装置を示す回路図である。
この並列運転制御装置80は、図1Aに示す第1の三相インバータ30(=30−1)中のスイッチング回路40(=40−1)、及び第2の三相インバータ30(=30−2)中のスイッチング回路40(=40−2)のスイッチング動作を制御する装置であるが、説明を簡単にするために、スイッチング回路40(=40−1,40−2)中の一相のアームのスイッチング動作を制御する回路部分のみが図示されている。

0028

スイッチ61の出力側には、三相出力電圧Voを検出して低電圧検出電圧を出力する第1の電圧検出器としての計器用変圧器(以下「VT」という。)81を介して、位相検出器82が接続されている。位相検出器82は、VT81の検出電圧に基づき、三相出力電圧Voの瞬時位相を検出して出力電圧位相φを出力するものである。スイッチ61の入力側に接続された電流検出器54は、このスイッチ61の入力側に流れる三相出力電流ioを検出して三相検出電流を出力するための電流検出処理を行うものであり、この出力側に、三相/二相変換器83が接続されている。

0029

三相/二相変換器83は、電流検出器54の三相検出電流を二相電流に変換して、三相/二相変換電流を出力するための三相/二相変換処理を行うものであり、この出力側に、回転座標変換器84が接続されている。回転座標変換器84は、供給される三相インバータ制御の基準位相φrefに基づき、三相/二相変換器83から出力される三相/二相変換電流に対して回転座標変換(即ち、dq変換)を行い、回転座標電流(即ち、有効電流であるd軸電流Id、及び無効電流であるq軸電流Iq)を生成するための回転座標変換処理を行うものであり、この出力側に、仮想インピーダンス制御部(以下「仮想Z制御部」という。)85が接続されている。

0030

仮想Z制御部85は、生成されたd軸電流Id及びq軸電流Iqを入力し、仮想的なインピーダンス(Z)制御を行って、d軸出力電圧指令値S110a及びq軸出力電圧指令値S110bを生成するための仮想Z制御処理を行うものであり、有効成分のd軸横流制御部90、無効成分のq軸横流制御部100、及び出力電圧指令部110を有している。

0031

d軸横流制御部90は、回転座標変換部84で生成されたd軸電流Idを入力し、供給される三相インバータ制御の基準電圧Vdrefに基づき、d軸横流制御を行ってd軸電圧指令値S90を生成するものであり、この出力側に、出力電圧指令部110が接続されている。q軸横流制御部100は、回転座標変換部84で生成されたq軸電流Iqを入力し、q軸横流制御を行ってq軸電圧指令値S100を生成するものであり、この出力側に、出力電圧指令部110が接続されている。

0032

出力電圧指令部110は、入力されるd軸電圧指令値S90からd軸出力電圧指令値110aを生成すると共に、入力されるq軸電圧指令値S100からq軸出力電圧指令値110bを生成するものであり、この出力側に、減算器89が接続されている。

0033

LCフィルタ回路50内のコンデンサ52の出力側には、このコンデンサ52の三相交流電圧Vinvを検出して低電圧の三相検出電圧を出力するVT86を介して、三相/二相変換器87が接続されている。三相/二相変換器87は、VT86の三相検出電圧を二相電圧に変換して三相/二相変換電圧を出力するものであり、この出力側に、回転座標変換器88が接続されている。回転座標変換器88は、供給される三相インバータ制御の基準位相φrefに基づき、三相/二相変換器87から出力される三相/二相変換電圧に対して回転座標変換(即ち、dq変換)を行い、有効電圧であるd軸電圧Vdと無効電圧であるq軸電圧Vqとを生成するものであり、この出力側に、減算器89が接続されている。

0034

減算器89は、d軸出力電圧指令値S110a及びq軸出力電圧指令値S110bから、d軸電圧Vd及びq軸電圧Vqを減算して誤差を求めるものであり、この出力側に、出力電圧制御部120が接続されている。出力電圧制御部120は、減算器89で求められた誤差を減少するように、比例積分(以下「PI」という。)等によって瞬時電圧制御を行い、スイッチング回路40から出力される三相交流電圧Vinvが所望の電圧になるようなスイッチング信号S1〜S6を生成し、そのスイッチング回路40内のIGBT41〜46をオンオフ動作させる機能を有している。

0035

並列運転制御装置80には、更に、フェーズロックドループ(Phase Locked Loop;以下「PLL」という。)回路によって構成された周波数安定化制御を行うための基準位相生成手段としての自立運転PLL部130が設けられている。自立運転PLL部130は、位相検出器82から出力される出力電圧位相φと、与えられる三相インバータの定格周波数faと、に基づき、その出力電圧位相φに同期させるように位相同期制御演算を行って、三相インバータ制御の基準位相φrefを生成し、この基準位相φrefを回転座標変換部84,88に与えるものである。

0036

このように構成される並列運転制御装置80は、例えば、プログラム制御可能なデジタルシグナルプロセッサ(DSP)等のプルセッサにより構成されている。

0037

図2は、図1B中のd軸横流制御部90の構成例を示す回路図である。
このd軸横流制御部90は、基準電圧Vdref(例えば、200V)と基準電流Iref(例えば、定格電流*50%)とに基づき、回転座標変換部84から出力される有効電流のd軸電流Idから、出力電圧指令部110へ与えるd軸電圧指令値S90を生成するものであり、2つの減算器91,93、及びゲイン要素(k)92により構成されている。

0038

図3は、図1B中のd軸横流制御部90の他の構成例を示すブロック図である。
このd軸横流制御部90Aでは、図2中の減算器91とゲイン要素(k)92との間に、フィルタ処理部94が追加されている。フィルタ処理部94は、減算器94a、比例ゲイン要素(kp、例えば、0.2)94b、積分ゲイン要素(ki、例えば、0.0005)94c、加算器94d,94f、及び1サンプル遅らせる遅延要素(z−1)94eよってPI制御を行う構成になっている。

0039

図4は、図1B中のq軸横流制御部100の構成例を示す回路図である。
このq軸横流制御部100は、回転座標変換部84から出力される無効電流のq軸電流Iqから、出力電圧指令部110へ与えるq軸電圧指令値S100を生成するものであり、負のゲイン要素(−k)101により構成されている。

0040

図5は、図1B中のq軸横流制御部100の他の構成例を示す回路図である。
このq軸横流制御部100Aでは、図4中のゲイン要素(−k)101の入力側に、フィルタ処理部102が追加されている。フィルタ処理部102は、減算器102a、比例ゲイン要素(kp、例えば、0.2)102b、積分ゲイン要素(ki、例えば、0.0005)102c、加算器102d,102f、及び1サンプル遅らせる遅延要素(z−1)102eによってPI制御を行う構成になっている。

0041

図6は、図1B中の位相検出器82及び自立運転PLL部130の構成例を示す回路図である。
位相検出器82は、三相出力電圧Voを二相出力電圧に変換し、この二相出力電圧に対して三角関数演算を行って瞬時位相の出力電圧位相φを求めるものであり、三相/二相変換部82a、及び三角関数演算部82bにより構成されている。三相/二相変換部82aは、与えられた三相検出電圧を二相電圧に変換(UVW/αβ)するものであり、この出力側に、三角関数演算部82bが接続されている。三角関数演算部82bは、変換された二相電圧(αβ)の三角関数演算(電圧Vd=√(Va2+Vb2)、角度θ(t)=tan−1(Vb/Va))を行って出力電圧位相φを出力するものであり、この出力側に、自立運転PLL部130が接続されている。

0042

自立運転PLL部130は、出力電圧位相φと三相インバータ内部の帰還された基準位相φrefとの差を求め、この差でのPI演算からサンプリング周期位相変化量を算出し、三相インバータ制御の基準位相φrefを生成するものである。自立運転PLL部130は、例えば、減算器131、(−π〜π)に変換を行う正規化処理部132、PI制御部133、定格周波数faを入力する加算器134、及び電圧制御発振器(以下「VCO」という。)135により構成されている。

0043

図7は、図6中のVCO135の構成例を示す回路図である。
このVCO135は、2つの遅延要素(z−1)135a,135d、2つの加算器135b,135e、及び(0〜2π)変換部135cにより構成されている。

0044

図1Aの並列運転回路の動作)

0045

図1Aの並列運転回路において、第1及び第2の三相インバータ30−1,30−2は、同一の動作を行う。

0046

例えば、第1の三相インバータ30−1において、直流電源31−1から入力コンデンサ32−1へ供給された直流電圧Vdcは、並列運転制御装置80から供給されるスイッチング信号S1〜S6に応答してオン/オフ動作するスイッチング回路40−1によってスイッチングされ、LCフィルタ回路50−1を介して交流電圧に変換される。

0047

第2の三相インバータ30−2においても、直流電源31−2から入力コンデンサ32−2へ供給された直流電圧Vdcは、並列運転制御装置80から供給されるスイッチング信号S1〜S6に応答してオン/オフ動作するスイッチング回路40−2によってスイッチングされ、LCフィルタ回路50−2を介して交流電圧に変換される。LCフィルタ回路50−2から出力された交流電圧及び交流電流は、オン状態のスイッチ回路60−2を経由して三相負荷70へ供給される。この際、LCフィルタ回路50−1を介して出力した交流電流と、LCフィルタ回路50−2を介して出力された交流電流と、は合流して三相負荷70へ供給される。

0048

図1B図2図7の並列運転制御方法)

0049

図1Bの並列運転制御装置80において、スイッチ61から三相負荷70へ供給された三相出力電圧Voは、VT81により検出されて低電圧の三相検出電圧が出力され、位相検出器82へ与えられる。

0050

図6中の位相検出器82では、VT81から与えられた三相検出電圧が、三相/二相変換部82aにより、二相電圧に変換された後、三角関数演算部82bにより、三角関数の演算が行われ、出力電圧位相φが生成される。生成された出力電圧位相φは、自立運転PLL部130へ出力される。

0051

図6中の自立運転PLL部130では、減算器131により、出力電圧位相φから、帰還された基準位相φrefが減算され、この減算値位相誤差が、正規化処理部132によって(−π〜π)の値に変換される。正規化処理部132の出力は、PI制御部133によってPI制御が行われ、加算器134によって、定格周波数facに換算されたサンプリング周期毎の位相変化量(=2π・fac/fs、但し、facは三相インバータの定格周波数、fsはサンプリング周波数)と加算される。この加算値に基づき、図7のVCO135が発振して基準位相φrefが生成される。

0052

図7のVCO135では、加算器134の加算値が、加算器135bにより、遅延要素(z−1)135dよる1サンプル前帰還信号と加算される。この加算値は、(0〜2π)変換部135cにより正規化処理され、基準位相φrefが生成される。生成された基準位相φrefは、遅延要素(z−1)135dにより、1サンプル遅延され、加算器135b,135eに帰還される。

0053

自立運転PLL部130で生成された基準位相φrefは、図1B中の回転座標変換部84,88へ供給される。

0054

スイッチ61へ出力される三相出力電流io及び三相交流電圧Vinvのうち、三相出力電流ioが電流検出器54により検出され、この三相検出電流が三相/二相変換部83へ出力される。更に、三相交流電圧VinvがVT86により検出されて低電圧の三相検出電圧が出力され、三相/二相変換部87へ与えられる。

0055

なお、VT86により、三相交流電圧Vinvを検出しているが、これに代えて、VT86により、三相出力電圧Voを検出し、この検出結果である低電圧の三相検出電圧を三相/二相変換部87へ与えるようにしても良い。

0056

三相/二相変換部83により、電流検出器54で検出された三相検出電流が二相電流に変換され、回転座標変換部84へ出力される。回転座標変換部84により、基準位相φrefに基づき、変換された二相電流がdq変換され、有効なd軸電流Id及び無効なq軸電流Iqが仮想Z制御部85へ出力される。

0057

又、三相/二相変換部87において、VT86で検出された低電圧の三相検出電圧が二相電圧に変換され、回転座標変換部88へ出力される。回転座標変換部88により、基準位相φrefに基づき、変換された二相電圧がdq変換され、有効なd軸電圧Vd及び無効なq軸電圧Vqが減算器89へ出力される。

0058

仮想Z制御部85において、d軸横流制御部90により、回転座標変換部84でdq変換されたd軸電流Idに対し、基準電圧Vdrefに基づき、d軸横流制御が行われる。

0059

図2のd軸横流制御部90では、減算器91により、d軸電流Idから基準電流Irefが減算される。この減算値に対して、ゲイン要素92のゲインkが掛けられて、減算器93へ入力される。減算器93により、基準電圧Vdrefからゲインkの出力値が減算されてd軸電圧指令値S90が生成され、これが図1B中の出力電圧指令部110へ出力される。

0060

又、図2に代えて、図3のd軸横流制御部90Aでは、図2中の減算器91の減算値に対して、フィルタ処理部94により、フィルタ処理が行われる。即ち、フィルタ処理部94において、減算器94a、比例ゲイン要素(kp)94b、積分ゲイン要素(ki)94c、加算器94d、遅延要素(z−1)94e、及び加算器94fよってPI制御が行われる。このPI制御結果に対して、ゲイン要素92のゲインkが掛けられて、減算器93へ入力される。減算器93により、基準電圧Vdrefからゲインkの出力値が減算されてd軸電圧指令値S90が生成され、これが図1B中の出力電圧指令部110へ出力される。

0061

図1B中のq軸横流制御部100において、回転座標変換部84から出力された無効電流のq軸電流Iqから、q軸電圧指令値S100が生成され、これが図1B中の出力電圧指令部110へ出力される。

0062

図4のq軸横流制御部100では、入力された無効電流のq軸電流Iqに対し、ゲイン要素101のゲイン−kが掛けられて、q軸電圧指令値S100が生成され、これが出力電圧指令部110へ出力される。

0063

又、図4に代えて、図5のq軸横流制御部100Aでは、入力されたq軸電流Iqに対して、フィルタ処理部102によるフィルタ処理が行われる。フィルタ処理部102では、入力されたq軸電流Iqに対して、減算器102a、比例ゲイン要素(kp)102b、積分ゲイン要素(ki)102c、加算器102d、遅延要素(z−1)102e、及び加算器102fにより、PI制御が行われる。このPI制御結果に対し、ゲイン要素101のゲイン−kが掛けられて、q軸電圧指令値S100が生成され、これが図1B中の出力電圧指令部110へ出力される。

0064

図1B中の出力電圧指令部110において、d軸横流制御部90から出力されるd軸電圧指令値S90に基づき、d軸出力電圧指令値110aが生成されると共に、q軸横流制御部100から出力されるq軸電圧指令値S100に基づき、q軸出力電圧指令値110bが生成される。これらのd軸出力電圧指令値110a及びq軸出力電圧指令値110bは、減算器89へ出力される。

0065

又、三相/二相変換部87により、VT86で検出された低電圧の三相検出電圧が二相電圧に変換され、回転座標変換部88へ出力される。回転座標変換部88により、基準位相φrefに基づき、変換された二相電圧がdq変換され、有効なd軸電圧Vd及び無効なq軸電圧Vqが減算器89へ出力される。

0066

減算器89により、d軸出力電圧指令値110a及びq軸出力電圧指令値110bからd軸電圧Vd及びq軸電圧Vqが減算されて誤差が求められ、この誤差が出力電圧制御部120へ出力される。

0067

出力電圧制御部120において、減算器89から出力される誤差が減少するような瞬時電圧制御が行われ、スイッチング回路40から出力される三相交流電圧Vinvが所望の電圧になるようなスイッチング信号S1〜S6が生成され、そのスイッチング回路40内のIGBT41〜46がオン/オフ動作する。

0068

(実施例1の効果)
本実施例1の並列運転制御方法及び並列運転制御装置80によれば、次の(a)〜(c)のような効果がある。

0069

(a) 本実施例1では、電流検出器54によって三相出力電流ioを検出し、三相/二相変換器83を介して、回転座標変換部84により、回転座標電流のd軸電流Id及びq軸電流Iqに変換し、仮想Z制御部85により、仮想インピーダンス制御を行っている。そのため、専用検出回路や共通部回路、或いは三相インバータ間の同期信号回路等を用いる必要がなく、複数の三相インバータ30−1,30−2間の横流を抑制し、それらの複数の三相インバータ30−1,30−2の的確な並列運転制御が行える。

0070

(b)出力電圧制御部120で瞬時電圧制御を行い、スイッチング回路40をスイッチング動作させているので、交流電圧歪みの少ない高性能出力を実現できる。

0071

(c)自立運転PLL部130により、瞬時位相の出力電圧位相φに同期させるように位相同期制御演算を行って、三相インバータ制御の基準位相φrefを生成しているので、三相出力電圧Voに追従した周波数安定化制御が行える。

0072

(実施例2の構成)
図8は、本発明の実施例2における並列運転制御装置を示す回路図であり、実施例1を示す図1B中の要素と共通の要素には共通の符号が付されている。

0073

本実施例2の並列運転制御装置80Aでは、実施例1を示す図1B中の出力電圧制御部120に代えて、これとは機能の異なる出力電圧制御部120Aが設けられている。更に、第2の電圧検出器としてのVT141、逆充電防止部142及びリミッタ146を有する逆充電防止機能と、バス生成器143、ゲイン要素(k)144及び加算器145を有する出力電流調整機能と、三相/二相変換部147、回転座標変換部148、減算器149及び電流制御部150を有する電流マイナーループと、が新たに追加されている。

0074

VT141は、スイッチング回路40の直流入力電圧である直流電圧Vdcを検出して低電圧の検出電圧を出力するものであり、この出力側に、逆充電防止部142が接続されている。逆充電防止部142は、軽負荷時において直流電圧Vdcを異常上昇させないように、加算器145で加算された電流指令値の下限値を調整するために、軽負荷時の横流を防止する防止信号S142を生成するものであり、この出力側に、リミッタ146が接続されている。

0075

減算器89の出力側に接続された出力電圧制御部120Aは、その減算器89の減算値をPI制御により瞬時電圧制御を行い、有効なd軸出力電流IdA及び無効なq軸出力電流IqAを生成するものであり、この出力側に、加算器145が接続されている。

0076

回転座標変換部84の出力側に接続されたバス生成器143は、入力されるd軸電流Id及びq軸電流Iqの2つの信号をバスで表すものであり、この出力側に、図示を一部省略した2つのゲイン要素(k)144が接続されている。2つのゲイン要素(k)144は、2つのバス生成器143で生成されたd軸電流Id及びq軸電流Iqのバスに対して、所定のゲイン(k)を掛けるものであり、この出力側に、図示を一部省略した2つの加算器145が接続されている。

0077

2つの加算器145は、ゲイン(k)が掛けられたd軸電流Id及びq軸電流Iqと、出力電圧制御部120Aで生成されたd軸出力電流IdA及びq軸出力電流IqAと、をそれぞれ加算して電流指令値を出力するものであり、この出力側に、リミッタ146が接続されている。

0078

リミッタ146は、逆充電防止部142から出力される防止信号S142に基づき、加算器145で加算された電流指令値の下限値を制限し、この下限値を制限したd軸電流指令値S146a及びq軸電流指令S146bを出力するものであり、この出力側に、図示を一部省略した2つの減算器149が接続されている。

0079

三相/二相変換器147は、電流検出器53の三相検出電流を二相電流に変換して、三相/二相変換電流を出力するための三相/二相変換処理を行うものであり、この出力側に、回転座標変換器148が接続されている。回転座標変換器148は、供給される三相インバータ制御の基準位相φrefに基づき、三相/二相変換器147から出力される三相/二相変換電流に対して回転座標変換(即ち、dq変換)を行い、回転座標電流(即ち、有効電流であるd軸電流iinvd、及び無効電流であるq軸電流iinvq)を生成するための回転座標変換処理を行うものであり、この出力側に、2つの減算器149が接続されている。

0080

2つの減算器149は、d軸電流指令値S146a及びq軸電流指令値S146bから、d軸電流iinvd及びq軸電流iinvqをそれぞれ減算して誤差を求めるものであり、この出力側に、電流制御部150が接続されている。電流制御部150は、2つの減算器149から出力される誤差を減少するようなスイッチング信号S1〜S6を生成し、スイッチング回路40中のIGBT41〜46をオン/オフ動作させるものである。

0081

(実施例2の並列運転制御方法)

0082

実施例1と同様に、電流検出器54により、三相出力電流ioが検出され、これが三相/二相変換部83によって二相に変換された後、回転座標変換部84によってdq変換され、有効なd軸電流Id及び無効なq軸電流Iqに変換される。更に、VT86により、コンデンサ52の三相交流電圧Vinvが検出され、この三相検出電圧が三相/二相変換部87によって二相に変換された後、回転座標変換部88によってdq変換され、有効なd軸電圧Vd及び無効なq軸電圧Vqに変換される。

0083

変換されたd軸電流Id及びq軸電流Iqに基づき、仮想Z制御部85により、仮想インピーダンス制御が行われ、d軸出力電圧指令値S110a及びq軸出力電圧指令値S110bが生成される。図示を一部省略した2つの減算器89により、d軸出力電圧指令値S110a及びq軸出力電圧指令値S110bから、d軸電圧Vd及びq軸電圧Vqがそれぞれ減算されて誤差が求められる。出力電圧制御部120Aにより、その誤差が減少するようなPI制御による瞬時電圧制御が行われ、d軸出力電流IdA及びq軸出力電流IqAが生成される。

0084

実施例1とは異なり、新たに設けられた2つのバス生成器143、2つのゲイン要素(k)144及び2つの加算器145を有する出力電流調整機能により、生成されたd軸出力電流IdA及びq軸出力電流IqAに対して電流調整が行われる。VT141、逆充電防止部142及びリミッタ146を有する逆充電防止機能により、その電流調整結果に対し、下限値が制限されて軽負荷時の横流を防止するための逆充電防止制御が行われる。

0085

更に、電流検出器53により、三相出力電流iinvが検出され、これが三相/二相変換部147によって二相に変換された後、回転座標変換部148によってdq変換され、有効なd軸電流iinvd及び無効なq軸電流iinvqに変換される。2つの減算器149により、逆充電防止制御で生成されたd軸電流指令値S146a及びq軸電流指令値S146bから、d軸電流iinvd及びq軸電流iinvqがそれぞれ減算されて電流誤差が求められる。その後、電流制御部150により、電流誤差を減少するような電流制御が行われ、スイッチング信号S1〜S6が生成されて、スイッチング回路40内のIGBT41〜46がオン/オフ動作する。

0086

(実施例2の効果)
本実施例2の並列運転制御方法及び並列運転制御装置80Aによれば、次の(1)〜(3)のような効果がある。

0087

(1) 実施例1と略同様の効果がある。

0088

(2) 逆充電防止部142及びリミッタ146によって、逆充電防止制御を行うので、過負荷時の横流を的確に防止できる。

0089

(3)三相/二相変換部147、回転座標変換部148、減算器149及び電流制御部150によって、電流マイナーループ制御を行うので、過負荷保護を的確に行うことができる。

0090

(実施例1、2の変形例)
本発明は、上記実施例1、2に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の(i)、(ii)のようなものがある。

0091

(i)図1Aの三相インバータ30−1,30−2の台数を3台以上設けたり、或いは、各三相インバータ30−1,30−2を他の回路構成に変更しても良い。例えば、スイッチング素子は、IGBT以外のFET等の他の素子で構成しても良い。

実施例

0092

(ii)図8において、例えば、リミッタ146と減算器149との間に、垂下制御部を設ければ、過負荷時の保護機能をより向上できる。

0093

30−1,30−2三相インバータ
40,40−1,40−2スイッチング回路
50−1,50−2LCフィルタ回路
70三相負荷
81,86,141VT(計器用変圧器)
82位相検出器
83,87,147三相/二相変換部
84,88,148回転座標変換部
85仮想Z制御部
89,149減算器
90 d軸横流制御部
100 q軸横流制御部
110出力電圧指令部
120,120A出力電圧制御部
130自立運転PLL部
142 逆充電防止部
145加算器
146リミッタ
150電流制御部

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