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技術 決定方法、形成方法、プログラム、および物品の製造方法

出願人 キヤノン株式会社
発明者 住吉雄平
出願日 2016年6月1日 (4年5ヶ月経過) 出願番号 2016-109639
公開日 2017年12月7日 (2年11ヶ月経過) 公開番号 2017-215483
状態 特許登録済
技術分野 ホトレジスト感材への露光・位置合せ 半導体または固体装置のマウント
主要キーワード 縦横倍率 回転補正量 広がりうる 単位チップ パターン要素 設計位置 形状補正 回転ずれ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年12月7日)のものです。
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図面 (11)

課題

複数の領域を有する層の上の層に、複数の領域にわたってパターンを形成するために有利な技術を提供する。

解決手段

第1パターン要素がそれぞれ形成された複数の領域を有する第1層の上の第2層に、第2パターン要素を前記複数の領域の各々について形成する際のオフセット値を決定する決定方法であって、前記第2層の上に設けられるべき第3層には第3パターン要素が前記複数の領域に一括して形成され、前記決定方法は、前記複数の領域の各々における前記第1パターン要素の位置を示す第1層情報を得る第1工程と、前記第1層情報に基づいて、前記第3層に形成すべき前記第3パターン要素の位置を示す第3層情報を求める第2工程と、前記第1層情報および前記第3層情報に基づいて、前記第2パターン要素が、前記第1パターン要素と前記第3パターン要素とにそれぞれ重なり合うように前記オフセット値を決定する第3工程とを含む。

概要

背景

近年、ファンアウトウェハレベルパッケージング(FOWLP:Fan Out Wafer Level Packaging)と呼ばれる半導体デバイスパッケージング方法が、半導体デバイス製造工程に用いられてきている。FOWLPとは、パターンをそれぞれ有する複数のチップを並べてモールド材などで固めることにより構成された基板(層)上に、当該複数のチップのパターン同士を結線するための配線パターンの層をリソグラフィ装置を用いて形成する方法である。

しかしながら、基板における複数のチップ(領域)には、固める前の複数のチップの配列精度が不十分であったり、複数のチップを固めるときに各チップに意図しない力が加わったりすることにより、位置ずれ回転ずれなどが個別に生じていることがある。この場合、複数のチップにわたって重ね合されるべき配線パターンを各チップのパターンに接続するように形成すること、即ち、複数のチップのパターン同士を配線パターンによって結線することが困難になりうる。特許文献1には、基板における複数のチップの配列に応じて、配線パターンのデータ自身を補正する方法が提案されている。

概要

複数の領域を有する層の上の層に、複数の領域にわたってパターンを形成するために有利な技術を提供する。第1パターン要素がそれぞれ形成された複数の領域を有する第1層の上の第2層に、第2パターン要素を前記複数の領域の各々について形成する際のオフセット値を決定する決定方法であって、前記第2層の上に設けられるべき第3層には第3パターン要素が前記複数の領域に一括して形成され、前記決定方法は、前記複数の領域の各々における前記第1パターン要素の位置を示す第1層情報を得る第1工程と、前記第1層情報に基づいて、前記第3層に形成すべき前記第3パターン要素の位置を示す第3層情報を求める第2工程と、前記第1層情報および前記第3層情報に基づいて、前記第2パターン要素が、前記第1パターン要素と前記第3パターン要素とにそれぞれ重なり合うように前記オフセット値を決定する第3工程とを含む。

目的

本発明は、複数の領域を有する層の上の層に、複数の領域にわたってパターンを形成するために有利な技術を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1パターン要素がそれぞれ形成された複数の領域を有する第1層の上の第2層に、前記第1パターン要素に重ね合わせるべき第2パターン要素を前記複数の領域の各々について形成する際のオフセット値を決定する決定方法であって、前記第2層の上に設けられるべき第3層には、前記第1パターン要素上に重ね合わせるべき第3パターン要素が前記複数の領域に一括して形成され、前記決定方法は、前記複数の領域の各々における前記第1パターン要素の位置を示す第1層情報を得る第1工程と、前記第1層情報に基づいて、前記第3層に形成すべき前記第3パターン要素の位置を示す第3層情報を求める第2工程と、前記第1層情報および前記第3層情報に基づいて、前記第2パターン要素が、前記第1パターン要素と前記第3パターン要素とにそれぞれ重なり合うように、前記複数の領域の各々について前記オフセット値を決定する第3工程と、を含むことを特徴とする決定方法。

請求項2

前記第3工程では、前記第1層情報および前記第3層情報に基づいて、前記第1パターン要素と前記第2パターン要素とのずれが第1許容範囲に収まり、かつ前記第2パターン要素と前記第3パターン要素とのずれが第2許容範囲に収まるように前記オフセット値を決定する、ことを特徴とする請求項1に記載の決定方法。

請求項3

前記第2パターン要素は、前記第1パターン要素と前記第3パターン要素とを接続するためのビアを含み、前記第1パターン要素は、前記ビアに接続すべき第1パッドを含み、前記第1許容範囲は、前記第1パッドの寸法と前記ビアの寸法とに基づいて、前記第1パッドと前記ビアとが少なくとも一部において接続される範囲に設定されている、ことを特徴とする請求項2に記載の決定方法。

請求項4

前記第1許容範囲は、前記第1パッドの寸法と前記ビアの寸法との合計の半分の値以下の範囲に設定されている、ことを特徴とする請求項3に記載の決定方法。

請求項5

前記ビアの寸法は前記第1パッドの寸法より小さい、ことを特徴とする請求項3又は4に記載の決定方法。

請求項6

前記第3パターン要素は、前記ビアに接続すべき第3パッドを含み、前記第2許容範囲は、前記第3パッドの寸法と前記ビアの寸法とに基づいて、前記第3パッドと前記ビアとが少なくとも一部において接続される範囲に設定されている、ことを特徴とする請求項3乃至5のうちいずれか1項に記載の決定方法。

請求項7

前記第2許容範囲は、前記第3パッドの寸法と前記ビアの寸法との合計の半分の値以下の範囲に設定されている、ことを特徴とする請求項6に記載の決定方法。

請求項8

前記第3パッドの寸法は前記ビアの寸法より小さい、ことを特徴とする請求項6又は7に記載の決定方法。

請求項9

前記第1層には、前記第1パターン要素をそれぞれ有する互いに独立した複数のチップが前記複数の領域として並べて固定されている、ことを特徴とする請求項1乃至8のうちいずれか1項に記載の決定方法。

請求項10

前記第1層では、前記複数のチップを並べて固定する工程に起因して、前記複数の領域の各々が設計位置からずれて配置されている、ことを特徴とする請求項9に記載の決定方法。

請求項11

前記複数の領域は互いに大きさが異なる、ことを特徴とする請求項1乃至10のうちいずれか1項に記載の決定方法。

請求項12

前記第1層情報は、前記複数の領域の各々について前記第1パターン要素の位置を実測した結果から得られる、ことを特徴とする請求項1乃至11のうちいずれか1項に記載の決定方法。

請求項13

前記第1層と前記第3層との間に複数の前記第2層を含み、前記第3工程では、複数の前記第2層の各々について前記オフセット値を決定する、ことを特徴とする請求項1乃至12のうちいずれか1項に記載の決定方法。

請求項14

請求項1乃至13のうちいずれか1項に記載の決定方法の各工程をコンピュータに実行させることを特徴とするプログラム

請求項15

第1パターン要素がそれぞれ形成された複数の領域を有する第1層の上にパターンを形成する形成方法であって、請求項1乃至13のうちいずれか1項に記載の決定方法により、前記第1層の上に形成されるべき第2層に、前記第1パターン要素上に重ね合わせるべき第2パターン要素を前記複数の領域の各々について形成する際のオフセット値を決定する工程と、前記第1層の上に前記第2層を堆積させる工程と、前記複数の領域の各々について、前記第2パターン要素を前記オフセット値に従って前記第2層に形成する工程と、前記第2パターン要素が形成された前記第2層の上に第3層を堆積させる工程と、前記複数の領域に一括して、前記第1パターン要素に重ね合わせるべき第3パターン要素を前記第3層に形成する工程と、を含むことを特徴とする形成方法。

請求項16

請求項15に記載の形成方法を用いて基板にパターンを形成する工程と、前記工程でパターンが形成された前記基板を加工する工程と、を含むことを特徴とする物品の製造方法。

技術分野

0001

本発明は、決定方法形成方法プログラム、および物品の製造方法に関する。

背景技術

0002

近年、ファンアウトウェハレベルパッケージング(FOWLP:Fan Out Wafer Level Packaging)と呼ばれる半導体デバイスパッケージング方法が、半導体デバイス製造工程に用いられてきている。FOWLPとは、パターンをそれぞれ有する複数のチップを並べてモールド材などで固めることにより構成された基板(層)上に、当該複数のチップのパターン同士を結線するための配線パターンの層をリソグラフィ装置を用いて形成する方法である。

0003

しかしながら、基板における複数のチップ(領域)には、固める前の複数のチップの配列精度が不十分であったり、複数のチップを固めるときに各チップに意図しない力が加わったりすることにより、位置ずれ回転ずれなどが個別に生じていることがある。この場合、複数のチップにわたって重ね合されるべき配線パターンを各チップのパターンに接続するように形成すること、即ち、複数のチップのパターン同士を配線パターンによって結線することが困難になりうる。特許文献1には、基板における複数のチップの配列に応じて、配線パターンのデータ自身を補正する方法が提案されている。

先行技術

0004

特開2013−58520号公報

発明が解決しようとする課題

0005

特許文献1に記載された方法では、配線パターンを形成する対象の複数のチップの配列に応じて、配線パターンの形成の度に配線パターンのデータを補正する必要が生じうるため、配線パターンの形成工程が煩雑になりうる。特に、露光装置インプリント装置のように原版を用いて基板上にパターンを形成するリソグラフィ装置では、補正された配線パターンのデータに従って原版を新たに作り直す必要が生じ、配線パターンの形成工程が煩雑となりうる。

0006

そこで、本発明は、複数の領域を有する層の上の層に、複数の領域にわたってパターンを形成するために有利な技術を提供することを目的とする。

課題を解決するための手段

0007

上記目的を達成するために、本発明の一側面としての決定方法は、第1パターン要素がそれぞれ形成された複数の領域を有する第1層の上の第2層に、前記第1パターン要素に重ね合わせるべき第2パターン要素を前記複数の領域の各々について形成する際のオフセット値を決定する決定方法であって、前記第2層の上に設けられるべき第3層には、前記第1パターン要素上に重ね合わせるべき第3パターン要素が前記複数の領域に一括して形成され、前記決定方法は、前記複数の領域の各々における前記第1パターン要素の位置を示す第1層情報を得る第1工程と、前記第1層情報に基づいて、前記第3層に形成すべき前記第3パターン要素の位置を示す第3層情報を求める第2工程と、前記第1層情報および前記第3層情報に基づいて、前記第2パターン要素が、前記第1パターン要素と前記第3パターン要素とにそれぞれ重なり合うように、前記複数の領域の各々について前記オフセット値を決定する第3工程と、を含むことを特徴とする。

0008

本発明の更なる目的又はその他の側面は、以下、添付図面を参照して説明される好ましい実施形態によって明らかにされるであろう。

発明の効果

0009

本発明によれば、例えば、複数の領域を有する層の上の層に、複数の領域にわたってパターンを形成するために有利な技術を提供することができる。

図面の簡単な説明

0010

露光装置の構成を示す図である。
再構成基板を示す図である。
配線パターンを形成する方法を示すフローチャートである。
配線パターンを形成する際の各状態を示す図である。
配線パターンを形成する際の各状態を示す図である。
配線パターンを形成する際の各状態を示す図である。
オフセット値の決定方法を示すフローチャートである。
オフセット値とビアパターンのずれとの関係を示す図である。
配線パターンの補正パラメータを説明するための図である。
配線パターンを形成する際の各状態を示す図である。

実施例

0011

以下、添付図面を参照して、本発明の好適な実施の形態について説明する。なお、各図において、同一の部材ないし要素については同一の参照番号を付し、重複する説明は省略する。以下の説明において、XY方向(X方向およびY方向)は、基板(再構成基板)の面と平行な方向を表し、Z方向は、基板(再構成基板)の面と垂直な方向を表すものとする。また、以下の実施形態では、FOWLP(Fan Out Wafer Level Packaging)を例示して説明する。

0012

<第1実施形態>
[リソグラフィ装置について]
まず、FOWLPに用いられるリソグラフィ装置(パターン形成装置)について、図1を参照しながら説明する。ここでは、リソグラフィ装置として、マスクのパターンを基板に転写する(基板を露光する)露光装置について説明するが、それに限られるものではない。例えば、モールドを用いて基板上のインプリント材にパターンを形成するインプリント装置や、荷電粒子線を基板に照射した当該基板にパターンを形成する描画装置などのリソグラフィ装置もFOWLPに適用することができる。

0013

図1は、露光装置100の構成を示す概略図である。露光装置100は、射出部1と、照明光学系2と、マスクステージ3と、投影光学系4と、基板ステージ5と、検出部6と、制御部7とを含みうる。制御部7は、例えばCPUやメモリ(記憶部)などを有するコンピュータを含み、露光装置100における露光処理を制御する(露光装置100の各部を制御する)。

0014

射出部1は、例えばi線水銀ランプエキシマレーザなどの光源を含み、基板9を露光する光を射出する。照明光学系2は、マスクステージ3に保持されたマスク8が均一に照明されるように、射出部1から射出された光を整形する。投影光学系4は、所定の倍率(例えば1倍)を有し、マスク8に形成されたパターンを基板9に投影する。基板ステージ5は、基板9を保持して移動可能に構成される。基板ステージ5は、不図示の干渉計エンコーダなどによって位置や姿勢が高精度に制御されうる。検出部6は、投影光学系4を介さずに基板9に形成されたマークを検出する、いわゆるオフアクシススコープを含みうる。このように構成された露光装置100は、マスク8に形成されたパターンを投影光学系4を介して基板9(具体的には、基板上に予め塗布された感光材)に投影し、当該基板9を露光することにより、基板9にマスク8のパターンを転写することができる。

0015

[FOWLPについて]
次に、FOWLPについて説明する。FOWLPとは、図2に示すように、ダイシングされて互いに独立(分離)した複数の半導体チップ11を並べてモールド材13(樹脂)などで固めることにより再構成された再構成基板10の上に、配線パターンなどを形成する方法である。配線パターンなどは、リソグラフィ装置(露光装置100)を用いて形成されうる。また、FOWLPにおける配線パターンは、複数の半導体チップ11のパターン同士を結線するため、複数の半導体チップ11にわたって一括して形成されうる。

0016

以下に、FOWLPにおいて配線パターンを形成する方法について、図3および図4を参照しながら説明する。図3は、FOWLPにおいて配線パターンを形成する方法を示すフローチャートである。また、図4(a)〜(c)は、FOWLPにおいて配線パターンを形成する際の各状態を示す図であり、複数(2個)の半導体チップ11a、11bに対して配線パターンを形成する際の各状態を示している。各図における上図は、複数(2個)の半導体チップ11を上(Z方向)から見た図であり、下図は、複数の半導体チップ11を横(Y方向)から見た図(a−a断面図)である。

0017

S11では、ダイシングされて互いに分離した複数の半導体チップ11を並べてモールド材13などで固めることにより再構成基板10(第1層)を形成する。図4(a)は、互いのパターン同士が配線パターンによって結線されるべき複数(2個)の半導体チップ11a、11bを示す図である。再構成基板10(第1層)には、複数の半導体チップ11が並べて固定されており、複数の半導体チップ11(領域)の各々に形成されたパターンには、電極パッド12(第1パターン要素(第1パッド))が設けられている。そして、以下の工程において、複数の半導体チップ11の各々における電極パッド12同士を後述の配線パターン31で結線することにより、複数の半導体チップ11を1つの半導体デバイスとして機能させることができる。

0018

S12では、再構成基板10(第1層)の上に第2層20を堆積する。第2層20は、絶縁材料からなる絶縁層である。S13では、再構成基板10の上に堆積された第2層20に、複数の半導体チップ11の各々について(半導体チップ11ごとに)ビアパターン21を形成する。ビアパターン21は、半導体チップ11における電極パッド12と後述する配線パターン31の電極パッド32(第3パッド)とを電気的に接続させるビア22(第2パターン要素)を含み、リソグラフィ装置などによって形成されうる。具体的には、再構成基板10の上に堆積された第2層20にリソグラフィ装置などによってパターニングを行った後、第2層20の加工(エッチング等)を行うことにより第2層20にビアホールを形成する。そして、メッキ法などによって当該ビアホールに金属(例えば銅)を充填することにより第2層20にビアパターン21(ビア22)を形成することができる。

0019

図4(b)は、再構成基板10の上に堆積された第2層20にビアパターン21を形成した状態を示す図である。ビアパターン21は、上述したように複数の半導体チップ11の各々に対して(半導体チップごとに)形成されうる。そして、ビアパターン21における複数のビア22は、半導体チップ11の電極パッド12にビアがXY方向において重なり合うように、ビアパターン21を形成する対象の半導体チップ11に形成された複数の電極パッド12の配置と対応する配置を有しうる。ビア22の寸法は、半導体チップ11の電極パッド12の寸法より小さいことが好ましい。

0020

S14では、ビアパターン21が形成された第2層20の上に第3層30を堆積する。第3層30は、絶縁材料からなる絶縁層である。S15では、第2層20の上に堆積された第3層30に、複数の半導体チップ11において対応する電極パッド12同士を電気的に接続するための配線パターン31を、複数の半導体チップ11にわたって一括して形成する。配線パターン31は、第2層20に形成されたビア22と電気的に接続される電極パッド32(第3パターン要素(第3パッド))を含み、リソグラフィ装置などによって形成されうる。具体的には、ビアパターン21が形成された第2層20の上に堆積された第3層30にリソグラフィ装置などによってパターニングを行った後、第3層30の加工(エッチング)を行うことにより第3層30に溝(凹部)を形成する。そして、メッキ法などによって当該溝に金属(例えば銅)を充填することにより第3層30に配線パターン31を形成することができる。

0021

図4(c)は、第2層20の上に堆積された第3層30に配線パターン31を形成した状態を示す図である。配線パターン31は、上述したように複数の半導体チップ11にわたって一括して形成されうる。そして、配線パターン31における複数の電極パッド32は、目標位置理想位置設計位置)に形成されたときの複数の半導体チップ11にわたる複数の電極パッド12の上(第1パターン要素上)にそれぞれ重ね合わせるべき配置を有しうる。即ち、配線パターン31における複数の電極パッド32は、目標位置に配置されたときの複数の半導体チップ11にわたる複数の電極パッド12の配置と対応する配置を有しうる。配線パターン31の電極パッド32の寸法は、ビア22の寸法より小さいことが好ましい。

0022

[半導体チップの位置ずれについて]
上述のように、FOWLPが行われる再構成基板10は、ダイシングされて互いに分離した複数の半導体チップ11を並べてモールド材13などで固めることにより形成される(S11)。しかしながら、再構成基板10を形成する際、固める前の複数の半導体チップ11の配列精度が不十分であったり、複数の半導体チップ11を固めるときに意図しない力が加わったりすることがある。この場合、形成された再構成基板10における複数の半導体チップ11には、図5(a)に示すように、複数の半導体チップ11を並べて固定する工程に起因して、目標位置14に対して位置ずれや回転ずれなどが個別に生じることとなる。そして、各半導体チップ11の位置ずれなどを考慮しないで、ビアパターン21および配線パターン31を形成する場合を想定する。この場合、半導体チップ11には、図5(b)および(c)に示すように、ビア22を介して配線パターン31の電極パッド32に電気的に接続していない電極パッド12aが生じうる。

0023

そこで、本実施形態では、ビアパターン21のビア22が半導体チップ11の電極パッド12と配線パターン31の電極パッド32とにそれぞれ重なり合うように、ビアパターン21を各半導体チップ11に対して形成する際のオフセット値を決定する。即ち、ビアパターン21のビア22が、半導体チップ11の電極パッド12に重なる部分と、配線パターン31の電極パッド32に重なる部分とを有するように、当該オフセット値を決定する。オフセット値は、具体的には、基板面(露光面)における位置ずれ量やずれの方向、又はずれの分布ディストーション)などを含む。このように決定されたオフセット値をS13の工程で適用することにより、ビアパターン21のビア22を介して配線パターン31の電極パッド32に電気的に接続していない半導体チップ11の電極パッド12が生じることを抑制することができる。オフセット値は、複数の半導体チップ11の各々について決定されうる。

0024

例えば、例えば、図6(a)に示すように、再構成基板10における複数の半導体チップ11に位置ずれや回転ずれなどが個別に生じているとする。この場合、S13の工程において、図6(b)に示すように、決定されたオフセット値に従って、ビアパターン21を半導体チップ11からXY方向にずらして第2層20に形成する。これにより、図6(c)に示すように、複数の半導体チップ11にわたる複数の電極パッド12と配線パターン31における複数の電極パッド32とを、ビアパターン21における複数のビア22を介してそれぞれ電気的に接続することができる。

0025

[オフセット値の決定方法について]
次に、オフセット値の決定方法について、図7を参照しながら説明する。図7は、オフセット値の決定方法を示すフローチャートである。図7に示すフローチャートの各工程は、露光装置100の制御部7で行われてもよいし、露光装置100の外部コンピュータで行われてもよい。以下の説明では、露光装置100の制御部7においてオフセット値を決定する例について説明する。

0026

S21では、制御部7は、再構成基板10(第1層)における複数の半導体チップ11(領域)の各々における電極パッド12の位置を示す情報(以下、第1層情報と称する)を取得する。例えば、制御部7は、再構成基板10を保持した基板ステージ5をXY方向に移動させながら、複数の半導体チップ11の各々に形成されたマークの位置(X、Y方向)を検出部6に検出させる。そして、制御部7は、検出部6の視野内におけるマークの位置座標と、基板ステージ5の位置座標とを求めることにより、目標位置14に対する各半導体チップ11のずれ(位置ずれ、回転ずれ等)を求めることができる。これにより、制御部7は、複数の半導体チップ11の各々に形成されたパターンの設計データ(即ち、マークと各電極パッド12との位置関係を示す設計データ)とに基づいて、各半導体チップ11についての各電極パッド12の位置を求めを求めることができる。したがって、第1層情報を得ることができる。

0027

検出部6によって検出すべき各半導体チップ11のマークの数は、各半導体チップ11の位置や形状を検出する精度、および検出に要する時間などに応じて決めることができる。例えば、各半導体チップ11の位置ずれのみを得たい場合には、各半導体チップに設けられた1つのマークのみを検出部6に検出させるとよい。また、各半導体チップ11の位置ずれに加えて回転ずれも得たい場合には、各半導体チップ11に設けられた2つのマークを検出部6に検出させるとよい。さらに、各半導体チップ11の形状(歪みなど)も得たい場合には、各半導体チップ11に設けられた3つ以上のマークを検出部6に検出させるとよい。

0028

ここで、本実施形態では、検出部6によって検出されたマークの位置に基づいて第1層情報を求めたが、それに限られるものではなく、複数の半導体チップ11の各々における電極パッド12の位置を実測した結果から得られてもよい。例えば、半導体チップ11の電極パッド12の位置(XY方向)を直接検出することができるように検出部6が構成されている場合には、上述の設計データを用いずに第1層情報を求めることができる。また、制御部7は、露光装置100の外部の計測装置において各半導体チップ11の電極パッド12の位置を計測することによって得られた第1層情報を取得するだけでもよい。この場合、制御部7は、複数の再構成基板10において第1層情報の差が小さければ(即ち、許容値以下であれば)、代表的な再構成基板10によって得られた第1層情報を他の再構成基板10に適用してもよい。

0029

S22では、制御部7は、S21で得られた第1層情報に基づいて、第3層30に形成すべき配線パターン31の各電極パッド32の位置を示す情報(以下、第3層情報と称する)を求める。例えば、制御部7は、第1層情報に基づいて、半導体チップ11と配線パターン31との位置ずれおよび回転ずれが、複数の半導体チップ11において同様になるように配線パターン31の位置を決定する。これにより、制御部7は、配線パターン31における各電極パッド32の位置を示す設計データに基づいて、第3層情報を求めることができる。

0030

S23では、制御部7は、S21で得られた第1層情報およびS22で求めた第3層情報に基づいて、ビアパターン21を複数の半導体チップ11の各々について形成する際のオフセット値を決定する。このとき、制御部7は、ビアパターン21のビア22が、半導体チップ11の電極パッド12と配線パターン31の電極パッド32とにそれぞれ重なり合うようにオフセット値を決定する。当該オフセット値は、複数の半導体チップ11の各々について(半導体チップ11ごとに)決定されうる。

0031

例えば、半導体チップ11の各電極パッド12の位置とビアパターン21の各ビア22の位置とを一致させる状態(オフセット値がゼロの状態)を状態Aとする。一方、ビアパターン21の各ビア22の位置と配線パターン31の各電極パッド32の位置とを一致させる状態を状態Bとする。この場合、図8に示すように、半導体チップ11の電極パッド12とビアパターン21のビア22とのずれ(位置ずれおよび回転ずれを含む。以下、第1ずれ81と称する。)は、オフセット値を大きくして状態Bから状態Aに近づけるにつれて小さくなっていく。一方、ビアパターン21のビア22と配線パターン31の電極パッド32とのずれ(位置ずれおよび回転ずれを含む。以下、第2ずれ82と称する。)は、オフセット値を大きくして状態Bから状態Aに近づけるにつれて大きくなっていく。即ち、第1ずれ81および第2ずれ82は、トレードオフの関係になる。

0032

ここで、半導体チップ11の電極パッド12とビアパターン21のビア22とを電気的に接続させるためには、半導体チップ11の電極パッド12とビアパターン21のビア22とを少なくとも一部において重ね合わせる必要がある。つまり、第1ずれ81は、半導体チップ11の電極パッド12とビアパターン21のビア22とを少なくとも一部において重ね合わせることのできる範囲(第1許容範囲83)に収まっている必要がある。そのため、第1許容範囲83は、半導体チップ11の電極パッド12の寸法とビアパターン21のビア22の寸法とに基づいて設定されうる。具体的には、第1許容範囲83は、半導体チップ11の電極パッド12の寸法とビアパターン21のビア22の寸法との合計の半分より小さい範囲に設定されうる。

0033

また、ビアパターン21のビア22と配線パターン31の電極パッド32とを電気的に接続させるためには、ビアパターン21のビア22と配線パターン31のビア22とを少なくとも一部において重ね合わせる必要がある。つまり、第2ずれ82は、ビアパターン21のビア22と配線パターン31の電極パッド32とを少なくとも一部において重ね合わせることにできる範囲(第2許容範囲84)に収まっている必要がある。そのため、第2許容範囲84は、ビアパターン21のビア22の寸法と配線パターン31の電極パッド32の寸法とに基づいて設定されうる。具体的には、第2許容範囲84は、ビアパターン21のビア22の寸法と配線パターン31の電極パッド32の寸法との合計の半分より小さい範囲に設定されうる。

0034

したがって、制御部7は、図8に示すように、第1ずれ81が第1許容範囲83に収まり、且つ第2ずれ82が第2許容範囲84に収まる適正範囲85の内側においてオフセット値を決定することが好ましい。例えば、制御部7は、他に制約になる条件がない限り、適正範囲85における中心値(中央の値)をオフセット値として決定することが好ましい。このように決定したオフセット値を、S13の工程で適用することで、各半導体チップ11の電極パッド12と配線パターン31の電極パッド32とを、ビアパターン21のビア22を介して電気的に接続することができる。

0035

本実施形態では、第3層30に配線パターン31を形成するまでの工程について説明したが、FOWLPでは、第3層30の上にも複数の層が形成されうる。このように第3層30の上に形成された複数の層のうち、最上層に形成されるパターンの配列精度は、理想格子に近い方が好ましい。これは、FOWLPにより作製された部品を、実際の製品に用いられるボードに組み込むことが困難になるからである。例えば、再構成基板10の上に配線パターン31を有する第3層30を形成した後、第3層30の上にはそれぞれパターンを有する複数の層が形成される。そして、再構成基板10は、配線パターン31で接続された複数の半導体チップ11を1つのチップ単位(以下、単位チップと称する)としてダイシングが行われる。つまり、最上層に形成されるパターンの配列精度は、ダイシングにより得られた単位チップに形成されるバンプ位置精度に影響し、バンプの位置精度が低いと、単位チップのバンプをボートのパッドに接続させることが困難となりうる。

0036

したがって、最上層の配列精度を理想格子に近づけること(許容範囲に収めること)で、単位チップの個体差が小さくなり、単位チップを精度よくボードに組み込むことができる。即ち、本実施形態では、複数の半導体チップ11の各々に位置ずれや回転ずれが個別に生じていても、第2層20に形成すべきビアパターン21をオフセット値に従って形成することで、第3層30に形成すべき配線パターンを理想格子で形成することができる。これにより、第3層30の上に形成される複数の層(特に最上層)についても、理想格子で形成することができる。

0037

ここで、第3層30に形成すべき配線パターン31は、理想格子で形成することに限られるものではなく、複数の半導体チップ11の各々における位置ずれや回転ずれに応じて当該配線パターン31の位置や回転を補正してもよい。例えば、第2層20に形成すべきビアパターン21の位置補正量および回転補正量、第3層30に形成すべき配線パターン31の位置補正量および回転補正量を変数とし、ビア22と電極パッド32とのずれ量を最適化するための最適化計算を行う。これにより、ビアパターン21と配線パターン31との間の位置補正量および回転補正量を求めることができる。そして、S22において、求めた位置補正量および回転補正量に従って、第3層30に形成すべき配線パターン31の位置や回転を決定することにより、図8における適正範囲85が広がりうる

0038

また、複数の半導体チップ11の各々における位置ずれや回転ずれに応じて、第3層30に形成される配線パターン31の形状を補正してもよい。例えば、S22において、配線パターン31の補正パラメータとして、投影倍率図9(a))やディストーション(図9(b))、縦横倍率差(図9(c)および(d))などを決定すると更に補正自由度が上がるため、図8における適正範囲85が広がりうる。このような配線パターン31の形状補正は、例えば、投影光学系4に含まれるレンズを移動させたり、投影光学系4に回転非対称光学素子を組み込んだりすることによって実現されうる。なお、配線パターン31の形状補正を行うと、理想格子からずれてしまうこととなる。この場合には、第3層30の上の複数の層に形成されるべきパターンにおいて、位置補正回転補正、形状補正を行うことにより、最上層のパターンを理想格子に近づけることが好ましい。

0039

<第2実施形態>
再構成基板10における各半導体チップ11のずれによっては、第1実施形態で説明した方法によってオフセット値を決定することが困難になる場合がある。即ち、図8に示す適正範囲85が存在しない場合がある。この場合、再構成基板10の上に複数の第2層20を形成し、複数の第2層20の各々にビアパターン21を互いにずらして形成することが好ましい。

0040

例えば、再構成基板10における複数の半導体チップ11が、図10(a)に示すようにずれている場合を想定する。そして、再構成基板10の上に第2層20を堆積させ、当該第2層20にビアパターン21を形成する工程を行う場合を想定する。この場合、当該工程を1回行うだけでは、各半導体チップ11の電極パッド12と配線パターン31の電極パッド32とを、ビアパターン21のビア22を介して電気的に接続することが困難となる。したがって、図10(b)に示すように、当該工程を2回以上行うことにより、各半導体チップの電極パッドと配線パターンの電極パッドとを、複数(3つ)の第2層の各々に形成されたビアパターンのビア(22a〜22c)で電気的に接続することができる。複数の第2層20の各々にビアパターン21を形成する際のオフセット値は、図7に示すフローチャートに従って決定することができる。

0041

<物品の製造方法の実施形態>
本発明の実施形態にかかる物品の製造方法は、例えば、半導体デバイス等のマイクロデバイス微細構造を有する素子等の物品を製造するのに好適である。本実施形態の物品の製造方法は、上記の方法を用いて基板にパターンを形成する工程と、かかる工程でパターンを形成された基板を加工する工程とを含む。更に、かかる製造方法は、他の周知の工程(酸化成膜蒸着ドーピング平坦化、エッチング、レジスト剥離、ダイシング、ボンディングパッケージング等)を含む。本実施形態の物品の製造方法は、従来の方法に比べて、物品の性能・品質生産性生産コストの少なくとも1つにおいて有利である。

0042

<その他の実施例>
本発明は、上述の実施形態の1以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける1つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、1以上の機能を実現する回路(例えば、ASIC)によっても実現可能である。

0043

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されないことはいうまでもなく、その要旨の範囲内で種々の変形および変更が可能である。

0044

10:再構成基板、11:半導体チップ、12:電極パッド、20:第2層、21:ビアパターン、22:ビア、30:第3層、31:配線パターン、32:電極パッド

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