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図面 (10)

課題

高電圧電界効果トランジスタのための保護絶縁体を提供する。

解決手段

第1の半導体材料105、第2の半導体材料110、それらの間にヘテロ接合115を含む。第1の複合パッシベーション層が第1の絶縁層170と第1のパッシベーション層165とを含み、第2の複合パッシベーション層が第2の絶縁層192と第2のパッシベーション層175とを含む。ゲート誘電体155が第1のパッシベーション層と第2の半導体材料との間に配置される。ゲート電極135がゲート誘電体と第1のパッシベーション層との間に配置される。第1のゲートフィールドプレート140は第1のパッシベーション層と第2のパッシベーション層との間に配置される。ソース電極125とドレイン電極130とは第2の半導体材料に結合され、ソースフィールドプレート145はソース電極に結合される。

概要

背景

GaNは、高い絶縁破壊電圧と高電子移動度とを理由として、大電力トランジスタ用途のための理想的な候補とされている。さらに、GaNの大きなバンドギャップは、従来の他の選択肢半導体よりはるかに高い温度においてGaNトランジスタの性能が維持され得ることを意味する。用途は、限定されないが、マイクロ波無線周波数増幅器高電圧スイッチング装置、および電源を含む。一般市場における1つの用途は、電子レンジマイクロ波源である(マグネトロン置換する)。

それらは、消費者向け電子機器において至る所で使用される可能性があるにもかかわらず、GaNベース装置は、依然、それらが使用される高電圧環境を理由としていくつかの制限を受ける。GaNトランジスタにおける装置層は、使用中、電荷蓄積し得、その結果、電界再分配熱応力とに起因して、装置性能を変化させる。最悪の場合、HFET装置は、装置層の絶縁破壊または亀裂に起因して、重度故障し得る。

以下の図を参照しながら本発明の非限定的かつ非網羅的な例について説明し、異なる図の中の同様な参照符号は、別段の指定がない限り、同様な部分を示す。

概要

高電圧電界効果トランジスタのための保護絶縁体を提供する。第1の半導体材料105、第2の半導体材料110、それらの間にヘテロ接合115を含む。第1の複合パッシベーション層が第1の絶縁層170と第1のパッシベーション層165とを含み、第2の複合パッシベーション層が第2の絶縁層192と第2のパッシベーション層175とを含む。ゲート誘電体155が第1のパッシベーション層と第2の半導体材料との間に配置される。ゲート電極135がゲート誘電体と第1のパッシベーション層との間に配置される。第1のゲートフィールドプレート140は第1のパッシベーション層と第2のパッシベーション層との間に配置される。ソース電極125とドレイン電極130とは第2の半導体材料に結合され、ソースフィールドプレート145はソース電極に結合される。

目的

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請求項1

第1の半導体材料と第2の半導体材料とヘテロ接合とであって、前記ヘテロ接合が、前記第1の半導体材料と前記第2の半導体材料との間に配置される、前記第1の半導体材料と前記第2の半導体材料と前記ヘテロ接合と、複数の複合パッシベーション層であって、前記複数の複合パッシベーション層における第1の複合パッシベーション層が、第1の絶縁層と第1のパッシベーション層とを含み、前記複数の複合パッシベーション層における第2の複合パッシベーション層が、第2の絶縁層と第2のパッシベーション層とを含み、前記第2のパッシベーション層が、前記第1の絶縁層と前記第2の絶縁層との間に配置される、前記複数の複合パッシベーション層と、前記第1のパッシベーション層と前記第2の半導体材料との間に配置されたゲート誘電体と、前記ゲート誘電体と前記第1のパッシベーション層との間に配置された前記ゲート電極と、前記第1のパッシベーション層と前記第2のパッシベーション層との間に配置された第1のゲートフィールドプレートと、ソース電極ドレイン電極とであって、前記ソース電極と前記ドレイン電極とが、前記第2の半導体材料に結合される、前記ソース電極と前記ドレイン電極と、ソースフィールドプレートであって、前記ソースフィールドプレートが、前記ソース電極に結合される、前記ソースフィールドプレートと、を備える、高電圧電界効果トランジスタHFET)。

請求項2

前記第1のゲートフィールドプレートが、前記ゲート電極に接続される、請求項1に記載のHFET。

請求項3

第3のパッシベーション層をさらに備え、前記第2の絶縁層が、前記第2のパッシベーション層と前記第3のパッシベーション層との間に配置される、請求項1に記載のHFET。

請求項4

前記第2の絶縁層と前記第3のパッシベーション層との間に配置された第2のゲートフィールドプレートをさらに備える、請求項3に記載のHFET。

請求項5

前記ソースフィールドプレートが、前記第2のパッシベーション層と前記第3のパッシベーション層との間に配置され、前記第1のゲートフィールドプレートが、前記第1の絶縁層と前記第2のパッシベーション層との間に配置される、請求項3に記載のHFET。

請求項6

前記第1の絶縁層の横境界が、前記ソースフィールドプレートの横境界と実質的に同一の範囲に広がり、前記第2の絶縁層の横境界が、前記ソースフィールドプレートの前記横境界と実質的に同一の範囲に広がる、請求項5に記載のHFET。

請求項7

前記第3のパッシベーション層と第3の絶縁層とを含む第3の複合パッシベーション層と、第4のパッシベーション層であって、前記第3の絶縁層が、前記第3のパッシベーション層と前記第4のパッシベーション層との間に配置される、前記第4のパッシベーション層と、前記第1のゲートフィールドプレートに結合された第2のゲートフィールドプレートであって、前記第2のゲートフィールドプレートが、前記第2のパッシベーション層と前記第3のパッシベーション層との間に配置され、前記ソースフィールドプレートが、前記第3のパッシベーション層と前記第4のパッシベーション層との間に配置される、前記第2のゲートフィールドプレートと、をさらに備える、請求項3に記載のHFET。

請求項8

前記第2のゲートフィールドプレートに結合され、前記第3のパッシベーション層と前記第4のパッシベーション層との間に配置された、第3のゲートフィールドプレートをさらに備える、請求項7に記載のHFET。

請求項9

前記第1の絶縁層の横境界が、前記第1のゲートフィールドプレートの横境界と実質的に同一の範囲に広がり、前記第2の絶縁層の横境界が、前記第2のゲートフィールドプレートの横境界と実質的に同一の範囲に広がり、前記第3の絶縁層の横境界が、前記ソースフィールドプレートの横境界と実質的に同一の範囲に広がる、請求項7に記載のHFET。

請求項10

前記複数の複合パッシベーション層における前記ゲート誘電体と前記第1の絶縁層とが、同じ材料組成を含む、請求項1に記載のHFET。

請求項11

前記複数の複合パッシベーション層における前記第1のパッシベーション層と前記第2のパッシベーション層とが、SiNを含み、前記ゲート誘電体と前記第1の絶縁層とが、金属酸化物を含む、請求項1に記載のHFET。

請求項12

前記複数の複合パッシベーション層における絶縁層が、前記複数の複合パッシベーション層におけるパッシベーション層の充電を防ぐために配置される、請求項1に記載のHFET。

請求項13

前記ドレイン電極が、前記第2の半導体材料から、前記複数の複合パッシベーション層の少なくとも1つを通って延びる、請求項1に記載のHFET。

請求項14

第1の半導体材料と第2の半導体材料とヘテロ接合とであって、前記ヘテロ接合が、前記第1の半導体材料と前記第2の半導体材料との間に配置される、前記第1の半導体材料と前記第2の半導体材料と前記ヘテロ接合と、第1の複合パッシベーション層と第2の複合パッシベーション層と第3の複合パッシベーション層とを含む複数の複合パッシベーション層であって、前記第1の複合パッシベーション層が、第1の絶縁層と第1のパッシベーション層とを含み、前記第1のパッシベーション層が、前記第2の半導体材料と前記第1の絶縁層との間に配置され、前記第2の複合パッシベーション層が、第2の絶縁層と第2のパッシベーション層とを含み、前記第2のパッシベーション層が、前記第1の絶縁層と前記第2の絶縁層との間に配置され、前記第3の複合パッシベーション層が、第3の絶縁層と第3のパッシベーション層とを含み、前記第3のパッシベーション層が、前記第2の絶縁層と前記第3の絶縁層との間に配置される、前記複数の複合パッシベーション層と、前記第1のパッシベーション層と前記第2のパッシベーション層との間に配置された第1のゲートフィールドプレートと、前記第1のゲートフィールドプレートに結合された第2のゲートフィールドプレートであって、前記第2のゲートフィールドプレートが、前記第2のパッシベーション層から前記第3の絶縁層を通って延びる、前記第2のゲートフィールドプレートと、を備える、高電圧電界効果トランジスタ(HFET)。

請求項15

前記第1のパッシベーション層と前記第2の半導体材料との間に配置されたゲート誘電体と、前記ゲート誘電体と前記第1のパッシベーション層との間に配置されたゲート電極と、をさらに備える、請求項14に記載のHFET。

請求項16

第4のパッシベーション層をさらに備え、前記第3の絶縁層が、前記第4のパッシベーション層と前記第3のパッシベーション層との間に配置され、前記第2のゲートフィールドプレートが、前記第2のパッシベーション層から、前記第2の絶縁層を通り、前記第3のパッシベーション層を通り、前記第4のパッシベーション層内まで延びる、請求項14に記載のHFET。

請求項17

前記第2のゲートフィールドプレートが、金属を含み、連続している、請求項14に記載のHFET。

請求項18

ソース電極に結合されたソースフィールドプレートをさらに備え、前記第3のパッシベーション層が、前記ソースフィールドプレートと前記第2の絶縁層との間に配置される、請求項14に記載のHFET。

請求項19

第1の半導体材料と第2の半導体材料との間にヘテロ接合を形成することと、ソース電極とドレイン電極とを形成することであって、前記ソース電極と前記ドレイン電極とが、前記第2の半導体材料に結合される、前記ソース電極と前記ドレイン電極とを形成することと、ゲート誘電体を堆積させることであって、前記第2の半導体材料が、前記ゲート誘電体と前記第1の半導体材料との間に配置される、前記ゲート誘電体を堆積させることと、複数の複合パッシベーション層を堆積させることであって、前記複数の複合パッシベーション層における第1の複合パッシベーション層が、第1の絶縁層と第1のパッシベーション層とを含み、前記第1のパッシベーション層が、前記ゲート誘電体と前記第1の絶縁層との間に配置される、前記複数の複合パッシベーション層を堆積させることと、前記ゲート誘電体と前記複数の複合パッシベーション層との間にゲート電極を形成することと、第2の絶縁層と第2のパッシベーション層とを含む、前記複数の複合パッシベーション層における第2の複合パッシベーション層を堆積させることであって、前記第2のパッシベーション層が、前記第1の絶縁層と前記第2の絶縁層との間に配置される、前記第2の複合パッシベーション層を堆積させることと、前記第1のパッシベーション層と前記第2のパッシベーション層との間に第1のゲートフィールドプレートを形成することと、を含む、高電圧電界効果トランジスタ(HFET)の製造方法。

請求項20

前記第1の絶縁層が、前記第1のパッシベーション層より大きなバンドギャップをもつ、請求項19に記載の方法。

請求項21

前記第1のゲートフィールドプレートが、前記ゲート電極に接続される、請求項19に記載の方法。

請求項22

前記第2の絶縁層上にソースフィールドプレートを形成することをさらに含む、請求項19に記載の方法。

請求項23

前記第1のゲートフィールドプレートに結合された第2のゲートフィールドプレートを形成することをさらに含み、前記第2のゲートフィールドプレートが、前記第2の絶縁層上に配置される、請求項19に記載の方法。

請求項24

前記複数の複合パッシベーション層を堆積させることが、前記第1の絶縁層と前記第2の絶縁層との横境界が、前記ソース電極と前記ドレイン電極との間の横方向距離未満であるように、前記第1の絶縁層と前記第2の絶縁層とを堆積させることを含む、請求項19に記載の方法。

請求項25

第3の絶縁層と第3のパッシベーション層とを含む第3の複合パッシベーション層を堆積させることであって、前記第3のパッシベーション層が、前記第2の絶縁層と前記第3の絶縁層との間に配置される、前記第3の複合パッシベーション層を堆積させることと、前記第1のゲートフィールドプレートに結合された第2のゲートフィールドプレートを形成することであって、前記第2のゲートフィールドプレートが、前記第2のパッシベーション層と前記第3のパッシベーション層との間に配置される、前記第2のゲートフィールドプレートを形成することと、ソースフィールドプレートを形成することであって、前記第3のパッシベーション層が、前記ソースフィールドプレートと前記第2の絶縁層との間に配置される、前記ソースフィールドプレートを形成することと、をさらに含む、請求項19に記載の方法。

請求項26

前記第2のゲートフィールドプレートに結合され、前記第3の絶縁層上に配置された第3のゲートフィールドプレートを形成することをさらに含む、請求項25に記載の方法。

請求項27

第4のパッシベーション層を堆積させることをさらに含み、前記第4のパッシベーション層が、前記ソースフィールドプレートと前記第3の絶縁層との上に配置される、請求項25に記載の方法。

請求項28

前記第1のゲートフィールドプレートが、前記第1の絶縁層と前記第2のパッシベーション層との間に配置される、請求項20に記載の方法。

請求項29

前記第1のパッシベーション層が、SiNを含み、前記ゲート誘電体と前記第1の絶縁層とが、金属酸化物を含む、請求項20に記載の方法。

技術分野

0001

本開示は、概して、高電圧電界効果トランジスタHFET:high−voltage field effect transistors)に関し、特に、限定するわけではないが、HFET装置における保護絶縁体に関する。

背景技術

0002

GaNは、高い絶縁破壊電圧と高電子移動度とを理由として、大電力トランジスタ用途のための理想的な候補とされている。さらに、GaNの大きなバンドギャップは、従来の他の選択肢半導体よりはるかに高い温度においてGaNトランジスタの性能が維持され得ることを意味する。用途は、限定されないが、マイクロ波無線周波数増幅器高電圧スイッチング装置、および電源を含む。一般市場における1つの用途は、電子レンジマイクロ波源である(マグネトロン置換する)。

0003

それらは、消費者向け電子機器において至る所で使用される可能性があるにもかかわらず、GaNベース装置は、依然、それらが使用される高電圧環境を理由としていくつかの制限を受ける。GaNトランジスタにおける装置層は、使用中、電荷蓄積し得、その結果、電界再分配熱応力とに起因して、装置性能を変化させる。最悪の場合、HFET装置は、装置層の絶縁破壊または亀裂に起因して、重度故障し得る。

0004

以下の図を参照しながら本発明の非限定的かつ非網羅的な例について説明し、異なる図の中の同様な参照符号は、別段の指定がない限り、同様な部分を示す。

図面の簡単な説明

0005

本開示の教示に従った、複合パッシベーション層を含む例示的なHFET装置の断面図である。
本開示の教示に従った、複合パッシベーション層を含む例示的なHFET装置の断面図である。
本開示の教示に従った、複合パッシベーション層を含む例示的なHFET装置の断面図である。
本開示の教示に従った、複合パッシベーション層を含む例示的なHFET装置、の断面図である。
本開示の教示に従った、HFETの製造方法を示すフロー図である。
本開示の教示に従った、HFETの製造方法を示すフロー図である。
本開示の教示に従った、複合パッシベーション層を含む例示的なHFET装置の断面図である。
本開示の教示に従った、複合パッシベーション層を含む例示的なHFET装置の断面図である。
本開示の教示に従った、複合パッシベーション層を含む例示的なHFET装置の断面図である。

実施例

0006

図面中の複数の図にわたり、対応する参照符号が、対応する構成要素を示す。当業者は、図中の要素が簡潔かつ明確であるように描かれていることと、必ずしも一定の縮尺で描かれていないこととを理解すると考えられる。例えば、図中のいくつかの要素の寸法は、本発明の様々な実施形態をより理解しやすくするため、他の要素より誇張されている場合があり得る。さらに、市販に適した実施形態において有用または必要な、一般的だがよく理解されている要素は、多くの場合、本発明に係るこれらの様々な実施形態の図が見づらくなるのを防ぐため、描かれていない。

0007

高電圧電界効果トランジスタ(HFET)のための保護絶縁体に関する例示的な装置と方法とについて、本明細書で説明する。以下の説明では、例を十分に理解できるように、多くの具体的な詳細事項を記載している。しかし、当業者は、本明細書で説明する技術が、1つまたは複数の具体的な詳細事項なしに、または他の方法、構成要素、材料などと共に実施され得ることを認識すると考えられる。他の例では、特定の態様が理解しにくくなるのを防ぐため、よく知られた構造、材料、または動作は、図示せず、または詳細に説明しない。

0008

明細書中での「一例(one example)」または「一実施形態(one embodiment)」についての言及は、例に関連して説明される特定の特徴、構造または特性が、本発明の少なくとも1つの例に含まれることを意味する。従って、本明細書中の様々な場所で使用する「一例において(in one example)」または「一実施形態において(in one embodiment)」という語句は、必ずしもすべてが同じ例に関するわけではない。さらに、1つまたは複数の例において、特定の特徴、構造または特性が、あらゆる適切な方法で組み合わされ得る。

0009

本明細書全体において、いくつかの専門用語が使用される。これらの用語は、本明細書で特に規定されない限り、またはそれらの使用される文脈がそうではないと明示的に示唆しない限り、それらが属する分野におけるそれらの通常の意味をもつ。本明細書を通して元素名と元素記号と(例えば、Siとシリコンと)が相互に置き換えて使用され得るが、両方が同じ意味をもつことに注意が必要である。

0010

図1は、複合パッシベーション層199を含む例示的なHFET100の断面図である。HFET100は、第1の半導体材料105と第2の半導体材料110とヘテロ接合115とを含む。ゲート誘電体155は、第2の半導体材料110上に配置される。ヘテロ接合115は、第1の半導体材料105と第2の半導体材料110との間に配置される。装置がオン切り替えられたとき、半導体材料105、110の材料特性に起因して、ヘテロ接合115において二次元電子気体120が発生する。

0011

複数の複合パッシベーション層199は、第2の半導体材料110の上方に配置される。第1の複合パッシベーション層は、複数の複合パッシベーション層199内に配置され、第1の複合パッシベーション層は、第1の絶縁層170と第1のパッシベーション層165とを含む。複数の複合パッシベーション層199は、第2の絶縁層192と第2のパッシベーション層175とを有する第2の複合パッシベーション層をさらに含み、第2のパッシベーション層175は、第1の絶縁層170と第2の絶縁層192との間に配置される。一例において、ゲート誘電体155と第1の絶縁層170とは、同じ材料組成を含む。他の一例または同じ例において、第1のパッシベーション層165と第2のパッシベーション層175は、SiNを含み、ゲート誘電体155と第1の絶縁層170とは、金属酸化物を含む。図示された例において、ゲート誘電体155は、第1のパッシベーション層165と第2の半導体材料110との間に配置され、ゲート電極135は、ゲート誘電体155と第1のパッシベーション層165との間に配置される。ゲート電極135の選択的バイアス印加が、ソース電極125とドレイン電極130との間の伝導率を調節する。第1のゲートフィールドプレート140は、第1のパッシベーション層165と第2のパッシベーション層175との間に配置される。一例において、第1のゲートフィールドプレート140は、ゲート電極135に接続される。ソース電極125とドレイン電極130とは、第2の半導体材料110に接続され、ソースフィールドプレート145は、ソース電極125に接続される。一例において、ドレイン電極130は、第2の半導体材料110から、複数の複合パッシベーション層199における少なくとも1つの複合パッシベーション層を通って延びる。

0012

示される例において、ゲート電極135と第1のゲートフィールドプレート140とソースフィールドプレート145とは、略長方形の断面をもつ。ゲート電極135は、第1の縁部150を含む。第1の縁部150は、ソース電極125から横方向距離d0に、および、第2の半導体材料110の上方の縦方向距離d5に配置される。第1の縁部150は、ゲート誘電体155と第1のパッシベーション層165とにより、第2の半導体材料110から縦方向に離間している。

0013

一例において、HFETは、第3のパッシベーション層195を含む。第2の絶縁層192が、第2のパッシベーション層175と第3のパッシベーション層195との間に配置される。他の一例または同じ例において、ソースフィールドプレート145は、第2の絶縁層192と第3のパッシベーション層195との間に配置され得る。さらに、第1のゲートフィールドプレート140は、第1の絶縁層170と第2のパッシベーション層175との間に配置され得る。

0014

第1のゲートフィールドプレート140は、第2の縁部160を含む。第2の縁部160は、ドレイン電極130に向けて横方向距離d0+d1に、および、第2の半導体材料110の上方の縦方向距離d5+d6に配置される。第2の縁部160は、ゲート誘電体155と第1のパッシベーション層165と第1の絶縁層170とにより、第2の半導体材料110から縦方向に離間している。ソースフィールドプレート145は、第3の縁部174を含む。第3の縁部174は、ソース電極125の側部からドレイン電極130に向けて横方向距離d0+d1+d3に、および、第2の半導体材料110の上方の縦方向距離d5+d6+d7に配置される。第3の縁部174は、ゲート誘電体155と第1のパッシベーション層165と第1の絶縁層170と第2のパッシベーション層175と第2の絶縁層192とにより、第2の半導体材料110から縦方向に離間していることに注意が必要である。ゲート電極135と第1のゲートフィールドプレート140とソースフィールドプレート145とヘテロ接合115との各々の間の電界は、特定のバイアス条件において、それらのそれぞれの縁部150、160、174において最も高い。

0015

ゲート電極135は、様々な方法で、第1のゲートフィールドプレート140に電気的に接続され得る。示される例において、ゲート電極135と第1のゲートフィールドプレート140との間の接続部は、断面図の外である。しかし、ゲート電極135と第1のゲートフィールドプレート140とは、略L字断面をもつ単一部材により形成され得る。

0016

ソース電極125は、様々な方法で、ソースフィールドプレート145に電気的に接続され得る。示される例において、ソース電極125は、ソースビア部材180により、ソースフィールドプレート145に電気的に接続される。他の例において、ソース電極125は、図示された断面の外でソースフィールドプレート145に電気的に接続され得る。

0017

図示された例において、ドレイン電極130は、1組のドレインビア部材185、190に電気的に接続される。ドレインビア部材185、190は、第2のパッシベーション層175を通って、ソースフィールドプレート145と同じ縦レベルまで延び、従って、ドレイン電極130の延在部として機能する。ビア部材190は、ソースフィールドプレート145と同じ縦レベルであるので、ソースフィールドプレート145に最も近いドレイン電極130の延在部である。第3の縁部174を含むソースフィールドプレート145の側部は、同じ縦レベルにおいてドレインビア部材190から横方向距離d4ぶん離れて配置される。いくつかの例において、横方向距離d4は、装置固有の横方向絶縁破壊電圧を保つのに必要とされる距離以下である。示される例において、ソースフィールドプレート145とドレインビア部材190とは、第3のパッシベーション層195により覆われる。

0018

示される例において、ソース電極125とドレイン電極130とは、いずれも、第2の半導体材料110の上面に直接載置されて、第2の半導体材料110と電気的に接触し得る。しかし、いくつかの例において、ソース電極125および/またはドレイン電極130は、第2の半導体材料110内まで突き抜ける。いくつかの例において、この突き抜けは、ソース電極125および/またはドレイン電極130がヘテロ接合115に接触するか、またはヘテロ接合115を貫通しさえするほど十分深い。他の一例または同じ例において、1つまたは複数の侵入型接着剤金属または他の導電性材料が、ソース電極125および/またはドレイン電極130と半導体材料105、110の一方または両方との間に配置される。

0019

図示された例において、ゲート電極135は、一様な厚さd5をもつ単一の電気絶縁層(ゲート誘電体155)により、第2の半導体材料110から電気的に絶縁される。しかし、図示されない他の例において、第2の半導体材料110からゲート電極135を絶縁するために複数層が使用され得る。他の一例において、第2の半導体材料110からゲート電極135を絶縁するため、一様でない厚さをもつ単層または複数層が使用され得る。

0020

横方向チャネルHFET100の様々な特徴が様々な異なる物質により形成され得ることに注意されたい。例えば、第1の半導体材料105は、GaN、InN、AlN、AlGaN、InGaN、AlInGaNを含み得る。いくつかの例において、第1の半導体材料105は、例えば、GaAsInAs、AlAs、InGaAs、AlGaAs、InAlGaAsなど、ヒ素を含有する化合物半導体をさらに含み得る。第2の半導体材料110は、例えば、AlGaN、GaN、InN、AlN、InGaN、AlIn−GaNであり得る。第2の半導体材料110は、GaAs、InAs、AlAs、InGaAs、AlGaAs、InAlGaAsの1つまたは複数など、ヒ素を含有する化合物半導体をさらに含み得る。ヘテロ接合115において二次元電子気体120が発生するように、第1の半導体材料105と第2の半導体材料110と(「活性層」とも呼ばれ得る)の組成が調整される。例えば、第1の半導体材料105と第2の半導体材料110との組成は、1011から1014cm−2のシート担体密度がヘテロ接合115において発生する(より具体的には、5x1012から5x1013cm−2または8x1012から1.2x1013cm−2のシート担体密度がヘテロ接合115において発生し得る)ように調整され得る。半導体材料105、110は、基板の上方に形成され得る。一例において基材は、窒化ガリウムガリウムヒ素炭化ケイ素サファイア、シリコンなどを含み得る。第1の半導体材料105は、このような基板と直接接触し得るか、または、1つまたは複数の介在層が存在し得る。

0021

ソース電極125とドレイン電極130とゲート電極135とは、例えばAl、Ni、Ti、TiW、TiN、TiAu、TiAlMoAu、TiAlNiAu、TiAlPtAuなどの金属などを含む、様々な導体により形成され得る。絶縁層170、192とゲート誘電体155とは、ゲート絶縁体を形成するのに適した様々な誘電体により形成され得る(例えば、酸化アルミニウム(Al2O3)、二酸化ジルコニウム(ZrO2)、窒化アルミニウム(AlN)、酸化ハフニウム(HfO2)、二酸化ケイ素(SiO2)、シリコン窒化物(Si3N4)、アルミニウム窒化ケイ素(AlSiN)、または他の適切なゲート誘電体材料)。

0022

パッシベーション層165、175、195は、シリコン窒化物、シリコン酸化物酸窒化シリコンなどを含む様々な誘電体により形成され得る。複合パッシベーション層は、下方にある第2の半導体材料110または層155、165、175における表面準位充電を軽減または防止し得る。

0023

いくつかの例において、パッシベーション層165、175、195は、定常動作パラメータにおける長期動作の後、パッシベーション層165、175、195における面積あたりの電荷欠陥数がヘテロ接合におけるシート担体密度未満であるような組成をもつ。言い換えると、パッシベーション層165、175、195における各三次元欠陥密度とその層のそれぞれの厚さとの積の合計が、ヘテロ接合115における(二次元)シート担体密度未満である。例えば、パッシベーション層165、175、195における面積あたりの電荷欠陥数は、ヘテロ接合115におけるシート担体密度の20%未満、または10%未満であり得る。

0024

ソース電極125は、ドレイン電極130から横方向距離d2に配置される。いくつかの例において、横方向距離d2は、5マイクロメートルから50マイクロメートルの間(より具体的には、9マイクロメートルから30マイクロメートルの間)である。いくつかの例において、横方向距離d1は、1マイクロメートルから5マイクロメートルの間(より具体的には、1.5マイクロメートルから3.5マイクロメートルの間)である。いくつかの例において、第2のパッシベーション材料175の厚さは、0.2マイクロメートルから1マイクロメートルの間(より具体的には、0.35マイクロメートルから0.75マイクロメートルの間)である。いくつかの例において、横方向距離d4は、1マイクロメートルから8マイクロメートルの間(より具体的には、2マイクロメートルから6マイクロメートルの間)である。いくつかの例において、第3のパッシベーション層195の厚さは、0.4マイクロメートルから3マイクロメートルの間(より具体的には、0.5マイクロメートルから2マイクロメートルの間)である。いくつかの例において、横方向距離d3は、1マイクロメートルから10マイクロメートルの間(より具体的には、2.5マイクロメートルから7.5マイクロメートルの間)である。

0025

動作時、絶縁層(例えば、第1の絶縁層170および第2の絶縁層192)とゲート誘電体155とは、複数の複合パッシベーション層199内のパッシベーション層(例えば、パッシベーション層165、175および195)の充電を防ぐために配置される。GaNベース電子装置高電圧および/または高周波トランジスタおよびダイオードなど)において、高性能値を達成するため、電界分配および電荷遮蔽金属化が使用され得る。GaN電子装置のための1つの有望なパッシベーション材料は、シリコン窒化物(SiN)である。従って、上記の金属化部は、多くの場合、SiNパッシベーション層の上方に形成される。しかし、SiNは、誘電体の中でも比較的狭いバンドギャップをもち、そのことが、電界を印加された状態で、隣接した材料からシリコン窒化物内への電荷注入をもたらし得る。充電の結果、パッシベーション材料(SiN)と金属化パターンとの両方の材料特性が、時間の経過に伴って変化し得る。これが、ドリフト動作と、いくつかの条件下における装置の回復不能な故障とをもたらし得る。従って、いくつかの例において、絶縁層がパッシベーション層より幅の広いバンドギャップを含むので、GaNベース装置のパッシベーション層内にゲート誘電体(例えば、ゲート誘電体155)と絶縁層(例えば、絶縁層170および192)とを含むことにより、パッシベーション層における充電が低減され得る。パッシベーション層における充電の低減により、装置故障/性能ドリフトの確率を低くする。さらに、絶縁層は、ゲート誘電体と同じ材料で製造され得るので、別の処理ステップ/材料が不要となり得る。

0026

図2は、複合パッシベーション層299を含む例示的なHFET200の断面図である。多くの点で、HFET200は、図1に示すHFET100と同様(または、同じ)である。しかし、HFET200における1つの注目に値する特徴は、絶縁層270、292の領域が、複合パッシベーション層の全体を占有するわけではないことである。言い換えると、第1の絶縁層270の横境界は、ソースフィールドプレート245の横境界と実質的に同一の範囲に広がり、さらに、第2の絶縁層292の横境界は、ソースフィールドプレート245の横境界と実質的に同一の範囲に広がる。一例において、第1の絶縁層270の横境界は、第1のゲートフィールドプレート240を越えて広がり得、ビア部材285の手前で終わり得る。他の一例または同じ例において、第2の絶縁層292の長さは、ソースフィールドプレート274を越えて広がり得、ビア部材290の手前で終わり得る。

0027

図3は、複合パッシベーション層399を含む例示的なHFET300の断面図である。HFET300は、図1図2に示すHFET100および200と多くの点で類似する。しかし、HFET300は、第3のパッシベーション層387と第3の絶縁層394を含む第3の複合パッシベーション層を含む。HFET300は、第4のパッシベーション層396をさらに含む。第3の絶縁層394は、第3のパッシベーション層387と第4のパッシベーション層396との間に配置される。第2のゲートフィールドプレート342は、第2の絶縁層392と第3のパッシベーション層387との間に配置され、第1のゲートフィールドプレート340に接続される。図示されるように、ソースフィールドプレート345は、第3の絶縁層394と第4のパッシベーション層396との間に配置される。

0028

HFET300は、第1のゲートフィールドプレート340とソースフィールドプレート345と第2のゲートフィールドプレート342とをさらに含む。第2のゲートフィールドプレート342は、ゲート電極335に電気的に接続される。いくつかの例において、ソースフィールドプレート345は、いわゆる「シールドラップ」として機能する。前述のとおり、いくつかのGaN装置は、少なくとも部分的に高電圧動作中の周辺環境との表面電荷交換に起因して発生すると考えられる寄生DC−to−RF分散を経験する。特に、表面準位は、比較的遅い応答時間で帯電放電とを行う。続いて、GaN装置の性能は、高周波動作において影響を受ける。金属シールドラップは、表面電荷の移動を遮蔽することと防止することとを改善することにより、これらの効果を軽減または除去し得る。いくつかの例において、ソースフィールドプレート345は、HFET300における電界(例えば、ヘテロ接合315と第2のゲートフィールドプレート342の第3の縁部344との間の電界)のピーク値下げ得る。以下で詳細に説明するように、いくつかの例において、ソースフィールドプレート345、さらに、ヘテロ接合315の電荷担体空乏化するように機能する。いくつかの例において、ソースフィールドプレート345は、複数の機能を果たし、すなわち、シールドラップ、フィールドプレートとして機能し、および/または、ヘテロ接合315を空乏化する。装置におけるソースフィールドプレート345の特定の使用は、多くの様々な幾何学的パラメータ材料パラメータ動作パラメータとのうちのいずれかの関数となる。ソースフィールドプレート345は、1つまたは複数の役割を果たす可能性があるので、本明細書では単に「ソースフィールドプレート」と呼ばれる。

0029

示される例において、ソースフィールドプレート345は、略長方形の断面をもつ。ソースフィールドプレート345は、第4の縁部374を含む。第4の縁部374は、ソース電極325の側部からドレイン電極330に向けて横方向距離d0+d1+d3+d11に、および、第2の半導体材料110の上方の縦方向距離d5+d6+d7+d8に配置される。いくつかの例において、横方向距離d0+d1+d3+d11は、縦方向距離d5+d6+d7+d8の2倍以上である。例えば、横方向距離d0+d1+d3+d11は、d5+d6+d7+d8の3倍以上であり得る。第4の縁部374は、ゲート誘電体355、第1のパッシベーション層365、第1の絶縁層370、第2のパッシベーション層375、第2の絶縁層392、第3のパッシベーション層387、および第3の絶縁層394により、第2の半導体材料110から縦方向に離間している。以下で詳細に説明するように、ソースフィールドプレート345とヘテロ接合315との間の電界は、特定のバイアス条件において、第4の縁部374において最も高い。

0030

ソースフィールドプレート345は、様々な方法で、ソース電極325に電気的に接続され得る。示される例において、ソース電極325は、ソースビア部材380により、ソースフィールドプレート345に電気的に接続される。他の例において、ソース電極325は、図示された断面の外でソースフィールドプレート345に電気的に接続され得る。

0031

示されるように、ドレイン電極330は、ビア部材385、390を経由して、他のドレインビアに電気的に接続される。ドレインビア部材388は、第3のパッシベーション層387を通って、第2のゲートフィールドプレート342と同じ縦レベルまで延び、従って、ドレイン電極330の延在部として機能する。ビア部材388は、ソースフィールドプレート345と同じ縦レベルにあるので、ソースフィールドプレート345に最も近いドレイン電極330の延在部である。第4の複合パッシベーション材料は、厚さd10をもつ。

0032

いくつかの例において、d1+d3+d4は、5マイクロメートルから35マイクロメートルの間(より具体的には、8マイクロメートルから26マイクロメートルの間)である。いくつかの例において、横方向距離d9は、1マイクロメートルから10マイクロメートルの間(より具体的には、2マイクロメートルから6マイクロメートルの間)である。いくつかの例において層365、375、387、396は、定常動作パラメータにおける長期動作の後、層365、375、387、396における面積あたり電荷欠陥数がヘテロ接合におけるシート担体密度未満であるような組成および質をもつ。言い換えると、パッシベーション層365、375、387、396の各三次元欠陥密度とその層のそれぞれの厚さとの積の合計が、ヘテロ接合115における(二次元)シート担体密度未満である。例えば、絶縁材料層365、375、387、396における面積あたりの電荷欠陥数は、20%未満(より具体的には、ヘテロ接合315におけるシート担体密度の10%未満)である。

0033

図4は、複合パッシベーション層499を含む例示的なHFET400の断面図である。HFET400は、HFET300と同様であるが、第1の絶縁層470の横境界は、第1のゲートフィールドプレート440の横境界と実質的に同一の範囲に広がり、第2の絶縁層492の横境界は、第2のゲートフィールドプレート442の横境界と実質的に同一の範囲に広がり、第3の絶縁層494の横境界は、ソースフィールドプレート445の横境界と実質的に同一の範囲に広がる。言い換えると、HFET400における絶縁層470、492、492の領域がパッシベーション層の全体を占めるわけではない点を除いて、HFET400は、HFET300と同様である。一例において、第1の絶縁層470の長さは、第1のゲートフィールドプレート440を越えて広がり得、ビア部材485の手前で終わる。一例において、第2の絶縁層492の長さは、第2のゲートフィールドプレート442を越えて広がり得、ビア部材490の手前で終わる。一例において、第3の絶縁層494の長さは、ソースフィールドプレート445を越えて広がり得、ドレイン488の手前で終わる。

0034

図5は、例示的なHFETの製造方法500を描いたフロー図である。方法500におけるプロセスブロック502〜510の順序は、限定とみなされてはならない。当業者が理解すると考えられるように、プロセスブロック502〜510は、あらゆる順序で、および、さらには並列に実行され得る。さらに、本開示の特定の態様が理解しにくくならないように、プロセスブロック502〜510は、非常に簡略化されたバージョンの方法500を示すので、プロセスブロックが方法500に追加/から除去され得る。

0035

プロセスブロック502は、基材上に半導体層(例えば、第1の半導体材料105と第2の半導体材料110と)を堆積させることを示す。一例において、半導体層と基材とは、図1図4の説明において列挙される材料のいずれかを含み得る。一例において、ヘテロ接合は、第1の半導体材料と第2の半導体材料と(例えば、第1の半導体材料105と第2の半導体材料110と)の間に形成され得る。他の一例または同じ例において、ソース電極とドレイン電極とは、第2の半導体材料に結合される。さらに、第2の半導体材料がゲート誘電体と第1の半導体材料との間に配置されるように、ゲート誘電体が第2の半導体材料付近に堆積され得る。

0036

プロセスブロック504は、半導体層上に1つまたは複数の複合パッシベーション層を堆積させることを示す。一例において、これは、複数の複合パッシベーション層を堆積させることを含み得、複数の複合パッシベーション層における第1の複合パッシベーション層は、第1の絶縁層と第1のパッシベーション層とを含む。前述の例において、第1のパッシベーション層は、ゲート誘電体と第1の絶縁層との間に配置され、ゲートは、ゲート誘電体と複数の複合パッシベーション層との間に形成され得る。他の一例または同じ例において、複数の複合パッシベーション層における第2の複合パッシベーション層が、堆積され得る。第2の複合パッシベーション層は、第2の絶縁層と第2のパッシベーション層とを含み得、第1の絶縁層は、第1のパッシベーション層と第2のパッシベーション層との間に配置される。一例において、第1の絶縁層は、第1のパッシベーション層より大きなバンドギャップをもつ。他の一例または同じ例において、第1のパッシベーション層は、SiNを含み、ゲート誘電体と第1の絶縁層とは、金属酸化物を含む。

0037

一例において、複数の複合パッシベーション層を堆積させることは、第1の絶縁層と第2の絶縁層との横境界がソース電極とドレイン電極との間の横方向距離未満であるように、第1の絶縁層と第2の絶縁層とを堆積させることを含む。他の一例または同じ例において、第3の複合パッシベーション層が堆積され、第3の複合パッシベーション層は、第3の絶縁層と第3のパッシベーション層とを含む。この例において、第2の絶縁層は、第2のパッシベーション層と第3のパッシベーション層との間に配置される。

0038

プロセスブロック506は、窪みエッチング金属堆積金属パターン形成、および急速熱アニーリングによりオーミック接点を形成することを示す。オーミック接点は、図1図4などに示す半導体層の上面に接触する。

0039

プロセスブロック508は、1つまたは複数の複合パッシベーション層上に1つまたは複数のフィールドプレートをパターン形成することを示す。一例において、第1のゲートフィールドプレートは、第1のパッシベーション層と第2のパッシベーション層との間に形成される。他の一例または同じ例において、第1のゲートフィールドプレートは、ゲート電極に接続される。さらに、ソースフィールドプレートは、第2の絶縁層上に堆積され得る。一例において、第1のゲートフィールドプレートは、第1の絶縁層と第2のパッシベーション層との間に配置される。他の一例において、(第1のゲートフィールドプレートに結合された)第2のゲートフィールドプレートが形成され、第2の絶縁層と第3のパッシベーション層との間に第2のゲートフィールドプレートが配置される。ソースフィールドプレートは、ソース電極に結合され得、第3の絶縁層上に形成され得る。

0040

プロセスブロック510は、最上位の複合パッシベーション層上に封止層を堆積させることを示す。一例において、封止層を堆積させることは、第4のパッシベーション層を含み、ソースフィールドプレートと第3の絶縁層との上に第4のパッシベーション層が配置される。

0041

図6は、例示的なHFETの製造方法600を描いたフロー図である。方法600におけるプロセスブロック602〜622の順序は、限定とみなされてはならない。当業者が理解すると考えられるように、プロセスブロック602〜622は、あらゆる順序で、および、さらには並列に実行され得る。さらに、プロセスブロック602〜622は、本開示の特定の態様が理解しにくくならないように、非常に簡略化されたバージョンの方法600を示すので、プロセスブロックが方法600に追加/から除去され得る。

0042

ブロック602において、基材上に半導体層が堆積される。一例において、半導体層と基材とは、図1図4の説明において列挙される材料のいずれかを含み得る。

0043

プロセスブロック604は、半導体層上に1つまたは複数の複合パッシベーション層を堆積させることを示す。複合パッシベーション層における絶縁材とパッシベーション材料とは、同じまたは異なる材料組成をもち得ることが理解されなければならない。

0044

ブロック606は、オーミック接点の占有領域が、プラズマエッチングを使用して形成されることを示す。占有領域は、エッチング停止部として複合パッシベーション層を使用することにより形成され得る。上述のように、複合パッシベーション層は、ゲート誘電体層とパッシベーション層とを含む。一例において、ゲート誘電体層は、酸化アルミニウムで作られ得、パッシベーション層は、シリコン窒化物(SiN)で作られ得る。パッシベーション材料のプラズマエッチング速度は、ゲート誘電体材料のエッチング速度より大きい。一例において、パッシベーション材料のプラズマエッチング速度は、ゲート誘電体のエッチング速度より実質的に大きい。一例において、パッシベーション層のエッチング速度は、ゲート誘電体と絶縁層とのエッチング速度より最大100倍大きな速度であり得る。これにより、各フィールドプレート(すなわち、ゲートフィールドプレート、ソースフィールドプレート、ドレインフィールドプレート)の下方における装置層の厚さの精密な制御が可能となる。一例において、ゲート誘電体と絶縁層とは、エッチング停止層として使用され得る。

0045

プロセスブロック608において、オーミック接点は、窪みエッチング、金属堆積、金属パターン形成、および高温アニーリングにより生成される。

0046

任意選択的なプロセスブロック610は、別の複合パッシベーション層が堆積されることを示す。

0047

ブロック614において、ゲート接点は、金属堆積と金属パターン形成とにより形成される。このステップにおいて、任意選択的なフィールドプレートがさらに生成され得る。

0048

プロセスブロック616〜620は、例示的な方法600において任意選択的である。ブロック616は、別の複合パッシベーション層を堆積させることを示す。ブロック618において、フィールドプレートのための別の占有領域が、エッチング停止部を使用してプラズマエッチングにより形成され得る。ブロック620は、別の金属フィールドプレートを堆積およびパターン形成することを示す。

0049

ブロック622において、封止層は、最上位の複合パッシベーション層上に堆積される。

0050

図7は、複合パッシベーション層799を含む例示的なHFET700の断面図である。多くの点で、HFET700は、図1に示すHFET100と同様(または、同一)である。しかし、注目に値する1つの特徴は、HFET700におけるものは、第1のゲートフィールドプレート740に接続されて、第2の絶縁層792と第3のパッシベーション層795との間に配置された、第2のゲートフィールドプレート742を含むことである。HFET700の他の一例において、絶縁層770および792の領域は、複合パッシベーション層の全体を占有するわけではない。ことが理解される。この例において、第1の絶縁層770の横境界は、第1のゲートフィールドプレート740の横境界と実質的に同一の範囲に広がり得、第2の絶縁層792の横境界は、第2のゲートフィールドプレート742と実質的に同一の範囲に広がり得る。言い換えると、絶縁層770および792は、ソース電極725とドレイン電極730との間の全距離に広がるわけではない。

0051

図8は、複合パッシベーション層899を含む例示的なHFET800の断面図である。HFET800は、以前の図に示されるHFETと多くの点で類似する。しかし、HFET800は、第3のパッシベーション層887と第3の絶縁層894とを含む第3の複合パッシベーション層を含む。HFET800は、第4のパッシベーション層896をさらに含む。第3の絶縁層394は、第3のパッシベーション層887と第4のパッシベーション層896との間に配置される。第2のゲートフィールドプレート842は、第2のパッシベーション層875と第3のパッシベーション層887との間に配置され、第1のゲートフィールドプレート840に接続される。図示されるように、第3のゲートフィールドプレート846は、第3の絶縁層894と第4のパッシベーション層896との間に配置される。第3のゲートフィールドプレート846は、第2のゲートフィールドプレート842に接続される。HFET800の他の一実施形態において、絶縁層870、892、および894の領域は、複合パッシベーション層899の全体を占有するわけではないことが理解される。この例において、第3の絶縁層894の横境界は、第3のゲートフィールドプレート846と実質的に同一の範囲に広がる。言い換えると、絶縁層870、892、および894は、ソース電極825とドレイン電極830との間の全距離に広がるわけではない。

0052

図9は、複合パッシベーション層999を含む例示的なHFET900の断面図である。HFET900は、図1図4図7、および図8に示されるHFETと多くの点で類似する。しかし、HFET900は、他の例示的な第2のゲート接続フィールドプレート942を含む。第2のゲートフィールドプレート942は、第1のゲートフィールドプレート940に結合される。HFET900の他の一実施形態において、絶縁層970、992、994の領域が、複合パッシベーション層の全体を占有するわけではないことが理解される。言い換えると、他のHFETの実施形態と同様に、絶縁層970、992、994は、ソース電極825とドレイン電極830との間における全距離に広がるわけではない。

0053

HFET900は、第1の半導体材料905と、第2の半導体材料910と、(それらの間に配置された)ヘテロ接合915とを含む。HFET900は、複数の複合パッシベーション層をさらに含む。第1の複合パッシベーション層は、第1の絶縁層970と第1のパッシベーション層965とを含み、第1のパッシベーション層965は、第2の半導体材料910と第1の絶縁層970との間に配置される。第2の複合パッシベーション層は、第2の絶縁層992と第2のパッシベーション層975とを含み、第2のパッシベーション層975は、第1の絶縁層970と第2の絶縁層992との間に配置される。第3の複合パッシベーション層は、第3の絶縁層994と第3のパッシベーション層987とを含む。第3のパッシベーション層987は、第2の絶縁層992と第3の絶縁層994との間に配置される。図示された例において、第1のゲートフィールドプレート940は、第1のパッシベーション層965と第2のパッシベーション層975との間に配置される。さらに、ゲート誘電体955は、第1のパッシベーション層965と第2の半導体材料910との間に配置される。ゲート電極935は、ゲート誘電体955と第1のパッシベーション層965との間に配置される。HFET900は、第4のパッシベーション層996を含み、第3の絶縁層994は、第4のパッシベーション層996と第3のパッシベーション層987との間に配置される。

0054

一例において、第2のゲートフィールドプレート942は、第2のパッシベーション層975から、第2の絶縁層992を通り、第3のパッシベーション層987を通り、第4のパッシベーション層996内まで延びる。図示された例において、第2のゲートフィールドプレート942は、第3のパッシベーション層987内に配置された大きく連続的なバルク金属部を含むことに注意されたい。一例において、第2のゲートフィールドプレート942のバルク部の横寸法は、第3のパッシベーション層987内において、ソース電極925とドレイン電極930との間の距離の50%未満を占有する。他の一例において、第2のゲートフィールドプレート942のバルク部の横寸法は、第3のパッシベーション層987内において、ソース電極925とドレイン電極930との間の距離の33%未満を占有する。示される例において、第2のゲートフィールドプレート942は、第1のゲートフィールドプレート940より大きな横断面直径をもつ、第2のゲートフィールドプレート942は、第1のゲートフィールドプレート940の上方に配置される。描かれるように、第2のゲートフィールドプレート942は、第3のパッシベーション層987と第4のパッシベーション層996との間に配置された構成要素を含む。図示された例において、この構成要素は、区分されるが、他の例において、この構成要素は、連続的であり得る。図1図4図7、および図8に描かれたすべての例において、第2のゲートフィールドプレート942が、第1のゲートフィールドプレート、第2のゲートフィールドプレート、および/または第3のゲートフィールドプレートとしてあらゆる形状を取り得ることに注意が必要である。これらの形状は、ゲートフィールドプレート製造工程を個々のゲートフィールドプレートを形成する多くのステップに分割するのではなく、単一の連続的なゲートフィールドプレート(例えば、第2のゲートフィールドプレート942)の製造により達成され得る。

0055

一実施形態において、HFET900は、以下の方法により製造され得る。これらのステップが、あらゆる順序で、および、さらには並列に遂行され得ることに注意が必要である。さらに、当業者に理解されるように、以下の方法は、ステップを省略し得るか、または代替的に、必要とは限らないステップを含み得る。

0056

第1の半導体材料と第2の半導体材料とが提供される。ヘテロ接合は、第1の半導体材料と第2の半導体材料との間に配置される。一実施形態において、第1の半導体材料および/または第2の半導体材料は、GaNを含み得る。

0057

ソース電極とドレイン電極とは、第2の半導体材料上に形成される。一例において、ソース電極とドレイン電極とは、第2の半導体材料内に広がり得、さらには、第1の半導体材料に接触し得る。

0058

ゲート誘電体は、第2の半導体材料上に形成される。一例において、ゲート誘電体は、AlOx、HfOx、または他の適切な誘電体材料(高k、または別のもの)を含む。

0059

ゲート電極は、第2の半導体材料の表面付近に形成され、ゲート誘電体は、ゲート電極と第2の半導体材料との間に配置される。

0060

複数の複合パッシベーション層は、ゲート誘電体付近に堆積され、ゲート誘電体は、複数の複合パッシベーション層と第2の半導体材料との間に配置される。一例において、複数の複合パッシベーション層における第1の複合パッシベーション層は、第1のパッシベーション層と第1の絶縁層とを含む。第1のパッシベーション層は、ゲート誘電体と第1の絶縁層との間に配置される。他の一例または同じ例において、複数の複合パッシベーション層における第2の複合パッシベーション層は、第2のパッシベーション層と第2の絶縁層とを含む。第2のパッシベーション層は、第1の絶縁層と第2の絶縁層との間に配置される。

0061

次に、複数の複合パッシベーション層内にパターン形成された溝がエッチングされて、1つまたは複数のゲートフィールドプレートを形成する。これらのパターン形成された溝の形状は、装置アーキテクチャの適切な層上でフォトレジストポジまたはネガ)を堆積および分解することにより制御され得る。溝形状は、形成されるフィールドプレートの形状に適合し得る(溝形状の詳細は、図1図4、および図7図9に関連してここまでに説明した第1、第2、および第3のゲートフィールドプレートの説明を参照)。一例において、第1の複合パッシベーション層のエッチングは、第2の複合パッシベーション層を形成する前に実行され得る。しかし、他の一例において複数の複合パッシベーション層が形成されて、次に、すべて一緒にエッチングされ得る。エッチングは、ウェットおよび/またはドライエッチングを含み得る。パッシベーション層は、使用されるエッチング液と使用される工程とに応じて、SiNを含み得、絶縁層より最大100倍速くエッチングが進むことに注意が必要である。従って、ゲートフィールドプレートの形状を正確に制御するため、絶縁層および/またはゲート誘電体がエッチング停止層として使用され得る。

0062

エッチングされたパターン/孔は、次に、金属または他の導電性材料により埋め戻され得、ゲートフィールドプレート(図1図4、および図7図9と、関係する説明とにおける、第1のゲートフィールドプレート、第2のゲートフィールドプレート、および第3のゲートフィールドプレートなど)を形成し得る。フィールドプレートが、1つまたは多くのステップにおいて堆積され得、それらの形状は、1つの連続した層または互いに無関係の複数の構造部を含み得る。図9に示される例において、第2のゲートフィールドプレート942のバルクは、1つの金属堆積ステップにおいて、第3のパッシベーション層987内にエッチングされた溝内に金属を堆積させることにより形成され得る。この後、第2のゲートフィールドプレート942のうち第3のパッシベーション層987上に配置された部分が、パターン形成および堆積され得る。

0063

ゲートフィールドプレートが形成された後、過剰な金属/堆積フラックスが、化学機械研磨などにより除去され得ることに注意が必要である。様々なフィールドプレートアーキテクチャを形成した後、別の絶縁および/またはパッシベーション層が堆積され得る。さらに、上記の工程は、図面に描かれ、本明細書において説明されるあらゆる幾何学的構造部を製造するために使用され得る。

0064

本発明の示される例に関する上記の説明は、要約で説明している事項を含め、網羅的であることも、本発明を開示される形態そのものに限定することも意図されない。本発明の特定の例が、本明細書において例示を目的として説明されるが、当業者が認識すると考えられる本発明の範囲内での様々な変形が可能である。

0065

前述の詳細な説明を考慮して、本発明にこれらの変更がなされ得る。後述の請求項で使用される用語は、本発明を明細書に開示される特定の例に限定するように解釈されてはならない。むしろ、本発明の範囲は、後述の請求項により完全に定義されなければならず、確立された請求項の解釈の原則に従って解釈されなければならない。

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