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技術 半導体装置

出願人 株式会社東芝
発明者 西尾譲司清水達雄四戸孝
出願日 2017年6月19日 (3年0ヶ月経過) 出願番号 2017-119643
公開日 2017年11月2日 (2年7ヶ月経過) 公開番号 2017-199922
状態 特許登録済
技術分野 アニール 再結晶化技術 縦型MOSトランジスタ ダイオード
主要キーワード バイポーラデバイス 全流量 SiC領域 破壊電界強度 平衡濃度 キャリ ライフタイムキラー 高温動作
関連する未来課題
重要な関連分野

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図面 (14)

課題

少数キャリアライフタイムの向上を可能にする半導体装置を提供する。

解決手段

実施形態の半導体装置は、第1の面と第2の面を有するSiC基板と、SiC基板の第1の面側に設けられ、DLTS(Deep Level Transient Specroscopy)により測定されるZ1/2準位密度が1×1011cm−3以下の低準位密度領域を有する第1導電型SiC層と、SiC層の表面に設けられた第2導電型のSiC領域と、SiC領域上に設けられた第1の電極と、SiC基板の第2の面側に設けられた第2の電極と、を備える。

概要

背景

次世代の半導体デバイス用の材料としてSiC(炭化珪素)が期待されている。SiCはSi(シリコン)と比較して、バンドギャップが3倍、破壊電界強度が約10倍、および熱伝導率が約3倍と優れた物性を有する。この特性を活用すれば高耐圧、低損失かつ高温動作可能な半導体デバイスを実現することができる。

一方、SiCには、炭素空孔等の欠陥に起因して、少数キャリアライフタイムが短くなったり、チャネル移動度が低くなったりするという問題がある。SiC中の炭素空孔を低減するために、SiC中にC(炭素)をイオン注入法により導入する方法がある。

概要

少数キャリアのライフタイムの向上を可能にする半導体装置を提供する。実施形態の半導体装置は、第1の面と第2の面を有するSiC基板と、SiC基板の第1の面側に設けられ、DLTS(Deep Level Transient Specroscopy)により測定されるZ1/2準位密度が1×1011cm−3以下の低準位密度領域を有する第1導電型SiC層と、SiC層の表面に設けられた第2導電型のSiC領域と、SiC領域上に設けられた第1の電極と、SiC基板の第2の面側に設けられた第2の電極と、を備える。

目的

本発明が解決しようとする課題は、炭素空孔等の欠陥の低減を可能にする半導体装置を提供する

効果

実績

技術文献被引用数
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牽制数
0件

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請求項1

第1の面と第2の面を有するSiC基板と、前記SiC基板の前記第1の面側に設けられ、DLTS(DeepLevelTransientSpecroscopy)により測定されるZ1/2準位密度が1×1011cm−3以下の低準位密度領域を有する第1導電型SiC層と、前記SiC層の表面に設けられた第2導電型のSiC領域と、前記SiC領域上に設けられた第1の電極と、前記SiC基板の前記第2の面側に設けられた第2の電極と、を備える半導体装置

請求項2

前記低準位密度領域が、前記SiC層と前記SiC領域の界面から前記SiC基板側に0.3μm以下の範囲にある請求項1記載の半導体装置。

請求項3

第1の面と第2の面を有するSiC基板と、前記SiC基板の前記第1の面側に設けられた第1導電型のSiC層と、前記SiC層の表面に設けられ、DLTS(DeepLevelTransientSpecroscopy)により測定されるZ1/2準位密度が1×1011cm−3以下の低準位密度領域を有する第2導電型の第1のSiC領域と、前記第1のSiC領域の表面に設けられた第1導電型の第2のSiC領域と、前記SiC層、前記第1のSiC領域の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記第2のSiC領域上に設けられた第1の電極と、前記SiC基板の前記第2の面側に設けられた第2の電極と、を備える半導体装置。

請求項4

前記低準位密度領域は、前記第1のSiC領域と前記ゲート絶縁膜の界面から前記SiC基板側に0.3μm以下の範囲にある請求項3記載の半導体装置。

請求項5

前記SiC基板は第1導電型であることを特徴とする請求項3または請求項4記載の半導体装置。

請求項6

前記SiC基板は第2導電型である請求項3または請求項4記載の半導体装置。

技術分野

0001

本発明の実施形態は、半導体装置に関する。

背景技術

0002

次世代の半導体デバイス用の材料としてSiC(炭化珪素)が期待されている。SiCはSi(シリコン)と比較して、バンドギャップが3倍、破壊電界強度が約10倍、および熱伝導率が約3倍と優れた物性を有する。この特性を活用すれば高耐圧、低損失かつ高温動作可能な半導体デバイスを実現することができる。

0003

一方、SiCには、炭素空孔等の欠陥に起因して、少数キャリアライフタイムが短くなったり、チャネル移動度が低くなったりするという問題がある。SiC中の炭素空孔を低減するために、SiC中にC(炭素)をイオン注入法により導入する方法がある。

先行技術

0004

L.Storasta et al.“Reduction of traps and improvement of carrier lifetime in 4H−SiC epilayers by ion implantation”、Appl.Phys.Lett.90、062116(2007).

発明が解決しようとする課題

0005

本発明が解決しようとする課題は、炭素空孔等の欠陥の低減を可能にする半導体装置を提供することにある。

課題を解決するための手段

0006

実施形態の半導体装置は、第1の面と第2の面を有するSiC基板と、SiC基板の第1の面側に設けられ、DLTS(Deep Level Transient Specroscopy)により測定されるZ1/2準位密度が1×1011cm−3以下の低準位密度領域を有する第1導電型SiC層と、SiC層の表面に設けられた第2導電型のSiC領域と、SiC領域上に設けられた第1の電極と、SiC基板の第2の面側に設けられた第2の電極と、を備える。

図面の簡単な説明

0007

第1の実施形態の半導体装置の模式断面図。
第1の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
第1の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
第1の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
第1の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
第2の実施形態の半導体装置の模式断面図。
第2の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
第2の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
第2の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
第2の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
第2の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
第2の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
第3の実施形態の半導体装置の模式断面図。

実施例

0008

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。

0009

また、以下の説明において、n+、n、n−および、p+、p、p−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちn+はnよりもn型の不純物濃度が相対的に高く、n−はnよりもn型の不純物濃度が相対的に低いことを示す。また、p+はpよりもp型の不純物濃度が相対的に高く、p−はpよりもp型の不純物濃度が相対的に低いことを示す。なお、n+型、n−型を単にn型、p+型、p−型を単にp型と記載する場合もある。

0010

また、本明細書中、「アニール」とは、膜の成長を伴わない熱処理を意味する。

0011

(第1の実施形態)
本実施形態の半導体装置は、第1の面と第2の面を有するSiC基板と、SiC基板の第1の面側に設けられ、DLTS(Deep Level Transient Specroscopy)により測定されるZ1/2準位密度が1×1011cm−3以下の低準位密度領域を有する第1導電型のSiC層と、SiC層の表面に設けられた第2導電型のSiC領域と、SiC領域上に設けられた第1の電極と、SiC基板の第2の面側に設けられた第2の電極と、を備える。

0012

また、本実施形態の半導体装置の製造方法は、C(炭素)を含有するガスが存在する雰囲気中で、SiC層をアニールまたは酸化する第1の熱処理を行う。

0013

図1は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置100は、メサ型PINダイオードである。

0014

PINダイオード100は、SiC基板10を備えている。SiC基板10は、例えば、n+型の単結晶SiC基板である。例えば、表面が0.2度以上10度以下のオフ角で{0001}面から傾斜する4H−SiCの基板である。SiC基板10は、例えば、N(窒素)をn型不純物として含む。SiC基板10の不純物濃度は、例えば、1×1017cm−3以上1×1020cm−3以下である。SiC基板10は、対向する第1の面と第2の面を備える。

0015

このSiC基板10の第1の面上にはn−型のSiC層12が形成されている。n−型のSiC層12は、エピタキシャル成長層である。n−型のSiC層12は、PINダイオード100のドリフト層である。

0016

n−型のSiC層12は、n型不純物として、例えば、N(窒素)を含む。n−型のSiC層12の不純物濃度は、例えば、1×1015cm−3以上5×1016cm−3以下である。n−型のSiC層12の膜厚は、例えば、5μm以上200μm以下である。

0017

n−型のSiC層12は、DLTS(Deep Level Transient Specroscopy)により測定されるZ1/2準位密度が1×1011cm−3以下の低準位密度領域11を有する。低準位密度領域11では、例えば、炭素空孔の濃度がSiC基板10側のSiC層12と比較して低い。

0018

n−型のSiC層12上に、p型不純物を含むp型のSiC領域(アノード領域)14が形成される。p型のSiC領域14は、例えば、Al(アルミニウム)をp型不純物として含み、不純物濃度が1×1016cm−3以上1×1022cm−3以下である。p型のSiC領域14の膜厚は、例えば、0.2μm以上3.0μm以下である。

0019

低準位密度領域11は、n−型のSiC層12とp型のSiC領域14との界面から、SiC基板10側に0.3μm以下の範囲に存在することが望ましい。

0020

PINダイオード100は、p型のSiC領域14と電気的に接続される導電性の第1の電極(アノード電極)16を備えている。アノード電極16は、例えば、Ni(ニッケル)のバリアメタル層16aと、バリアメタル層16a上のAl(アルミニウム)のメタル層16bとで構成される。

0021

また、SiC基板10の裏面(第2の面)には、導電性の第2の電極(カソード電極)18が形成されている。カソード電極18は、例えば、Ni(ニッケル)である。

0022

PINダイオード100には、アノード電極16の両側に設けられ、p型のSiC領域14表面からn型のSiC層12に達する溝部20が設けられている。溝部20は、例えば、図示しない酸化膜で埋め込まれる。溝部20を設けることにより、リーク電流を低減し、高耐圧のPINダイオード100が実現される。

0023

なお、本実施形態において、n型不純物は例えば、N(窒素)やP(リン)が好ましいが、As(ヒ素)等を適用することも可能である。また、p型不純物は例えば、Al(アルミニウム)が好ましいが、B(ボロン)、Ga(ガリウム)、In(インジウム)等を適用することも可能である。

0024

次に、本実施形態の半導体装置の製造方法について説明する。図2図5は、第1の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図である。

0025

まず、n型不純物として、例えばN(窒素)を不純物濃度5×1018cm−3程度含み、例えば、厚さ300μmであり、4H−SiCの低抵抗のn+型の単結晶SiC基板10を準備する。

0026

次に、SiC基板10の一方の面(第1の面)上にエピタキシャル成長法により、n型不純物として、例えばNを不純物濃度1×1016cm−3程度含み、厚さが50μm程度の高抵抗のn−型のSiC層12をエピタキシャル成長させる(図2)。

0027

次に、n−型のSiC層12に、p型不純物であるAl(アルミニウム)をイオン注入する。このイオン注入により、p型のSiC領域14を形成する(図3)。イオン注入するAlのドーズ量は、例えば、1×1014cm−2以上1×1016cm−2以下である。Alのドーズ量は、1×1015cm−2以上であることが望ましい。

0028

p型のSiC領域14は、マスク等を用いて、n−型のSiC層12に選択的に形成することも可能である。

0029

次に、イオン注入したp型不純物を活性化するアニール(第2の熱処理)を行う。このアニールは、不活性ガス雰囲気中で、1600度以上1800度以下の温度で行われることが望ましい。上記温度範囲を下回ると、不純物が十分活性化されないおそれがある。また、上記範囲を上回ると、表面のSiの脱離が大きくなりすぎるおそれがある。熱処理中に、表面のSiが脱離することを防ぐ観点から、熱処理前に、p型のSiC領域14表面に炭素膜キャップ膜として形成することが望ましい。この熱処理は、後に、行われるC(炭素)を含有するガスが存在する雰囲気中でのアニール(第1の熱処理)よりも高温であることが望ましい。

0030

次に、C(炭素)を含有するガスが存在する雰囲気中でアニール(第1の熱処理)を行う。このアニールは、n−型のSiC層12中にC(炭素)を導入し、n−型のSiC層12に存在する炭素空孔を減少させる。C(炭素)を効率よく導入する観点から、雰囲気中のC(炭素)を含有するガスの流量は、100ppm以上であることが望ましく、250ppm以上であることがより望ましい。

0031

なお、「C(炭素)を含有するガスが存在する雰囲気」とは、積極的にC(炭素)を含有するガスを導入した雰囲気を意味し、不可避的にC(炭素)を含有するガスが、例えば、全流量にして50ppm以下混入するような雰囲気は排除する概念である。

0032

このアニールにより、n−型のSiC層12に、DLTSにより測定されるZ1/2準位密度が1×1011cm−3以下の低準位密度領域11が形成される(図4)。低準位密度領域11では、例えば、炭素空孔の濃度がSiC基板10側のSiC層12と比較して低い。低準位密度領域11は、n−型のSiC層12とp型のSiC領域14との界面から、SiC基板10側に0.3μm以下の範囲に形成される。

0033

p型のSiC領域14中にも、n−型のSiC層12に、DLTSにより測定されるZ1/2準位密度が1×1011cm−3以下の低準位密度領域11が形成されることが望ましい。

0034

C(炭素)を含有するガスは、例えば、炭化水素のガスである。炭化水素のガスは、常温常圧気体となる炭素数が4以下の炭化水素であることが望ましい。炭化水素は、例えば、メタンプロパン、または、アセチレンである。

0035

このアニール(第1の熱処理)は、1000度以上1600度未満の温度で行われることが望ましい。上記範囲を下回ると、SiC層12中にC(炭素)が十分導入されないおそれがある。また、上記範囲を上回るとSiC層12中の炭素空孔の平衡濃度が高くなるため、十分な炭素空孔低減効果が得られないおそれがある。このアニール(第1の熱処理)は、第2の熱処理よりも低温で行われることが望ましい。

0036

C(炭素)を含有するガスが炭化水素である場合、このアニール(第1の熱処理)の温度は、炭化水素の炭素−炭素結合が切断される温度以上であることが望ましい。炭化水素の炭素−炭素結合が切断されることで、SiC層12中へのC(炭素)の導入効率が向上する。炭化水素の炭素−炭素結合が切断される温度は、例えば、アセチレンの場合、1000℃程度である。また、プロパンの場合、1400℃程度である。

0037

C(炭素)を含有するガスが、例えば、水素ガスや、不活性ガス希釈された雰囲気中でアニールすることも可能である。

0038

なお、SiC層12表面への酸化膜の形成を抑制し、SiC層12へのC(炭素)の導入効率を高くする観点からは、雰囲気中に酸素を含まないことが望ましい。しかし、例えば、C(炭素)を含有するガスとして、一酸化炭素二酸化炭素等の酸化炭素のガスを適用することも可能である。この場合、C(炭素)を含有するガスが存在する雰囲気中で、酸化(第1の熱処理)を行うことになる。

0039

次に、フォトリソグラフィーエッチングによるパターニングにより、p型のSiC領域14表面からn−型のSiC層12に達する溝部20を形成する(図5)。その後、例えば、溝部20を図示しない酸化膜で埋め込んでも構わない。

0040

次に、p型のSiC領域14に電気的に接続される導電性の第1の電極(アノード電極)16が形成される。アノード電極16は、例えば、Ni(ニッケル)とAlのスパッタにより形成される。

0041

次に、SiC基板10の裏面(第2の面)側に、導電性の第2の電極(カソード電極)18が形成される。カソード電極18は、例えば、Niのスパッタにより形成される。

0042

その後、例えば、アノード電極16とカソード電極18のコンタクト抵抗を低減するために、低温でのアニールが行われる。アニールは、例えば、アルゴンガス雰囲気で、400℃で行われる。

0043

以上の製造方法により、図1に示すPINダイオード100が形成される。

0044

以下、本実施形態の作用および効果について詳述する。

0045

PINダイオードのようなバイポーラデバイスでは、SiC中の炭素空孔が少数キャリアのライフタイムキラーとなり、オン電圧(VF)が高くなるという問題がある。オン電圧とは、所定の電流を流すためにアノードカソード間のような電極間印加する電圧を意味する。

0046

本実施形態の製造方法によれば、C(炭素)を含有するガスが存在する雰囲気中で、SiC層12を、アニールまたは酸化することにより、SiC層12中にC(炭素)を導入する。そして、導入したC(炭素)により、SiC層12中の炭素空孔を埋め、炭素空孔の濃度が低減される。炭素空孔の濃度が低減された領域は、低準位密度領域11となる。よって、オン電圧の低いPINダイオード100が実現できる。

0047

また、本実施形態の製造方法は気相中からC(炭素)を導入する。したがって、C(炭素)をイオン注入により導入する場合と比較して、結晶中の転位等の欠陥の発生が抑制される。よって、C(炭素)の導入に起因するデバイス特性劣化が抑制できる。

0048

また、イオン注入によるC(炭素)の導入の場合、イオン注入のダメージ回復したりC(炭素)を活性化したりするために、例えば、1600℃以上の高温のアニールをすることが望ましい。SiC中の炭素空孔の平衡濃度は、高温ほど高くなる傾向がある。このため、高温のアニールにより、炭素空孔が十分に低減されないおそれがある。

0049

本実施形態では、イオン注入と比較して低温のプロセスで炭素空孔を低減できる。したがって、SiC中の炭素空孔の濃度を、より低くすることが可能となる。

0050

また、本実施形態では、Alのイオン注入によりn−型のSiC層12中にp型のSiC領域14を形成した後に、C(炭素)を含有するガスが存在する雰囲気中で、SiC層12を、アニールまたは酸化する。p型のSiC領域14あるいはn−型のSiC層12中には、イオン注入起因の欠陥が残留する。このようなイオン注入起因の欠陥が、少数キャリアのライフタイムを短くしたり、少数キャリアのドリフト層への注入を抑制したりして、PINダイオードのオン抵抗を高くする。

0051

本実施形態では、C(炭素)を含有するガスが存在する雰囲気中からC(炭素)をp型のSiC領域14を含むSiC層12中に導入し、イオン注入起因の欠陥を不活性化する。したがって、オン電圧の低いPINダイオード100が実現できる。

0052

本実施形態では、イオン注入後の活性化のアニール(第2の熱処理)と、C(炭素)の導入の熱処理(第1の熱処理)が、別工程である場合を示した。しかしながら、両者を共通化し、一つの工程として行うことも可能である。すなわち、イオン注入後に不純物の活性化とC(炭素)の導入を兼ねて、C(炭素)を含有するガスが存在する雰囲気中で、SiC層12を、アニールまたは酸化するプロセスとすることも可能である。

0053

本実施形態によれば、炭素空孔等の欠陥の低減を可能にするPINダイオードの製造方法およびPINダイオードが実現できる。

0054

(第2の実施形態)
本実施形態の半導体装置は、対向する第1の面と第2の面を有する第1導電型のSiC基板と、SiC基板の第1の面側に設けられた第1導電型のSiC層と、SiC層の表面に設けられ、DLTS(Deep Level Transient Specroscopy)により測定されるZ1/2準位密度が1×1011cm−3以下の低準位密度領域を有する第2導電型の第1のSiC領域と、第1のSiC領域の表面に設けられた第1導電型の第2のSiC領域と、SiC層、第1のSiC領域の表面に連続的に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、第2のSiC領域上に設けられた第1の電極と、SiC基板の第2の面側に設けられた第2の電極と、を備える。

0055

また、本実施形態の半導体装置の製造方法は、C(炭素)を含有するガスが存在する雰囲気中で、SiC層をアニールまたは酸化する第1の熱処理を行う。

0056

図6は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置200は、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)である。このMOSFET200は、例えば、pウェルソース領域をイオン注入で形成する、Double Implantation MOSFET(DIMOSFET)である。

0057

このMOSFET200は、SiC基板10を備えている。SiC基板10は、例えば、n+型の単結晶SiC基板である。例えば、表面が0.2度以上10度以下のオフ角で{0001}面から傾斜する4H−SiCの基板である。SiC基板10は、例えば、N(窒素)をn型不純物として含む。SiC基板10の不純物濃度は、例えば、1×1017cm−3以上1×1020cm−3以下である。SiC基板10は、第1の面と第2の面を備える。

0058

このSiC基板10の第1の面上にはn−型のSiC層12が形成されている。n−型のSiC層12は、エピタキシャル成長層である。n−型のSiC層12は、MOSFET200のドリフト層である。

0059

n−型のSiC層12は、n型不純物として、例えば、N(窒素)を含む。n−型のSiC層12の不純物濃度は、例えば、1×1015cm−3以上5×1016cm−3以下である。n型SiC層12の膜厚は、例えば、5μm以上200μm以下である。

0060

n−型のSiC層12の一部表面には、p型不純物の不純物濃度が、例えば、5×1015以上1×1017cm−3以下のp型の第1のSiC領域(pウェル領域)26が形成されている。pウェル領域26の深さは、例えば0.6μm程度である。pウェル領域26は、MOSFET200のチャネル領域として機能する。

0061

p型の第1のSiC領域(pウェル領域)26は、DLTSにより測定されるZ1/2準位密度が1×1011cm−3以下の低準位密度領域11を有する。また、pウェル領域26に挟まれるn−型のSiC層12にも、DLTSにより測定されるZ1/2準位密度が1×1011cm−3以下の低準位密度領域11が形成される。低準位密度領域11では、例えば、炭素空孔の濃度がSiC基板10側のpウェル領域26やSiC層12と比較して低い。

0062

第1のSiC領域(pウェル領域)26の一部表面には、例えばn型不純物の不純物濃度が1×1018以上1×1022cm−3以下のn+型の第2のSiC領域(ソース領域)28が形成されている。ソース領域28の深さは、第1のSiC領域(pウェル領域)26の深さよりも浅く、例えば0.3μm程度である

0063

また、第1のSiC領域(pウェル領域)26の一部表面であって、n+型の第2のSiC領域(ソース領域)28の側方に、例えばp型不純物の不純物濃度が1×1018以上1×1022cm−3以下程度のp+型の第3のSiC領域(pウェルコンタクト領域)30が形成されている。pウェルコンタクト領域30の深さは、第1のSiC領域(pウェル領域)26の深さよりも浅く、例えば0.3μm程度である。

0064

SiC層12および第1のSiC領域(pウェル領域)26の表面に連続的に、これらの層および領域を跨ぐように形成されたゲート絶縁膜38を有している。ゲート絶縁膜38には、例えばSiO2膜やhigh−k絶縁膜が適用可能である。

0065

そして、ゲート絶縁膜38上には、ゲート電極40が形成されている。ゲート電極40には、例えばポリシリコン等が適用可能である。ゲート電極40上には、例えば、SiO2膜で形成される層間絶縁膜42が形成されている。

0066

ゲート電極40下の第2のSiC領域(ソース領域)28とSiC層12とに挟まれる第1のSiC領域26がMOSFET200のチャネル領域として機能する。

0067

低準位密度領域11は、第1のSiC領域26およびSiC層12とゲート絶縁膜38の界面からSiC基板10側に0.3μm以下の範囲にあることが望ましい。

0068

そして、第2のSiC領域(ソース領域)28と、第3のSiC領域(pウェルコンタクト領域)30と電気的に接続される導電性の第1の電極(ソース・pウェル共通電極)34を備えている。ソース・pウェル共通電極34は、例えば、Ni(ニッケル)のバリアメタル層34aと、バリアメタル層34a上のAlのメタル層34bとで構成される。Niのバリアメタル層34aとAlのメタル層34bとは反応により合金を形成していてもよい。

0069

また、SiC基板10の第2の面上には、導電性の第2の電極(ドレイン電極)44が形成されている。ドレイン電極44は、例えば、Niである。

0070

なお、本実施形態において、n型不純物は例えば、N(窒素)やP(リン)が好ましいが、As(ヒ素)等を適用することも可能である。また、p型不純物は例えば、Al(アルミニウム)が好ましいが、B(ボロン)、Ga(ガリウム)、In(インジウム)等を適用することも可能である。

0071

次に、本実施形態の半導体装置の製造方法について説明する。図7図12は、第2の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図である。

0072

まず、n型不純物として、例えばN(窒素)を不純物濃度5×1018cm−3程度含み、例えば、厚さ300μmであり、4H−SiCの低抵抗のn+型の単結晶SiC基板10を準備する。

0073

次に、SiC基板10の一方の面(第1の面)上にエピタキシャル成長法により、n型不純物として、例えばNを不純物濃度1×1016cm−3程度含み、厚さが50μm程度の高抵抗のn−型のSiC層12をエピタキシャル成長させる(図7)。

0074

次に、フォトリソグラフィーとエッチングによるパターニングにより、例えばSiO2の第1のマスク材52を形成する。そして、第1のマスク材52をイオン注入マスクとして用いて、p型不純物であるAlをn−型のSiC層12にイオン注入し、p型の第1のSiC領域(pウェル領域)26を形成する(図8)。イオン注入するAlのドーズ量は、例えば、1×1013cm−2以上1×1015cm−2以下である。

0075

次に、フォトリソグラフィーとエッチングによるパターニングにより、例えばSiO2の第2のマスク材54を形成する。そして、第2のマスク材54をイオン注入マスクとして用いて、n型不純物であるNをn−型のSiC層12にイオン注入し、第2のSiC領域(ソース領域)28を形成する(図9)。イオン注入するNのドーズ量は、例えば、1×1014cm−2以上1×1016cm−2以下である。Nのドーズ量は、1×1015cm−2以上であることが望ましい。

0076

次に、フォトリソグラフィーとエッチングによるパターニングにより、例えばSiO2の第3のマスク材56を形成する。そして、第3のマスク材56をイオン注入マスクとして用いて、p型不純物であるAlをn−型のSiC層12にイオン注入し、第3のSiC領域(pウェルコンタクト領域)30を形成する(図10)。イオン注入するAlのドーズ量は、例えば、1×1014cm−2以上1×1016cm−2以下である。Alのドーズ量は、1×1015cm−2以上であることが望ましい。

0077

次に、イオン注入したp型不純物およびn型不純物を活性化するアニール(第2の熱処理)を行う。このアニールは、不活性ガス雰囲気中で、1600度以上1800度以下の温度で行われることが望ましい。上記温度範囲を下回ると、不純物が十分活性化されないおそれがある。また、上記範囲を上回ると、表面のSiの脱離が大きくなりすぎるおそれがある。熱処理中に、表面のSiが脱離することを防ぐ観点から、熱処理前に、n−型のSiC層12表面に炭素膜をキャップ膜として形成することが望ましい。

0078

次に、C(炭素)を含有するガスが存在する雰囲気中でアニール(第1の熱処理)を行う。このアニールは、少なくとも、p型の第1のSiC領域(pウェル領域)26中にC(炭素)を導入し、p型の第1のSiC領域(pウェル領域)26に存在する炭素空孔を減少させる。

0079

このアニール(第1の熱処理)により、p型の第1のSiC領域(pウェル領域)26に、DLTSにより測定されるZ1/2準位密度が1×1011cm−3以下の低準位密度領域11が形成される(図11)。低準位密度領域11は、第1のSiC領域26とゲート絶縁膜38の界面から0.3μm以下の範囲に形成されることが望ましい。

0080

このアニール(第1の熱処理)により、pウェル領域26に挟まれるn−型のSiC層12にも、DLTSにより測定されるZ1/2準位密度が1×1011cm−3以下の低準位密度領域11が形成されることが望ましい。

0081

C(炭素)を含有するガスは、例えば、炭化水素のガスである。炭化水素のガスは、常温常圧で気体となる炭素数が4以下の炭化水素であることが望ましい。炭化水素は、例えば、メタン、プロパン、または、アセチレンである。

0082

このアニール(第1の熱処理)は、1000度以上1600度未満の温度で行われることが望ましい。上記範囲を下回ると、SiC層12中にC(炭素)が十分導入されないおそれがある。また、上記範囲を上回るとSiC層12中の炭素空孔の平衡濃度が高くなるため、十分な炭素空孔低減効果が得られないおそれがある。

0083

C(炭素)を含有するガスが炭化水素である場合、このアニール(第1の熱処理)の温度は、炭化水素の炭素−炭素結合が切断される温度以上であることが望ましい。炭化水素の炭素−炭素結合が切断されることで、SiC層12中へのC(炭素)の導入効率が向上する。炭化水素の炭素−炭素結合が切断される温度は、例えば、アセチレンの場合、1000℃程度である。また、プロパンの場合、1400℃程度である。

0084

C(炭素)を含有するガスが、例えば、水素ガスや、不活性ガスで希釈された雰囲気中でアニールすることも可能である。

0085

なお、SiC層12表面への酸化膜の形成を抑制し、SiC層12へのC(炭素)の導入効率を高くする観点からは、雰囲気中に酸素を含まないことが望ましい。しかし、例えば、C(炭素)を含有するガスとして、一酸化炭素や二酸化炭素等の酸化炭素のガスを適用することも可能である。この場合、C(炭素)を含有するガスが存在する雰囲気中で酸化(第1の熱処理)を行うことになる。

0086

次に、例えば、SiO2膜のゲート絶縁膜38がCVD(Chemical Vapor Deposition)法あるいは熱酸化法により形成される。そして、ゲート絶縁膜38上に、例えば、ポリシリコンのゲート電極40が形成される。そして、ゲート電極40上に、例えば、SiO2膜の層間絶縁膜42が形成される(図12)。

0087

次に、第2のSiC領域(ソース領域)28と、第3のSiC領域(pウェルコンタクト領域)30とに電気的に接続される導電性の第1の電極(ソース・pウェル共通電極)34が形成される。第1の電極(ソース・pウェル共通電極)34は、例えば、Ni(ニッケル)とAlのスパッタにより形成される。

0088

次に、n+型のSiC基板10の第2の面側に、導電性の第2の電極(ドレイン電極)44が形成される。第2の電極(ドレイン電極)44は、例えば、Niのスパッタにより形成される。

0089

次に、第1の電極34と第2の電極44のコンタクト抵抗を低減するために、低温でのアニールが行われる。アニールは、例えば、アルゴンガス雰囲気で、400℃で行われる。

0090

以上の製造方法により、図6に示すMOSFET200が形成される。

0091

以下、本実施形態の作用および効果について詳述する。

0092

SiCのMOSFETのチャネル領域に、炭素空孔が存在すると、炭素空孔に起因するキャリア散乱により、キャリアの移動度が低下する。このため、MOSFETのオン抵抗が高くなるという問題がある。

0093

本実施形態の製造方法によれば、C(炭素)を含有するガスが存在する雰囲気中で、SiC層12を、アニールまたは酸化することにより、SiC層12表面のp型の第1のSiC領域(pウェル領域)26中にC(炭素)を導入する。そして、導入したC(炭素)により、pウェル領域26中の炭素空孔を埋め、炭素空孔の濃度が低減される。炭素空孔の濃度が低減された領域は、低準位密度領域11となる。

0094

pウェル領域26はMOSFET200のチャネル領域として機能する。このため、キャリアの移動度が向上する。よって、オン抵抗の低いMOSFET200が実現できる。

0095

キャリアの移動度を向上する観点から、少なくとも、チャネルが主に形成される第1のSiC領域26とゲート絶縁膜38の界面から0.3μm以下の範囲に、低準位密度領域11が形成されることが望ましい。さらに、ドリフト層となるSiC層12においても、キャリ移動度を向上させる観点から、低準位密度領域11が形成されることが望ましい。

0096

また、本実施形態の製造方法は気相中からC(炭素)を導入する。したがって、C(炭素)をイオン注入により導入する場合と比較して、結晶中の転位等の欠陥の発生が抑制される。よって、C(炭素)の導入に起因するデバイス特性の劣化が抑制できる。

0097

また、イオン注入によるC(炭素)の導入の場合、イオン注入のダメージを回復したりC(炭素)を活性化したりするために、例えば、1600℃以上の高温のアニールをすることが望ましい。SiC中の炭素空孔の平衡濃度は、高温ほど高くなる傾向がある。このため、高温のアニールにより、炭素空孔が十分に低減されないおそれがある。

0098

本実施形態では、イオン注入と比較して低温のプロセスで炭素空孔を低減できる。したがって、SiC中の炭素空孔の濃度を、より低くすることが可能となる。

0099

また、本実施形態では、Alのイオン注入によりn−型のSiC層12中にpウェル領域26を形成した後に、C(炭素)を含有するガスが存在する雰囲気中で、SiC層12を、アニールまたは酸化する。pウェル領域26中には、イオン注入起因の炭素空孔等の欠陥が残留する。このようなイオン注入起因の欠陥が、キャリアの移動度を劣化させ、MOSFETのオン抵抗を高くするおそれがある。

0100

本実施形態では、C(炭素)を含有するガスが存在する雰囲気中からC(炭素)をpウェル領域26中に導入し、イオン注入起因の欠陥を不活性化する。したがって、オン抵抗の低いMOSFET200が実現できる。

0101

本実施形態では、イオン注入後の活性化のアニール(第2の熱処理)と、C(炭素)の導入の熱処理(第1の熱処理)が、別工程である場合を示した。しかしながら、両者を共通化し、一つの工程として行うことも可能である。すなわち、イオン注入後の活性化後に不純物の活性化とC(炭素)の導入を兼ねて、C(炭素)を含有するガスが存在する雰囲気中で、SiC層12を、アニールまたは酸化するプロセスとすることも可能である。

0102

本実施形態によれば、炭素空孔等の欠陥の低減を可能にするMOSFETの製造方法およびMOSFETが実現できる。

0103

(第3の実施形態)
本実施形態の半導体装置は、対向する第1の面と第2の面を有する第2導電型のSiC基板と、SiC基板の第1の面側に設けられた第1導電型のSiC層と、SiC層の表面に設けられ、DLTSにより測定されるZ1/2準位密度が1×1011cm−3以下の低準位密度領域を有する第2導電型の第1のSiC領域と、第1のSiC領域の表面に設けられた第1導電型の第2のSiC領域と、SiC層、第1のSiC領域の表面に連続的に形成されたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、第2のSiC領域上に設けられた第1の電極と、SiC基板の第2の面側に設けられた第2の電極と、を備える。

0104

本実施形態の半導体装置は、IGBT(Insulated Gate Bipolar Transistor)である点で、第1および第2の実施形態と異なっている。以下、第1または第2の実施形態と重複する内容については記述を省略する。

0105

図13は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置300は、IGBTである。

0106

IGBT300は、SiC基板60を備えている。SiC基板60は、例えば、p+型の単結晶SiC基板である。例えば、表面が0.2度以上10度以下のオフ角で{0001}面から傾斜する4H−SiCの基板である。SiC基板60は、例えば、Al(アルミニウム)をp型不純物として含む。SiC基板60の不純物濃度は、例えば、1×1017cm−3以上1×1020cm−3以下である。SiC基板60は第1の面と第2の面を備える。

0107

このSiC基板60の第1の面上にはn−型のSiC層12が形成されている。n−型のSiC層12は、エピタキシャル成長層である。n−型のSiC層12は、IGBT300のドリフト層である。

0108

n−型のSiC層12は、n型不純物として、例えば、N(窒素)を含む。n−型のSiC層12の不純物濃度は、例えば、1×1015cm−3以上5×1016cm−3以下である。n型SiC層12の膜厚は、例えば、5μm以上200μm以下である。

0109

n−型のSiC層12の一部表面には、p型不純物の不純物濃度が、例えば、5×1015以上1×1017cm−3以下のp型の第1のSiC領域(pベース領域)66が形成されている。pベース領域66の深さは、例えば0.6μm程度である。pベース領域66は、IGBT300のチャネル領域として機能する。

0110

p型の第1のSiC領域(pベース領域)66は、DLTSにより測定されるZ1/2準位密度が1×1011cm−3以下の低準位密度領域11を有する。また、pベース領域66に挟まれるn−型のSiC層12にも、DLTSにより測定されるZ1/2準位密度が1×1011cm−3以下の低準位密度領域11が形成される

0111

第1のSiC領域(pベース領域)66の一部表面には、例えばn型不純物の不純物濃度が1×1018以上1×1022cm−3以下のn+型の第2のSiC領域(エミッタ領域)68が形成されている。エミッタ領域68の深さは、第1のSiC領域(pベース領域)66の深さよりも浅く、例えば0.3μm程度である

0112

また、第1のSiC領域(pベース領域)66の一部表面であって、n+型の第2のSiC領域(エミッタ領域)68の側方に、例えばp型不純物の不純物濃度が1×1018以上1×1022cm−3以下程度のp+型の第3のSiC領域(pベースコンタクト領域)70が形成されている。pベースコンタクト領域70の深さは、第1のSiC領域(pベース領域)66の深さよりも浅く、例えば0.3μm程度である。

0113

SiC層12および第1のSiC領域(pベース領域)66の表面に連続的に、これらの層および領域を跨ぐように形成されたゲート絶縁膜38を有している。ゲート絶縁膜38には、例えばSiO2膜やhigh−k絶縁膜が適用可能である。

0114

そして、ゲート絶縁膜38上には、ゲート電極40が形成されている。ゲート電極40には、例えばポリシリコン等が適用可能である。ゲート電極40上には、例えば、SiO2膜で形成される層間絶縁膜42が形成されている。

0115

ゲート電極40下の第2のSiC領域(エミッタ領域)68とSiC層12とに挟まれる第1のSiC領域66がIGBT300のチャネル領域として機能する。

0116

低準位密度領域11は、第1のSiC領域66とゲート絶縁膜38の界面からSiC基板10側に0.3μm以下の範囲にあることが望ましい。

0117

そして、第2のSiC領域(エミッタ領域)68と、第3のSiC領域(pベースコンタクト領域)70と電気的に接続される導電性の第1の電極(エミッタ・pベース共通電極)74を備えている。エミッタ・pベース共通電極74は、例えば、Ni(ニッケル)のバリアメタル層74aと、バリアメタル層74a上のAlのメタル層74bとで構成される。Niのバリアメタル層74aとAlのメタル層74bとは反応により合金を形成していてもよい。

0118

また、SiC基板10の第2の面側には、導電性の第2の電極(コレクタ電極)84が形成されている。コレクタ電極84は、例えば、Niである。

0119

なお、本実施形態において、n型不純物は例えば、N(窒素)やP(リン)が好ましいが、As(ヒ素)等を適用することも可能である。また、p型不純物は例えば、Al(アルミニウム)が好ましいが、B(ボロン)、Ga(ガリウム)、In(インジウム)等を適用することも可能である。

0120

本実施形態の半導体装置の製造方法は、n+型のSiC基板10にかえて、p+型のSiC基板60を用いること以外は、第2の実施形態と同様である。したがって、p+型のSiC基板60上にn−型のSiC層12を形成する以降のプロセスについては記述を省略する。

0121

以下、本実施形態の作用および効果について説明する。

0122

本実施形態においては、チャネル領域となるゲート絶縁膜38直下の第1のSiC領域(pベース領域)66において、第2の実施形態と同様の作用により、キャリアの移動度が向上する。したがって、オン抵抗の小さいIGBT300が実現する。

0123

また、本実施形態においては、pベース領域66に挟まれるn−型のSiC層(ドリフト層)12の炭素空孔濃度が低減される。したがって、この領域におけるキャリア移動度も向上し、オン抵抗の小さいIGBT300が実現する。また、炭素空孔の低減によりドリフト層12の少数キャリアのライフタイムも向上し、オン電圧の低いIGBT300が実現する。

0124

本実施形態によれば、炭素空孔等の欠陥の低減を可能にするIGBTの製造方法およびIGBTが実現できる。

0125

以上、実施形態では、炭化珪素の結晶構造として4H−SiCの場合を例に説明したが、本発明は6H−SiC、3C−SiC等、その他の結晶構造の炭化珪素に本発明を適用することも可能である。

0126

また、実施形態では、バイポーラデバイスとしてPINダイオードおよびIGBTを例に説明したが、バイポーラデバイスであれば、BJT(Bipolar Junction Transistor)等、その他のバイポーラデバイスにも本発明を適用することが可能である。

0127

また、実施形態では、第1導電型がn型、第2導電型がp型のデバイスを例に説明したが、第1導電型がp型、第2導電型がn型のデバイスとすることも可能である。

0128

また、実施形態では、n型不純物またはp型不純物をSiC層にイオン注入する場合を例に説明したが、n型不純物またはp型不純物に加え、あるいは、単独でC(炭素)をイオン注入した後に、C(炭素)を含有するガスが存在する雰囲気中で、SiC層をアニールまたは酸化する熱処理を行うことも可能である。

0129

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

0130

10SiC基板
11 低準位密度領域
12SiC層(ドリフト層)
14SiC領域(アノード領域)
16 第1の電極(アノード電極)
18 第2の電極(カソード電極)
26 第1のSiC領域(pウェル領域)
28 第2のSiC領域(ソース領域)
38ゲート絶縁膜
40ゲート電極
34 第1の電極(ソース・pウェル共通電極)
44 第2の電極(ドレイン電極)
60 SiC基板
66 第1のSiC領域(エミッタ領域)
68 第2のSiC領域(コレクタ領域
74 第1の電極(エミッタ・pベース共通電極)
84 第2の電極(コレクタ電極)
100PINダイオード(半導体装置)
200MOSFET(半導体装置)
300 IGBT(半導体装置)

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