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技術 シリアルデータの受信回路、トランシーバ回路、電子機器、アイドル状態の検出方法

出願人 ローム株式会社
発明者 小口政孝
出願日 2016年4月7日 (4年8ヶ月経過) 出願番号 2016-077250
公開日 2017年10月12日 (3年2ヶ月経過) 公開番号 2017-188818
状態 特許登録済
技術分野 デジタル伝送方式における同期
主要キーワード データ伝送線路 アイドルカウンタ リカバリクロック ハイスピードモード メタステーブル状態 USBトランシーバ ネガティブエッジ 半導体集積回路間
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年10月12日)のものです。
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図面 (7)

課題

受信データのエッジを確実に検出可能な受信回路を提供する。

解決手段

受信回路2は、シリアル形式の受信データS1を受信する。第1エッジ検出回路30は、受信データS1のエッジを検出する。第1フリップフロップ32は、リカバリクロックCKCVに応じて受信データS1をラッチする。第1論理ゲート34は、受信データS1と第1フリップフロップ32の出力S5とを論理演算し、受信データS1のエッジの有無を示す第1検出信号S3を生成する。

概要

背景

少ない本数のデータ伝送線路を介して半導体集積回路間でデータを送受信するために、シリアルデータ伝送が利用される。シリアルデータ信号の受信は、シリアルデータの各ビットデータを、それと同期したクロック信号のタイミングでラッチすることにより行われる。

USB(Universal Serial Bus)を初めとするいくつかのインタフェースにおいて、非同期伝送(Asynchronous)伝送が採用されている。非同期伝送では、シリアルデータのみが送信され、それに付随するシリアルクロックは伝送されない。したがってシリアルデータを受信するトランシーバは、シリアルデータと非同期多相クロックを生成し、シリアルデータに最適な位相を有するクロックをリカバリクロックとして選択し、シリアルデータを取り込む。

USBでは、データの送受信が発生する通信状態と、送受信が発生しないアイドル状態が存在する。通信状態の先頭には、32ビットの同期パターン同期区間)が挿入されており、USBトランシーバ物理層(USB−PHY)は、同期区間の間に、受信データのエッジを検出し、通信状態に遷移したことを検出する。

概要

受信データのエッジを確実に検出可能な受信回路を提供する。受信回路2は、シリアル形式の受信データS1を受信する。第1エッジ検出回路30は、受信データS1のエッジを検出する。第1フリップフロップ32は、リカバリクロックCKCVに応じて受信データS1をラッチする。第1論理ゲート34は、受信データS1と第1フリップフロップ32の出力S5とを論理演算し、受信データS1のエッジの有無を示す第1検出信号S3を生成する。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

シリアル形式の受信データの受信回路であって、前記受信データのエッジを検出する第1エッジ検出回路を備え、前記第1エッジ検出回路は、リカバリクロックに応じて前記受信データをラッチする第1フリップフロップと、前記受信データと前記第1フリップフロップの出力とを論理演算し、前記受信データのエッジの有無を示す第1検出信号を生成する第1論理ゲートと、を備えることを特徴とする受信回路。

請求項2

前記第1論理ゲートは、AND(論理積ゲートを含むことを特徴とする請求項1に記載の受信回路。

請求項3

前記第1論理ゲートは、EOR排他的論理和)ゲートを含むことを特徴とする請求項1に記載の受信回路。

請求項4

前記第1検出信号にもとづいてデータ通信アイドル状態を検出するアイドルカウンタをさらに備えることを特徴とする請求項1から3のいずれかに記載の受信回路。

請求項5

位相差が360°/N(Nは2以上の整数)であるN個のクロックを含むN相クロックを前記受信データと非同期で生成する多相クロック発生器と、前記N個のクロックから前記リカバリクロックを選択するクロックセレクタと、をさらに備えることを特徴とする請求項1から4のいずれかに記載の受信回路。

請求項6

前記N個のクロックそれぞれを用いて前記受信データをラッチし、隣接する2個のクロックでラッチしたデータの値が異なるときに、前記受信データのエッジの存在を示す第2検出信号をアサートする第2エッジ検出回路をさらに備えることを特徴とする請求項5に記載の受信回路。

請求項7

前記第2エッジ検出回路は、前記N個のクロックに対応し、それぞれが前記受信データを、対応するクロックによりラッチするN個の第2フリップフロップと、N個の第2論理ゲートであって、i番目(1≦i≦N)の第2論理ゲートは、i番目の第2フリップフロップの出力と、i+1番目の第2フリップフロップの出力が不一致のときに出力をアサートする、N個の第2論理ゲートと、前記N個の第2論理ゲートに対応し、それぞれが、対応する第2論理ゲートの出力を、対応するクロックによりラッチするN個の第3フリップフロップと、前記N個の第3フリップフロップの出力の論理和を前記第2検出信号として生成する第3論理ゲートと、を含むことを特徴とする請求項6に記載の受信回路。

請求項8

USB(Universal Serial Bus)ハイスピード規格に対応することを特徴とする請求項1から7のいずれかに記載の受信回路。

請求項9

ひとつの半導体基板一体集積化されることを特徴とする請求項1から8のいずれかに記載の受信回路。

請求項10

請求項1から9のいずれかに記載の受信回路を備えることを特徴とするトランシーバ回路

請求項11

USBケーブル着脱可能に接続されるレセプタクルと、前記レセプタクルと接続される請求項10に記載のトランシーバ回路と、前記トランシーバ回路を介してデータの送受信を行うプロセッサと、を備えることを特徴とする電子機器

請求項12

USB(Universal Serial Bus)ハイスピードモードにおけるアイドル状態の検出方法であって、位相差が360°/N(Nは2以上の整数)であるN個のクロックを含むN相クロックを生成するステップと、前記N個のクロックのひとつをリカバリクロックとして選択するステップと、フリップフロップを用いて、前記リカバリクロックに応じてシリアル形式の受信データをラッチするステップと、前記フリップフロップによりラッチしたデータと前記受信データを論理演算し、エッジ検出信号を生成するステップと、前記エッジ検出信号に応じてリセットされるカウンタを利用して時間を測定し、タイムアウトしたときにアイドル状態と判定するステップと、を備えることを特徴とする検出方法。

請求項13

前記N個のクロックそれぞれを用いて前記受信データをラッチし、隣接する2個のクロックでラッチしたデータの値が異なるときに、前記エッジ検出信号をアサートするステップをさらに備えることを特徴とする請求項12に記載の検出方法。

技術分野

0001

本発明は、シリアルデータの受信回路に関する。

背景技術

0002

少ない本数のデータ伝送線路を介して半導体集積回路間でデータを送受信するために、シリアルデータ伝送が利用される。シリアルデータ信号の受信は、シリアルデータの各ビットデータを、それと同期したクロック信号のタイミングでラッチすることにより行われる。

0003

USB(Universal Serial Bus)を初めとするいくつかのインタフェースにおいて、非同期伝送(Asynchronous)伝送が採用されている。非同期伝送では、シリアルデータのみが送信され、それに付随するシリアルクロックは伝送されない。したがってシリアルデータを受信するトランシーバは、シリアルデータと非同期多相クロックを生成し、シリアルデータに最適な位相を有するクロックをリカバリクロックとして選択し、シリアルデータを取り込む。

0004

USBでは、データの送受信が発生する通信状態と、送受信が発生しないアイドル状態が存在する。通信状態の先頭には、32ビットの同期パターン同期区間)が挿入されており、USBトランシーバ物理層(USB−PHY)は、同期区間の間に、受信データのエッジを検出し、通信状態に遷移したことを検出する。

発明が解決しようとする課題

0005

同期区間におけるエッジ検出に失敗すると、その後のデータを受信することができなくなる。したがってUSBをはじめとする非同期のシリアルインタフェースでは、エッジ検出はきわめて重要な技術である。

0006

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、受信データのエッジを確実に検出可能な受信回路の提供にある。

課題を解決するための手段

0007

本発明のある態様は、シリアル形式の受信データの受信回路に関する。受信回路は、受信データのエッジを検出する第1エッジ検出回路を備える。第1エッジ検出回路は、リカバリクロックに応じて受信データをラッチする第1フリップフロップと、受信データと第1フリップフロップの出力とを論理演算し、受信データのエッジの有無を示す第1検出信号を生成する第1論理ゲートと、を備える。
この態様によると、エッジを確実に検出できる。

0008

第1論理ゲートは、AND(論理積ゲートを含んでもよい。第1論理ゲートは、EOR排他的論理和)ゲートを含んでもよい。

0009

受信回路は、第1検出信号にもとづいてデータ通信のアイドル状態を検出するアイドルカウンタをさらに備えてもよい。
エッジを正確に受信できることから、アイドル状態と通信状態を正確に判定できる。

0010

受信回路は、位相差が360°/N(Nは2以上の整数)であるN個のクロックを含むN相クロックを受信データと非同期で生成する多相クロック発生器と、N個のクロックからリカバリクロックを選択するクロックセレクタと、をさらに備えてもよい。

0011

受信回路は、N個のクロックそれぞれを用いて受信データをラッチし、隣接する2個のクロックでラッチしたデータの値が異なるときに、受信データのエッジの存在を示す第2検出信号をアサートする第2エッジ検出回路をさらに備えてもよい。この場合、第1検出信号と第2検出信号による2重検出となるため、さらに検出精度を高めることができる。

0012

第2エッジ検出回路は、N個のクロックに対応し、それぞれが受信データを、対応するクロックによりラッチするN個の第2フリップフロップと、N個の第2論理ゲートであって、i番目(1≦i≦N)の第2論理ゲートは、i番目の第2フリップフロップの出力と、i+1番目の第2フリップフロップの出力が不一致のときに出力をアサートする、N個の第2論理ゲートと、N個の第2論理ゲートに対応し、それぞれが、対応するANDゲートの出力を、対応するクロックによりラッチするN個の第3フリップフロップと、N個の第3フリップフロップの出力の論理和を第2検出信号として生成するORゲートと、を含んでもよい。

0013

受信回路は、USB(Universal Serial Bus)ハイスピード規格に対応してもよい。

0014

受信回路は、一つの半導体基板一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数調節用に一部の抵抗キャパシタなどが半導体基板の外部に設けられていてもよい。回路を1つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

0015

本発明の別の態様はトランシーバ回路に関する。トランシーバ回路は、上述のいずれかの受信回路を備えてもよい。

0016

本発明の別の態様は、電子機器に関する。電子機器は、USBケーブル着脱可能に接続されるレセプタクルと、レセプタクルと接続される上述のトランシーバ回路と、トランシーバ回路を介してデータの送受信を行うプロセッサと、を備えてもよい。

0017

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

発明の効果

0018

本発明のある態様によれば、受信データのエッジを検出できる。

図面の簡単な説明

0019

実施の形態に係る受信回路のブロック図である。
図1のエッジ検出回路の回路図である。
図2の第1エッジ検出回路の動作波形図である。
図2の第2エッジ検出回路の動作波形図である。
図2の第2エッジ検出回路の別の動作波形図である。
図2の受信回路を備えるUSBトランシーバICのブロック図である。

実施例

0020

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

0021

本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合のほか、部材Aと部材Bが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

0022

同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

0023

図1は、実施の形態に係る受信回路2のブロック図である。本実施の形態では理解の容易化、発明の明確化のために、受信回路2が、USB規格ハイスピードモードに対応する物理層(USB−PHY)であるものとする。なお本発明の適用は、特定の規格に限定されるものではない。

0024

受信回路2は、シリアル形式の受信データS1を受信する。受信回路2は、受信フリップフロップ4、多相クロック発生器6、クロックセレクタ8、フェーズコントローラ10、受信アイドルカウンタ12およびエッジ検出回路20を備える。

0025

多相クロック発生器6は、受信データS1と非同期で、N相クロックを生成する。N相クロックは、位相差が360°/N(Nは2以上の整数)であるN個のクロックCK1〜CKNを含む。たとえばN=14であるがそれに限定されない。また多相クロック発生器6の構成も特に限定されないが、DLL(Delay Locked Loop)回路で構成してもよい。あるいは、多相クロック発生器6はPLL(Phase Locked Loop)回路やFLL(Frequency Locked Loop)回路で構成してもよい。

0026

クロックセレクタ8は、N個のクロックCK1〜CKNの中からリカバリクロックCKRCVを選択する。フェーズコントローラ10は、N個のクロックCK1〜CKNの中から、受信データS1をラッチするために最適な位相(タイミング)を有しているクロックを判定し、クロックセレクタ8に選択させる。

0027

エッジ検出回路20は、受信データS1を監視し、エッジを検出すると、その出力であるエッジ検出信号S2をアサート(たとえばハイレベル)する。エッジ検出信号S2の用途は特に限定されないが、たとえばUSB通信における通信状態とアイドル状態を判定するために利用される。受信アイドルカウンタ12は、エッジ検出信号S2のアサートに応答してリセットされるタイマーであり、受信アイドルカウンタ12がタイムアウトすると、つまり受信データS1のエッジが検出されない状態が所定時間継続すると、アイドル状態と判定し、アイドル(IDLE)信号をアサートする。

0028

図2は、図1のエッジ検出回路20の回路図である。エッジ検出回路20は、第1エッジ検出回路30および第2エッジ検出回路40を備える。第1エッジ検出回路30および第2エッジ検出回路40は、並列的に動作し、受信データS1のエッジを検出する。

0029

第1エッジ検出回路30は、第1フリップフロップ32および第1論理ゲート34を含む。第1フリップフロップ32は、リカバリクロックCKRCVに応じて受信データS1をラッチする。第1論理ゲート34は、受信データS1とフリップフロップの出力とを論理演算し、受信データS1のエッジの有無を示す第1検出信号S3を生成する。第1検出信号S3は、受信データS1のエッジが検出されるとアサート(たとえばハイレベル)される。第1論理ゲート34は、受信データS1と第1フリップフロップ32の出力S5の論理値が一致したときに、その出力である第1検出信号S3をアサートする。

0030

たとえば第1論理ゲート34は、第1フリップフロップ32の出力S5と受信データS1の論理積を生成するANDゲートであってもよい。あるいは第1論理ゲート34は、第1フリップフロップ32の出力S5と受信データS1の排他的論理和を生成するEOR(排他的論理和)ゲートであってもよい。

0031

第2エッジ検出回路40は、N個のクロックCK1〜CKNそれぞれを用いて受信データS1をラッチし、隣接する2個のクロックCKiとCKi+1でラッチした2個のデータの値が異なるときに、受信データS1のエッジの存在を示す第2検出信号S4をアサート(ハイレベル)する。

0032

第2エッジ検出回路40は、N個の第2フリップフロップ42_1〜42_N、N個の第2論理ゲート44_1〜44_N、N個の第3フリップフロップ46_1〜46_N、第3論理ゲート48を備える。

0033

N個の第2フリップフロップ42_1〜42_Nは、N個のクロックCK1〜CKNに対応する。第2フリップフロップ42_i(1≦i≦N)は、受信データS1を、対応するクロックCKiによりラッチする。

0034

i番目(1≦i≦N)の第2論理ゲート44_iは、i番目の第2フリップフロップ42_iの出力S6_iと、i+1番目の第2フリップフロップ42_(i+1)の出力S6_i+1が不一致のときに出力S7_iをアサートする。たとえば第2論理ゲート44は、2個の第2フリップフロップ42の出力S6の一方を反転し、その後に2つの信号の論理積を生成するANDゲートであってもよい。図2の第2論理ゲート44によれば、クロックCKiのエッジのタイミングで受信データS1がローレベルであり、クロックCKi+1のエッジのタイミングで受信データS1がハイレベルであることが検出できる。すなわち2つのクロックCKiのポジエッジとCKi+1のポジエッジの間に、受信データS1のポジエッジが存在することが検出される。

0035

もし、i番目の第2論理ゲート44_iの入力において、i+1番目の第2フリップフロップ42_i+1の出力を反転した場合、クロックCKiのエッジのタイミングで受信データS1がハイレベルであり、クロックCKi+1のエッジのタイミングで受信データS1がローレベルであることが検出できる。すなわち2つのクロックCKiのポジエッジとCKi+1のポジエッジの間に、受信データS1のネガティブエッジが存在することが検出できる。

0036

N個の第3フリップフロップ46_1〜46_NはN個の第2論理ゲート44に対応しており、リタイミングのために設けられる。i番目の第3フリップフロップ46_iは、対応する第2論理ゲート44_iの出力S7_iを、対応するクロックCKiによりラッチする。第3論理ゲート48は、たとえばORゲートであり、N個の第3フリップフロップ46_1〜46_Nの出力S8_1〜S8_Nの論理和を第2検出信号S4として生成する。

0037

第4論理ゲート50は、第1検出信号S3と第2検出信号S4の論理和をとり、エッジ検出信号S2として出力する。

0038

以上がエッジ検出回路20の構成である。続いてその動作を説明する。図3は、図2の第1エッジ検出回路30の動作波形図である。リカバリクロックCKRCVのエッジは、受信データS1を確実にラッチできるタイミングに位置しており、受信データS1の隣接するエッジの中央付近に、エッジを有している。

0039

時刻t0より前はアイドル状態であり、受信データS1はローレベル(あるいはハイレベル)に固定されている。時刻t0より前では、リカバリクロックCKRCVのポジエッジにおいて受信データS1はローレベルであり、したがって第1フリップフロップ32の出力S5もローレベルである。

0040

時刻t0に、通信状態に遷移すると、受信データS1がハイレベルとローレベルの間を変化し始める。時刻t1のリカバリクロックCKRCVのポジエッジのタイミングで、受信データS1はハイレベルであり、したがって第1フリップフロップ32の出力S5がハイレベルに遷移する。したがって第1論理ゲート34の出力である第1検出信号S3は、受信データS1の直前のエッジE1の存在を示すハイレベル(アサート)となる。

0041

このように、図2の第1エッジ検出回路30によれば、受信データS1のエッジE1を検出できる。

0042

ここで受信データS1のポジエッジE1あるいはネガティブエッジE2は、図3に示すようにジッタの影響で時間軸上でシフトする。ここでリカバリクロックCKRCVのエッジは、受信データS1のエッジE1,E2の中央付近に位置しているため、第1フリップフロップ32の出力S5は、ジッタの影響を受けにくくなっている。したがって第1エッジ検出回路30によれば、ジッタを有する受信データS1のエッジを確実に検出できる。

0043

図4は、図2の第2エッジ検出回路40の動作波形図である。なお図4は、図3時間スケールが異なることに留意されたい。受信データS1のエッジE1は、クロックCK1とCK2の間に位置している。エッジE1の前後において、第2フリップフロップ42_1の出力S6_1はローレベルを維持し、第2フリップフロップ42_2の出力S6_2はハイレベルに遷移する。その結果、第2論理ゲート44_1の出力S7_1がハイレベルに遷移し、次のクロックサイクルで第3フリップフロップ46_1によってリタイミングされ、第3フリップフロップ46_1の出力S8_1、すなわち第2検出信号S4がハイレベルに遷移する。

0044

このように図2の第2エッジ検出回路40によっても、受信データS1のエッジE1を検出できる。すなわち第1エッジ検出回路30と第2エッジ検出回路40の2重検出により、エッジ検出の精度が高められている。

0045

第1エッジ検出回路30の利点は、第2エッジ検出回路40の動作との比較によって明確となる。図5は、図2の第2エッジ検出回路40の別の動作波形図である。ジッタの影響で、受信データS1のエッジE1が時間軸上で後ろの位置E1’にシフトしたとする。そうすると、エッジE1’とクロックCK2のポジエッジが近接することとなり、第2フリップフロップ42_2がメタステーブル状態となり、その出力S6_2がローレベルを維持する。その結果、第2論理ゲート44_1の出力S7_1もローレベルであり、第2検出信号S4もアサートされない。

0046

すなわち、第2エッジ検出回路40では、受信データS1にジッタが重畳した場合に、エッジを検出できない場合がある。これに対して第1エッジ検出回路30では、図3に示したように高いジッタ耐性を有しており、第2エッジ検出回路40では検出できないエッジを検出できる。

0047

ただし、リカバリクロックCKRCVの位相が最適化されていない段階では、第1エッジ検出回路30によるエッジ検出が困難な場合もある。この場合には、第2エッジ検出回路40によるエッジ検出が有効となる。このように第1エッジ検出回路30と第2エッジ検出回路40はそれぞれが利点を有しており、それらを組み合わせることで、受信データS1のエッジを確実に検出できる。

0048

(用途)
図6は、図2の受信回路2を備えるUSBトランシーバIC100のブロック図である。USBトランシーバIC100は、受信回路2に加えて、レシーバ102およびデジタル信号処理部104を生成する。レシーバ102は、アナログフロントエンドであり、差動のUSBデータ信号D+,D−をシングルエンドに変換し、受信データS1を生成する。

0049

受信回路2は、受信データS1を受信する。デジタル信号処理部104は、受信回路2の出力データS9を処理し、パラレルデータS10に変換する。

0050

USBトランシーバIC100は、電子機器200に搭載される。電子機器200は、USBトランシーバIC100に加えて、レセプタクル202およびマイコンあるいはDSP(Digital Signal Processor/Digital Sound Processor)204を備える。レセプタクル202には、USBケーブルが着脱可能に接続される。USBトランシーバIC100は、レセプタクル202と接続されており、USBケーブルを介してデータを受信する。DSP204は、USBトランシーバIC100が受信したデータを処理する。

0051

たとえば電子機器200は、USBオーディオサポートしており、USBトランシーバIC100には、外部のUSB音源から、オーディオ信号が入力される。USBトランシーバIC100は、オーディオ信号をシリアルデータとして受信する。DSP204は、USBトランシーバIC100が受信したオーディオデータ再生する。

0052

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

0053

(変形例1)
実施の形態では、第1エッジ検出回路30と第2エッジ検出回路40を併用したが、第1エッジ検出回路30を単独で用いてもよい。リカバリクロックCKRCVの位相が常に最適化されているようなプラットフォームでは、第1エッジ検出回路30のみで十分な場合もある。

0054

(変形例2)
実施の形態ではUSBを例として説明したが、本発明は、USBと同様に非同期伝送を行うシリアルインタフェース、たとえばUART(Universal Asynchronous Receiver Transmitter)などに適用することが可能である。

0055

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

0056

2…受信回路、4…受信フリップフロップ、6…多相クロック発生器、8…クロックセレクタ、10…フェーズコントローラ、12…受信アイドルカウンタ、20…エッジ検出回路、30…第1エッジ検出回路、32…第1フリップフロップ、34…第1論理ゲート、40…第2エッジ検出回路、42…第2フリップフロップ、44…第2論理ゲート、46…第3フリップフロップ、48…第3論理ゲート、50…第4論理ゲート、100…USBトランシーバIC、102…レシーバ、104…デジタル信号処理部、200…電子機器、202…レセプタクル、204…DSP、S1…受信データ、S2…エッジ検出信号、S3…第1検出信号、S4…第2検出信号。

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