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技術 垂直相互接続を用いたハイブリッド積層画像センサのためのサブ列パラレルデジタイザのシステムおよび方法

出願人 デピューシンセスプロダクツ,インコーポレーテッド
発明者 ブランカート,ロラン
出願日 2017年4月24日 (3年2ヶ月経過) 出願番号 2017-085287
公開日 2017年10月5日 (2年8ヶ月経過) 公開番号 2017-184244
状態 特許登録済
技術分野 固体撮像素子 光信号から電気信号への変換
主要キーワード デジタルアルゴリズム 相互接続位置 サブ列 中央配置 ハイブリッド画像 相互接続間 ハンドヘルドコンピュータ装置 支持回路
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年10月5日)のものです。
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図面 (20)

課題

画素サブ列データが画素配列内から読み出されるハイブリッド撮像センサおよび方法を提供する。

解決手段

ハイブリッド撮像センサ400は、画素配列450が第1の基板上に配列され、第1の基板が、支援回路が形成された第2の基板454と、垂直相互接続電気的に接続されている。画素配列450の領域を最適化し、第1の基板と第2の基板454の間に最小の垂直相互接続提供する。

概要

背景

一般に、画像/カメラ技術を利用し、その使用を含む電子装置の数の普及がある。例えば、スマートフォンタブレットコンピュータ、および他のハンドヘルドコンピュータ装置は全て、画像/カメラ技術を含み、それを利用する。画像/カメラ技術の使用は、家庭用電化製品産業に限られない。様々な他の使用分野も、様々な産業的応用、医学的応用、家庭およびビジネス防犯監視応用、他多数を含む画像/カメラ技術を利用する。実際に、画像/カメラ技術は、ほとんど全ての産業で利用される。

普及により、市場では、ますます小型の高解像度撮像センサ需要が目覚ましく増大している。本開示の装置、システムおよび方法は、サイズおよびフォームファクタが考慮事項である任意のイメージング応用において利用することができる。電荷結合素子(CCD)、もしくは相補型金属酸化物半導体(CMOS)、または現在知られているまたは将来知られることになり得る他の任意の画像センサなどのいくつかの異なるタイプの撮像センサが、本開示によって利用できる。

典型的には、CMOS画像センサは、画素配列全体、ならびに関連する回路、例えばアナログデジタル変換器および/または増幅器などを単一のチップに取り付ける。チップサイズ自体、および従来のCMOS画像センサに含まれる関連する回路によって占められる物理的空間物理的制約のために、画素配列がチップ上で占め得る領域は、しばしば制限される。したがって、画素配列が、関連する回路も含む基板上で最大化された場合でも、信号処理および他の機能のための関連する回路がチップ上で占める物理的な領域および空間の大きさにより、画素配列は、領域内で物理的に制限される。

さらに、CMOS画像センサが使用され得る応用分野または使用分野は、しばしば、CMOS画像センサをあるサイズに制限し、画素配列が占めることができる物理的な領域も制限することを余儀なくさせる。CMOS画像センサのサイズの制限は、しばしば、CMOS画像センサの設計および製造において考慮されなければならないいくつかの考慮事項により、画質と信号処理などの他の重要な機能との間のトレードオフも余儀なくさせる。したがって、例えば、画素配列の領域が増大すると、関連する回路が占め得る領域が減少するために、A/D変換または他の信号処理機能などの他の領域においてトレードオフを伴い得る。

概要

画素サブ列データが画素配列内から読み出されるハイブリッド撮像センサおよび方法を提供する。ハイブリッド撮像センサ400は、画素配列450が第1の基板上に配列され、第1の基板が、支援用回路が形成された第2の基板454と、垂直相互接続電気的に接続されている。画素配列450の領域を最適化し、第1の基板と第2の基板454の間に最小の垂直相互接続提供する。

目的

本開示の別の潜在的な特徴は、全体サイズに対してより大きい画素を備えるそのような撮像センサを提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

複数の基板と、複数の画素列(pixel columns)に形成された画素を含む画素配列(pixel array)とを備える撮像センサであって、前記複数の画素列の各々が、それぞれ独立して異なる複数の画素サブ列(pixel sub-columns)に分割され、各画素サブ列が複数の画素を備え、各画素サブ列が画素サブ列バスを有し、複数の支援回路列に形成された複数の支援用(supporting)回路の各々が、それぞれ独立して異なる複数の回路サブ列に分割され、各支援用(supporting)回路が、回路バスを有し、1つの画素サブ列バスが、1つの回路バスに対応付けされ、前記複数の基板のうちの第1の基板が、前記画素配列を備え、前記複数の支援用回路が、前記第1の基板に対して遠隔に配置される(disposed remotely)第2の基板上に配設され、前記複数の回路サブ列の各々が、前記画素配列の対応する画素サブ列に電気的に接続されると共に前記画素配列の対応する画素サブ列と電気通信し(electrical communication with)、前記電気通信が、前記画素サブ列の各々が独立して読み出されるように、前記第1の基板と前記第2の基板の間に配設される、各画素サブ列バスと対応する回路バスに対する相互接続(interconnect)によってもたらされる、撮像センサ。

請求項2

各画素サブ列バスおよび各回路バスが、各画素サブ列バスおよび各回路バスがほぼ揃えられる(substantially aligned)ように重ね合わされ(superimposed)、前記相互接続が、重ね合わされた画素サブ列バスと回路バスとに沿ったどこかに(anywhere)位置する、請求項1に記載の撮像センサ。

請求項3

1つの画素サブ列バスと1つの回路バスの間の電気的接続が、複数の相互接続によって実現される、請求項2に記載の撮像センサ。

請求項4

前記撮像センサが裏面照射される、請求項1に記載の撮像センサ。

請求項5

前記複数の基板が、複数の続く(subsequent)支持用基板をさらに備える、請求項1に記載の撮像センサ。

請求項6

各画素サブ列が、他の画素サブ列から電子的に絶縁される、請求項1に記載の撮像センサ。

請求項7

前記第2の基板が、前記画素配列の各画素サブ列に専念(dedicated)および対応する支援回路を備える、請求項1に記載の撮像センサ。

請求項8

前記画素サブ列が、ほぼ同じ時間で読み出すように電気的に構成される、請求項1に記載の撮像センサ。

請求項9

撮像センサのデータにアクセスする方法であって、 第1の基板上に位置する画素配列内の画素を第2の基板上の支援回路に電子的に接続するステップであって、前記画素配列が、複数の画素列に編成され、前記複数の画素列の各々が、それぞれ独立して異なる複数の画素サブ列に分割され、各画素サブ列が、複数の画素を含み、各画素サブ列が画素サブ列バスを有する、電子的に接続するステップと、各サブ列内の第1の画素で始まって、前記サブ列内の最後の画素が読み出されるまで前記画素の各々から画素データを順次読み出す、前記複数の画素サブ列を読み出すステップと、各画素サブ列に対する前記画素データを、相互接続を通じて前記第2の基板上に位置する対応する回路サブ列へ伝送するステップであって、前記第2の基板が複数の回路列を含み、前記複数の回路列の各々が、それぞれ独立して異なる複数の回路サブ列に分割され、各支持回路が回路バスを有し、1つの画素サブ列バスが、1つの回路バスに対応し、各画素サブ列からの前記データが、前記画素サブ列に対応する前記回路サブ列によって処理される、伝送するステップと、前記画素データを処理して画像にするステップとを含む方法。

請求項10

各画素サブ列から同時に画素データを読み出すステップをさらに含む、請求項9の撮像センサのデータにアクセスする方法。

請求項11

前記画素データを同じ画素列内から複数の画素サブ列に対応する支援回路に伝送するステップをさらに含む、請求項9の撮像センサのデータにアクセスする方法。

請求項12

少なくとも第1の基板および第2の基板を備える複数の基板と、前記第1の基板上に位置すると共に複数の画素列を備える画素配列であって、前記複数の画素列の各々が、前記配列(array)の寸法(dimension)を覆う(cover)のに十分な長さ複数(plurality of pixels in length)の画素として定められ、前記複数の画素列の各々が、複数の画素サブ列に分割され、各画素サブ列が、他の画素サブ列から各画素サブ列が電気的に絶縁されるように、複数の画素を備える、画素配列と、前記第2の基板上に位置し、複数の回路列(circuit columns)を含む複数の支援用回路であって、複数の回路列が、それぞれ独立して異なる複数の回路サブ列に分割され、1つの回路サブ列が1つの画素サブ列に対応し、前記複数の回路サブ列の各々が対応する画素サブ列の領域(area)とサイズに対応する領域とサイズを有するものとして定められる複数の支援用回路と、前記第1の基板上に存在する(residing)少なくとも1つの画素サブ列当たり(per)1つの画素サブ列バス、および前記第2の基板上に存在する少なくとも1つの回路サブ列当たり1つの回路列バスが存在する複数のバスとを備え、前記画素サブ列バスの各々の少なくとも一部が、対応する回路列バスの各々の少なくとも一部と重ね合わされ、少なくとも1つの相互接続が、1つの画素サブ列バスと1つの対応する回路列バスの間の電気通信をもたらす撮像センサであって、前記少なくとも1つの相互接続(interconnect)が、前記画素サブ列バスと前記対応する回路列バスの重なり合った(superimposition)どこかに(anywhere)設置される撮像センサ。

請求項13

前記基板同士の間に配設される複数の相互接続をさらに備え、前記複数の相互接続が前記画素配列の画素ピッチより大きい距離で互いに対して間隔をおいて(spaced)配置される、請求項12に記載の撮像センサ。

請求項14

前記第1の基板および前記第2の基板が、揃った状態(in alignment)である、請求項12に記載の撮像センサ。

請求項15

前記第1の基板上の前記画素サブ列のうちの1つの領域(area)が、前記第2の基板上の前記対応する回路サブ列のうちの1つの領域とほぼ等しい、請求項12に記載の撮像センサ。

請求項16

前記第2の基板が、前記第1の基板とほぼ同じサイズである、請求項12に記載の撮像センサ。

請求項17

前記第1の基板上の前記画素サブ列のうちの1つの領域が、前記第2の基板上の前記対応する回路サブ列のうちの1つの領域より大きい、請求項12に記載の撮像センサ。

請求項18

前記第1の基板上の前記画素サブ列のうちの1つの領域が、前記第2の基板上の前記対応する回路サブ列のうちの1つの領域より小さい、請求項12に記載の撮像センサ。

請求項19

前記画素サブ列のうちの1つのアスペクト比が、前記回路サブ列のうちの1つのアスペクト比とほぼ同様である、請求項12に記載の撮像センサ。

請求項20

複数の相互接続が、画素サブ列バスを対応する回路列バスに接続する、請求項12に記載の撮像センサ。

請求項21

前記画素サブ列のうちの1つのアスペクト比が、前記回路サブ列のうちの1つのアスペクト比とは異なる、請求項12に記載の撮像センサ。

請求項22

前記回路サブ列のうちの少なくとも1つのアスペクト比が、「N」画素の幅と前記画素サブ列のうちの1つのアスペクト比の1/「M」画素の長さである、請求項12に記載の撮像センサ。

請求項23

前記回路サブ列のうちの少なくとも1つのアスペクト比が、前記画素サブ列のうちの1つのアスペクト比の2倍の幅および半分の長さである、請求項12に記載の撮像センサ。

請求項24

前記回路サブ列のうちの少なくとも1つのアスペクト比が、前記画素サブ列のうちの1つのアスペクト比の4倍の幅および4分の1の長さである、請求項12に記載の撮像センサ。

請求項25

前記回路サブ列のうちの少なくとも1つのアスペクト比が、前記画素サブ列のうちの1つのアスペクト比の8倍の幅および8分の1の長さである、請求項12に記載の撮像センサ。

請求項26

請求項9に記載の撮像センサのデータにアクセスする方法であって、前記複数の画素サブ列の一つから、前記画素サブ列の領域とサイズと同一の支援回路領域とサイズを有する支援回路に、前記画素データを伝送するステップをさらに備える、方法。

請求項27

複数の基板と、複数の画素列(pixel columns)に形成された画素を含む画素配列(pixel array)とを備える撮像センサであって、前記複数の画素列の各々が、それぞれ独立して異なる複数の画素サブ列(pixel sub-columns)に分割され、各画素サブ列が複数の画素を備え、各画素サブ列が対応する画素サブ列バスを有し、複数の支援用回路列に形成された複数の支援用(supporting)回路の各々が、それぞれ独立して異なる複数の回路サブ列に分割され、各支援用(supporting)回路が、対応する回路バスを有し、1つの画素サブ列バスが、1つの回路バスに対応付けされ、第1の基板が、前記画素配列及び画素サブ列バスを備え、第2の支援用基板は、前記第1の基板に対して遠隔に配置され(disposed remotely)、複数の支援用回路と回路バスを備え、前記複数の回路サブ列の各々が、前記画素配列の対応する画素サブ列に電気的に接続されると共に前記画素配列の対応する画素サブ列と電気通信し(electrical communication with)、前記電気通信が、前記画素サブ列の各々が独立して読み出されるように、前記第1の基板と前記第2の支援用基板の間に配設される、各画素サブ列バスと対応する回路バスに対する単一の相互接続(interconnect)によってもたらされる、撮像センサ。

技術分野

0001

本開示は、一般に、電磁センシングおよび電磁センサに関し、低エネルギー電磁入力状態、および低エネルギー電磁スループット条件にも関する。本開示は、より詳細には、必ずしも全部ではないが、画素配列の領域の最適化と、基板同士の間に最小の垂直相互接続があるハイブリッド画像センサ、ならびに関連したシステム、方法および特徴について積層方式の使用とに関するものであり、これには画素配列サイズ/ダイサイズ最大化(領域の最適化)も含み得る。

背景技術

0002

一般に、画像/カメラ技術を利用し、その使用を含む電子装置の数の普及がある。例えば、スマートフォンタブレットコンピュータ、および他のハンドヘルドコンピュータ装置は全て、画像/カメラ技術を含み、それを利用する。画像/カメラ技術の使用は、家庭用電化製品産業に限られない。様々な他の使用分野も、様々な産業的応用、医学的応用、家庭およびビジネス防犯監視応用、他多数を含む画像/カメラ技術を利用する。実際に、画像/カメラ技術は、ほとんど全ての産業で利用される。

0003

普及により、市場では、ますます小型の高解像度撮像センサ需要が目覚ましく増大している。本開示の装置、システムおよび方法は、サイズおよびフォームファクタが考慮事項である任意のイメージング応用において利用することができる。電荷結合素子(CCD)、もしくは相補型金属酸化物半導体(CMOS)、または現在知られているまたは将来知られることになり得る他の任意の画像センサなどのいくつかの異なるタイプの撮像センサが、本開示によって利用できる。

0004

典型的には、CMOS画像センサは、画素配列全体、ならびに関連する回路、例えばアナログデジタル変換器および/または増幅器などを単一のチップに取り付ける。チップサイズ自体、および従来のCMOS画像センサに含まれる関連する回路によって占められる物理的空間物理的制約のために、画素配列がチップ上で占め得る領域は、しばしば制限される。したがって、画素配列が、関連する回路も含む基板上で最大化された場合でも、信号処理および他の機能のための関連する回路がチップ上で占める物理的な領域および空間の大きさにより、画素配列は、領域内で物理的に制限される。

0005

さらに、CMOS画像センサが使用され得る応用分野または使用分野は、しばしば、CMOS画像センサをあるサイズに制限し、画素配列が占めることができる物理的な領域も制限することを余儀なくさせる。CMOS画像センサのサイズの制限は、しばしば、CMOS画像センサの設計および製造において考慮されなければならないいくつかの考慮事項により、画質と信号処理などの他の重要な機能との間のトレードオフも余儀なくさせる。したがって、例えば、画素配列の領域が増大すると、関連する回路が占め得る領域が減少するために、A/D変換または他の信号処理機能などの他の領域においてトレードオフを伴い得る。

発明が解決しようとする課題

0006

本開示は、第1の基板上の画素配列を最適化および最大化し、続く基板上の関連する回路を積層化することによって、信号処理の質を犠牲にすることなく画素配列を最適化および最大化する。本開示は、基板上の画素配列の領域の最適化を利用するために裏面照射および他の領域の進歩を利用する。積層方式および積層構造によって、小さいチップサイズを維持しつつ、高機能の大規模回路の利用を可能にする。

課題を解決するための手段

0007

本開示の特徴および利点は、後述の説明に記載されることになり、一部はこの説明から明らかであり、または過度実験をすることなく本開示の実施によって知ることができる。本開示の特徴および利点は、添付の特許請求の範囲に特に挙げられた手段および組合せによって理解することおよび得ることができる。

0008

本開示の特徴および利点は、添付図面に関連して提示される続く詳細な説明の検討から明らかになろう。

図面の簡単な説明

0009

本開示の教示および原理による、複数の基板上に構築された撮像センサの一実施形態を示すと共に、支援回路の特定の配置の一実施形態も示す図である。
本開示の教示および原理による、相互接続が画素配列内の画素に対して間隔をおいて配置される、画素配列の一実施形態を示す図である。
本開示の教示および原理による、相互接続が画素配列内の列に対して間隔をおいて配置される画素配列の一実施形態を示す図である。
本開示の教示および原理による、相互接続が画素配列内の領域に対して間隔をおいて配置される画素配列の一実施形態を示す図である。
本開示の教示および原理による、画素配列を形成する複数の画素列が第1の基板上に位置すると共に、複数の回路列が第2の基板上に位置する、複数の基板上に構築された撮像センサの一実施形態の斜視図であって、画素配列内の一定の画素領域に対して間隔をおいて配置され得る相互接続を介した一列の画素とその関連したまたは対応する回路の列との間の電気的接続および通信を示す図である。
本開示の教示および原理による、画素配列を形成する複数の画素列が第1の基板上に位置すると共に、複数の回路列が第2の基板上に位置する、複数の基板上に構築された撮像センサの様々な実施形態の上面図であって、画素配列内の一定の画素領域に対して間隔をおいて配置され得る相互接続を介した一列の画素とその関連したまたは対応する回路の列との間の電気的接続および通信を示す図である。
本開示の教示および原理による、画素配列を形成する複数の画素列が第1の基板上に位置すると共に、複数の回路列が第2の基板上に位置する、複数の基板上に構築された撮像センサの様々な実施形態の上面図であって、画素配列内の一定の画素領域に対して間隔をおいて配置され得る相互接続を介した一列の画素とその関連したまたは対応する回路の列との間の電気的接続および通信を示す図である。
本開示の教示および原理による、画素配列を形成する複数の画素列が第1の基板上に位置すると共に、複数の回路列が第2の基板上に位置する、複数の基板上に構築された撮像センサの様々な実施形態の上面図であって、画素配列内の一定の画素領域に対して間隔をおいて配置され得る相互接続を介した一列の画素とその関連したまたは対応する回路の列との間の電気的接続および通信を示す図である。
本開示の教示および原理による、画素配列を形成する複数の画素列が第1の基板上に位置すると共に、複数の回路列が第2の基板上に位置する、複数の基板上に構築された撮像センサの様々な実施形態の上面図であって、画素配列内の一定の画素領域に対して間隔をおいて配置され得る相互接続を介した一列の画素とその関連したまたは対応する回路の列との間の電気的接続および通信を示す図である。
本開示の教示および原理による、画素配列を形成する複数の画素列が第1の基板上に位置すると共に、複数の回路列が第2の基板上に位置する、複数の基板上に構築された撮像センサの様々な実施形態の上面図であって、画素配列内の一定の画素領域に対して間隔をおいて配置され得る相互接続を介した一列の画素とその関連したまたは対応する回路の列との間の電気的接続および通信を示す図である。
画素配列を形成する複数の画素列およびサブ列が、第1の基板上に位置し、複数の回路列が第2の基板上に位置する複数の基板上に構築された撮像センサの一実施形態の上面図であって、一列の画素とその関連したまたは対応する回路の列との間の電気的接続および通信を示す図である。
本開示の教示および原理による、第1の基板上に位置する画素配列および第2の基板上に位置する複数の回路列を共に形成する複数の列およびサブ列の一実施形態の斜視図であって、画素からなる1つのサブ列とその関連したまたは対応する回路の列の間の電気的接続および通信を示す図である。
画素からなる2つの別個のサブ列に形成された画素の単一の列の斜視図であって、各画素サブ列が異なる画素列リードバスに取り付けられており、間に電気的接続を示す図12からとった回路の2つの列を示す図である。
画素からなる2つの別個のサブ列に形成された画素の単一の列の正面図であって、各画素サブ列が異なる画素列リードバスに取り付けられており、間に電気的接続を示す図12からとった回路の2つの列を示す図である。
画素からなる2つの別個のサブ列に形成された画素の単一の列の側面図であって、各画素サブ列が異なる画素列リードバスに取り付けられており、間に電気的接続を示す図12からとった回路の2つの列を示す図である。
図13は、本開示の教示および原理による、第1の基板上に位置する画素配列および第2の基板上に位置する1つまたは複数の画素サブ列に対して専用にされる複数の回路列を共に形成する複数の列およびサブ列の一実施形態の斜視図であって、一列の画素とその関連したまたは対応する回路の列との間の電気的接続および通信を示す図である。
図13aは、画素からなる2つの別個のサブ列に形成された画素の単一の列の斜視図であって、両画素サブ列が異なる画素列リードバスに取り付けられており、リードバスと図13からとった回路の列の間の電気的接続を示す図である。
本開示の教示および原理による、第1の基板上に位置する画素配列および第2の基板上に位置する複数の回路列を共に形成する複数の列およびサブ列の一実施形態の斜視図であって、画素の各サブ列とその関連したまたは対応する回路の列の間の電気的接続および通信を示す図である。
画素からなる2つの別個のサブ列に形成された画素の単一の列の斜視図であって、各画素サブ列が異なる画素列リードバスに取り付けられており、間に電気的接続を示す図14からとった回路の2つの列を示す図である。
画素からなる2つの別個のサブ列に形成された画素の単一の列の正面図であって、各画素サブ列が異なる画素列リードバスに取り付けられており、間に電気的接続を示す図14からとった回路の2つの列を示す図である。
画素からなる2つの別個のサブ列に形成された画素の単一の列の側面図であって、各画素サブ列が異なる画素列リードバスに取り付けられており、間に電気的接続を示す図14からとった回路の2つの列を示す図である。
本開示の教示および原理による、第1の基板上に位置する画素配列および第2の基板上に位置する複数の回路列を共に形成する複数の列およびサブ列の様々な実施形態の上面図であって、画素の各サブ列とその関連したまたは対応する回路の列の間の電気的接続および通信を示す図である。
本開示の教示および原理による、第1の基板上に位置する画素配列および第2の基板上に位置する複数の回路列を共に形成する複数の列およびサブ列の様々な実施形態の上面図であって、画素の各サブ列とその関連したまたは対応する回路の列の間の電気的接続および通信を示す図である。
本開示の教示および原理による、第1の基板上に位置する画素配列および第2の基板上に位置する複数の回路列を共に形成する複数の列およびサブ列の様々な実施形態の上面図であって、画素の各サブ列とその関連したまたは対応する回路の列の間の電気的接続および通信を示す図である。
本開示の教示および原理による、第1の基板上に位置する画素配列および第2の基板上に位置する複数の回路列を共に形成する複数の列およびサブ列の様々な実施形態の上面図であって、画素の各サブ列とその関連したまたは対応する回路の列の間の電気的接続および通信を示す図である。

実施例

0010

本開示による原理の理解を促進するために、次に、図面に示された実施形態の参照がなされ、特定の言語がそれを説明するために使用される。それにも関わらず、本開示の範囲について限定のないことがそれによって意図されると理解されよう。本開示を手に入れた当業者に通常思い浮かぶ、本明細書に示された本発明の特徴の任意の変更およびさらなる修正、ならびに本明細書に示されるような本開示の原理の何らかのさらなる応用は、特許請求の範囲に記載された本開示の範囲内とみなされるべきである。

0011

垂直相互接続を用いた列またはサブ列のハイブリッド画像センサ内のADCまたは列の回路のバンプを交互に配置する装置、システム、方法、およびプロセスが、開示および説明される前に、構造、構成、工程段階、および材料は多少変更され得るものだから、本開示は、本明細書に開示されたそのような特定の構造、構成、工程段階、および材料に限定されないことを理解されたい。本明細書に用いられる専門用語は、特定の実施形態を説明するために使用されるものにすぎず、本開示の範囲は、添付の特許請求の範囲およびその均等物によってのみ限定されるものであるから、専門用語は限定するものではないということも理解されたい。

0012

本明細書および添付の特許請求の範囲に使用されるとき、単数形「a」、「an」および「the」は、文脈上明らかに他に示さない限り、複数の概念を含むことに留意しなければならない。

0013

本開示の主題を説明およびクレームするとき、以下の専門用語は、以下に述べる定義に従って使用される。

0014

本明細書に用いられるとき、用語「備える、含む(comprising)」、「含む、備える(including)」、「含む(containing)」、「ことを特徴とする(characterized by)」、およびその文法的に等価な表現は、追加の記載されていない要素または方法ステップを除外しない非排他的なまたはオープンエンドの用語である。

0015

本明細書に用いられるとき、語句「からなる(consisting of)」およびその文法的に等価な表現は、請求項に記載されていないいかなる要素またはステップも除外する。

0016

本明細書に用いられるとき、語句「本質的に〜からなる(consisting essentially of)」およびその文法的に等価な表現は、請求項の範囲を、記載された構成要素またはステップ、ならびにクレームされた開示の基本的かつ新規な1つまたは複数の特徴に実質的に影響しない構成要素またはステップに限定する。

0017

本明細書に用いられるとき、用語「近位」は、起点に最も近い部分という概念を幅広く指すものとする。

0018

本明細書に用いられるとき、用語「遠位」は、一般に、近位の反対を指すものであり、つまり、文脈に応じて、起点からより遠い部分、または最も遠い部分という概念を指すものとする。

0019

デジタルイメージングは、静止画であろうと動画であろうと、画像データを記録するために使用される装置に関して課せられる多くの制約を有する。本明細書中に述べられるように、撮像センサは、少なくとも1つの基板上に配設される画素配列および支援用回路を備えることができる。通常、装置は、用途に応じて撮像センサのフォームファクタに対する実際的で最適な制約を有する。しばしば、それは、取り付け品についての検討事項である画素配列ではなく、収容されることが必要である支援用回路である。支援用回路は、アナログ・デジタル変換器、電力回路パワーハーベスタ増幅器回路、専用信号プロセッサ、およびフィルタ送信準備用の直列化回路などであり得るが、必ずしもそれらに限定されない。回路に加えて、光フィルタおよびレンズなどの物理的特性要素が必要とされ得る。画素の各々は、画素配列から読み出されなければならず、支援用回路によって処理されるデータを有する。配列内の画素の個数が増加すると、より多くのデータが取り扱われなければならない。動画データに関しては、センサは、そのデータをダンプし、迅速に再び動作する用意をしなければならない。

0020

上述の通りサイズが問題であるが、画素数は、特定の応用に関係なく産業全体で上昇し続け、しばしば、コンピュータモニタまたはテレビなどの画像が記録された後に画像を実際に見るのに使用される手段を凌駕する。しかし、全ての画素が等しく作り出されるのではないことを理解されたい。上記の例では、スコープの構成は、限られた光応用において使用することができる。

0021

画素数が所与の空間内で増大し続けるにつれて、画素ピッチは減少し、それによって相互接続の電気接点についてより優れた精度を必要とする。したがって、増大した画素ピッチの場合、データ処理時のより優れた精度の必要性が要求されるにつれて、画像センサの生産コストは増加し得る。現在の技術を使用して性能を向上させた画像センサを実現できるが、製造中に歩留まり落ちるので増大したコストで実現し得る。

0022

上記の特定された問題は、この産業内のいくつかの必要性に関連して現在の最先端を説明する。必要なものは、できるだけ画素サイズが大きい画素数、垂直構造、およびフォームファクタによって十分な分解能を有する画像センサであり、その全ては、限られた空間内に制約される。本開示は、基板/チップ上の画素配列のサイズを最適化し、概して垂直な構成で1つまたは複数の支持用基板/チップ上に支援用回路を遠隔に設置することによって、これらの問題および潜在的な他の問題に対処する設計の実施形態および方法を考え、述べることにする。

0023

オンチップアナログデジタル変換器(ADC)、オンチップデジタルアルゴリズムおよびオンチップアナログアルゴリズム、オンチップ複雑タイミング、ならびにオンチップ複雑アナログ機能を使用する高性能画像センサは、以下の理由により、高品質の画像を与える(以下のリストは、完全なリストではなく、例示のために与えられるに過ぎない)。

0024

長いオフチップアナログデータ線によるピックアップノイズが無いこと(オンチップADCがない場合、アナログ信号チップ外へ送られる必要があること)、
デジタル変換データ経路内で早期に実行されるため低テンポラルノイズであること(余分なノイズを付加する余分な増幅器、バッファがないこと)、
複雑なオンチップタイミング発生器を用いるローカルタイミング最適化パッドカウントの制限のため、単純なタイミングだけが外部システムを用いて実行でき、
低ノイズがI/Oにより発生する。オンチップシステムは、パッドカウントの減少を可能にし、
より高速な動作(より連続的なオンチップ動作、浮遊容量および抵抗の低減)を実現することができる。配列がますます大きくなるにつれて、内部で生成されるデータの読み出しおよび処理をする必要が最重要である。

0025

本開示は、画像センサの画素配列および支援用回路が単一のモノリシックの基板/チップ上にあり、画素配列を支援用回路の全部または大部分から隔てた状態の他の方法によって製造され得る画像センサも考える。本開示は、3次元積層技術を用いて積み重ね合わされる少なくとも2つの基板/チップを使用することができる。2つの基板/チップのうちの第1の基板/チップは、イメージCMOSプロセスを用いて処理できる。第1の基板/チップは、画素配列で排他的に構成することができ、または限られた回路によって囲まれた画素配列で構成することができる。第2のまたは次の基板/チップは、任意のプロセスを用いて処理することができ、イメージCMOSプロセスによる必要はない。第2の基板/チップは、限定するものではないが、基板/チップ上のとても限られた空間または領域に様々な多数の機能を組み込むために非常に高密度デジタルプロセスとすることができ、または例えば精密なアナログ機能を組み込むために混合モードまたはアナログプロセスとすることができ、または無線能力実装するためにRFプロセスとすることができ、またはMEMS(微小電気機械システムデバイスを組み込むためにMEMSとすることができる。イメージCMOS基板/チップは、任意の3次元技法を用いて第2のまたは次の基板/チップを積み重ねることができる。第2の基板/チップは、回路のほとんどすなわち大部分を支持することができ、この回路は、(モノリシックの基板/チップ上に実装される場合)第1のイメージCMOSチップ周辺回路として他の方法で実装され、したがって、画素配列サイズを一定に維持すると共に、できる限り最大限に最適化しつつシステム領域全体を増大させる。2つの基板/チップ間の電気的接続は、結線、mバンプおよび/またはTSVシリコン貫通電極)であり得る相互接続によってなされ得る。

0026

次に、図1を参照すると、複数の基板上に構築された画素配列および支援用回路を備える画像センサの一実施形態が、裏面照射を用いた状態で示される。図に見られるように、画素配列450は、第1の基板452上に配設され得る。第1の基板452は、光透過特性を制御するためにシリコンまたは別の材料で作製することができる。はんだボール、バンプ、またはビア421が、ある基板を別の基板に電気的に接続するために使用することができる。積み重ねられた画像センサの一実施形態は、第1の基板452上の画素配列450を備えることができる。画素配列450は、第1の基板452の第1の表面451の少なくとも40パーセントを覆うことができる。裏面照射される構成では、画素配列は、前記第1の基板の裏面上に配設することができる。さらに、裏面照射の構成では、基板452は、それを通じての光の透過を制御するために薄くすることができる。裏面照射を利用する一実施形態では、第1の基板は、主にシリコン材料で作製することができ、または第1の基板は、主に「高Z」半導体材料(例えば、テルル化カドミウム)で作製することができ、または第1の基板は、主にIII−V半導体材料(例えば、ガリウムヒ素)で作製することができる。

0027

一実施形態では、画素配列450は、第1の基板452の第1の表面451の大部分を覆うことができる。そのような一実施形態では、画素配列450は、前記第1の表面451の任意の部分上に位置または設置することができる。第1の表面451上の残りの空間は、必要ならば二次回路配置に使用することができる。二次回路は画素配列の中央配置が実際的でないようなサイズに作製される場合がある状況が生じる可能性がある。

0028

使用中、画素配列上の個々の画素によって生成されるデータは、支援用回路によって処理されなければならず、そのようなものとして、各画素は、支援用回路に電子的に接続されなければならない。理想的には、各画素は、同時に読み出すことができ、それによってグローバルシャッタを生成する。次に、図2を参照すると、グローバルシャッタとして撮像装置からデータを読み出す能力は、画素1726当たり1つの相互接続1724が存在することを必要とし、これは、バンプピッチ製造公差中とする理由により、実際には実現することがとても難しいことが理解されよう。図3は、複数の列、例えば1728などに形成されている画素1726の状況を示す。画素配列において画素列(1728)の形態を用いると、非常に高いフレーム率が、ローリングシャッタを用いて実現できる。ローリング式シャッタは、複数の画素の行全体をほぼ同時に一度で読み出し、次いで画素列の上から画素列の下へ読み出すすなわち移動することが理解されよう。言い換えれば、データが複数の画素列から読み出されるときは、画素の第1の行を読み出し、続いて画素の次の隣接した行を読み出し、この読み出しは、画素列の上で始まり、次いで列を一度に画素ごとにロールダウンし、画素配列の全体にわたって所定の計算されたパターンで移動する。ローリングシャッタの場合、たった1つのリードバス1730が画素列1728ごとに存在する必要があり、1つのリードバス1740が、回路列ごとに存在する必要がある。第1の基板1752上のリードバス1730および第2の基板1754上のリードバス1740の重ね合わせにより、グローバルシャッタによって求められるような画素1726ごとに1つの相互接続/バンプ1724の代わりに、画素列バス1730ごとにたった1つの相互接続/バンプ1724が、画素リードバス1730を回路リードバス1740に接続するのに必要とされる。

0029

図2は、画素1726当たり1つのバンプ1724を用いたバンプ構成またはバンプ方式を示し、これはグローバルシャッタ動作に似ている。この構成では、バンプピッチは、X軸およびX方向とY軸およびY方向の両方で画素ピッチに等しいまたはほぼ等しい。

0030

図3は、画素列1728当たり1つの相互接続/バンプ1724を用いるバンプ構成またはバンプ方式を示す。この構成は、ローリングシャッタ動作に使用することができる。このバンプピッチ構成またはバンプピッチ方式は、垂直方向だけの図2のバンプピッチに比べてより緩和される。しかし、この構成では、バンプピッチは、画素ピッチと一方向または一次元で少なくとも同じであることがなお必要とされることを留意されたい。図3は、各列1728が複数の画素1726から構成される複数の列1728を示す。画素の各列は、ある距離にわたってy方向(y軸)に延びることができ、例示されるように幅1画素とすることができる。画素の各列は、各列1728の一端で単一の接続箇所を通じて読み出すことができる。そのような構成は、チップ構造単純化するが、相互接続は隣り合った相互接続と接触してはならず、それに応じた大きさに作製されなければならないため、画素同士の間の距離が、横方向(水平方向)にバンプ(相互接続)ピッチを制限し続けるので、厳しい許容誤差がさらに維持されなければならない。

0031

図4は、図2および図3に示されるものよりいっそうさらに緩和されるバンプ構成を示す。この図では、バンプピッチが緩められ(例えば、バンプ同士の間の距離が図2および図3に比べて増加しており)、相互接続/バンプ1724の半分が、画素配列1710の両側でデータを処理するのに使用することができる。これは、列のリードバスの両側でそれぞれの列のリードバスと交互になる(例えば、相互接続1724は、リードバス1730、1740を接続するために使用され、画素配列710の片側で1つの列のリードバスおきに設置することができ、画素配列710の他方の側では正反対のことがなされ得る)第2のセットの相互接続1724を付加および導入することによって実現することができる。図4に見られるように、第2のセットの相互接続1724bは、第1のセットの相互接続1724aと組み合わせて使用することができ、画素配列1710の両側でデータの半分を処理するまたは読み出すことを可能にするために用いることができる。そのような構成は、少なくとも1つの次元における画素ピッチに比べてほぼ2倍のサイズのバンプピッチ(相互接続ピッチ)を可能にすることができ、これによって画像センサ1700の生産コストを大きく減少させる。一実施形態では、画素列1728当たり2つ以上の相互接続またはバンプ1724が、リードバスごとに利用することができ、データが、画素列1728のどちらかの端から読み出すことができるようになっている。

0032

図5図10は、基板/チップ上に交互に配置された相互接続またはバンプ1824の配置を有する画素配列1810の実施形態および構成を示す。上述の通り、画素列1828、1832当たり1つのリードバス1830、および回路列当たり1つのリードバス1840があり、リードバス1830および1840が列の上から列の底に延びるので、相互接続/バンプ1824は、列内のバスの重ね合わされた経路に沿ったどこかで配置することができる。バンプピッチを緩和するために、次の列において(Y方向に)上または下に次の列のバンプ1824をずらすことによって、列から列までのバンプの距離を増大させることができる。

0033

例によれば、画素ピッチは約5μmとすることができ、画素列は任意の長さ、例えば、約2mmから約15mmの間の長さとすることができることを理解されよう。バンプピッチは画素ピッチの関数であり、画素ピッチが理想的なバンプピッチの決定因となるようになっていることを理解されたい。例えば、約100μmの所望のバンプピッチがあると仮定すると、そのとき、第1の相互接続またはバンプ1824の配置は、第1の列の上部で開始し、次の列の相互接続またはバンプを100μmだけ下にずらすことによって実現することができる。全ての他のバンプは、ラインの20番目の列内の相互接続またはバンプが画素列の底に位置するまで、同様に配置される。その時点で、21番目の列内の相互接続またはバンプ1824が、画素列1828の上部に再び配置可能である。次いで、この同じパターンが、画素配列1810の終わりまで繰り返され得る。水平方向に、相互接続またはバンプ1824は、20列×5μm=100μmだけ離され得る。この例では、画素ピッチが約5μmでも、そのとき全部のバンプが100μmより多く離される。次いで、冗長性が、歩留まりのために画素列に導入されてもよい。例えば、全ての列内のバンプは、2倍にすることができる(すなわち、2つのリードバスが、2つの相互接続またはバンプによって取り付けられる)。この技法は、積層の歩留まりをかなり向上させ、プロセス全体のコストを下げる。

0034

図5に見られるように、画素1826の第1の列1828は、第1の相互接続1824aを介して電気的にアクセスすることができる。本実施形態では、第2の画素列1832は、第2の相互接続1824bを通じて電気的にアクセスすることができ、第2の相互接続1824bは、前記第1の相互接続1824aに対して交互に配置された構成で製造中に配置されたものである。例示されるように、第2の相互接続1824bの位置または配置は、XとYの両方の次元または方向に第1の相互接続1824bの位置から(および任意の他の相互接続1824から)少なくとも2画素の幅だけ離れることができる。次いで、第3の相互接続1824cが、画素配列1810にわたるN個の相互接続1824について第3の画素列などにおいて同様に配置できる。そのような構成によって画素ピッチの少なくとも3倍のものである相互接続ピッチを与える。相互接続ピッチのゲインは、標準的な条件下の画素ピッチのゲインの3倍よりずっと大きいものであり得ることを理解されよう。しかし、相互接続ピッチのゲインは、上述の画素ピッチの少なくとも3倍であり得ることを理解されよう。

0035

同様に、より大きい相互接続のゲインは、列と列に基づく接続性ではなく、領域に基づいた間隔を用いて作製することができる(画素列のアスペクト比6/1ならびに回路列のアスペクト比6/1および3/2、または画素列のアスペクト比8/1ならびに回路列のアスペクト比2/4を示す図を参照せよ)。これは、より多くのバス構造の追加、または続く基板への直接の読み出しの使用を用いて実現することができる。したがって、いずれの構成でも、相互接続ピッチは、

0036

0037

のように説明することができ、ただし、Nは、X方向の2つの隣接した相互接続の間の画素の個数、およびMは、Y方向の2つの隣接した相互接続の間の画素の個数である。複数の相互接続の各々はバンプとすることができ、バンプからバンプ距離は、幅2画素より大きく、または幅4画素より大きく、または幅8画素より大きいものとすることができることが理解されよう。

0038

多くの応用では、N×X方向の画素ピッチは、M×Y方向の画素ピッチに等しい。図6図10に示されるように、より大きい画素配列1810は、さらなる反復により上記のプロセスを推定することによって対応または設計することができる。図6は、重ね合わされたシリコン基板スタックを示す。この図では、画素配列1810からなる第1の基板1852は、支援回路を含む支持基板1854の上部に重ねられて示される。第1の画素列1881のための支援回路を設置するために利用できる領域は、破線で描かれ、簡潔化および説明のために指示される。回路列の実際の領域は、破線によって表されないが、画素列の領域より大きい、画素列の領域より小さい、または画素列の領域と同じであり得ることが理解されよう。上述したように、支援回路領域は、それらが対応する画素列の領域と直接相関関係にある。各画素列は、1画素の幅および64画素の長さとすることができ、画素列の上から下に延びる1つのリードバスを有することができる。図6では、支援回路の配置のために利用できる領域は、1画素単位の幅と64画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。したがって、図6中の基板同士の間の相互接続1824は、この列を読み出すために、64画素単位の領域内のどこかに含まれなければならないが、これは、画素列リードバスおよび列の回路リードバスが、64個の画素の経路に沿って重ね合わされ、それによって相互接続1824が、リードバスを接続するためにそれらの64個の画素に沿ってどこかに配置できるからである。

0039

また、相互接続は画素列リードバスと支援回路リードバスが重なり合うところだけに設置され得るので、対応する画素列を読み出すために相互接続の範囲は、(この例の場合)1画素の幅および64画素の長さであり、これは、接続される画素列と支援回路の間の交差である。

0040

図6中の支援回路領域の例示的なアスペクト比が、1/64として示されることに留意されたい。この領域内の相互接続1824を設置または配置するための多くのオプショ
があり、次いで設計者によって、相互接続から相互接続まで所望の間隔を可能にするように、最終的な位置を選ぶことができる。例えば、図6図10に最も良く示されるように、相互接続またはバンプ1824が交互に配置された構成である一実施形態では、画素1826の群当たり1つの相互接続またはバンプ1824が存在できることを理解されよう。

0041

加えて、様々なリードバス構造が、所望の応用に応じて利用できることに留意されたい。上述したように、より大きい専用支援回路が、各相互接続1824を通じて読み出すデータを処理するために用いることができる。各相互接続/バンプ1824の位置の交互配置は、画素配列内の各領域または画素の群1810に対して支援回路のためのさらにいっそう大きい空間を与えることもできる。

0042

図6から図10に示されるような多くの最適な交互配置構成は、異なる支援回路のアスペクト比を有する同じベースセンサのために見出されたものであることにも留意されたい。画素列と支援回路の間の交差の範囲内の相互接続の位置、および支援回路の各画素列への割り当てのパターンを変化させることによって、最適な構成を見出すことができる。図6から図10に示される全ての相互接続は、互いから距離7画素より多く離れていることにも留意されたい。

0043

図7では、支援回路の配置のために利用できる領域は、2画素単位の幅と32画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。したがって、基板1852と基板1854の間の相互接続1824は、この列を読み出すために、64画素単位の領域内のどこかに含まれなければならない。この例における支援回路領域のアスペクト比が、2/32であることに留意されたい。各画素列は、1画素の幅および64画素の長さであり、または1画素の幅および64画素の長さとすることができ、画素列の上から下に延びる1つのリードバスを有することができる。相互接続を配置する場所の選択は、この領域内で多くのオプションがあり、相互接続から相互接続まで所望の間隔を可能にするように選ぶことができる。また、相互接続は画素列リードバスおよび支援回路リードバスが重なり合うところでだけ設置できるので、対応する画素列を読み出すために相互接続の範囲は、(この例の場合)1画素の幅および32画素の長さとすることができ、これは、接続される画素列と支援回路の間の交差である。

0044

図8では、支援回路の配置のために利用できる領域は、4画素単位の幅と16画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。したがって、基板同士の間の相互接続は、対応する画素列を読み出すために、64画素単位の領域内のどこかに含まれなければならない。この例における支援回路領域のアスペクト比は4/16であることに留意されたい。各画素列は、1画素の幅および64画素の長さであり、または1画素の幅および64画素の長さとすることができ、画素列の上から下に延びる1つのリードバスを有することができる。相互接続を配置する場所の選択は、この領域内で多くのオプションがあり、相互接続から相互接続まで所望の間隔を可能にするように選ぶことができる。

0045

また、相互接続は画素列リードバスおよび支援回路リードバスが重なり合うところでだけ設置できるので、対応する画素列を読み出すために相互接続の範囲は、(この例の場合)1画素の幅および16画素の長さとすることができ、これは、接続される画素列と支援回路の間の交差である。

0046

図9では、支援回路の配置のために利用できる領域は、8画素単位の幅と8画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。したがって、基板1852と1854の間の相互接続1824は、対応する画素列を読み出すために、64画素単位の領域内のどこかに含まれなければならない。この例における支援回路領域のアスペクト比は8/8であることに留意されたい。各画素列は、1画素の幅および64画素の長さであり、または1画素の幅および64画素の長さとすることができ、画素列の上から下に延びる1つのリードバスを有することができる。相互接続を配置する場所の選択は、この領域内で多くのオプションがあり、相互接続から相互接続まで所望の間隔を可能にするように選ぶことができる。

0047

また、相互接続は画素列リードバスおよび支援回路リードバスが重なり合うところでだけ設置できるので、対応する画素列を読み出すために相互接続の範囲は、(この例の場合)1画素の幅および8画素の長さとすることができ、これは、接続される画素列と支援回路の間の交差である。

0048

図10では、支援回路の配置のために利用できる領域は、16画素単位の幅と4画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。したがって、基板同士の間の相互接続は、対応する画素列を読み出すために、64画素単位の領域内のどこかに含まれなければならない。この例における支援回路領域のアスペクト比は16/4であり、この例は、本明細書に開示されたこれらの方法および装置が与えることができる可撓性を示すことに留意されたい。各画素列は、1画素の幅および64画素の長さであり、または1画素の幅および64画素の長さとすることができ、画素列の上から下に延びる1つのリードバスを有することができる。相互接続を配置する場所の選択は、この領域内で多くのオプションがあり、相互接続から相互接続まで所望の間隔を可能にするように選ぶことができる。

0049

また、相互接続は画素列リードバスおよび支援回路リードバスが重なり合うところでだけ設置できるので、対応する画素列を読み出すために相互接続の範囲は、(この例の場合)1画素の幅および4画素の長さとすることができ、これは、接続される画素列と支援回路の間の交差である。

0050

支援回路と画素列の関連のパターンは、図6から図10のパターンとは異なっていてもよく、最終的に、そのような関連は、互いから離れた相互接続の最適な距離を与えることができることにも留意されたい。例えば、相互接続は、互いから少なくとも2画素の幅だけ離れて、4画素の幅だけ離れて、8画素の幅だけ離れて、またはそれ以上離れて最適に配置することができる。設計者は、(1)1列当たりの画素の個数、ならびに(2)回路のアスペクト比および位置の2自由度に基づいて、相互接続が互いから離れて配置できる距離を最適に決定することができる。図6図10に示される例では、相互接続1824は、互いから約8画素だけ離れて設置することができる。しかし、本開示の精神または範囲から逸脱することなく、他の設計が実施されてもよいことが理解されよう。

0051

例えば、図6に示されるように、相互接続の各々1824は、長さを互いから8画素および幅1画素だけ離れて設置することができる。回路列はそれぞれ、幅1画素および長さ64画素のアスペクト比を有するので、そこで、相互接続1824は、図6に示されるように、回路1800の底に到達するまで隣接した列内で互いから8画素だけ離れて設置することができ、到達の場合には、次いで、相互接続1824は、次の列の上部に移動させられ、画素配列1810の全幅について続く。反対に、図10では、相互接続1824は、互いから長さ8画素および幅1画素だけ離れてさらに位置する。しかし、この例では、回路列のアスペクト比では、このとき、長さ4画素および幅16画素である。したがって、相互接続1824が互いから少なくとも8画素だけ離れている場合、アスペクト比がたった長さ4画素のため、相互接続1824が最適な間隔を保つように、1つの回路列1856bが飛ばされなければならない。したがって、例えば、(第1の列1828の第1の画素上の)図10中の画素配列1810の左上の隅に相互接続1824を配置し、次いで、次の画素列1832へ移動し、長さ8画素をカウントダウンし、次いで、次の相互接続1824が、第3の回路列1856c内に配置でき、第2の回路列1856bを完全に飛ばす。このパターンは、画素配列の全体にわたって使用することができる。次いで、第2の飛ばした回路列1856bは、9番目の画素列に配置される相互接続1824aによって画素配列に接続され、パターンは、全部の飛ばした回路列について繰り返される。このようにして、例示されるように、最適な相互接続間隔が実現でき、様々な回路設計が、本開示の範囲から逸脱することなく考慮することができる。

0052

次に、図11を参照すると、列およびサブ列を有する画素配列1810が述べられる。図11に見られるように、内部に6列を有する画素配列1810の一部が示されており、各列は、例示された画素配列の部分の上部から画素配列の底部へ延びる。今日の回路1800は、画素配列1810を有し、画素配列1810は、配列1810を形成するさらに多くの画素の列(複数の画素は図中Y方向に延びる)、および行(複数の画素は図中X軸方向に延びる)を含むことが理解されよう。限られた数の画素列および行のみが、例示のため、および説明および簡潔化のために本明細書に示される。

0053

画素配列1810中の画素列1828の各々は、サブ列に分割することができる。サブ列は、画素の列全体より少ない列内の、画素サブ列バスに電気的に接続される複数の画素として定義することができる。したがって、画素列1828当たり複数の画素サブ列が存在することができる。サブ列の各々は、51、52、53、および54に示されるコンタクトパッドおよび/または相互接続を有して、第1の基板上のサブ列バスの各々を支持用基板上に位置する関連したまたは対応する回路列バスに電気的に接続することができる。

0054

少なくとも1つの画素列バスが、列1828内の画素ごとに電気的接続を行うために使用することができる。列1828は、複数のサブ列に分割でき、ただし少なくとも1つの画素サブ列バスが、画素サブ列ごとに存在する。サブ列バスは、ディバイダ62、63、64によって差別化でき、このディバイダは、物理的空間または空所、あるいは画素サブ列および/またはサブ列バスを別のサブ列および/またはサブ列バスから電気的に絶縁するための他の装置であり得る。使用中に、画素からのデータは、ローリング式シャッタ方式で読み出すことができ、これは(図11中の4つのサブ列として示される)サブ列の各々の中の画素の各行からほぼ同時である。そのような構成では、読み出し時間は、画素サブ列リードバスおよび回路列のリードバスならびにバス同士を共に電気的に接続する相互接続を介して専用回路列に接続されるサブ列の個数により実質的に減少させることができる。したがって、例示の本実施形態における読み出し時間は、サブ列バスの個数によって(図11中において4つのサブ列を含む)列全体について理論上減少させることができる(すなわち、読み出し速度が増加する)。図11には、4つのサブ列およびサブ列バスがあり、読み出し時間が75パーセント減少するようになっている(速度が4倍増加する)。サブ列の個数または構成に関係なく、ローリングシャッタは、行ずつで動作し、各サブ列の初めにサブ列内の各画素を徐々に読み出し、サブ列の終わりまで他のサブ列と同時に読み出す(51、52、53、54に位置する画素の行から画素の行を同時に読み出す)ことができることを理解されよう。

0055

他の実施形態では、列は、任意の個数のサブ列に分割することができ、列の各部分(例えば、サブ列の追加)は、グローバルシャッタ機能に似ている。図に見られるように、コンタクトパッドおよび相互接続の位置は、列ごとに交互に配置することができる。例示されるように、「A」と表示された列からの相互接続は、「B」と表示された列における相互接続と異なる。サブ列の他の反復および相互接続の交互配置が、N個の列に可能である。

0056

次に、図12から図14cを参照すると、サブ列読み出し機能および遠隔に設置された支援回路を有する複数の基板上に構築された撮像センサ1200の一実施形態の様々な図が示されている。図12および図14は、第1の基板1210、1410上の画素配列1250および1450、ならびに第2の基板1211、1411上の(支援用回路1270、1470を表す)複数の回路列1256、1456を形成する複数の画素列1252および1452を示す。

0057

図12図12cに示されるように、画素配列1250は、複数の列およびサブ列1252に分割することができる。例えば、列およびサブ列のサイズは、関連した回路1270および回路列1256のサイズに基づくことができる。例えば、画素サブ列1252は、1画素の幅および「N」個の画素の長さとすることができ(図12図12c中、画素サブ列は、1画素の幅および6画素の長さであるものとして示される)、回路列1256は、1画素の幅と6画素の長さのアスペクト比を有するものとして示される。画素サブ列1252が、回路列1256とほぼ同じ領域を有するべきであるので、回路列1256のサイズまたは領域は、画素サブ列1252のサイズを指示できるまたはそのサイズに方向付けできることを理解されよう。画素サブ列1252は、画素リードバス1230を回路リードバス1240に電気的に接続する相互接続1224間の電気的接続を介して回路列1256と直接関連することができる。これらの図は、リードバス1230および1240を介しての各画素サブ列1252と回路列1256内のその関連した回路1270との間の接続の一例を示す。

0058

これらの図は、画素サブ列1252当たり1つのリードバス1230、および回路列1256当たり1つのリードバス1240も示す。この実施形態では、回路列1256内の関連した回路1270は、1画素の幅および6画素の長さであるが、任意の回路列のアスペクト比が本開示によって利用されてもよいことが理解されよう。図12図12cに見られるように、列は全て、2つのサブ列1287、1288に分割されている。
したがって、画素列リードバス1230は、対応する画素サブ列リードバス1230aおよび1230bに製造することができる。各画素サブ列1287、1288は、まず画素列バス1230aまたは1230bに接続され、次いで支援用回路1270および回路列1256に接続することができ、または各サブ列1287、1288はそれぞれ、関連した回路バス1240aおよび1240bへのそれら自体の相互接続1224aおよび1224bを介して、回路1270および回路列1256に直接接続することができる。

0059

本明細書に上述のように、各画素サブ列1252は、1つの画素サブ列バス1230に電気的に関連または接続することができ、各回路列1256は、1つの画素列バス1240に電気的に関連または接続することができる。図12a図12cは、図12に示される複数の画素列1252および複数の回路列1256から分離したサブ列1287、1288に分割された単一の画素列1252および2つの関連した回路列1256のそれぞれの斜視図、正面図および側面図を示す。図12a図12cに示されるように、画素列ごとに2つのリードバス1230a、1230bがあり、これによって列を2つのサブ列に分ける。2つの支援用回路は、画素サブ列のリードバス当たり1つの支援回路を含む。この構成では、回路列のアスペクト比は6/1であり、画素サブ列のアスペクト比も6/1であり、画素列全体のアスペクト比は12/1である。

0060

図12a図12cは、サブ列接続当たり1つまたは複数の相互接続1224を用いて、画素サブ列1287、1288の画素サブ列バス1230aおよび1230bと回路列1256の間の電気的接続もさらに示す。画素サブバス1230aおよび1230b、ならびにバス1240aおよび1240bは、1つまたは複数の相互接続1224を用いて電気的に接続することができるが、これらの図は、本開示の精神または範囲から逸脱することなく、相互接続1224が、画素サブバス1230aおよび1230bならびにバス1240の重ね合わされた経路に沿ってどこかに設置できることを示す。

0061

図13および図13aは、画素列が複数のサブ列に分割され、それぞれがサブ列自体のバスを有する代替の実施形態を示す。ただし、サブ列は、単一の回路列へのそれらの個々のバスによって接続されるものとして示される。

0062

図12図12cと同様に、図14図14cは、画素配列1450が複数の列およびサブ列1452に分割されていることを示す。列およびサブ列のサイズは、例えば、関連した回路1470および回路列1456のサイズの基づくことができる。例えば、画素サブ列1452は、1画素の幅および「N」個の画素の長さとすることができ(図14図14cでは、画素サブ列は、1画素の幅および6画素の長さであると示されるのに対して、列全体は、1画素の幅および12画素の長さとして示される)、回路列1456は、2画素の幅と3画素の長さのアスペクト比を有するように示される。画素サブ列1452が、回路列1456とほぼ同じ領域を有するべきであるので、回路列1456のサイズまたは領域は、画素サブ列1452のサイズを指示できるまたはそのサイズに方向付けできることを理解されよう。画素サブ列1452は、画素リードバス1430を回路リードバス1440に電気的に接続する相互接続1424間の電気的接続を介して回路列1456と直接関連することができる。これらの図は、リードバス1430および1440を介しての各画素サブ列1452と回路列1456内のその関連した回路1470との間の接続の一例を示す。

0063

これらの図は、画素サブ列1452当たり1つのリードバス1430、および回路列1456当たり1つのリードバス1440も示す。この実施形態では、回路列1456内の関連した回路1470は、2画素の幅および3画素の長さであるが、任意の回路列のアスペクト比が本開示によって利用されてもよいことが理解されよう。図14図14cに見られるように、列は全て、2つのサブ列1487、1488に分割されている。

0064

したがって、画素列リードバス1430は、対応する画素サブ列リードバス1430aおよび1430bに製造することができる。各画素サブ列1487、1488は、まず画素列バス1430aまたは1430bに接続され、次いで支援用回路1470および回路列1456に接続することができ、または各サブ列1487、1488はそれぞれ、関連した回路バス1440aおよび1440bへのそれら自体の相互接続1424aおよび1424bを介して、回路1470および回路列1456に直接接続することができる。

0065

本明細書に上述のように、各画素サブ列1452は、1つの画素サブ列バス1430に電気的に関連または接続することができ、各回路列1456は、1つの画素列バス1440に電気的に関連または接続することができる。図14a図14cは、図14に示される複数の画素列1452および複数の回路列1456から分離したサブ列1487、1488に分割された単一の画素列1452および2つの関連した回路列1456のそれぞれの斜視図、正面図および側面図を示す。図14a図14cに示されるように、画素列全体に対して2つのリードバスが存在する。しかし、例示されるように、2つのリードバス1430a、1430bの割合は、互いに電気的に接続されない別個のおよび異なるバスとして示され、列を2つのサブ列に分離する(図11との関連で上述したような)セパレーションまたディバイダが存在するようになっている。

0066

したがって、2つの支援用回路および回路列のリードバス(画素サブ列リードバス当たり1つの支援回路および回路列バス)もあり、この構成では、回路列のアスペクト比は3/2、画素サブ列のアスペクト比はやはり6/1、および画素列全体のアスペクト比が12/1である。

0067

図14a図14cは、サブ列接続当たり1つまたは複数の相互接続1424を用いた、画素サブ列1487、1488の画素サブ列バス1430aおよび1430bと回路列1456の間の電気的接続をさらに示す。画素サブバス1430aおよび1430b、ならびに回路列バス1440aおよび1440bは、1つまたは複数の相互接続1424を用いて電気的に接続することができるが、これらの図は、本開示の精神または範囲から逸脱することなく、相互接続1424が、画素サブバス1430aおよび1430bならびに回路列バス1440の重ね合わされた経路に沿ってどこかに設置できることを示す。

0068

図14図14cは、基板同士の間の異なるアスペクト比が、バスの接触箇所においてどのように柔軟性を与えることができるのかについても示す。本実施形態では、列の回路バス1440は、回路列1456の領域をより均一に占めるように概して「U」形状のもので設計し、それによって回路列1456全体にわたって相互接続1424を接続するためのオプションを与えている。画素列バス1430はほぼU形ではないが、回路列バス1440はほぼU形とすることができ、そのため同じ列の回路1456は、2つの隣接しているが異なる画素列の構成と共に使用することができることに留意されたい。(図14aに示されるように)U形の回路列バス1440aおよび1440bの第1の脚は、画素サブ列1487および1488のリードバス1430aおよび1430bに重ね合わすことができる。(図14に最も良く示されるように)回路列バス1440aと1440bの間に位置するU形の回路列バス1442の第2の脚は、次の隣接した画素列1452のリードバス1430に重ね合わすことができる。図14a図14cは、図14の画素配列1450からとった単一セットの画素サブ列1487および1488を示す。回路列1456のアスペクト比は、2画素の幅と(対応する画素サブ列1487および1488の半分の長さである)3画素の長さとして示されるので、相互接続1424の位置のオプションは、画素サブ列の長さの一部に単に利用できるだけであることに留意されたい。

0069

図14bは、複雑なバス形状の場合、それが支持する画素サブ列1487および1488の2倍の幅を有する回路列1456内のバス1440aおよび1440bに沿って2つの相互接続位置経路のオプションが存在し得ることを示す。図14bは、U形の回路列バス1440bの第1の脚と画素サブ列1488のリードバス1430bの重ね合わせの正面図を示し、相互接続1424を次の隣接した画素列1452に設置するために図14および図14aに示されるようにバス1440bの最内部分を使用するのとは対照的に、相互接続1424を設置するためにバス1440bの最外部分を使用する。

0070

図14は、図14a図14cに示される画素サブ列1487および1488に対してその左に設置される次の画素サブ列1452を示す。図14に示される次の画素サブ列1452のバス1430は、例示されるように、回路バス1440aと1440bの間に設置できる異なる回路バス1442に電気的に接続することができる。回路列1456の実装面積は2画素の幅と3画素の長さのアスペクト比を有するので、画素サブ列バス1430と回路列バス1442の重ね合わせは、回路列バス1442の第2の脚がほぼU形であることを必要とし、それによって図14に示される(サブ列1487に対して)次の画素サブ列1452およびその対応するバスに対してバス1442の自然な整合または重ね合わせを可能にすることに留意されたい。

0071

図15は、基板/チップ上に交互に配置された相互接続またはバンプ1824の配置およびサブ列を有する画素配列1810の一実施形態および構成を示す。上述の通り、画素列1828(またはサブ列)当たり1つのリードバス、および回路列当たり1つのリードバスがあり、リードバスが列の上から列の底に延び、画素列をサブ列に分割することができ、それぞれがそれら自体の画素列バスを有するので、相互接続/バンプ1824は、サブ列バスと回路列バスの重ね合わされた経路に沿ったどこかに配置することができる。この図では、物理的空間または空所、あるいは画素サブ列および/またはサブ列バスを別のサブ列および/またはサブ列バスから電気的に絶縁するためのいくつかの他の装置であり得るディバイダ1866が、画素列バスを画素サブ列バスに分割する。

0072

図15に見られるように、画素1826の第1のサブ列1828aは、バス1830および1840に接続される第1の相互接続1824aを介してその対応する回路列1856に電気的に接続することができ、同様のやり方で、第2のサブ列1828bは、第2の相互接続1824bによって電気的に接続することができる。本実施形態では、第2の画素列は、第2のセットのサブ列の相互接続を通じて電気的にアクセスすることができ、第2のセットのサブ列の相互接続は、前記第1の列の相互接続に対してサブ列の構成で製造中に配置されたものである。例示されるように、第2の相互接続の位置または配置は、XとYの両方の次元または方向に第1の相互接続の位置から2画素の幅だけ離れることができる。次いで、第3のセットの相互接続が、画素配列1810にわたるN個の相互接続のセットについての第3の画素列などにおいて同様に配置できる。

0073

図16は、各列が2つのサブ列に分割され、次いで交互に配置されるように構成される画素配列を示す。第1の画素列1881のための支援回路を設置するために利用できる領域は、上記のような画素サブ列の構成と相関関係にある。さらに上述されたように、支援回路の領域は、それが対応する画素列の領域と直接相関関係がある。図16では、支援回路の配置のために利用できる領域は、1画素単位の幅と64画素単位の長さに等しくすることができ、これは図中により太い垂直線として示される。加えて、各回路列は、サブ列のうちの1つと相関関係にあり得、または代替では、回路列は、画素列に対応する形でもあり得る。

0074

図16中の支援回路の領域の例示的なアスペクト比が、1/64として示されることに留意されたい。この領域内のサブ列のための相互接続を設置または配置するための多くのオプションがあり、次いで設計者によって、相互接続から相互接続まで所望の間隔を可能にするように、最終的な位置を選ぶことができる。

0075

図17には、本開示の原理および教示の拡張性を示す概略的に大きい画像センサが示される。図に見られるように、支援回路の配置のために利用できる領域は、4画素単位の幅と16画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。例示されるように、画素サブ列を示す画素列当たり複数個の相互接続2516および2518が存在でき、大きい配列構成のためのいっそうのサブ列の機能を可能にするようになっている。したがって、基板同士の間の相互接続は、対応する画素列を読み出すために、サブ列の画素の単位領域内のどこかに含まれなければならない。この例における支援回路領域のアスペクト比は4/16であり、サブ列のアスペクト比は1/64であり、画素列は1/128であることに留意されたい。したがって、画素列当たり複数の画素サブ列がある。この例では、フレーム読み出し時間(1ローリング周期)は、この配列が分割されない場合になるもののフレーム読み出し時間の半分である。同時に対応する2つの行がある。画素配列全体は、2つの独立した首尾一貫したサブ配列みなすことができる。実施形態におけるそのようなものは、画素サブ列に直接対応する支援回路に役立つ。相互接続を配置する場所の選択は、この領域内で多くのオプションがあり、相互接続から相互接続まで所望の間隔を可能にするように選ぶことができる。図が示すように、本開示の方法を繰り返すことによって、最新の撮像センサ技術であっても、これらの方法と共に使用することができる。

0076

図18には、本開示の原理および教示の拡張性を示す概略的に大きい画像センサが示される。1列当たりの複数の相互接続2616、2618は、画素列がサブ列に分割されたことを示す。図に見られるように、画素サブ列のための支援回路の配置のために利用できる領域は、2画素単位の幅と32画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。したがって、基板同士の間の相互接続は、対応する画素サブ列を読み出すために、64画素単位の領域内のどこかになければならない。支援回路領域のアスペクト比が2/32であることに留意されたい。相互接続を配置する場所の選択は、この領域内で多くのオプションがあり、相互接続から相互接続まで所望の間隔を可能にするように選ぶことができる。図が示すように、本開示の方法を繰り返すことによって、最新の撮像センサ技術でさえ、これらの方法と共に使用することができる。

0077

本明細書に開示された構造および機器は、撮像センサを最適化するための例示に過ぎないことが理解され、本明細書に開示されたものと同じ働きをするまたはそれと均等である撮像センサを最適化する任意の構造、機器またはシステムは、現在知られているまたは将来利用できることになる可能性のある撮像のための構造、機器またはシステムを含めて、
本開示の範囲内に含まれることが意図されることを理解されたい。撮像センサを最適化する手段と同じ働きをするものまたはそれと均等であるものは、本開示の範囲内に含まれる。

0078

当業者は、本開示の特徴によって与えられる利点を理解されよう。例えば、設計および製造が簡単である最適化された撮像センサを提供することは本開示の潜在的な特徴である。本開示の別の潜在的な特徴は、全体サイズに対してより大きい画素を備えるそのような撮像センサを提供することである。

0079

前述の詳細な説明では、本開示の様々な特徴は、本開示を簡素化するために単一の実施形態にまとめられ、または異なる実施形態で述べられる。この開示方法は、特許請求の範囲に記載された開示が各請求項に明示的に挙げられるものより多くの特徴を必要とする意図を反映するものとして解釈されるべきではない。むしろ、添付の特許請求の範囲を反映するとき、発明の態様は、単一の前述の開示した実施形態の全部の特徴より少ないものであり、別個の実施形態に開示された様々な発明の特徴は、以下により完全に特許請求の範囲に記載されるようにそれ自体の実施形態を形成するように組み合わせることができる。したがって、添付の特許請求の範囲は、本参照により本詳細な説明にここに組み込まれ、各請求項は、本開示の別個の実施形態としてそれ自体に基づくものである。

0080

上記の構成は、本開示の原理の応用の例示に過ぎないことを理解されたい。多数の修正形態および代替構成が、本開示の精神および範囲から逸脱することなく当業者によって考案される可能性があり、添付の特許請求の範囲は、そのような修正形態および構成を含むものである。したがって、本開示は、図面に示され、具体的および詳細に上述されてきたが、限定するものではないが、サイズ、材料、形状、形態、機能および動作方法組立ならびに使用の変更が含まれる多数の修正形態が、本明細書に説明した原理および概念から逸脱することなくなされ得ることは当業者には明らかであろう。
(態様1)
複数の基板と、
画素列(pixel columns)に形成された画素を含む画素配列(pixel array)と
を備える撮像センサであって、
前記画素列が、あるサブ列から別のサブ列へ画素サブ列バスを通じて独立して読み出すように構成される画素サブ列(pixel sub-columns)に分割され、
複数の支援用(supporting)回路が、回路バスをそれぞれ有し、
前記複数の基板のうちの第1の基板が、前記画素配列を備え、
前記複数の支援用回路が、前記第1の基板に対して遠隔に配置される(disposed remotely)支持用(supporting)基板上に配設され、
前記複数の支援用回路のうちの1つが、前記画素配列の対応するサブ列に電気的に接続されると共に前記画素配列の対応するサブ列と電気通信し(electrical communication with)、
前記電気通信が、前記第1の基板と前記支持用基板の間に配設される(disposed between)相互接続(interconnect)によってもたらされる、撮像センサ。
(態様2)
各画素サブ列バスおよび各回路バスが、各画素サブ列バスおよび各回路バスが前記サブ列の部分内でほぼ揃えられる(substantially aligned)ように重ね合わされ(superimposed)、
少なくとも1つの相互接続が、前記サブ列の前記揃えられた部分内で各画素サブ列バスと各回路バスの間の電気的接続をもたらす、態様1に記載の撮像センサ。
(態様3)
1つの画素サブ列と1つの回路バスの間の電気的接続が、単一の相互接続によって実現される、態様2に記載の撮像センサ。
(態様4)
1つの画素サブ列バスと1つの回路バスの間の電気的接続が、複数の相互接続によって実現され、前記複数の相互接続の各々が、画素サブ列内に配設される、態様2に記載の撮像センサ。
(態様5)
前記撮像センサが裏面照射される、態様1に記載の撮像センサ。
(態様6)
前記複数の基板が、複数の続く(subsequent)支持用基板をさらに備える、態様1に記載の撮像センサ。
(態様7)
各画素サブ列が、他の画素サブ列から電子的に絶縁される、態様1に記載の撮像センサ。
(態様8)
前記画素サブ列が、前記画素サブ列が存在する前記画素列を支援している同じ支援回路に電気的に接続される、態様1に記載の撮像センサ。
(態様9)
前記支持用基板が、前記画素配列の各画素サブ列に専念(dedicated)および対応する支援回路を備える、態様1に記載の撮像センサ。
(態様10)
前記画素サブ列が、ほぼ同じ時間で読み出すように電気的に構成される、態様1に記載の撮像センサ。
(態様11)
撮像センサのデータにアクセスする方法であって、
第1の基板上に位置する画素配列内の画素を第2の基板上の支援回路に電子的に接続するステップであって、
前記画素配列が、画素列に編成され、
前記画素列が、画素サブ列に分割される
電子的に接続するステップと、
各サブ列内の第1の画素で始まって、前記サブ列内の最後の画素が読み出されるまで前記画素の各々から画素データを順次読み出す複数の画素サブ列を読み出すステップと、
前記画素データを相互接続を通じて前記第2の基板上に位置し複数の回路列を含む複数の対応する支援用回路へ伝送するステップであって、
1つの画素サブ列からのデータが、前記1つの画素サブ列に対応する1つの回路列によって処理される
伝送するステップと、
前記画素データを処理して画像にするステップと
を含む方法。
(態様12)
各画素サブ列から同時に画素データを読み出すステップをさらに含む、態様11の撮像センサのデータにアクセスする方法。
(態様13)
前記画素データを同じ画素列内から複数の画素サブ列に対応する支援回路に伝送するステップをさらに含む、態様11の撮像センサのデータにアクセスする方法。
(態様14)
少なくとも第1の基板および第2の基板を備える複数の基板と、
前記第1の基板上に位置すると共に複数の画素列を備える画素配列であって、前記複数の画素列の各々が、前記配列(array)の寸法(dimension)を覆う(cover)のに十分な幅1画素(one pixel in width)および長さ複数(plurality of pixels in length)の画素として定められ、
前記画素列が、画素サブ列に分割され、各画素サブ列が、他の画素サブ列から電気的に絶縁されるようになっている、
画素配列と、
前記第2の基板上に位置し、複数の回路列(circuit columns)を含む複数の支援用回路であって、1つの回路列が1つの画素サブ列に対応し、前記複数の回路列の各々が対応する画素サブ列の領域(area)に対応する領域を有するものとして定められる複数の支援用回路と、
前記第1の基板上に存在する(residing)少なくとも1つの画素サブ列当たり(per)1つの画素サブ列バス、および前記第2の基板上に存在する回路列当たり1つの回路列バスが存在する複数のバスとを備え、
前記画素サブ列バスの各々の少なくとも一部が、対応する回路列バスの各々の少なくとも一部と重ね合わされ、少なくとも1つの相互接続が、1つの画素サブ列バスと1つの対応する回路列バスの間の電気通信をもたらす撮像センサであって、
前記少なくとも1つの相互接続(interconnect)が、1つの画素サブ列バスと1つの対応する回路列バスの間のどこかに(anywhere)設置され、互いに対して(with respect to eachother)重ね合わされる(superimposed)撮像センサ。
(態様15)
前記基板同士の間に配設される複数の相互接続をさらに備え、前記複数の相互接続が前記画素配列の画素ピッチより大きい距離で互いに対して間隔をおいて(spaced)配置される、態様14に記載の撮像センサ。
(態様16)
前記第1の基板および前記第2の基板が、揃った状態(in alignment)である、態様14に記載の撮像センサ。
(態様17)
前記第1の基板上の前記画素サブ列のうちの1つの領域(area)が、前記第2の基板上の前記対応する回路列のうちの1つの領域とほぼ等しい、態様14に記載の撮像センサ。
(態様18)
前記第2の基板が、前記第1の基板とほぼ同じサイズである、態様14に記載の撮像センサ。
(態様19)
前記第1の基板上の前記画素サブ列のうちの1つの領域が、前記第2の基板上の前記対応する回路列のうちの1つの領域より大きい、態様14に記載の撮像センサ。
(態様20)
前記第1の基板上の前記画素サブ列のうちの1つの領域が、前記第2の基板上の前記対応する回路列のうちの1つの領域より小さい、態様14に記載の撮像センサ。
(態様21)
前記画素サブ列のうちの1つのアスペクト比が、前記回路列のうちの1つのアスペクト比とほぼ同様である、態様14に記載の撮像センサ。
(態様22)
複数の相互接続が、画素サブ列バスを対応する回路列バスに接続する、態様14に記載の撮像センサ。
(態様23)
前記画素サブ列のうちの1つのアスペクト比が、前記回路列のうちの1つのアスペクト比とは異なる、態様14に記載の撮像センサ。
(態様24)
前記回路列のうちの少なくとも1つのアスペクト比が、「N」画素の幅と前記画素サブ列のうちの1つのアスペクト比の1/「M」画素の長さである、態様14に記載の撮像センサ。
(態様25)
前記回路列のうちの少なくとも1つのアスペクト比が、前記画素サブ列のうちの1つのアスペクト比の2倍の幅および半分の長さである、態様14に記載の撮像センサ。
(態様26)
前記回路列のうちの少なくとも1つのアスペクト比が、前記画素サブ列のうちの1つのアスペクト比の4倍の幅および4分の1の長さである、態様14に記載の撮像センサ。
(態様27)
前記回路列のうちの少なくとも1つのアスペクト比が、前記画素サブ列のうちの1つのアスペクト比の8倍の幅および8分の1の長さである、態様14に記載の撮像センサ。

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