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技術 半導体回路

出願人 住友重機械工業株式会社
発明者 原章文
出願日 2016年3月30日 (5年1ヶ月経過) 出願番号 2016-067800
公開日 2017年10月5日 (3年7ヶ月経過) 公開番号 2017-183475
状態 特許登録済
技術分野 半導体または固体装置の組立体
主要キーワード ソースピン アームスイッチ ゲートピン 三相コンバータ 均一動作 設計手順 平面レイアウト図 強制空冷
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年10月5日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (8)

課題

複数のパワーモジュールあるいはトランジスタを動作の均一性を高める。

解決手段

半導体回路100において、複数の半導体パッケージ102は、電気的に並列に接続される。複数の半導体パッケージ102は、非直線上にレイアウトされる。

概要

背景

放電管などの容量性負荷、あるいはトランスインダクタモータなどの誘導性負荷を駆動するためのインバータコンバータ、あるいは昇圧、降圧昇降圧コンバータなどの電源回路に、半導体回路が使用される。

半導体回路は、FET(Field Effect Transistor)あるいはIGBTなどのパワートランジスタを用いて構成される。大電力が要求される用途では、パワートランジスタあるいはダイオードが収容されたパッケージを、複数個並列接続して使用するのが一般的である。

図1は、従来の半導体回路2のレイアウト図である。複数の半導体パッケージ10は、プリント基板12上に実装されており、複数の半導体パッケージ10を含む矩形領域14には、ヒートシンクが取り付けられる。ここでは5個の半導体パッケージ10_1〜10_5が並列接続される。複数の半導体パッケージ10の出力(ドレインあるいはソース)は、配線を介してひとつの出力端子18と接続される。また複数の半導体パッケージ10のゲート端子も、配線を介して共通のドライバ16と接続される。

概要

複数のパワーモジュールあるいはトランジスタを動作の均一性を高める。半導体回路100において、複数の半導体パッケージ102は、電気的に並列に接続される。複数の半導体パッケージ102は、非直線上にレイアウトされる。

目的

効果

実績

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請求項1

電気的に並列に接続される3個またはそれより多い複数の半導体パッケージを備え、前記複数の半導体パッケージは、プリント基板上に非直線上にレイアウトされることを特徴とする半導体回路

請求項2

前記複数の半導体パッケージは、同じ矩形領域に横方向または縦方向に直線上にレイアウトしたときよりも、それぞれの対応する端子とプリント基板上の共通のノードの距離が均一化されるように、レイアウトされていることを特徴とする請求項1に記載の半導体回路。

請求項3

前記複数の半導体パッケージは、同じ矩形領域に横方向または縦方向に直線上にレイアウトしたときよりも多い個数の半導体パッケージを配置できるように、レイアウトされていることを特徴とする請求項1または2に記載の半導体回路。

請求項4

前記複数の半導体パッケージの向きは徐変していることを特徴とする請求項1から3のいずれかに記載の半導体回路。

請求項5

前記複数の半導体パッケージは、曲線上にレイアウトされることを特徴とする請求項1から4のいずれかに記載の半導体回路。

請求項6

前記複数の半導体パッケージは、円弧状にレイアウトされることを特徴とする請求項1から5のいずれかに記載の半導体回路。

請求項7

i番目(iは自然数)の半導体パッケージと第(i+1)番目の半導体パッケージとの相対的な位置関係は、第(i+1)番目の半導体パッケージと第(i+2)番目の半導体パッケージとの相対的な位置関係と等しいことを特徴とする請求項1から6のいずれかに記載の半導体回路。

技術分野

0001

本発明は、半導体回路に関する。

背景技術

0002

放電管などの容量性負荷、あるいはトランスインダクタモータなどの誘導性負荷を駆動するためのインバータコンバータ、あるいは昇圧、降圧昇降圧コンバータなどの電源回路に、半導体回路が使用される。

0003

半導体回路は、FET(Field Effect Transistor)あるいはIGBTなどのパワートランジスタを用いて構成される。大電力が要求される用途では、パワートランジスタあるいはダイオードが収容されたパッケージを、複数個並列接続して使用するのが一般的である。

0004

図1は、従来の半導体回路2のレイアウト図である。複数の半導体パッケージ10は、プリント基板12上に実装されており、複数の半導体パッケージ10を含む矩形領域14には、ヒートシンクが取り付けられる。ここでは5個の半導体パッケージ10_1〜10_5が並列接続される。複数の半導体パッケージ10の出力(ドレインあるいはソース)は、配線を介してひとつの出力端子18と接続される。また複数の半導体パッケージ10のゲート端子も、配線を介して共通のドライバ16と接続される。

先行技術

0005

特開2015−100029号公報

発明が解決しようとする課題

0006

ヒートシンク20および半導体パッケージ10が冷却ファン30を用いて強制空冷される場合、複数の半導体パッケージ10は、風の向きと直交する方向に、直線上に配置されることが多い。ところが半導体パッケージ10を直線に配置すると、複数の半導体パッケージ10と共通のゲートドライバとの距離が不均一となってしまい、あるいは、複数の半導体パッケージ10と共通の出力端子との距離が不均一となってしまう。また、出力端子18やドライバ16の位置も制約されてしまう。

0007

その結果、複数の半導体パッケージ10のスイッチングのタイミング、スルーレート、スイッチング速度などがばらつき、複数のトランジスタ均一動作させることが難しくなり、電流集中などが発生する要因となる。

0008

また従来の設計手法では、多くの半導体パッケージをレイアウトする際に、その実装面積が大きくなってしまう場合がある。特に冷却を考慮する場合にこの問題は顕著となる。

0009

本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、上述のいずれかの問題を解決可能な半導体回路の提供にある。

課題を解決するための手段

0010

本発明のある態様の半導体回路は、3個またはそれより多い電気的に並列に接続される複数の半導体パッケージを備える。複数の半導体パッケージは、プリント基板上に非直線上にレイアウトされる。
この態様によると、複数の半導体パッケージや、それらと接続されるプリント基板上の共通のノード(あるいは回路)や、配線などのレイアウトの自由度が高くなり、複数の半導体パッケージの動作の均一性を高めることができ、あるいは、実装密度を高めることができる。この効果は、半導体パッケージの個数が3個より多くなるにしたがい顕著となる。

0011

複数の半導体パッケージは、同じ矩形領域に横方向または縦方向に直線上にレイアウトしたときよりも、それぞれの対応する端子とプリント基板上の共通のノードの距離が均一化されるように、レイアウトされてもよい。

0012

複数の半導体パッケージは、同じ矩形領域に、横方向または縦方向に直線上にレイアウトしたときよりも多い個数の半導体パッケージを配置できるように、レイアウトされていてもよい。これにより、複数の半導体パッケージがヒートシンクと接してレイアウトされる場合に、ヒートシンクのサイズを小さくできる。

0013

複数の半導体パッケージの向きは徐変していてもよい。向きを変化させることで、複数の半導体パッケージそれぞれの対応する端子(ピン)から、それらと接続される共通のノードとの距離を、さらに均一化することができる。また、同じ矩形領域に配置可能な半導体パッケージの個数を増やすことができ、言い換えればヒートシンクのサイズを小さくできる。

0014

複数の半導体パッケージは、曲線上にレイアウトされてもよい。複数の半導体パッケージは、円弧状にレイアウトされてもよい。

0015

i番目(iは自然数)の半導体パッケージと第(i+1)番目の半導体パッケージとの相対的な位置関係は、第(i+1)番目の半導体パッケージと第(i+2)番目の半導体パッケージとの相対的な位置関係と等しくてもよい。これにより、複数の半導体パッケージ102の位置を、所定の演算式あるいはルーチン(手順)にしたがって定めることが可能となる。

0016

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

発明の効果

0017

本発明のある態様によれば、複数の半導体パッケージを備える半導体回路で生ずる課題を解決できる。

図面の簡単な説明

0018

従来の半導体回路のレイアウト図である。
図2(a)は、実施の形態に係る半導体回路の平面レイアウト図であり、図2(b)はその断面図である。
図2と同じ実装領域に、複数の半導体パッケージを横方向に直線上にレイアウトした状態を示す図である。
図2と同じ実装領域に、複数の半導体パッケージを横方向に直線上にレイアウトした状態を示す図である。
半導体パッケージのレイアウトの設計手順を説明する図である。
図6(a)〜(d)は、半導体回路の用途を説明する図である。
図7(a)、(b)は、レイアウトの変形例を示す図である。

実施例

0019

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

0020

図2(a)は、実施の形態に係る半導体回路100の平面レイアウト図であり、図2(b)はその断面図である。半導体回路100は、電気的に並列に接続される複数の半導体パッケージ102_1〜102_Mを備える。図2には、M=7の場合が示されるが、その個数は特に限定されない。複数の半導体パッケージ102は、プリント基板104上に実装されている。プリント基板104の裏面の、複数の半導体パッケージ102の実装領域106とオーバーラップする位置には、ヒートシンク110が取り付けられる。

0021

本実施の形態において、半導体パッケージ102は、ドレインピン(D)、ソースピン(S)、ゲートピン(G)を有するFET(あるいはIGBT)であり、TO(Transistor Outline)−247パッケージであるが、本発明はそれに限定されない。

0022

上述のように複数の半導体パッケージ102は、電気的に並列に接続される。したがって複数の半導体パッケージ102のゲートは、共通のゲートドライバ120と接続され、それらのドレインは、共通の出力ノード122と接続される。

0023

複数の半導体パッケージ102は、非直線上にレイアウトされる。たとえば複数の半導体パッケージ102は、曲線上にレイアウトされてもよく、より好ましくは図2に示すように円弧状にレイアウトされてもよい。なお、「円弧状」とは、真円あるいは楕円円弧形状のみでなく、それに類似する形状、たとえば放物線、そのほかの幾何学的な形状であってもよい。

0024

非直線上のレイアウトを許容することにより、複数の半導体パッケージのレイアウトの自由度が高まり、ひいては、複数の半導体パッケージの動作の均一性を高め、あるいは実装面積を小さくすることができる。

0025

複数の半導体パッケージ102のレイアウトに際しては、以下の2つの設計条件の少なくともひとつを考慮することが望ましい。

0026

(第1の設計条件)
図3には、図2と同じ矩形領域(実装領域106)に、複数の半導体パッケージ102を縦方向もしくは横方向に(ここでは横方向)に直線上にレイアウトした状態が示される。

0027

第1の設計条件では、半導体パッケージ102の入力側あるいは出力側経路の距離に着目する。具体的には、複数の半導体パッケージ102は、対応する端子(ここではドレイン)と、プリント基板104上の共通のノード(ここでは出力ノード122)の距離L1〜L7が、図3のようにレイアウトしたときの距離L1’〜L7’に比べて均一化されるように、レイアウトされている。

0028

もしくは、複数の半導体パッケージ102は、対応する端子(ここではゲート)と、プリント基板104上の共通のノード(ゲートドライバ120)の距離l1〜l7が、図3のようにレイアウトしたときの距離l1’〜l7’に比べて均一化されるように、レイアウトされている。

0029

図3において、仮に出力ノード122が破線123の位置であったとしても、図2のレイアウトの方が、出力側のラインLの均一性に優れていることに留意されたい。同様に図3において、仮にゲートドライバ120が破線121の位置であったとしても、図2のレイアウトの方が、均一性の観点で優れていることに留意されたい。

0030

なお、図3図2との比較においては、ゲートドライバ側の距離l、出力ノード側の距離Lの両方が改善されているが、一方のみが改善されていてもよい。

0031

第1の設計条件により、複数の半導体パッケージ102の動作の均一性を改善できる。

0032

もし、複数の半導体パッケージ102をマトリクス状に配置したとしても、入力側、あるいは出力側の経路の距離の不均一は解消されず、したがって第1の設計条件を考慮した場合、マトリクス状の配置も不適である。

0033

(第2の設計条件)
図4には、図2と同じ矩形領域(実装領域106)に、複数の半導体パッケージ102を縦方向もしくは横方向に(ここでは横方向)に直線上にレイアウトした状態が示される。このレイアウトでは、実装領域106には、5個の半導体パッケージ102_2〜102_7しかレイアウトすることができず、全7個の実装には、さらに広い実装領域107が必要となる。

0034

第2の設計条件では、半導体パッケージ102の個数に着目する。具体的には、複数の半導体パッケージ102は、図4のようにレイアウトしたとき(すなわち5個)よりも多くなるように、レイアウトされている。

0035

第2の設計条件によれば、同じ面積実装可能な半導体パッケージ102の個数を増やすことができる。したがって半導体回路のサイズを小さくできる。プリント基板104やヒートシンク110のサイズは、半導体パッケージ102の実装領域106の面積に応じて規定される。必要な個数の半導体パッケージ102を、なるべく小さい実装領域にレイアウトすることで、プリント基板104やヒートシンク110のサイズを小さくできる。これにより、コストを下げることができ、あるいはレイアウトの自由度を高めることができる。

0036

なお、個数の観点から言えば、マトリクス状に配置した場合が、個数は最大となる。しかしながら、マトリクス状に配置した場合、マトリクス中央付近あるいは風の下流付近の半導体パッケージ102に冷却の風を当てることが難しくなり、複数の半導体パッケージ102が熱分布をもつことから、均一動作が難しくなる。これに対して図2のレイアウトによれば、すべての半導体パッケージ102が冷却の風を受けることができるため、熱の観点からも均一動作が保証される。

0037

本実施の形態では、第1、第2の設計条件をより満たすために、複数の半導体パッケージ102の向きを徐変させている。

0038

半導体パッケージ102の向きを、半導体パッケージ102_iの中心線103と、ある基準線(ここでは実装領域106の一辺E2と平行なX軸)とがなす角度θiとして定義する。M個の半導体パッケージ102を実装する場合、i番目(1≦i≦M)の半導体パッケージ102_iの角度θiは、
θi=(i−1)×90°/(M−1) …(1)
であってもよい。図2の例では、M=7であり、各ゲートドライバ120の角度は以下の通りである。
θ1=0°
θ2=15°
θ3=30°
θ4=45°
θ5=60°
θ6=75°
θ7=90°

0039

あるいは実装する半導体パッケージ102の個数Mよりも大きい定数Kを定義し、
θi=(i−1)×90°/(K−1) …(2)
のようにして、θ1〜θMを決めてもよい。

0040

式(1)あるいは(2)は、半導体パッケージ102の中心線と基準線のなす角度が、等間隔で増えていくことを表している。

0041

本実施の形態では、より詳しくは、第i番目(iは自然数)の半導体パッケージ102_iと第(i+1)番目の半導体パッケージ102_(i+1)との相対的な位置関係は、第(i+1)番目の半導体パッケージ102_(i+1)と第(i+2)番目の半導体パッケージ102_(i+2)との相対的な位置関係と等しくなるようにレイアウトされる。これにより、複数の半導体パッケージ102の位置を、以下で説明するように、所定の演算式あるいは手順にしたがって定めることが可能となる。

0042

図5は、半導体パッケージ102のレイアウトの設計手順を説明する図である。実装領域の任意の点(たとえば左下)を原点にとり、横方向をX軸、縦方向をY軸とする。
原点の近傍に、第1点P1を規定する。第1点P1は、1番目の半導体パッケージ102の左下の頂点座標である。第i点Piは、i番目の半導体パッケージ102の左下の頂点の座標である。

0043

続いて、第1点P1から、X方向に所定量δX、Y方向に所定量δYシフトさせた点に、第2点P2をとる。第2点P2に原点を移し、座標軸を原点を中心に時計回りに、15°回転させ、新たな座標系(X’Y’)を定義する。新たな座標軸(X’Y’)上で、X方向に所定量δX、Y方向に所定量δYシフトさせた点に、次の第3点P3をとる。同様に第3点P3に原点を移し、座標軸(X’Y’)を原点を中心に時計回りに、15°回転させ、新たな座標系(X”Y”)を定義する。新たな座標軸(X”Y”)上で、X方向に所定量δX、Y方向に所定量δYシフトさせた点に、次の第4点P4をとる。この作業を繰り返すことにより、複数の半導体パッケージ102のレイアウトを決定することができる。

0044

続いて、半導体回路100の具体例を説明する。図6(a)〜(d)は、半導体回路100の用途を説明する図である。図6(a)の半導体回路は、三相コンバータあるいはインバータである。上アームスイッチMHU,MHV,MHW、下アームスイッチMLU,MLV,MLWそれぞれが、複数の半導体パッケージ102が構成される。

0045

図6(b)の半導体回路は、Hブリッジ回路である。上アームスイッチMHP,MHN、下アームスイッチMLP,MLNそれぞれが、複数の半導体パッケージ102が構成される。

0046

図6(c)の半導体回路は、昇圧(昇降圧)コンバータである。スイッチM1、M2それぞれが、複数の半導体パッケージ102で構成される。図6(d)の半導体回路は、降圧コンバータである。スイッチM3が、複数の半導体パッケージ102で構成される。また整流ダイオードD3も、複数の半導体パッケージ102で構成される。

0047

以上、本発明について、いくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

0048

図7(a)、(b)は、レイアウトの変形例を示す図である。図7(a)では、完全な円弧に沿って、複数の半導体パッケージ102が配置される。この場合、ノード130と、複数の半導体パッケージ102のピンの距離は、完全に均一となる。

0049

図7(b)では、図2(a)と類似したレイアウトであるが、半導体パッケージ102の向きは同一となっている。

0050

100…半導体回路、102…半導体パッケージ、104…プリント基板、106…実装領域、110…ヒートシンク、120…ゲートドライバ、122…出力ノード。

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