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技術 入力電圧制御装置

出願人 NTN株式会社
発明者 羽田正二
出願日 2016年3月18日 (4年9ヶ月経過) 出願番号 2016-055821
公開日 2017年9月28日 (3年2ヶ月経過) 公開番号 2017-175677
状態 特許登録済
技術分野 直流の給配電
主要キーワード チェナーダイオード 比較電位 非常用照明 各負荷装置 送配電系統 高電圧直流 分散電源システム DCバス
関連する未来課題
重要な関連分野

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図面 (8)

課題

DCバス電圧レベルに応じて負荷装置毎電力の供給と遮断を制御する。

解決手段

電源ラインL1(端子T1)に例えば300V〜380V、電源ラインL2の一方の線(端子T2)に例えば0Vが印加される。電源ラインL1の電位と電源ラインL2の一方の線の電位との電位差である入力電圧Vinは変動する。定電圧生成部2は、電源ラインL3に一定の電位(例えば24V)を出力する。基準電位生成部3Aは例えば10Vの基準電位を出力する。比較電位生成部4Aは、入力電圧Vinに基づいて例えば0V〜24Vの範囲で比較電位を出力する。コンパレータ5は、基準電位と比較電位との比較に基づいて導通電位(例えば、24V)または遮断電位(例えば0V)を出力する。コンパレータ5が導通電位を出力するときにNMOSトランジスタ6のソースドレイン間は導通し、遮断電位を出力するときにソースとドレイン間は遮断される。

概要

背景

特許文献1は、出力電力が変動する複数の発電装置と複数の負荷装置とがDCバスに接続された分散電源システムを開示する。発電装置は、たとえば、太陽光発電装置風力発電装置である。このシステムは、DCバスの電圧が低下したときに、電圧レベルに応じて重要度の低い負荷装置を選択して段階的に給電遮断する。

また、スマートグリッドへの適用を目指して、380V程度の高電圧直流HVDC:High Voltage Direct Current)送電研究開発が進められている。このような大規模送配電系統では、個々の負荷装置が自律的に自らへの入力電圧の供給を制御することが望ましい。
例えば、特許文献2は、電圧変換回路への入力電圧が低下したことを検知すると、その電圧変換回路への入力電流を減じ、その電圧変換回路が負荷に供給する電力を減少させる電圧変換装置を開示する。

概要

DCバスの電圧レベルに応じて負荷装置毎に電力の供給と遮断を制御する。電源ラインL1(端子T1)に例えば300V〜380V、電源ラインL2の一方の線(端子T2)に例えば0Vが印加される。電源ラインL1の電位と電源ラインL2の一方の線の電位との電位差である入力電圧Vinは変動する。定電圧生成部2は、電源ラインL3に一定の電位(例えば24V)を出力する。基準電位生成部3Aは例えば10Vの基準電位を出力する。比較電位生成部4Aは、入力電圧Vinに基づいて例えば0V〜24Vの範囲で比較電位を出力する。コンパレータ5は、基準電位と比較電位との比較に基づいて導通電位(例えば、24V)または遮断電位(例えば0V)を出力する。コンパレータ5が導通電位を出力するときにNMOSトランジスタ6のソースドレイン間は導通し、遮断電位を出力するときにソースとドレイン間は遮断される。

目的

本発明の目的は、DCバスと個々の負荷装置との間に配設され、負荷装置毎にDCバスの電圧レベルに応じて電力の供給と遮断を制御することができる入力電圧制御装置を提供する

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

第1の電位印加される第1の電源ラインと、一方の線と他方の線に分割されており、当該一方の線に第2の電位が印加される第2の電源ラインと、第3の電源ラインと、前記第1の電源ラインから供給される第1の電位と前記第2の電源ラインの一方の線から供給される第2の電位とによって動作し、前記第1の電位との電位差が一定である第3の電位を前記第3の電源ラインに出力する定電圧生成部と、前記第3の電源ラインと前記第2の電源ラインの一方の線とに接続され、前記第3の電位と前記第2の電位とに基づいて基準電位を生成し、当該基準電位を出力する基準電位生成部と、前記第1の電源ラインと前記第2の電源ラインの一方の線に接続され、前記第1の電位と前記第2の電位に基づいて比較電位を生成し、当該比較電位を出力する比較電位生成部と、前記第3の電源ラインから供給される第3の電位と前記第2の電源ラインの一方の線から供給される第2の電位とによって動作し、前記基準電位と前記比較電位との比較に基づいて導通電位または遮断電位を出力するコンパレータと、電流路の一端が前記第2の電源ラインの一方の線に接続され、当該電流路の他端が前記第2の電源ラインの他方の線に接続され、制御端が前記コンパレータの出力端に接続されており、当該制御端に前記導通電位が入力されるときに当該電流路を導通させ、当該制御端に前記遮断電位が入力されるときに当該電流路を遮断する半導体素子と、を備えることを特徴とする入力電圧制御装置

請求項2

前記基準電位生成部が、少なくとも1個の可変抵抗を含み、当該可変抵抗の抵抗値を変更することによって前記基準電位を変更することができることを特徴とする請求項1に記載の入力電圧制御装置。

請求項3

前記比較電位生成部が、少なくとも1個の可変抵抗を含み、当該可変抵抗の抵抗値を変更することによって前記比較電位を変更することができることを特徴とする請求項1に記載の入力電圧制御装置。

請求項4

前記比較電位生成部が、前記第1の電源ラインから供給される第1の電位と前記第2の電源ラインの一方の線から供給される第2の電位との電位差である電圧を降下させる電圧分担素子を含み、当該降下した電圧に基づいて前記比較電位を生成することを特徴とする請求項1に記載の入力電圧制御装置。

請求項5

前記半導体素子が、NMOSトランジスタであり、前記コンパレータの非反転入力端反転入力端に、それぞれ前記比較電位と前記基準電位が入力される、ことを特徴とする請求項1ないし4のいずれか1項に記載の入力電圧制御装置。

技術分野

0001

本発明は、直流電圧が供給されるバス(以下、DCバスという。)に複数の負荷装置が接続されたシステムにおいて、DCバスと各負荷装置との間にそれぞれ配設され、各負荷装置への入力電圧の供給を制御する入力電圧制御装置に関する。

背景技術

0002

特許文献1は、出力電力が変動する複数の発電装置と複数の負荷装置とがDCバスに接続された分散電源システムを開示する。発電装置は、たとえば、太陽光発電装置風力発電装置である。このシステムは、DCバスの電圧が低下したときに、電圧レベルに応じて重要度の低い負荷装置を選択して段階的に給電遮断する。

0003

また、スマートグリッドへの適用を目指して、380V程度の高電圧直流HVDC:High Voltage Direct Current)送電研究開発が進められている。このような大規模送配電系統では、個々の負荷装置が自律的に自らへの入力電圧の供給を制御することが望ましい。
例えば、特許文献2は、電圧変換回路への入力電圧が低下したことを検知すると、その電圧変換回路への入力電流を減じ、その電圧変換回路が負荷に供給する電力を減少させる電圧変換装置を開示する。

先行技術

0004

特開2003−339118号公報
特開2013−126277号公報

発明が解決しようとする課題

0005

特許文献1には、DCバスの電圧レベルに応じて重要度の低い負荷装置を選択して段階的に給電を遮断すると記載されているのみであり、そのための具体的な手段については記載されていない。
また、特許文献2に記載の電圧変換装置は、DCバスの電圧レベルが低下すると、それに応じて負荷に供給する電力を減少させる。しかし、例えば、コンピュータのように、電力を漸減させることが望ましくない負荷装置がある。

0006

本発明の目的は、DCバスと個々の負荷装置との間に配設され、負荷装置毎にDCバスの電圧レベルに応じて電力の供給と遮断を制御することができる入力電圧制御装置を提供することである。

課題を解決するための手段

0007

上記目的を達成するために、本発明の入力電圧制御装置は、
第1の電位印加される第1の電源ラインと、
一方の線と他方の線に分割されており、当該一方の線に第2の電位が印加される第2の電源ラインと、
第3の電源ラインと、
前記第1の電源ラインから供給される第1の電位と前記第2の電源ラインの一方の線から供給される第2の電位とによって動作し、前記第1の電位との電位差が一定である第3の電位を前記第3の電源ラインに出力する定電圧生成部と、
前記第3の電源ラインと前記第2の電源ラインの一方の線とに接続され、前記第3の電位と前記第2の電位とに基づいて基準電位を生成し、当該基準電位を出力する基準電位生成部と、
前記第1の電源ラインと前記第2の電源ラインの一方の線に接続され、前記第1の電位と前記第2の電位に基づいて比較電位を生成し、当該比較電位を出力する比較電位生成部と、
前記第3の電源ラインから供給される第3の電位と前記第2の電源ラインの一方の線から供給される第2の電位とによって動作し、前記基準電位と前記比較電位との比較に基づいて導通電位または遮断電位を出力するコンパレータと、
電流路の一端が前記第2の電源ラインの一方の線に接続され、当該電流路の他端が前記第2の電源ラインの他方の線に接続され、制御端が前記コンパレータの出力端に接続されており、当該制御端に前記導通電位が入力されるときに当該電流路を導通させ、当該制御端に前記遮断電位が入力されるときに当該電流路を遮断する半導体素子と、
を備えることを特徴とする。

0008

好ましくは、本発明の入力電圧制御装置は、
前記基準電位生成部が、少なくとも1個の可変抵抗を含み、当該可変抵抗の抵抗値を変更することによって前記基準電位を変更することができることを特徴とする。

0009

好ましくは、本発明の入力電圧制御装置は、
前記比較電位生成部が、少なくとも1個の可変抵抗を含み、当該可変抵抗の抵抗値を変更することによって前記比較電位を変更することができることを特徴とする。

0010

好ましくは、本発明の入力電圧制御装置は、
前記比較電位生成部が、前記第1の電源ラインから供給される第1の電位と前記第2の電源ラインの一方の線から供給される第2の電位との電位差である電圧を降下させる電圧分担素子を含み、当該降下した電圧に基づいて前記比較電位を生成することを特徴とする。

0011

好ましくは、本発明の入力電圧制御装置は、
前記半導体素子が、NMOSトランジスタであり、
前記コンパレータの非反転入力端反転入力端に、それぞれ前記比較電位と前記基準電位が入力される、
ことを特徴とする。

発明の効果

0012

本発明によれば、DCバスの電圧レベルに応じて負荷装置毎に電力の供給と遮断を制御することができる。

図面の簡単な説明

0013

本発明の第1の実施形態に係る入力電圧制御装置の構成の一例を示す図である。
図1の入力電圧制御装置における入力電圧と基準電位と比較電位との関係の一例を示す図である。
定電圧生成部の構成の一例を示す図である。
本発明の第2の実施形態に係る入力電圧制御装置の構成の一例を示す図である。
図4の入力電圧制御装置における入力電圧と基準電位と比較電位との関係の一例を示す図である。
本発明の第3の実施形態に係る入力電圧制御装置の構成の一例を示す図である。
図6の入力電圧制御装置における入力電圧と基準電位と比較電位との関係の一例を示す図である。

実施例

0014

以下、本発明の実施形態に係る入力電圧制御装置について図面を参照しながら詳細に説明する。なお、実施形態を説明する全図において、共通の構成要素には同一の符号を付し、繰り返しの説明を省略する。

0015

図1は、本発明の第1の実施形態に係る入力電圧制御装置1Aの構成の一例を示す。
入力電圧制御装置1Aは、第1の電源ラインである電源ラインL1と、第2の電源ラインである電源ラインL2と、第3の電源ラインである電源ラインL3と、平滑用コンデンサC1と、定電圧生成部2と、基準電位生成部3Aと、比較電位生成部4Aと、コンパレータ5と、ヒステリシス抵抗R5と、半導体素子であるNMOSトランジスタ6と、トランス7と、抵抗R6と、ダイオードD1とを有する。
電源ラインL1は、端子T1と端子T3に接続されている。
電源ラインL2は、一方の線と他方の線に分割されている。一方の線と他方の線の間にはNMOSトランジスタ6が配設されている。電源ラインL2の一方の線は端子T2とNMOSトランジスタ6のソースに接続されている。
電源ラインL2の他方の線は、NMOSトランジスタ6のドレインと端子T2に接続される。

0016

ただし、図1の入力電圧制御装置1Aでは、電源ラインL2の他方の線の中間に並列接続されたトランス7とダイオードD1が配設されている。トランス7の一次コイルの一端とダイオードD1のアノードとがNMOSトランジスタ6のドレイン(D)に接続され、トランス7の一次コイルの他端とダイオードD1のカソードとが端子T4に接続されている。トランス7の二次コイルの一端と他端は抵抗R6を介してループ状に接続されている。
この構成によれば、ダイオードD1により、NMOSトランジスタ6がオフした時の逆起電圧を抑止することができる。また、トランス7により、NMOSトランジスタ6がオンした時に相互誘導により抵抗R6で電流制限すると共に磁気飽和抑圧することができる。抵抗R6は、負荷装置に対し、突入電流を抑止する度合いを決める。トランス7は、突入電流を抑制し終わった後は相互誘導が無くなり、巻線抵抗のみ(略0Ω)となるため、通常時は電力損失を生じない。

0017

端子T1と端子T2は、外部のDCバスに接続される。DCバスは、例えば高電圧直流送配電系統の一部を構成する。端子T1には、第1の電位である電位V1が印加される。端子T2には、第2の電位である電位V2が印加される。電位V1と電位V2の電位差が入力電圧Vinである。電位V1と電位V2は例えばそれぞれ380Vと0Vである。または、電位V1と電位V2は例えばそれぞれ190Vと−190Vであってもよい。ただし、端子T1と端子T2に印加される電位V1と電位V2(入力電圧Vin)は変動する。
端子T3と端子T4には、通常照明非常用照明冷暖房機、コンピュータ、製造装置等の様々な負荷装置が接続される。
平滑用コンデンサC1の一方の端子と他方の端子は、電源ラインL1と電源ラインL2の一方の線とにそれぞれ接続されている。平滑用コンデンサC1は、入力電圧Vinの変動を平滑化する。

0018

定電圧生成部2は、電源ラインL1と電源ラインL2の一方の線から供給される電圧(入力電圧Vin)によって動作し、第3の電位である電位V3を出力端子Outから電源ラインL3に出力する。定電圧生成部2の出力、すなわち電位V3と電位V2との電位差(電圧、例えば24V)は、一定であって安定している。定電圧生成部2の構成の一例について、図3を参照して後で詳細に説明する。
基準電位生成部3Aは、電源ラインL3と電源ラインL2の一方の線とに接続される。基準電位生成部3Aは、可変抵抗VR1と可変抵抗VR2とを有する。可変抵抗VR1は、一端が電源ラインL3に接続されており、他端が可変抵抗VR2の一端に接続されている。可変抵抗VR2の他端は電源ラインL2に接続されている。基準電位生成部3Aは、可変抵抗VR1と可変抵抗VR2によって電位V3と電位V2の電位差(電圧)を分圧して基準電位Vrefを生成し、それを出力する。

0019

比較電位生成部4Aは、電源ラインL1と電源ラインL2の一方の線とに接続される。比較電位生成部4Aは、抵抗R3と抵抗R4とを有する。抵抗R3は、一端が電源ラインL1に接続されており、他端が抵抗R4の一端に接続されている。抵抗R4の他端は電源ラインL2に接続されている。電位V1と電位V2との電位差(入力電圧Vin)は変動する。比較電位生成部4Aは、抵抗R3と抵抗R4によって入力電圧Vinを分圧して電位V3と電位V1の電位差の範囲(例えば、0V〜24Vの範囲)で比較電位Vcmpを生成し、それを出力する。

0020

コンパレータ5は、電源ラインL3と電源ラインL2の一方の線とから供給される電圧(電位V3と電位V2の電位差、例えば24V)によって動作する。コンパレータ5の反転入力端には基準電位生成部3Aの出力である基準電位Vrefが入力される。コンパレータ5の非反転入力端には比較電位生成部4Aの出力である比較電位Vcmpが入力される。コンパレータ5は、比較電位Vcmpと基準電位Vrefとの比較に基づいて導通電位(例えば24V)または遮断電位(例えば0V)を出力する。
コンパレータ5の出力端と非反転入力端には、ヒステリシス用抵抗R5の一方の端子と他方の端子がそれぞれ接続されている。ヒステリシス用抵抗R5は、コンパレータ5の出力にヒステリシスを付与する。ヒステリシス用抵抗R5が無い場合、コンパレータ5は、比較電位Vcmpが基準電位Vrefより大きいときに導通電位を出力し、比較電位Vcmpが基準電位Vrefより小さいときに遮断電位を出力する。ただし、ヒステリシスがあるため、基準電位Vrefより高かった比較電位Vcmpが徐々に低下していき、比較電位Vcmpが基準電位Vrefより所定の電位だけ下がったときに、コンパレータ5はその出力を導通電位から遮断電位に変える。また、基準電位Vrefより低かった比較電位Vcmpが徐々に上がっていき、比較電位Vcmpが基準電位Vrefより所定の電位だけ高くなったときに、コンパレータ5はその出力を遮断電位から導通電位に変える。

0021

上述したように、NMOSトランジスタ6のソースは電源ラインL2の一方の線に接続され、ドレインは電源ラインL2の他方の線に接続されている。そして、NMOSトランジスタ6のゲートはコンパレータ5の出力端に接続されている。NMOSトランジスタ6は、ゲートに導通電位(例えば24V)が入力されるときにソース−ドレイン間の電流路を導通させる。このとき、端子T3と端子T4に接続されている負荷装置に電力が供給される。また、NMOSトランジスタ6は、ゲートに遮断電位(例えば0V)が入力されるときに電流路を遮断する。このとき、負荷装置への電力の供給は遮断される。

0022

図2は、図1の入力電圧制御装置1Aにおける入力電圧Vinと基準電位Vrefと比較電位Vcmpとの関係の一例を示す。
可変抵抗VR1と可変抵抗VR2の抵抗値をそれぞれvr1とvr2とすると、基準電位Vrefは次の(1)式により生成される。



また、抵抗R3と抵抗R4の抵抗値をそれぞれr3とr4とすると、次の(2)式に示すように比較電位Vcmpは入力電圧Vinを分圧することよって生成される。(3)式に示すようにその分圧比をaとすると、比較電位Vcmpは(4)式で表される。

0023

図2に示すように、比較電位Vcmpは、傾きaの直線である。一方、基準電位Vrefは傾きのない直線である。ただし、基準電位Vrefは、抵抗値vr1と抵抗値vr2を変化させることにより、変化させることができる。
ヒステリシス用抵抗R5がないと仮定すると、コンパレータ5の出力は比較電位Vcmpと基準電位Vrefの交点で導通電位から遮断電位へ、またはその逆に変化する。例えば、抵抗値vr1と抵抗値vr2を調整することによって基準電位Vrefが高い値に設定されている場合、入力電圧VinがVhighであるときにコンパレータ5の出力は導通電位から遮断電位へ、またはその逆に変化する。一方、基準電位Vrefが低い値に設定されている場合、入力電圧VinがVlowであるときにコンパレータ5の出力は導通電位から遮断電位へ、またはその逆に変化する。
このように、第1の実施形態に係る入力電圧制御装置1Aは、基準電位生成部3Aに含まれる可変抵抗VR1と可変抵抗VR2の抵抗値を調整することにより、負荷装置毎に入力電圧Vinに応じて電力の供給と遮断を制御することができる。
なお、上記説明では基準電位生成部3Aが可変抵抗VR1と可変抵抗VR2を含むとしたが、いずれか一方は抵抗値が固定の抵抗であってもよい。

0024

図3は、定電圧生成部2の構成の一例を示す。
定電圧生成部2は、チェナーダイオードZ20と、チェナーダイオードZ21と、NPNトランジスタTr20と、NPNトランジスタTr21と、抵抗R20と、抵抗R21と、抵抗R22と、コンデンサC20とを有する。
チェナーダイオードZ20は、アノードが電源ラインL2に接続されており、カソードが抵抗R21の一端に接続されている。抵抗R21の他端は電源ラインL1に接続されている。
NPNトランジスタTr20とNPNトランジスタTr21はダーリントン接続されている。
NPNトランジスタTr20のベースは、チェナーダイオードZ20のカソードと抵抗R21の一端とに接続されている。NPNトランジスタTr20のエミッタは抵抗R22を介して出力端子Outに接続されている。NPNトランジスタTr21のエミッタは出力端子Outに接続されている。
NPNトランジスタTr20のコレクタとNPNトランジスタTr21のコレクタは、抵抗R20の一端に接続されている。抵抗R20の他端は電源ラインL1に接続されている。なお、抵抗20は、放熱のために入力電圧制御装置1Aに外付けされる。
チェナーダイオードZ21は、アノードが出力端子Outに接続されており、カソードがチェナーダイオードZ20のカソードと抵抗R21の一端に接続されている。
コンデンサC20の一端と他端は、それぞれ電源ラインL2と出力端子Outに接続されている。
定電圧生成部2は、出力端子Outから一定の安定した電圧(例えば24V)を出力する。

0025

図4は、本発明の第2の実施形態に係る入力電圧制御装置1Bの構成の一例を示す。
入力電圧制御装置1Bは、第1の電源ラインである電源ラインL1と、第2の電源ラインである電源ラインL2と、第3の電源ラインである電源ラインL3と、平滑用コンデンサC1と、定電圧生成部2と、基準電位生成部3Bと、比較電位生成部4Bと、コンパレータ5と、ヒステリシス用抵抗R5と、半導体素子であるNMOSトランジスタ6と、トランス7と、抵抗R6と、ダイオードD1とを有する。
入力電圧制御装置1Bは、基準電位生成部3Bおよび比較電位生成部4Bの構成が第1の実施形態に係る入力電圧制御装置1Aの基準電位生成部3Aおよび比較電位生成部4Aと異なる。他の構成は、入力電圧制御装置1Aと同一である。

0026

基準電位生成部3Bは、電源ラインL3と電源ラインL2の一方の線に接続される。基準電位生成部3Bは、抵抗R1と抵抗R2とを有する。抵抗R1は、一端が電源ラインL3に接続されており、他端が抵抗R2の一端に接続されている。抵抗R2の他端は電源ラインL2に接続されている。基準電位生成部3Bは、抵抗R1と抵抗R2によって電位V3と電位V2の電位差(電圧)を分圧して基準電位Vrefを生成し、それを出力する。
比較電位生成部4Bは、電源ラインL1と電源ラインL2に接続される。比較電位生成部4Bは、可変抵抗VR3と可変抵抗VR4とを有する。可変抵抗VR3は、一端が電源ラインL1に接続されており、他端が可変抵抗VR4の一端に接続されている。可変抵抗VR4の他端は電源ラインL2に接続されている。電位V1と電位V2との電位差(入力電圧Vin)は変動する。比較電位生成部4Bは、可変抵抗VR3と可変抵抗VR4によって入力電圧Vinを分圧して電位V3と電位V1の電位差の範囲(例えば、0V〜24Vの範囲)で比較電位Vcmpを生成し、それを出力する。

0027

図5は、図4の入力電圧制御装置1Bにおける入力電圧Vinと基準電位Vrefと比較電位Vcmpとの関係の一例を示す。
抵抗R1と抵抗R2の抵抗値をそれぞれr1とr2とすると、基準電位Vrefは次の(5)式により生成される。



また、可変抵抗VR3と可変抵抗VR4の抵抗値をそれぞれvr3とvr4とすると、次の(6)式に示すように比較電位Vcmpは入力電圧Vinを分圧することよって生成される。(7)式に示すようにその分圧比をAとすると、比較電位Vcmp1は(8)式で表される。そして、可変抵抗VR3と可変抵抗VR4の抵抗値をそれぞれvr3’とvr4’に変更し、(9)式に示すようにその分圧比をBとすると、比較電位Vcmp2は(10)式で表される。

0028

図5に示すように、比較電位Vcmp1と比較電位Vcmp2は、それぞれ傾きAと傾きBの直線である。ただし、傾きAは傾きBより大きい。一方、基準電位Vrefは傾きのない直線である。
ヒステリシス用抵抗R5がないと仮定すると、コンパレータ5の出力は比較電位Vcmp1または比較電位Vcmp2と基準電位Vrefの交点で導通電位から遮断電位へ、またはその逆に変化する。比較電位Vcmp1は、傾きが比較電位Vcmp2より大きいため、入力電圧VinがVlowであるときに基準電位Vrefと交差し、コンパレータ5の出力が導通電位から遮断電位へ、またはその逆に変化する。一方、比較電位Vcmp2は、入力電圧VinがVhighであるときに基準電位Vrefと交差し、コンパレータ5の出力が導通電位から遮断電位へ、またはその逆に変化する。
このように、第2の実施形態に係る入力電圧制御装置1Bは、比較電位生成部4Bに含まれる可変抵抗VR3と可変抵抗VR4の抵抗値を調整することにより、負荷装置毎に入力電圧Vinに応じて電力の供給と遮断を制御することができる。
なお、上記説明では比較電位生成部4Bが可変抵抗VR3と可変抵抗VR4を含むとしたが、いずれか一方は抵抗値が固定の抵抗であってもよい。

0029

図6は、本発明の第3の実施形態に係る入力電圧制御装置1Cの構成の一例を示す。
入力電圧制御装置1Cは、第1の電源ラインである電源ラインL1と、第2の電源ラインである電源ラインL2と、第3の電源ラインである電源ラインL3と、平滑用コンデンサC1と、定電圧生成部2と、基準電位生成部3Bと、比較電位生成部4Cと、コンパレータ5と、ヒステリシス用抵抗R5と、半導体素子であるNMOSトランジスタ6と、トランス7と、抵抗R6と、ダイオードD1とを有する。
入力電圧制御装置1Cは、比較電位生成部4Cの構成が第2の実施形態に係る入力電圧制御装置1Bの比較電位生成部4Bと異なる。他の構成は、入力電圧制御装置1Bと同一である。

0030

比較電位生成部4Cは、電源ラインL1と電源ラインL2に接続される。比較電位生成部4Cは、抵抗R3とチェナーダイオードZDと抵抗R4とを有する。抵抗R3は、一端が電源ラインL1に接続されており、他端がチェナーダイオードZDのカソードに接続されている。チェナーダイオードZDのアノードは抵抗R4の一端に接続されている。抵抗R4の他端は電源ラインL2に接続されている。電位V1と電位V2との電位差(入力電圧Vin)は変動する。
チェナーダイオードZDはそのチェナー電圧(降伏電圧)だけ電圧を分担する電圧分担素子である。チェナーダイオードZDはそのチェナー電圧だけ入力電圧Vinを降下させる。抵抗R3と抵抗R4は降下した電圧を分圧して電位V3と電位V1の電位差の範囲(例えば、0V〜24Vの範囲)で比較電位Vcmpを生成する。比較電位生成部4Cは、比較電位Vcmpを出力する。

0031

図7は、図6の入力電圧制御装置1Cにおける入力電圧Vinと基準電位Vrefと比較電位Vcmpとの関係の一例を示す。
基準電位Vrefは上述した(5)式により生成される。
また、抵抗R3と抵抗R4の抵抗値をそれぞれr3とr4とすると、チェナーダイオードZDが無い場合、上述した(2)式に示すように比較電位Vcmpは入力電圧Vinを分圧することよって生成される。上述した(3)式に示すようにその分圧比をaとすると、チェナーダイオードZDが無い場合の比較電位Vcmp3は上述した(4)式と同様に次の(11)式で表される。チェナーダイオードZDのチェナー電圧をVzdとすると、チェナーダイオードZDがある場合の比較電位Vcmp4は次の(12)式となる。

0032

図7に示すように、比較電位Vcmp3と比較電位Vcmp4は、同一の傾きaの直線である。ただし、比較電位Vcmp4はチェナー電圧Vzdだけ入力電圧Vinの高い側に平行移動している。一方、基準電位Vrefは傾きのない直線である。
ヒステリシス用抵抗R5がないと仮定すると、コンパレータ5の出力は比較電位Vcmp3または比較電位Vcmp4と基準電位Vrefの交点で導通電位から遮断電位へ、またはその逆に変化する。比較電位Vcmp3は、入力電圧VinがVlowであるときに基準電位Vrefと交差し、コンパレータ5の出力が導通電位から遮断電位へ、またはその逆に変化する。一方、比較電位Vcmp4は、入力電圧VinがVhighであるときに基準電位Vrefと交差し、コンパレータ5の出力が導通電位から遮断電位へ、またはその逆に変化する。
第3の実施形態に係る入力電圧制御装置1Cは、比較電位生成部4Cに含まれるチェナーダイオードZDのチェナー電圧Vzdを調整することにより、負荷装置毎に入力電圧Vinに応じて電力の供給と遮断を制御することができる。
なお、チェナーダイオードを複数個直列に接続することにより、チェナーダイオードにより大きな電圧を分担させることができる。例えばチェナーダイオードのチェナー電圧が100Vである場合にはチェナーダイオードを2個直列に接続することにより、2個のチェナーダイオードに200Vを分担させることができる。また、電圧分担素子としてチェナーダイオードの代わりにシャントレギュレータを用い、電圧分担素子の分担する電圧を変更可能な構成とすることもできる。

0033

なお、上述した実施形態では、電源ラインL2の一方の線と他方の線の間にNMOSトランジスタ6を配設する例を示したが、電源ラインL1を一方の線と他方の線に分割し、その間にPMOSトランジスタを配設する構成としてもよい。
ただし、この場合には、PMOSトランジスタの電流路(ソースードレイン間)を導通させるときにはゲートに電源ラインL1の電位より所定の電圧(例えば、24V)だけ低い電位を入力し、電流路を遮断するときにはゲートに電源ラインL1の電位と同一の電位を入力する。
また、この場合には、電源ラインL2が本発明の第1の電源ラインであり、電源ラインL1が本発明の第2の電源ラインである。

0034

また、電源ラインL1の電位V1と電源ラインL2の一方の線の電位V2との電位差(入力電圧Vin)をA/D変換してディジタル信号に変換し、基準電圧生成部3A,3Bと比較電圧生成部4A,4B,4Cとコンパレータ5とヒステリシス用抵抗R5とを含む回路の処理をDSP(Digital Signal Processor)とその制御プログラムで実現することもできる。

0035

以上説明したように、本発明によれば、DCバスの電圧レベルに応じて負荷装置毎に電力の供給と遮断を制御することができる。
例えば、本発明の入力電圧制御装置は、通常照明のような優先度の低い負荷装置に接続されている場合、DCバスの電圧が380V以上であるときにその負荷装置に電力を供給し、DCバスの電圧が380Vより下がるとその負荷装置への電力供給を遮断することができる。一方、本発明の入力電圧制御装置は、コンピュータのような優先度の高い負荷装置に接続されている場合、DCバスの電圧が300V以上であるときにその負荷装置に電力を供給し、DCバスの電圧が300Vより下がるとその負荷装置への電力供給を遮断することができる。

0036

以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、請求項に記載されている発明や発明の実施形態に記載されている具体例に対応する発明の範囲に含まれる。

0037

1A,1B,1C…入力電圧制御装置、2…定電圧生成部、3A,3B…基準電位生成部、4A,4B,4C…比較電位生成部、5…コンパレータ、6…NMOSトランジスタ、7…トランス、L1,L2,L3…電源ライン、C1…平滑用コンデンサ、R1,R2,R3,R4,R6…抵抗、R5…ヒステリシス用抵抗、VR1,VR2,VR3,VR4…可変抵抗、ZD…チェナーダイオード、D1…ダイオード

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