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技術 ピクセルクロック生成回路およびピクセルクロック生成方法

出願人 株式会社メガチップス
発明者 秋田景
出願日 2016年3月24日 (4年8ヶ月経過) 出願番号 2016-059416
公開日 2017年9月28日 (3年2ヶ月経過) 公開番号 2017-175391
状態 特許登録済
技術分野 デジタル伝送方式における同期 陰極線管以外の表示装置の制御 TVの同期
主要キーワード メインリンク クロック逓倍回路 補助チャンネル リカバリクロック 逓倍率 分周率 送信側回路 クロックデータリカバリ回路
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年9月28日)のものです。
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図面 (9)

課題

回路構成を簡略化し、その回路規模を削減することができるピクセルクロック生成回路およびピクセルクロック生成方法を提供する。

解決手段

ピクセルクロック生成回路およびピクセルクロック生成方法では、固定クロック生成回路が、固定周波数の固定クロックを生成する。逓倍率算出回路が、送信側回路から伝送路を介して受信側回路に送信されるピクセルクロックの周波数そのものを表すアトリビュートデータ、および、固定クロックの固定周波数を表すデータに基づいて、ピクセルクロックの周波数を、固定クロックの固定周波数によって除算することにより、固定クロックを逓倍してピクセルクロックを生成するための逓倍率を算出する。クロック逓倍回路が、逓倍率に基づいて、固定クロックを逓倍することによってピクセルクロックを生成する。

概要

背景

図3Aは、従来のピクセルクロック生成回路を適用するタイミングコントローラの一部である、レシーバの構成を表す一例のブロック図である。図3Aに示すレシーバ40は、ディスプレイポート(Displayport)の規格準拠して、送信側回路からメインリンク(Main Link)を介して送信される画像データを受信し、受信した画像データに対応する画像を、画像表示装置に表示するための制御を行う受信側回路である。

受信側回路は、クロックデータリカバリ回路(以下、CDR(Clock Data Recovery)回路ともいう)12と、シリアルパラレル変換回路(以下、S2P (Serial to Parallel)変換回路ともいう)14と、データ抽出回路16と、シリアルパラレルおよびパラレルシリアル変換回路(以下、S2P, P2S (Parallel to Serial) 変換回路ともいう)18と、制御データ保持回路20と、ピクセルクロック生成回路50と、画像メモリ24と、表示制御回路26とを備えている。

受信側回路では、CDR回路12により、送信側回路からメインリンクを介して送信されるシリアルデータの位相に同期したリカバリクロックが生成される。
リカバリクロックは、送信側回路からメインリンクを介して送信されるシリアルデータの送信周波数を表すリンクレートの1/10の周波数クロックである。

続いて、S2P変換回路14により、CDR回路12によって生成されたリカバリクロックに同期して、送信側回路からメインリンクを介して送信されるシリアルデータがパラレルデータに変換される。

続いて、データ抽出回路16により、リカバリクロックに同期して、S2P変換回路14によって変換されたパラレルデータに対してデコード等の処理が行われ、処理後のパラレルデータから、画像データおよびアトリビュートデータ等が抽出される。
アトリビュートデータには、ピクセルクロックの周波数を決定するためのデータ等が含まれる。

データ抽出回路16によって抽出された画像データは、リカバリクロックに同期して、画像メモリ24に保持される。

また、S2P, P2S変換回路18により、送信側回路から補助チャンネル(AUX)を介して送信される制御データが、シリアルデータからパラレルデータに変換される。
制御データには、リンクレートのデータ等が含まれる。

S2P, P2S変換回路18によって変換されたパラレルデータの制御データは、制御データ保持回路20に保持される。

続いて、ピクセルクロック生成回路50により、データ抽出回路16によって抽出された、ピクセルクロックの周波数を決定するためのアトリビュートデータ、および、制御データ保持回路20に保持されたリンクレートの制御データに基づいて、CDR回路12によって生成されたリカバリクロックに同期して、ピクセルクロックが生成される。

ピクセルクロックの周波数は、画像表示装置に表示される画像のリフレッシュレートおよび大きさによって決定される。ピクセルクロックの周波数を決定するためのアトリビュートデータとして、式(1)に示す関係が成り立つような変数M, Nが、送信側回路からメインリンクを介して受信側回路へ送信される。
ピクセルクロックの周波数(MHz)=リンクレート(MBps)*M/N … 式(1)

画像メモリ24に保持された画像データは、ピクセルクロックに同期して、画像表示装置に表示されるタイミングで順次読み出される。

続いて、表示制御回路26により、ピクセルクロックに同期して、画像メモリ24から読み出された画像データに対応する画像を画像表示装置に表示するための同期信号が生成され、画像データおよび同期信号が出力される。

画像データ、ピクセルクロックおよび同期信号は画像表示装置へ送られ、ピクセルクロックおよび同期信号に同期して、画像データに対応する画像が画像表示装置に表示される。

次に、ピクセルクロック生成回路について説明する。
一例として、図3Bに示すように、メインリンクと、M, N、及びCDR回路12によって生成されたリカバリクロックからピクセルクロックを生成する場合を説明する。

図4は、図3Bに示すピクセルクロック生成回路の構成を表す一例のブロック図である。図4に示すピクセルクロック生成回路42は、リカバリクロックに基づいて、ピクセルクロックを生成するものであり、1/N分周器44と、1/M分周器46と、位相同期ループ回路(以下、PLL (Phase Locked Loop)回路ともいう)48とからなるクロック逓倍回路周波数シンセサイザ)を備えている。

ピクセルクロック生成回路42では、1/N分周器44により、リカバリクロックが1/Nの周波数のクロックに分周され、1/M分周器46により、PLL回路48によって生成されるピクセルクロックが1/Mの周波数のクロックに分周される。そして、PLL回路48により、1/N分周器44によって分周されたクロックと、1/M分周器46によって分周されたクロックとの位相が同期されることにより、式(2)によって算出される周波数のピクセルクロックが生成される。
ピクセルクロックの周波数(MHz)=リカバリクロック(MBps)*10*M/N … 式(2)
なお、式(2)において、リカバリクロックの周波数に10が乗算されているのは、リカバリクロックがリンクレートの1/10の周波数のクロックであるからである。

しかし、M, Nの値は、例えば、8192,32768,5242898等のような24ビットで表される非常に大きな値であるため、このままの値で図4に示す回路を構成すると、回路規模が非常に大きくなるとともに、PLL回路48への入力クロックの周波数が、PLL回路48の入力周波数レンジを満たさなくなる場合がある。そのため、図5に示すように、クロック逓倍回路の外部において、クロック逓倍回路に与える逓倍率をあらかじめ計算し、計算した逓倍率をクロック逓倍回路に与える方式が一般的である。

図5は、図3Aに示すピクセルクロック生成回路の構成を表す一例のブロック図である。図5に示すピクセルクロック生成回路50は、リンクレート選択回路52と、逓倍率算出回路54と、入力クロック分周器56と、クロック逓倍回路32とを備えている。

図5に示す制御データ保持回路20には、受信側回路が受け取り可能なリンクレートが書き込まれたレジスタが一つまたは複数存在する。送信側回路は、これらを補助チャンネル(AUX)から読み出して送信するリンクレートを選択し、そのリンクレートが読み出されたレジスタの番号を、補助チャンネルを経由してリンクレート選択レジスタに書き込む。

リンクレート選択回路52により、制御データ保持回路20のリンクレート選択レジスタに保持された制御データに基づいて、受け取り可能なリンクレートが書き込まれたレジスタのデータの中から、実際に使用する1つのリンクレートが選択される。そして、選択した実際に使用する1つのリンクレートに基づいて、入力クロック分周器56における入力クロックの分周率Lが決定される。

続いて、逓倍率算出回路54により、式(3)に示すように、データ抽出回路16によって抽出されたMとリンクレート選択回路52によって決定されたLとを乗算した乗算結果を、データ抽出回路16によって抽出されたNによって除算することによって、クロック逓倍回路32に与える逓倍率が算出される。
逓倍率=M*L/N … 式(3)

また、入力クロック分周器56により、分周率Lに基づいて、リカバリクロックが1/Lの周波数のクロックに分周される。

リカバリクロックは、リンクレートの1/10の周波数のクロックであり、リンクレートが高くなれば、リカバリクロックの周波数も高くなる。クロック逓倍回路32には、入力周波数レンジがあるため、リンクレートが高くなって、リカバリクロックの周波数がクロック逓倍回路32の入力周波数レンジよりも高くなれば、それに応じて、入力クロック分周器56により、リカバリクロックの周波数がクロック逓倍回路32の入力周波数レンジに入るように、リカバリクロックを1/Lの周波数のクロックに分周する。

続いて、クロック逓倍回路32により、逓倍率算出回路54によって算出された逓倍率に基づいて、入力クロック分周器56によって分周されたクロックを逓倍することによってピクセルクロックが生成される。

しかし、M, Nはともに変数であるから、例えば、小数点以下24ビットの精度の逓倍率を得るためには、48ビットの非常に大きな除算器が必要になる。
また、前述のように、クロック逓倍回路32には入力周波数レンジがある。従って、リカバリクロックがクロック逓倍回路32の入力周波数レンジ内に収まるように、リンクレートに応じてリカバリクロックを補正する必要がある。また、逓倍率を算出するために、リンクレートに応じてM, Nを補正する必要がある。
さらに、図5に示す回路は、リカバリクロックを使用することを前提としている。そのため、連続して同じ画像のフレームを表示する場合でも、送信側回路からメインリンクを介してシリアルデータを送信し続けなければならない。

この対策として、図6に示すように、クロック逓倍回路32の入力クロックとして、リカバリクロックを使わずに、発振器等を使って、クロック逓倍回路32の入力周波数レンジに入る固定周波数固定クロックを使う方法がある。

図6は、図3Cに示すピクセルクロック生成回路の構成を表す一例のブロック図である。図6に示すピクセルクロック生成回路58は、リンクレート選択回路52と、逓倍率算出回路60と、固定クロック生成回路28と、クロック逓倍回路32とを備えている。

ピクセルクロック生成回路58において、データ抽出回路16、制御データ保持回路20およびリンクレート選択回路52の動作は、図5に示すピクセルクロック生成回路50の場合と同様である。

ピクセルクロック生成回路58では、逓倍率算出回路60により、式(4)に示すように、実際に使用する1つのリンクレートLINK_RATEとMとを乗算した乗算結果を、Nと固定クロック生成回路28によって生成された固定クロックの固定周波数であるY(MHz)とを乗算した乗算結果によって除算することによって、クロック逓倍回路32に与える逓倍率が算出される。
逓倍率=(LINK_RATE*M)/(N*Y) … 式(4)

また、固定クロック生成回路28により、固定周波数の固定クロックが生成される。

続いて、クロック逓倍回路32により、逓倍率算出回路60によって算出された逓倍率に基づいて、固定クロック生成回路28によって生成された固定クロックを逓倍することによってピクセルクロックが生成される。

ピクセルクロック生成回路58では、図5に示す入力クロック分周器56は不要となり、リンクレートに応じてリカバリクロックを補正する必要はない。また、リカバリクロックを使用しないため、連続して同じ画像のフレームを表示する場合に、送信側回路からシリアルデータを送信し続ける必要もない。
しかし、逓倍率を算出ために、M, Nを使用するため、同様に、非常に大きな除算器が必要となる。また、固定クロックの固定周波数はリンクレートと関係ないため、固定クロックの固定周波数に応じて逓倍率を補正する必要がり、そのための計算が複雑になる。

また、本発明に関連性のある先行技術文献として、特許文献1〜5がある。

概要

回路構成を簡略化し、その回路規模を削減することができるピクセルクロック生成回路およびピクセルクロック生成方法を提供する。ピクセルクロック生成回路およびピクセルクロック生成方法では、固定クロック生成回路が、固定周波数の固定クロックを生成する。逓倍率算出回路が、送信側回路から伝送路を介して受信側回路に送信されるピクセルクロックの周波数そのものを表すアトリビュートデータ、および、固定クロックの固定周波数を表すデータに基づいて、ピクセルクロックの周波数を、固定クロックの固定周波数によって除算することにより、固定クロックを逓倍してピクセルクロックを生成するための逓倍率を算出する。クロック逓倍回路が、逓倍率に基づいて、固定クロックを逓倍することによってピクセルクロックを生成する。

目的

本発明の目的は、回路構成を簡略化し、その回路規模を削減することができるピクセルクロック生成回路およびピクセルクロック生成方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

送信側回路から伝送路を介して受信側回路に送信される画像データに対応する画像の各々の画素を処理するタイミング信号となるピクセルクロックを生成するピクセルクロック生成回路であって、固定周波数固定クロックを生成する固定クロック生成回路と、前記送信側回路から前記伝送路を介して前記受信側回路に送信される前記ピクセルクロックの周波数そのものを表すアトリビュートデータ、および、前記固定クロックの固定周波数を表すデータに基づいて、前記ピクセルクロックの周波数を、前記固定クロックの固定周波数によって除算することにより、前記固定クロックを逓倍して前記ピクセルクロックを生成するための逓倍率を算出する逓倍率算出回路と、前記逓倍率に基づいて、前記固定クロックを逓倍することによって前記ピクセルクロックを生成するクロック逓倍回路とを備えるピクセルクロック生成回路。

請求項2

前記ピクセルクロックの周波数そのものを表すアトリビュートデータは、各々固定ビット長整数部および小数部からなる実数のデータである請求項1に記載のピクセルクロック生成回路。

請求項3

前記ピクセルクロックの周波数そのものを表すアトリビュートデータは、前記送信側回路により、パケット化されたシリアルデータである請求項1または2に記載のピクセルクロック生成回路。

請求項4

前記ピクセルクロックの周波数そのものを表すアトリビュートデータは、シリアルパラレル変換回路により、前記送信側回路から前記伝送路を介して前記受信側回路に送信される前記シリアルデータがパラレルデータに変換され、データ抽出回路により、前記シリアルパラレル変換回路によって変換されたパラレルデータから抽出されるデータである請求項3に記載のピクセルクロック生成回路。

請求項5

送信側回路から伝送路を介して受信側回路に送信される画像データに対応する画像の各々の画素を処理するタイミング信号となるピクセルクロックを生成するピクセルクロック生成方法であって、前記送信側回路から前記伝送路を介して前記受信側回路に送信される前記ピクセルクロックの周波数そのものを表すアトリビュートデータを含むシリアルデータをパラレルデータに変換するステップと、前記シリアルデータをパラレルデータに変換するステップによって変換されたパラレルデータから前記ピクセルクロックの周波数そのものを表すアトリビュートデータを抽出するステップと、固定周波数の固定クロックを生成するステップと、前記ピクセルクロックの周波数そのものを表すアトリビュートデータ、および、前記固定クロックの固定周波数を表すデータに基づいて、前記ピクセルクロックの周波数を、前記固定クロックの固定周波数によって除算することにより、前記固定クロックを逓倍して前記ピクセルクロックを生成するための逓倍率を算出するステップと、前記逓倍率に基づいて、前記固定クロックを逓倍することによって前記ピクセルクロックを生成するステップとを含むピクセルクロック生成方法。

技術分野

0001

本発明は、送信側回路から伝送路を介して受信側回路に送信される画像データに対応する画像の各々の画素を処理するためのタイミング信号となるピクセルクロックを生成するピクセルクロック生成回路およびピクセルクロック生成方法に関する。

背景技術

0002

図3Aは、従来のピクセルクロック生成回路を適用するタイミングコントローラの一部である、レシーバの構成を表す一例のブロック図である。図3Aに示すレシーバ40は、ディスプレイポート(Displayport)の規格準拠して、送信側回路からメインリンク(Main Link)を介して送信される画像データを受信し、受信した画像データに対応する画像を、画像表示装置に表示するための制御を行う受信側回路である。

0003

受信側回路は、クロックデータリカバリ回路(以下、CDR(Clock Data Recovery)回路ともいう)12と、シリアルパラレル変換回路(以下、S2P (Serial to Parallel)変換回路ともいう)14と、データ抽出回路16と、シリアルパラレルおよびパラレルシリアル変換回路(以下、S2P, P2S (Parallel to Serial) 変換回路ともいう)18と、制御データ保持回路20と、ピクセルクロック生成回路50と、画像メモリ24と、表示制御回路26とを備えている。

0004

受信側回路では、CDR回路12により、送信側回路からメインリンクを介して送信されるシリアルデータの位相に同期したリカバリクロックが生成される。
リカバリクロックは、送信側回路からメインリンクを介して送信されるシリアルデータの送信周波数を表すリンクレートの1/10の周波数クロックである。

0005

続いて、S2P変換回路14により、CDR回路12によって生成されたリカバリクロックに同期して、送信側回路からメインリンクを介して送信されるシリアルデータがパラレルデータに変換される。

0006

続いて、データ抽出回路16により、リカバリクロックに同期して、S2P変換回路14によって変換されたパラレルデータに対してデコード等の処理が行われ、処理後のパラレルデータから、画像データおよびアトリビュートデータ等が抽出される。
アトリビュートデータには、ピクセルクロックの周波数を決定するためのデータ等が含まれる。

0007

データ抽出回路16によって抽出された画像データは、リカバリクロックに同期して、画像メモリ24に保持される。

0008

また、S2P, P2S変換回路18により、送信側回路から補助チャンネル(AUX)を介して送信される制御データが、シリアルデータからパラレルデータに変換される。
制御データには、リンクレートのデータ等が含まれる。

0009

S2P, P2S変換回路18によって変換されたパラレルデータの制御データは、制御データ保持回路20に保持される。

0010

続いて、ピクセルクロック生成回路50により、データ抽出回路16によって抽出された、ピクセルクロックの周波数を決定するためのアトリビュートデータ、および、制御データ保持回路20に保持されたリンクレートの制御データに基づいて、CDR回路12によって生成されたリカバリクロックに同期して、ピクセルクロックが生成される。

0011

ピクセルクロックの周波数は、画像表示装置に表示される画像のリフレッシュレートおよび大きさによって決定される。ピクセルクロックの周波数を決定するためのアトリビュートデータとして、式(1)に示す関係が成り立つような変数M, Nが、送信側回路からメインリンクを介して受信側回路へ送信される。
ピクセルクロックの周波数(MHz)=リンクレート(MBps)*M/N … 式(1)

0012

画像メモリ24に保持された画像データは、ピクセルクロックに同期して、画像表示装置に表示されるタイミングで順次読み出される。

0013

続いて、表示制御回路26により、ピクセルクロックに同期して、画像メモリ24から読み出された画像データに対応する画像を画像表示装置に表示するための同期信号が生成され、画像データおよび同期信号が出力される。

0014

画像データ、ピクセルクロックおよび同期信号は画像表示装置へ送られ、ピクセルクロックおよび同期信号に同期して、画像データに対応する画像が画像表示装置に表示される。

0015

次に、ピクセルクロック生成回路について説明する。
一例として、図3Bに示すように、メインリンクと、M, N、及びCDR回路12によって生成されたリカバリクロックからピクセルクロックを生成する場合を説明する。

0016

図4は、図3Bに示すピクセルクロック生成回路の構成を表す一例のブロック図である。図4に示すピクセルクロック生成回路42は、リカバリクロックに基づいて、ピクセルクロックを生成するものであり、1/N分周器44と、1/M分周器46と、位相同期ループ回路(以下、PLL (Phase Locked Loop)回路ともいう)48とからなるクロック逓倍回路周波数シンセサイザ)を備えている。

0017

ピクセルクロック生成回路42では、1/N分周器44により、リカバリクロックが1/Nの周波数のクロックに分周され、1/M分周器46により、PLL回路48によって生成されるピクセルクロックが1/Mの周波数のクロックに分周される。そして、PLL回路48により、1/N分周器44によって分周されたクロックと、1/M分周器46によって分周されたクロックとの位相が同期されることにより、式(2)によって算出される周波数のピクセルクロックが生成される。
ピクセルクロックの周波数(MHz)=リカバリクロック(MBps)*10*M/N … 式(2)
なお、式(2)において、リカバリクロックの周波数に10が乗算されているのは、リカバリクロックがリンクレートの1/10の周波数のクロックであるからである。

0018

しかし、M, Nの値は、例えば、8192,32768,5242898等のような24ビットで表される非常に大きな値であるため、このままの値で図4に示す回路を構成すると、回路規模が非常に大きくなるとともに、PLL回路48への入力クロックの周波数が、PLL回路48の入力周波数レンジを満たさなくなる場合がある。そのため、図5に示すように、クロック逓倍回路の外部において、クロック逓倍回路に与える逓倍率をあらかじめ計算し、計算した逓倍率をクロック逓倍回路に与える方式が一般的である。

0019

図5は、図3Aに示すピクセルクロック生成回路の構成を表す一例のブロック図である。図5に示すピクセルクロック生成回路50は、リンクレート選択回路52と、逓倍率算出回路54と、入力クロック分周器56と、クロック逓倍回路32とを備えている。

0020

図5に示す制御データ保持回路20には、受信側回路が受け取り可能なリンクレートが書き込まれたレジスタが一つまたは複数存在する。送信側回路は、これらを補助チャンネル(AUX)から読み出して送信するリンクレートを選択し、そのリンクレートが読み出されたレジスタの番号を、補助チャンネルを経由してリンクレート選択レジスタに書き込む。

0021

リンクレート選択回路52により、制御データ保持回路20のリンクレート選択レジスタに保持された制御データに基づいて、受け取り可能なリンクレートが書き込まれたレジスタのデータの中から、実際に使用する1つのリンクレートが選択される。そして、選択した実際に使用する1つのリンクレートに基づいて、入力クロック分周器56における入力クロックの分周率Lが決定される。

0022

続いて、逓倍率算出回路54により、式(3)に示すように、データ抽出回路16によって抽出されたMとリンクレート選択回路52によって決定されたLとを乗算した乗算結果を、データ抽出回路16によって抽出されたNによって除算することによって、クロック逓倍回路32に与える逓倍率が算出される。
逓倍率=M*L/N … 式(3)

0023

また、入力クロック分周器56により、分周率Lに基づいて、リカバリクロックが1/Lの周波数のクロックに分周される。

0024

リカバリクロックは、リンクレートの1/10の周波数のクロックであり、リンクレートが高くなれば、リカバリクロックの周波数も高くなる。クロック逓倍回路32には、入力周波数レンジがあるため、リンクレートが高くなって、リカバリクロックの周波数がクロック逓倍回路32の入力周波数レンジよりも高くなれば、それに応じて、入力クロック分周器56により、リカバリクロックの周波数がクロック逓倍回路32の入力周波数レンジに入るように、リカバリクロックを1/Lの周波数のクロックに分周する。

0025

続いて、クロック逓倍回路32により、逓倍率算出回路54によって算出された逓倍率に基づいて、入力クロック分周器56によって分周されたクロックを逓倍することによってピクセルクロックが生成される。

0026

しかし、M, Nはともに変数であるから、例えば、小数点以下24ビットの精度の逓倍率を得るためには、48ビットの非常に大きな除算器が必要になる。
また、前述のように、クロック逓倍回路32には入力周波数レンジがある。従って、リカバリクロックがクロック逓倍回路32の入力周波数レンジ内に収まるように、リンクレートに応じてリカバリクロックを補正する必要がある。また、逓倍率を算出するために、リンクレートに応じてM, Nを補正する必要がある。
さらに、図5に示す回路は、リカバリクロックを使用することを前提としている。そのため、連続して同じ画像のフレームを表示する場合でも、送信側回路からメインリンクを介してシリアルデータを送信し続けなければならない。

0027

この対策として、図6に示すように、クロック逓倍回路32の入力クロックとして、リカバリクロックを使わずに、発振器等を使って、クロック逓倍回路32の入力周波数レンジに入る固定周波数固定クロックを使う方法がある。

0028

図6は、図3Cに示すピクセルクロック生成回路の構成を表す一例のブロック図である。図6に示すピクセルクロック生成回路58は、リンクレート選択回路52と、逓倍率算出回路60と、固定クロック生成回路28と、クロック逓倍回路32とを備えている。

0029

ピクセルクロック生成回路58において、データ抽出回路16、制御データ保持回路20およびリンクレート選択回路52の動作は、図5に示すピクセルクロック生成回路50の場合と同様である。

0030

ピクセルクロック生成回路58では、逓倍率算出回路60により、式(4)に示すように、実際に使用する1つのリンクレートLINK_RATEとMとを乗算した乗算結果を、Nと固定クロック生成回路28によって生成された固定クロックの固定周波数であるY(MHz)とを乗算した乗算結果によって除算することによって、クロック逓倍回路32に与える逓倍率が算出される。
逓倍率=(LINK_RATE*M)/(N*Y) … 式(4)

0031

また、固定クロック生成回路28により、固定周波数の固定クロックが生成される。

0032

続いて、クロック逓倍回路32により、逓倍率算出回路60によって算出された逓倍率に基づいて、固定クロック生成回路28によって生成された固定クロックを逓倍することによってピクセルクロックが生成される。

0033

ピクセルクロック生成回路58では、図5に示す入力クロック分周器56は不要となり、リンクレートに応じてリカバリクロックを補正する必要はない。また、リカバリクロックを使用しないため、連続して同じ画像のフレームを表示する場合に、送信側回路からシリアルデータを送信し続ける必要もない。
しかし、逓倍率を算出ために、M, Nを使用するため、同様に、非常に大きな除算器が必要となる。また、固定クロックの固定周波数はリンクレートと関係ないため、固定クロックの固定周波数に応じて逓倍率を補正する必要がり、そのための計算が複雑になる。

0034

また、本発明に関連性のある先行技術文献として、特許文献1〜5がある。

先行技術

0035

特開2000−276092号公報
特開2001−92423号公報
特開2002−305752号公報
特開2003−131634号公報
特開2007−225863号公報

発明が解決しようとする課題

0036

本発明の目的は、回路構成を簡略化し、その回路規模を削減することができるピクセルクロック生成回路およびピクセルクロック生成方法を提供することにある。

課題を解決するための手段

0037

上記目的を達成するために、本発明は、送信側回路から伝送路を介して受信側回路に送信される画像データに対応する画像の各々の画素を処理するタイミング信号となるピクセルクロックを生成するピクセルクロック生成回路であって、
固定周波数の固定クロックを生成する固定クロック生成回路と、
前記送信側回路から前記伝送路を介して前記受信側回路に送信される前記ピクセルクロックの周波数そのものを表すアトリビュートデータ、および、前記固定クロックの固定周波数を表すデータに基づいて、前記ピクセルクロックの周波数を、前記固定クロックの固定周波数によって除算することにより、前記固定クロックを逓倍して前記ピクセルクロックを生成するための逓倍率を算出する逓倍率算出回路と、
前記逓倍率に基づいて、前記固定クロックを逓倍することによって前記ピクセルクロックを生成するクロック逓倍回路とを備えるピクセルクロック生成回路を提供する。

0038

ここで、前記ピクセルクロックの周波数そのものを表すアトリビュートデータは、各々固定ビット長整数部および小数部からなる実数のデータであることが好ましい。

0039

また、前記ピクセルクロックの周波数そのものを表すアトリビュートデータは、前記送信側回路により、パケット化されたシリアルデータであることが好ましい。

0040

また、前記ピクセルクロックの周波数そのものを表すアトリビュートデータは、シリアルパラレル変換回路により、前記送信側回路から前記伝送路を介して前記受信側回路に送信される前記シリアルデータがパラレルデータに変換され、データ抽出回路により、前記シリアルパラレル変換回路によって変換されたパラレルデータから抽出されるデータであることが好ましい。

0041

また、本発明は、送信側回路から伝送路を介して受信側回路に送信される画像データに対応する画像の各々の画素を処理するタイミング信号となるピクセルクロックを生成するピクセルクロック生成方法であって、
前記送信側回路から前記伝送路を介して前記受信側回路に送信される前記ピクセルクロックの周波数そのものを表すアトリビュートデータを含むシリアルデータをパラレルデータに変換するステップと、
前記シリアルデータをパラレルデータに変換するステップによって変換されたパラレルデータから前記ピクセルクロックの周波数そのものを表すアトリビュートデータを抽出するステップと、
固定周波数の固定クロックを生成するステップと、
前記ピクセルクロックの周波数そのものを表すアトリビュートデータ、および、前記固定クロックの固定周波数を表すデータに基づいて、前記ピクセルクロックの周波数を、前記固定クロックの固定周波数によって除算することにより、前記固定クロックを逓倍して前記ピクセルクロックを生成するための逓倍率を算出するステップと、
前記逓倍率に基づいて、前記固定クロックを逓倍することによって前記ピクセルクロックを生成するステップとを含むピクセルクロック生成方法を提供する。

発明の効果

0042

本発明によれば、リンクレート、および、クロック逓倍回路の入力周波数レンジを考慮する必要がないため、回路構成を簡略化することができる。
また、ピクセルクロックの周波数そのものを表すアトリビュートデータが実数であり、かつ、固定クロックの周波数のデータが固定であるため、逓倍率算出回路は、除数固定値の除算によって逓倍率を算出することができる。このため、逓倍率算出回路が備える除算器の回路規模を削減することができ、その結果、ピクセルクロック生成回路の回路規模を削減することができる。

図面の簡単な説明

0043

本発明のピクセルクロック生成回路を適用するタイミングコントローラの一部である、レシーバの構成を表す一実施形態のブロック図である。
図1に示すピクセルクロック生成回路の構成を表す一実施形態のブロック図である。
従来のピクセルクロック生成回路を適用するタイミングコントローラの一部である、レシーバの構成を表す一例のブロック図である。
従来のピクセルクロック生成回路を適用するタイミングコントローラの一部である、レシーバの構成を表す別の例のブロック図である。
従来のピクセルクロック生成回路を適用するタイミングコントローラの一部である、レシーバの構成を表す別の例のブロック図である。
図3Bに示すピクセルクロック生成回路の構成を表す一例のブロック図である。
図3Aに示すピクセルクロック生成回路の構成を表す一例のブロック図である。
図3Cに示すピクセルクロック生成回路の構成を表す一例のブロック図である。

実施例

0044

以下に、添付の図面に示す好適実施形態に基づいて、本発明のピクセルクロック生成回路およびピクセルクロック生成方法を詳細に説明する。

0045

図1は、本発明のピクセルクロック生成回路を適用するタイミングコントローラの一部である、レシーバの構成を表す一実施形態のブロック図である。図1に示すレシーバ10は、ディスプレイポートの規格に準拠して、映像機器等の送信側回路から伝送路を介して送信される画像データを受信し、受信した画像データに対応する画像を、液晶ディスプレイ等の画像表示装置に表示するための制御を行う受信側回路である。

0046

ディスプレイポートは、映像機器等を画像表示装置に接続するためのインタフェイス規格の1つであり、映像信号のインタフェイス規格に関する標準化団体VESA(Video Electronics StandardsAssociation)によって策定されたものである。ディスプレイポートでは、最大4レーンのメインリンク(Main Link)、および、補助チャンネル(AUX)からなる伝送路によって、送信側回路と受信側回路との間が接続される。

0047

メインリンクは、画像データ、および、画像データに対応する画像の各々の画素を処理するためのタイミング信号となるピクセルクロックの周波数そのものを表すアトリビュートデータ等を、送信側回路から受信側回路へ送信するためのチャンネルである。
補助チャンネルは、送信側回路と受信側回路との間の接続(リンク)を制御する制御データを、送信側回路と受信側回路との間で双方向に送受信するためのチャンネルである。

0048

送信側回路と受信側回路との間では、画像データ、アトリビュートデータおよび制御データ等がパケット化されたシリアルデータが送受信される。

0049

図1に示す受信側回路は、図3Cに示す従来の受信側回路において、ピクセルクロック生成回路58の代わりに、ピクセルクロック生成回路22を備えている。つまり、受信側回路は、CDR回路12と、S2P変換回路14と、データ抽出回路16と、S2P, P2S変換回路18と、制御データ保持回路20と、ピクセルクロック生成回路22と、画像メモリ24と、表示制御回路26とを備えている。

0050

CDR回路12は、送信側回路からメインリンクを介して送信されるシリアルデータの位相を検出し、検出したシリアルデータの位相に同期したリカバリクロックを生成する。
リカバリクロックは、リンクレートの1/10の周波数のクロックである。

0051

続いて、S2P変換回路14は、CDR回路12によって生成されたリカバリクロックに同期して、送信側回路からメインリンクを介して送信されるシリアルデータをパラレルデータに変換する。

0052

続いて、データ抽出回路16は、リカバリクロックに同期して、S2P変換回路14によって変換されたパラレルデータに対してデコード等の処理を行い、処理後のパラレルデータから、画像データおよびアトリビュートデータ等を抽出する。

0053

続いて、S2P, P2S変換回路18は、送信側回路から補助チャンネルを介して送信される制御データを、シリアルデータからパラレルデータに変換し、制御データ保持回路20から出力された制御データを、パラレルデータからシリアルデータに変換する。
制御データには、リンクレートのデータ等が含まれる。但し、本発明では、制御データは使用しない。

0054

続いて、制御データ保持回路20は、例えば、ディスプレイポートの規格に対応するDPCD (DisplayPort Configuration Data)のレジスタ等であり、S2P, P2S変換回路18によって変換されたパラレルデータの制御データを保持する。但し、本発明では、制御データは使用しない。

0055

続いて、ピクセルクロック生成回路22は、データ抽出回路16によって抽出された、ピクセルクロックの周波数そのものを表すアトリビュートデータ、および、固定クロックの固定周波数を表すデータに基づいて、ピクセルクロックを生成する。

0056

続いて、画像メモリ24は、リカバリクロックに同期して、データ抽出回路16によって抽出された画像データを保持し、ピクセルクロック生成回路22によって生成されたピクセルクロックに同期して、保持されている画像データを出力する。

0057

続いて、表示制御回路26は、ピクセルクロックに同期して、画像メモリ24から入力される画像データに対応する画像を画像表示装置に表示するための同期信号を生成し、画像データおよび同期信号を出力する。

0058

次に、図2は、図1に示すピクセルクロック生成回路の構成を表す一実施形態のブロック図である。図2に示すピクセルクロック生成回路22は、固定クロック生成回路28と、逓倍率算出回路30と、クロック逓倍回路32とを備えている。

0059

固定クロック生成回路28は、固定周波数の固定クロックを生成する。

0060

続いて、逓倍率算出回路30は、式(5)に示すように、ピクセルクロックの周波数そのものを表すアトリビュートデータ、および、固定クロック生成回路28によって生成された固定クロックの固定周波数を表すデータに基づいて、ピクセルクロックの周波数を、固定クロックの固定周波数によって除算することにより、固定クロックを逓倍してピクセルクロックを生成するための逓倍率を算出する。
逓倍率=ピクセルクロックの周波数/固定クロックの固定周波数 … 式(5)

0061

本実施形態の場合、固定クロックの固定周波数を表すデータは、逓倍率算出回路30の内部にあらかじめ設定されているものとする。

0062

続いて、クロック逓倍回路32は、逓倍率算出回路30によって算出された逓倍率に基づいて、固定クロック生成回路28によって生成された固定クロックを逓倍することによってピクセルクロックを生成する。

0063

図1に示す受信側回路において、CDR回路12、S2P変換回路14、データ抽出回路16、S2P, P2S変換回路18、制御データ保持回路20、画像メモリ24および表示制御回路26の動作は、図3Cに示す従来の受信側回路の場合と同じである。

0064

つまり、図1に示す受信側回路では、CDR回路12により、送信側回路からメインリンクを介して送信されるシリアルデータの位相に同期したリカバリクロックが生成される。

0065

続いて、S2P変換回路14により、リカバリクロックに同期して、送信側回路からメインリンクを介して送信されるシリアルデータがパラレルデータに変換される。

0066

続いて、データ抽出回路16により、リカバリクロックに同期して、S2P変換回路14によって変換されたパラレルデータに対してデコード等の処理が行われ、処理後のパラレルデータから、画像データおよびアトリビュートデータ等が抽出される。
本実施形態の場合、アトリビュートデータには、ピクセルクロックの周波数そのものを表すデータ等が含まれる。

0067

データ抽出回路16によって抽出された画像データは、リカバリクロックに同期して、画像メモリ24に保持される。

0068

0069

従来は、表1に示すように、ピクセルクロックの周波数を決定するためのアトリビュートデータM, Nに各々対応する24ビットのアトリビュートデータM[23:0], N[23:0]が、送信側回路からメインリンクを介して受信側回路に送信される。表1には、送信側回路からメインリンクの4つのレーンLane0-3を介して受信側回路に送信されるアトリビュートデータM[23:0], N[23:0]が示されている。

0070

アトリビュートデータを送信する前に、あらかじめ設定された8ビットのコードSSが2回連続して送信側回路からメインリンクを介して受信側回路に順次送信される。つまり、4つのレーンLane0-3の各々において、コードSSが2回連続して送信された場合、2回目に送信されてきたコードSSに続いてアトリビュートデータが送信されることを意味する。

0071

表1では、コードSSが2回連続して送信側回路からレーンLane0を介して受信側回路に送信された後、アトリビュートデータM[23:0]が、送信側回路からレーンLane0を介して受信側回路に順次送信される。表1の場合、8ビットのパラレルデータのアトリビュートデータM[23:16]、M[15:8]およびM[7:0]が順次送信される。レーンLane1-3についても同様である。

0072

また、アトリビュートデータM[7:0]が送信された後、24ビットのアトリビュートデータN[23:0]が、送信側回路からレーンLane3を介して受信側回路に順次送信される。表1の場合、8ビットのアトリビュートデータN[23:16]、N[15:8]およびN[7:0]が順次送信される。

0073

0074

本実施形態では、表2に示すように、ピクセルクロックの周波数そのものを表す24ビットのアトリビュートデータは、ピクセルクロックの周波数の整数部および小数部を表す各々12ビットのINTE[11:0]およびFRAC[11:0]によって構成されている。つまり、ピクセルクロックの周波数そのものを表すアトリビュートデータは、各々固定ビット長の整数部および小数部からなる実数のデータである。

0075

0076

本実施形態では、表3に示すように、ピクセルクロックの周波数そのものを表すアトリビュートデータINTE[11:0]およびFRAC[11:0]が、従来のアトリビュートデータM[23:0]の代わりに、送信側回路からメインリンクを介して受信側回路に送信される。表3には、送信側回路からメインリンクの4つのレーンLane0-3を介して受信側回路に送信されるアトリビュートデータINTE[11:0]およびFRAC[11:0]が示されている。

0077

同様に、アトリビュートデータを送信する前に、あらかじめ設定された8ビットのコードSSが2回連続して送信側回路からメインリンクを介して受信側回路に順次送信される。

0078

表3では、コードSSが2回連続して送信側回路からレーンLane0を介して受信側回路に送信された後、アトリビュートデータINTE[11:0]およびFRAC[11:0]が、送信側回路からレーンLane0を介して受信側回路に順次送信される。表3の場合、8ビットのパラレルデータのアトリビュートデータINTE[11:4]、INTE[3:0]およびFRAC[11:8]、ならびに、FRAC[7:0]が順次送信される。レーンLane1-3についても同様である。

0079

なお、従来のアトリビュートデータM[23:0]を送信し、かつ、アトリビュートデータM[23:0]とは別に、アトリビュートデータINTE[11:0]およびFRAC[11:0]を送信してもよい。また、従来のアトリビュートデータM[23:0]、N[23:0]を送信しなくてもよい。さらに、アトリビュートデータINTEおよびFRACを送信する場合に使用するレーンの数、および、アトリビュートデータINTEおよびFRACのビット長等は、必要に応じて変更することができる。

0080

また、S2P, P2S変換回路18により、送信側回路から補助チャンネルを介して送信される制御データが、シリアルデータからパラレルデータに変換される。
制御データには、リンクレートのデータ等が含まれる。但し、本発明では、制御データは使用しない。

0081

S2P, P2S変換回路18によって変換されたパラレルデータの制御データは、制御データ保持回路20に保持される。但し、本発明では、制御データは使用しない。

0082

続いて、ピクセルクロック生成回路22により、データ抽出回路16によって抽出された、ピクセルクロックの周波数そのものを表すアトリビュートデータ、および、固定クロックの固定周波数を表すデータに基づいて、ピクセルクロックが生成される。

0083

ピクセルクロック生成回路22では、逓倍率算出回路30により、ピクセルクロックの周波数そのものを表すアトリビュートデータ、および、固定クロック生成回路28によって生成された固定クロックの固定周波数を表すデータに基づいて、ピクセルクロックの周波数を、固定クロックの固定周波数によって除算することによって、固定クロックを逓倍してピクセルクロックを生成するための逓倍率が算出される。

0084

逓倍率は、式(6)によって算出することができる。
逓倍率= (INTE*4096+FRAC) / (Y*4096) … 式(6)
Y(MHz)は、固定クロックの固定周波数を表すデータである。
なお、式(6)において、INTEおよびYの各々に4096が乗算されているのは、ピクセルクロックの周波数の小数部を表す12ビットのFRACを整数化して演算を行うためである。

0085

ピクセルクロックの周波数が、例えば、148.5MHzである場合、その整数部の148を表すINTE[11:0]、および、小数部の0.5を表すFRAC[11:0]は、式(7)および式(8)のようになる。
INTE[11:0]=000010010100 … 式(7)
FRAC[11:0]=100000000000 … 式(8)

0086

固定クロックの固定周波数Yが、例えば、50MHzである場合、逓倍率は、式(9)によって算出される。
逓倍率= (148*4096+2048) / (50*4096) = 2.97 … 式(9)
式(9)において、式(6)におけるFRACに対応する数値が、2048となっているのは、同様に、ピクセルクロックの周波数の小数部を表す12ビットのFRACを整数化して演算を行うためである。

0087

続いて、クロック逓倍回路32により、逓倍率算出回路30によって算出された逓倍率に基づいて、固定クロック生成回路28によって生成された固定クロックを逓倍することによってピクセルクロックが生成される。

0088

本実施形態のピクセルクロック生成回路22では、リンクレート、および、クロック逓倍回路32の入力周波数レンジを考慮する必要がないため、回路構成を簡略化することができる。
また、ピクセルクロックの周波数そのものを表すアトリビュートデータが実数であり、かつ、固定クロックの周波数のデータが固定であるため、逓倍率算出回路30は、除数が固定値の除算によって逓倍率を算出することができる。このため、逓倍率算出回路30が備える除算器の回路規模を削減することができ、その結果、ピクセルクロック生成回路22の回路規模を削減することができる。

0089

画像メモリ24に保持された画像データは、ピクセルクロックに同期して、画像表示装置に表示されるタイミングで順次読み出される。

0090

続いて、表示制御回路26により、ピクセルクロックに同期して、画像メモリ24から読み出された画像データに対応する画像を画像表示装置に表示するための同期信号が生成され、画像データおよび同期信号が出力される。

0091

画像データ、ピクセルクロックおよび同期信号は画像表示装置へ送られ、ピクセルクロックおよび同期信号に同期して、画像データに対応する画像が画像表示装置に表示される。

0092

なお、本発明は、ディスプレイポートの規格に準拠したピクセルクロックの生成に限らず、送信側回路から伝送路を介して受信側回路に送信される画像データに対応する画像の各々の画素を処理するためのピクセルクロックを生成する場合に適用可能である。

0093

以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

0094

10、40レシーバ
12クロックデータリカバリ回路(CDR回路)
14シリアルパラレル変換回路(S2P変換回路)
16データ抽出回路
18シリアルパラレルおよびパラレルシリアル変換回路(S2P, P2S変換回路)
20制御データ保持回路
22、42、50、58ピクセルクロック生成回路
24画像メモリ
26表示制御回路
28固定クロック生成回路
30、54、60逓倍率算出回路
32クロック逓倍回路
44 1/N分周器
46 1/M分周器
48位相同期ループ回路(PLL回路)
52リンクレート選択回路
56入力クロック分周器

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