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技術 降圧回路

出願人 株式会社東芝東芝デバイス&ストレージ株式会社
発明者 田村元樹
出願日 2016年3月15日 (3年6ヶ月経過) 出願番号 2016-051270
公開日 2017年9月21日 (1年11ヶ月経過) 公開番号 2017-169322
状態 特許登録済
技術分野 DC‐DCコンバータ
主要キーワード Nチャネル ドレイン路 ソース路 反転入力電圧 上昇期間 弱反転領域 ゲート膜厚 ON期間
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年9月21日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (10)

課題

簡単な構成で、出力電圧に対応した耐圧のトランジスタにより構成する。

解決手段

実施形態の降圧回路は、第1の値のピーク値交流入力電圧が供給される入力端子と、ドレインが入力端子にソースが第1のノードに接続され、制御端に第1の値よりも低い第2の値の直流電圧印加されるNチャネルの第1のトランジスタと、ドレインが入力端子にソースが第2のノードに接続され、制御端に第2の値の直流電圧が印加されるPチャネルの第2のトランジスタと、ドレインが出力端子にソースが第1のノードに接続され、制御端に入力電圧が印加されるNチャネルの第3のトランジスタと、ドレインが出力端子にソースが第2のノードに接続され、制御端に入力電圧が印加されるPチャネルの第4のトランジスタと、第1のノードと第2のノードとの間に接続される第1のコンデンサと、出力端子と基準電位点との間に接続される第2のコンデンサとを具備する。

概要

背景

従来、集積回路内において、耐圧が異なるトランジスタが用いられることがある。例えば、入出力信号ベルが大きい信号を、比較的低い耐圧のトランジスタによって信号処理する場合には、入出力信号レベルに対応した比較的高い耐圧のトランジスタを用いて信号のレベルをレベルシフトする必要がある。

このようなレベルシフトを行う場合には、入出力信号のレベルに対応した高い電源電圧を、低い耐圧のトランジスタに対応した低い電源電圧に降圧する降圧回路が必要である。この降圧回路についても、電源電圧に対応した耐圧のトランジスタを用いる必要がある。

しかしながら、トランジスタはゲート膜厚によって耐圧が異なり、集積回路内において、膜厚が異なるトランジスタを形成するために、製造プロセスが複雑化してしまうという問題がある。

概要

簡単な構成で、出力電圧に対応した耐圧のトランジスタにより構成する。 実施形態の降圧回路は、第1の値のピーク値交流入力電圧が供給される入力端子と、ドレインが入力端子にソースが第1のノードに接続され、制御端に第1の値よりも低い第2の値の直流電圧印加されるNチャネルの第1のトランジスタと、ドレインが入力端子にソースが第2のノードに接続され、制御端に第2の値の直流電圧が印加されるPチャネルの第2のトランジスタと、ドレインが出力端子にソースが第1のノードに接続され、制御端に入力電圧が印加されるNチャネルの第3のトランジスタと、ドレインが出力端子にソースが第2のノードに接続され、制御端に入力電圧が印加されるPチャネルの第4のトランジスタと、第1のノードと第2のノードとの間に接続される第1のコンデンサと、出力端子と基準電位点との間に接続される第2のコンデンサとを具備する。

目的

特表2002−506609号公報






実施形態は、簡単な構成で、出力電圧に対応した耐圧のトランジスタにより構成することができる降圧回路を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

ピーク値が第1の値である交流入力電圧が供給される入力端子と、電流経路の第1端に前記入端子が接続され、前記電流経路の第2端に第1のノードが接続され、制御端に前記第1の値よりも低い第2の値の直流電圧印加されるNチャネルの第1のトランジスタと、電流経路の第1端に前記入力端子が接続され、前記電流経路の第2端に第2のノードが接続され、制御端に前記第2の値の直流電圧が印加されるPチャネルの第2のトランジスタと、電流経路の第1端に出力端子が接続され、電流経路の第2端に前記第1のノードが接続され、制御端に前記交流の入力電圧が印加されるNチャネルの第3のトランジスタと、電流経路の第1端に前記出力端子が接続され、電流経路の第2端に前記第2のノードが接続され、制御端に前記交流の入力電圧が印加されるPチャネルの第4のトランジスタと、前記第1のノードと前記第2のノードとの間に接続される第1のコンデンサと、前記出力端子と基準電位点との間に接続される第2のコンデンサとを具備する降圧回路

請求項2

前記第1乃至第4のトランジスタは、バックゲートを有する4端子構造であり、前記第1乃至第4のトランジスタのそれぞれの第1端はそれぞれのバックゲートに接続されている請求項1に記載の降圧回路。

請求項3

前記第1及び第3のトランジスタの第1端と第2端との間にそれぞれ形成された第1及び第3の寄生ダイオードと、前記第2及び第4のトランジスタの第1端と第2端との間にそれぞれ形成された第2及び第4の寄生ダイオードとを具備する請求項2に記載の降圧回路。

請求項4

前記第2のコンデンサの容量は、前記第1のコンデンサの容量よりも大きい請求項1乃至3のいずれか1つに記載の降圧回路。

請求項5

ピーク値が第1の値である交流の入力電圧が供給される第1の入力端子と、電流経路の第1端に前記第1の入力端子が接続され、電流経路の第2端に第1のノードが接続され、制御端に前記第1の値よりも低い第2の値の直流電圧が印加されるNチャネルの第1のトランジスタと、電流経路の第1端に前記第1の入力端子が接続され、電流経路の第2端に第2のノードが接続され、制御端に前記第2の値の直流電圧が印加されるPチャネルの第2のトランジスタと、電流経路の第1端に出力端子が接続され、電流経路の第2端に前記第1のノードが接続され、制御端に前記交流の入力電圧が印加されるNチャネルの第3のトランジスタと、電流経路の第1端に前記出力端子が接続され、電流経路の第2端に前記第2のノードが接続され、制御端に前記交流の入力電圧が印加されるPチャネルの第4のトランジスタと、前記第1のノードと前記第2のノードとの間に接続される第1のコンデンサと、前記出力端子と基準電位点との間に接続される第2のコンデンサと、前記入力電圧反転入力電圧が供給される第2の入力端子と、電流経路の第1端に前記第2の入力端子が接続され、電流経路の第2端に第3のノードが接続され、制御端に前記第1の値よりも低い第2の値の直流電圧が印加されるNチャネルの第5のトランジスタと、電流経路の第1端に前記第2の入力端子が接続され、電流経路の第2端に第4のノードが接続され、制御端に前記第2の値の直流電圧が印加されるPチャネルの第6のトランジスタと、電流経路の第1端に前記出力端子が接続され、電流経路の第2端に前記第3のノードが接続され、制御端に前記交流の入力電圧が印加されるNチャネルの第7のトランジスタと、電流経路の第1端に前記出力端子が接続され、電流経路の第2端に前記第4のノードが接続され、制御端に前記交流の入力電圧が印加されるPチャネルの第8のトランジスタと、前記第3のノードと前記第4のノードとの間に接続される第3のコンデンサとを具備する降圧回路。

技術分野

0001

本発明の実施形態は、降圧回路に関する。

背景技術

0002

従来、集積回路内において、耐圧が異なるトランジスタが用いられることがある。例えば、入出力信号ベルが大きい信号を、比較的低い耐圧のトランジスタによって信号処理する場合には、入出力信号レベルに対応した比較的高い耐圧のトランジスタを用いて信号のレベルをレベルシフトする必要がある。

0003

このようなレベルシフトを行う場合には、入出力信号のレベルに対応した高い電源電圧を、低い耐圧のトランジスタに対応した低い電源電圧に降圧する降圧回路が必要である。この降圧回路についても、電源電圧に対応した耐圧のトランジスタを用いる必要がある。

0004

しかしながら、トランジスタはゲート膜厚によって耐圧が異なり、集積回路内において、膜厚が異なるトランジスタを形成するために、製造プロセスが複雑化してしまうという問題がある。

先行技術

0005

特表2002−506609号公報

発明が解決しようとする課題

0006

実施形態は、簡単な構成で、出力電圧に対応した耐圧のトランジスタにより構成することができる降圧回路を提供することを目的とする。

課題を解決するための手段

0007

実施形態の降圧回路は、ピーク値が第1の値である交流入力電圧が供給される入力端子と、電流経路の第1端に前記入端子が接続され、前記電流経路の第2端に第1のノードが接続され、制御端に前記第1の値よりも低い第2の値の直流電圧印加されるNチャネルの第1のトランジスタと、電流経路の第1端に前記入力端子が接続され、前記電流経路の第2端に第2のノードが接続され、制御端に前記第2の値の直流電圧が印加されるPチャネルの第2のトランジスタと、電流経路の第1端に出力端子が接続され、電流経路の第2端に前記第1のノードが接続され、制御端に前記交流の入力電圧が印加されるNチャネルの第3のトランジスタと、電流経路の第1端に前記出力端子が接続され、電流経路の第2端に前記第2のノードが接続され、制御端に前記交流の入力電圧が印加されるPチャネルの第4のトランジスタと、前記第1のノードと前記第2のノードとの間に接続される第1のコンデンサと、前記出力端子と基準電位点との間に接続される第2のコンデンサとを具備する。

図面の簡単な説明

0008

第1の実施の形態に係る降圧回路を示す回路図。
入力電圧Vinの一例を示す波形図。
比較例を示す回路図。
実施の形態の動作を説明するためのタイミングチャート
図5図4中の(1)〜(19)にて示す各期間又はタイミングにおける各トランジスタ及びノードの状態を示す図表
第2の実施の形態を示す回路図。
変形例を示す回路図。
第3の実施の形態を示す回路図。
第4の実施の形態を示す回路図。

実施例

0009

以下、図面を参照して本発明の実施の形態について詳細に説明する。
(第1の実施の形態)
図1は第1の実施の形態に係る降圧回路を示す回路図である。また、図2は入力電圧Vinの一例を示す波形図である。実施の形態は、簡単な構成で、低い電源電圧に対応する耐圧のトランジスタのみを用いて、高い電源電圧を低い電源電圧に降圧する降圧回路を構成可能とするものである。例えば、実施の形態においては、電源電圧Vddを半分の電圧Vref(=Vdd/2)に降圧する例を説明するが、1/2に降圧する回路に限定されるものではない。

0010

先ず、図3を参照して、一般的に採用されている降圧回路の比較例について説明する。図3は比較例を示す回路図である。

0011

入力端子INには、電源電圧V1が印加される。入力端子INとノードn12との間には、PMOSトランジスタMP11のソースドレイン路が接続される。ノードn12とノードn11との間にはコンデンサC11が接続される。ノードn11と出力端子OUTとの間には、NMOSトランジスタMN12のドレインソース路が接続される。出力端子OUTはコンデンサC12を介して基準電位点に接続される。出力端子OUTに現れる電圧は制御回路11にも供給される。

0012

また、ノードn11と基準電位点との間には、NMOSトランジスタMN11のドレイン・ソース路が接続され、ノードn12と出力端子OUTとの間には、PMOSトランジスタMP12のソース・ドレイン路が接続される。

0013

制御回路11はトランジスタMP11,MN12を同時にオンオフ制御し、また、トランジスタMN11,MP12を同時にオン,オフ制御する。また、制御回路11は、トランジスタMP11,MN12のオン(ON)時には、トランジスタMN11,MP12をオフ(OFF)にし、トランジスタMP11,MN12のオフ時には、トランジスタMN11,MP12をオンにする。

0014

制御回路11によって、トランジスタMP11,MN12がオンで、トランジスタMN11,MP12がオフになると、入力端子INと基準電位点との間に、コンデンサC11,C12が直列接続されることになる。コンデンサC11,C12の容量が相互に同一である場合には、コンデンサC11,C12同士の間の出力端子OUTには、入力端子INに供給される電源電圧V1の1/2の電圧が出力電圧V2として現れる。

0015

また、制御回路11によって、トランジスタMN11,MP12がオン、トランジスタMP11,MN12がオフになると、基準電位点と出力端子OUTとの間に、コンデンサC11,C12が並列接続されることになる。これにより、コンデンサC12はコンデンサC11から電荷が供給されて、コンデンサC11,C12の端子電圧は相互に同一となる。制御回路11が各トランジスタのスイッチング周期を適宜設定することによって、出力端子OUTには、電源電圧V1の1/2の出力電圧V2が現れることになる。

0016

図3の比較例においては、トランジスタMP11,MP12,MN11,MN12を確実に駆動するために、制御回路11は各トランジスタの制御端である各ゲートに対して、電源電圧V1と同じ電圧を印加する。従って、電源電圧V1の入力開始から出力端子OUTに電源電圧V1の1/2の電圧が現れる迄の間、各トランジスタのゲート・ソース間及びドレイン・ソース間には、電圧V1が印加されることになる。即ち、図3の比較例では、出力電圧はV2=V1/2であっても、各トランジスタとしては電圧V1に対応する耐圧のものを採用する必要がある。また、図3の比較例では、各トランジスタを駆動するための制御回路を設ける必要があり、回路構成が複雑となる。

0017

これに対し、実施形態においては、制御回路を不要にすると共に、トランジスタとしては、電圧Vref(=Vdd/2)に対応する耐圧のトランジスタのみを用いて、電源電圧VddをVref(=Vdd/2)に降圧する降圧回路を構成する。例えば、Vdd=3Vの場合には、Vref=1.5Vの直流電圧を発生することができる。

0018

図1において、入力端子INには、入力電圧Vinが印加される。入力電圧Vinは、ピーク値がVddで0〜Vddの範囲で電圧値が変化する交流電圧である。例えば、発振器等によって直流の電源電圧Vddを交流電圧に変換することによって、0〜Vddで変化する交流電圧を得るようにしてもよい。

0019

図2は入力電圧Vinの一例を示す波形図である。図2の例は0からVddの範囲で変化するパルス状の電圧波形を示している。なお、図2では入力電圧Vinとしてパルス状の電圧を示したが、入力電圧Vinとしては、パルス状に限らず、正弦波状、三角波状等の各種波形の電圧を採用することができる。

0020

入力端子INとノードn1との間には、NMOSトランジスタMN1の電流経路としてのドレイン(第1端)・ソース(第2端)路が接続され、入力端子INとノードn2との間には、PMOSトランジスタMP1のドレイン・ソース路が接続される。トランジスタMN1,MP1はいずれも、バックゲートを有する4端子構造素子であり、バックゲートとソースとが接続されている。また、トランジスタMN1,MP1には、それぞれバックゲートとドレインとの間に寄生ダイオードDN1,DP1が形成されている。

0021

実施形態においては、トランジスタMP1,MN1のゲートには、Vref(=Vdd/2)が印加されるようになっている。

0022

ノードn1とノードn2との間にはコンデンサC1が接続される。

0023

ノードn1と出力端子OUTとの間には、NMOSトランジスタMN2のソース・ドレイン路が接続され、ノードn2と出力端子OUTとの間には、PMOSトランジスタMP2のソース・ドレイン路が接続される。トランジスタMN2,MP2はいずれも、バックゲートを有する4端子構造の素子であり、バックゲートとソースとが接続されている。また、トランジスタMN2,MP2には、それぞれバックゲートとドレインとの間に寄生ダイオードDN2,DP2が形成されている。

0024

実施形態においては、トランジスタMP2,MN2のゲートには、入力電圧Vinが印加されるようになっている。

0025

出力端子OUTと基準電位点との間にはコンデンサC0が接続される。なお、出力端子OUTには負荷Rが接続されている。

0026

実施の形態においては、トランジスタMP1,MP2,MN1,MN2は、いずれも電圧Vref(=Vdd/2)に対応した耐圧の素子によって構成されている。

0027

なお、図1ではトランジスタMP1,MP2,MN1,MN2は、いずれもバックゲートを有する4端子構造の素子であり、それぞれバックゲートとドレインとの間に寄生ダイオードDP1,DP2,DN1,DN2が形成されている例を示したが、各トランジスタは、バックゲート及び寄生ダイオードDP1,DP2,DN1,DN2は必須の構成ではない。

0028

また、実施の形態においては、コンデンサC0,C1の容量は同一でなくてもよい。負荷Rを駆動することを考慮すると、コンデンサC0の容量C0としては比較的大きな容量値のものを採用することができ、コンデンサC1の容量C1との間において、C0>>C1とすることができる。

0029

次に、このように構成された実施の形態の動作について図4及び図5を参照して説明する。図4は実施の形態の動作を説明するためのタイミングチャートであり、図5図4中の(1)〜(19)にて示す各期間又はタイミングにおける各トランジスタ及びノードの状態を示す図表である。

0030

図4は上から入力電圧Vin、ノードn2の電圧Vn2、ノードn1の電圧Vn1及び出力端子OUTに現れる出力電圧Voutの変化を示している。入力電圧Vinが図2に示すパルス状の電圧であるものとして、図4に示す入力電圧Vinは、パルス状の入力電圧Vinが上昇する期間と下降する期間の過渡的な変化を詳細に示したものである。

0031

なお、トランジスタMN1,MN2の閾値電圧をVtn、トランジスタMP1,MP2の閾値電圧をVtpとし、トランジスタMN1,MN2のドレイン・ゲート間寄生ダイオードDN1,DN2の順方向電圧降下をVfnとし、トランジスタMP1,MP2のドレイン・ゲート間寄生ダイオードDP1,DP2の順方向電圧降下をVfpとする。また、|Vtn|<|Vfn|、|Vtp|<|Vfp|の関係を仮定する。

0032

コンデンサC1,C0の容量C1,C0はC0>>C1の関係にあり、図4及び図5の電圧Vn2の上昇期間中の期間(1),(2)にのみ、コンデンサC1,C0の充放電時間、容量カップリングによる電圧変動を考慮し、他の期間における充放電時間、容量カップリングによる電圧変動は無視するものとする。また、入力電圧Vinは0〜Vddの範囲で変化する交流電圧である。

0033

トランジスタMN1はゲートにVrefが印加されており、入力電圧Vinが0〜Vref−|Vtn|の範囲ではオン(ON)であり、それ以外の範囲ではオフ(OFF)である。同様に、トランジスタMP1はゲートにVrefが印加されており、入力電圧VinがVref+|Vtp|〜Vddの範囲ではONであり、それ以外の範囲ではOFFである。

0034

また、トランジスタMN2はゲートにVinが印加されており、Vin≧Vn1+|Vtn|の範囲でONであり、それ以外の範囲ではオフ(OFF)である。同様に、トランジスタMP2はゲートにVinが印加されており、Vin≦Vn2+|Vtp|の範囲ではONであり、それ以外の範囲ではOFFである。

0035

トランジスタMN1,MP1のON期間には、各ドレインの電圧に応じた電圧がそれぞれのソースに現れ、トランジスタMN2,MP2のON期間には、各ソースの電圧に応じた電圧がそれぞれのドレインに現れる。しかし、トランジスタMN1,MP1がOFFの場合であっても、寄生ダイオードDN1,DP1や、各トランジスタの弱反転領域リーク電流等によって、それぞれのソースにはドレイン電圧による影響が現れる。同様に、トランジスタMN2,MP2がOFFの場合であっても、寄生ダイオードDN2,DP2や、各トランジスタの弱反転領域、リーク電流等によって、それぞれのドレインにはソース電圧による影響が現れる。

0036

図4はこのような寄生ダイオード等の影響も加味した電圧の変化を示している。なお、寄生ダイオードの影響が無い場合であっても、最終的には図4と同様の出力電圧Voutが現れる。

0037

図4の(1)は電源投入時において、入力電圧Vinが0Vから上昇を開始する期間であり、図5に示すように、Vinは0V以上|Vtn|未満の期間である。この期間には、トランジスタMN1のみがONである。従って、ノードn1の電圧Vn1はVinとなり、Vinの上昇に伴って上昇する。ノードn2は、コンデンサC1の容量カップリングによって、ノードn1と同電位となる。

0038

(2)は、入力電圧Vinが|Vtn|以上でVref−|Vtn|未満の期間である。この期間には、トランジスタMN1はONである。トランジスタMN2はゲートとドレインが同電位でありOFFであるが、寄生ダイオードDN2等の影響によって、出力端子OUTには、出力電圧Voutとして略Vin−|Vtn|が現れる。これにより、コンデンサC0の充電が開始される。

0039

(3)は、入力電圧VinがVref−|Vtn|以上Vrev未満の期間である。この期間には、トランジスタMN1はOFFである。これにより、ノードn1の電圧Vn1は、Vref−|Vtn|にクランプされる。

0040

(4)は入力電圧VinがVrefになるタイミングである。この時点でも、電圧Vn1はVref−|Vtn|である。このタイミングにおいて、トランジスタMN2は完全にONとなる。これにより、電圧Voutは電圧Vn1(=Vref−|Vtn|)と同電位となり、コンデンサC0の初期充電は完了する。

0041

(5)は、入力電圧VinがVrefよりも大きくVref+|Vtp|未満の期間である。この期間においては、トランジスタMP1はまだ完全なONとなっておらず、ノードn2の電圧Vn2はフローティング状態(floating)である。しかし、寄生ダイオードDP1等の影響によってトランジスタMP1のドレイン電圧(電圧Vn2)は上昇する。なお、図5では、Vref−|Vtn|=Vout1として示してある。

0042

(6)は、入力電圧VinがVref+|Vtp|以上Vdd未満の期間である。この期間においては、トランジスタMP1は完全にONとなる。これにより、電圧Vn2はVinとなる。これにより、コンデンサC1の充電が開始される。

0043

(7)は、入力電圧VinがVddなるタイミングである。このタイミングにおいては、トランジスタMP1はONであり、電圧Vn2はVddである。また、コンデンサC1の充電が完了する。なお、コンデンサC1に充電された電荷量Q1は、Q1=C1(Vdd−Vout1)となる。

0044

(8)は、入力電圧Vinが下降を始め、電圧VinがVref+|Vtp|より大きくVdd以下の期間である。この期間においては、電圧Vn2は電圧Vinの低下と共に低下する。一方、電圧Vn1も容量カップリングによって低下するが、容量C0>>C1であることから、電圧Vn1は略Vout1を維持する。

0045

(9)は、入力電圧VinがVrefより大きくVred+|Vtp|以下の期間である。この期間においては、トランジスタMP1はOFFとなる。これにより、電圧Vn2は電圧Vref+|Vtp|にクランプされる。

0046

(10)は、入力電圧VinがVout1より大きくVref以下の期間である。この期間においては、トランジスタMN2がOFFとなる。また、トランジスタMN1は完全なONではないが、寄生ダイオードDN1等の影響によってソース電位は下降するフローティング状態となる。

0047

(11)は、入力電圧VinがVout1−|Vtn|より大きくVout1以下の期間である。この期間においては、トランジスタMN1がONとなる。これにより、電圧Vn1はVinとなる。

0048

(12)は、入力電圧Vinが0Vより大きくVout1−|Vtn|以下の期間である。この期間においては、トランジスタMP2がONとなる。トランジスタMN1はONであり、入力端子INと基準電位点との間にコンデンサC1,C0が直列接続される。コンデンサC1に保持されている電荷はコンデンサC0に流れて、コンデンサC1の放電、コンデンサC0の充電が開始される。

0049

(13)は、入力電圧Vinが0Vになるタイミングである。トランジスタMN1,MP2がオンであり、コンデンサC1の放電が終了する。コンデンサC0,C1の容量C0,C1がC0>>C1であるので、コンデンサC0の端子電圧、即ち、出力端子OUTに現れる電圧Vout(=Vout2)は、コンデンサC0,C1の充放電以前のコンデンサC1の端子電圧を容量分割した電圧値をコンデンサC0の端子電圧に加えた下記(1)式で表される。

0050

Vout2=Vout1+(C1/C0)・(Vdd−Vref+|Vtn|) …(1)
上記(1)式の電圧Vout2は、Vref−|Vtn|よりも若干高い電圧であり、入力電圧Vinの1/2の電圧Vrefよりも若干低い電圧である。

0051

(14)は入力電圧Vinの2回目パルス入力が開始されて、入力電圧Vinが0V以上Vout−|Vtp|未満の期間である。この期間には、トランジスタMN1,MP2がONである。ノードn1の電圧Vn1は、Vinであり、Vinの上昇に伴って上昇する。

0052

(15)は、入力電圧VinがVout2−|Vtp|以上Vout2未満の期間である。この期間には、トランジスタMP2はOFFとなる。ノードn2は、コンデンサC1の容量カップリングによって、ノードn1と同様に上昇しようとするが、C0>>C1であり、電圧Vn2は略Vout2のままである。

0053

(16)は入力電圧VinがVout2以上Vref未満の期間である。この期間には、全てのトランジスタはOFFとなる。これにより、電圧Vn1は、Vout2にクランプされる。また、ノードn2は、フローティング状態となる。

0054

(17)は、入力電圧VinがVref以上Vref+|Vtp|未満の期間である。この期間においては、トランジスタMP1はまだ完全なONとなっておらず、ノードn2はフローティング状態である。しかし、寄生ダイオードDP1等の影響によってトランジスタMP1のドレイン電圧(電圧Vn2)は上昇する。

0055

(18)は、入力電圧VinがVref+|Vtp|以上Vdd未満の期間である。この期間においては、トランジスタMP1は完全にONとなる。これにより、電圧Vn2はVinとなる。これにより、コンデンサC1の充電が開始される。

0056

(19)は、入力電圧VinがVddなるタイミングである。このタイミングにおいては、トランジスタMP1はONであり、電圧Vn2はVddである。また、コンデンサC1の充電が完了する。なお、コンデンサC1に充電された電荷量Q1は、Q1=C1(Vdd−Vout2)となる。

0057

以後同様の動作が繰り返される。即ち、入力電圧Vinが下降し、0Vになると、トランジスタMN1,MP2がオンとなって、コンデンサC1の放電が終了する。C0>>C1であるので、コンデンサC0の端子電圧、即ち、出力端子OUTに現れる電圧Vout(=Vout3)は、下記(2)式で表される。

0058

Vout3=Vout2+(C1/C0)・(Vdd−Vref+|Vtn|) …(2)
即ち、入力電圧Vinのパルスが入力される毎に、出力電圧Voutは、(C1/C0)・(Vdd−Vref+|Vtn|)ずつ上昇し、最終的には、電圧Voutは電圧Vrefに近づく。

0059

このように、実施の形態においては、図1の降圧回路によって、入力電圧Vinを振幅が1/2の直流電圧Vrefに降圧することができる。また、トランジスタMN1,MP1については、ゲートにVrefが印加されており、入力電圧Vin、ノードn1,n2のいずれも0〜Vdd以内で変化するので、トランジスタMN1,MP1の、ゲート・ソース間、ゲート・ドレイン間及びソース・ドレイン間には、電圧Vref以下の電圧しか印加されない。従って、トランジスタMN1,MP1としては、電圧Vrefに対応した耐圧のトランジスタを採用することが可能である。

0060

また、トランジスタMN1,MP1の、ゲート・ソース間、ゲート・ドレイン間及びソース・ドレイン間に印加される電圧は、電圧Vinと電圧Vn1との差、電圧Vinと電圧Vn2との差、電圧Vinと電圧Voutとの差である。これらの電圧差は、いずれもVref+|Vtn|又はVref+|Vtp|以内であり、トランジスタMN1,MP1としては、略電圧Vrefに対応した耐圧のトランジスタを採用することが可能である。このように、全てのトランジスタMN1,MN2,MP1,MP2において、電圧Vrefに対応した耐圧のトランジスタを採用することが可能である。

0061

また、実施の形態では、C0>>C1に設定することができるので、コンデンサC1として小さい容量の素子を採用した場合でも、コンデンサC0の容量を大きくすることで、十分な負荷駆動能力を確保することが可能である。
(第2の実施の形態)
図6は第2の実施の形態を示す回路図である。図6において図1と同一の構成要素には同一符号を付して説明を省略する。実施の形態における降圧回路は、トランジスタMN1,MN2,MP1,MP2に夫々代えて、トランジスタMN3,MN4,MP3,MP4を採用した点が図1の降圧回路と異なるのみである。

0062

トランジスタMN3,MN4,MP3,MP4は、それぞれ3端子構造の素子である点がトランジスタMN1,MN2,MP1,MP2と異なる。NMOSトランジスタMN3は、ゲートにVrefが印加され、ソースは入力端子INに接続され、ドレインはノードn1に接続される。PMOSトランジスタMP3は、ゲートにVrefが印加され、ソースは入力端子INに接続され、ドレインはノードn2に接続される。また、NMOSトランジスタMN4は、ゲートにVinが印加され、ソースは出力端子OUTに接続され、ドレインはノードn1に接続される。PMOSトランジスタMP4は、ゲートにVinが印加され、ソースは出力端子OUTに接続され、ドレインはノードn2に接続される。

0063

他の構成は図1と同様である。

0064

このように構成された実施の形態においても、各トランジスタMN3,MN4,MP3,MP4の動作及び各ノードn1,n2及び出力端子OUTの電圧変化は、基本的には、図4のタイミングチャート及び図5の図表と同様である。実施の形態では、各トランジスタMN3,MN4,MP3,MP4のソース・ドレイン間に寄生ダイオードによる電流経路が形成されていないことから、トランジスタMN3,MN4,MP3,MP4のオンからオフへの遷移時又はオフからオンへの遷移時における動作が図4及び図5と若干異なるのみである。しかしこの場合でも、各トランジスタの弱反転領域、リーク電流等によって各ノードn1,n2及び出力端子OUTの電圧変化は、図4及び図5と略同様に変化する。

0065

従って、この実施の形態においても、第1の実施の形態と同様の効果を得ることができる。
(変形例)
図7は変形例を示す回路図である。図7において図6と同一の構成要素には同一符号を付して説明を省略する。図7ダイオードD1〜D4を採用したものである。

0066

図7に示すように、寄生ダイオードではなく、ダイオードD1〜D4を採用して、各トランジスタMN3,MN4,MP3,MP4のソース・ドレイン間に接続しても、第1及び第2の実施の形態と同様の機能を有する降圧回路を構成することができる。
(第3の実施の形態)
図8は第3の実施の形態を示す回路図である。図8において図1と同一の構成要素には同一符号を付して説明を省略する。実施の形態における降圧回路は、図1と同一構成の2組の降圧回路を組み合わせたものである。図8においては、2つの入力端子INの一方には入力電圧Vinを供給し、他方には入力電圧Vinを反転させた入力電圧/Vinを供給する。また、コンデンサC0の一方は省略し、出力端子OUTを共用する。

0067

このように構成された実施の形態においては、各降圧回路図4及び図5と同様に動作する。各入力端子Vinには、相互に反転した入力電圧Vin,/Vinが入力されるようになっており、出力端子OUTには、入力電圧Vinの1/2の電圧Vrefが現れる。即ち、2相交流入力の場合でも、上記第1及び第2の実施の形態と同様に動作する。なお、入力電圧が相互に反転した2相交流入力の場合には、Vout1〜Vout3のVrefからのずれ分が相殺されるので、より短時間で正確に、入力電圧Vinの1/2の電圧Vrefを得ることができる。

0068

このようにこの実施の形態においては、上記各実施の形態と同様の効果を得ることができる。
(第4の実施の形態)
図9は第4の実施の形態を示す回路図である。図9において図1と同一の構成要素には同一符号を付して説明を省略する。実施の形態における降圧回路は、図1と同一構成の3組の降圧回路を組み合わせたものである。図9においては、3つの入力端子INの1つには入力電圧VinAを供給し、他の1つには入力電圧VinBを供給し、他の1つには入力電圧VinCを供給する。入力電圧VinA〜Cは、相互に位相が120度ずつ異なる3層交流である。また、3つのコンデンサC0のうち2つは省略し、出力端子OUTを共用する。

0069

このように構成された実施の形態においては、各降圧回路は図4及び図5と同様に動作する。各入力端子Vinには、相互に120度位相が異なる3相の入力電圧Vinが入力されるようになっており、出力端子OUTには、入力電圧Vinの1/2の電圧Vrefが現れる。即ち、3相交流入力の場合でも、上記第1及び第2の実施の形態と同様に動作させることができる。

0070

このようにこの実施の形態においては、上記各実施の形態と同様の効果を得ることができる。

0071

なお、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

0072

IN…入力端子、OUT…出力端子、MN1,MN2…NMOSトランジスタ、MP1,MP2…PMOSトランジスタ、C0,C1…コンデンサ。

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