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技術 半導体装置、表示装置、および電子機器

出願人 株式会社半導体エネルギー研究所
発明者 高橋圭
出願日 2017年3月7日 (3年8ヶ月経過) 出願番号 2017-042321
公開日 2017年9月21日 (3年2ヶ月経過) 公開番号 2017-169196
状態 未査定
技術分野 陰極線管以外の表示装置の制御 薄膜トランジスタ アナログ←→デジタル変換
主要キーワード スイッチ条件 IC化 最小設定値 最大設定値 操作キーボタン IC用パッケージ 電波天文学 最小出力電圧
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年9月21日)のものです。
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図面 (20)

課題

ばらつきを制御する半導体装置を提供する。

解決手段

デジタル信号アナログ信号に変換する機能を有する半導体装置であって、デジタルアナログ変換回路と、増幅回路と、第1、第2、第3、および第4のスイッチと、第1の出力端子と、第2の出力端子と電源とを有する。第1のスイッチと第4のスイッチとが導通し、第2のスイッチと第3のスイッチとが非導通することによって、増幅回路は、帰還制御を行う機能を有する。第1のスイッチと、第4のスイッチとが非導通し、第2のスイッチと、第3のスイッチとが導通することによって、増幅回路は比較制御を行い、デジタルアナログ変換回路および増幅回路のばらつきを制御する。

概要

背景

表示装置は、表示データの高階調化、および表示領域の解像度高精細化の傾向にある。高精細化に対応するため、表示装置の駆動回路、特に信号線駆動回路ソースドライバー)は、IC(IntegratedCircuit)化されている。ドライバーICとは、IC化されたドライバー回路のことである。

ドライバーICは、階調電圧生成回路を有する。この階調電圧生成回路は、画像データであるデジタル信号から、画素に与えるアナログ信号を生成する。階調電圧生成回路は、いわゆるデジタルアナログ変換回路(D/A変換回路)の機能を有する。

ドライバーICでは、D/A変換回路の他、出力用増幅回路を有する。ここで、D/A変換回路および増幅回路を有する回路をD/A変換モジュールとする。階調数の増加により一階調分に相当する電圧幅が小さくなる。

D/A変換モジュールは、画素数の増加に伴い、規定の期間でデジタル信号をアナログ信号に変換することが求められる。さらにD/A変換モジュールは、ドライバーICの面積を小さくするため、回路の小型化が求められる。

非特許文献1では、抵抗ラダー方式を用いるD/A変換回路が提案されている。

特許文献1では、上位ビットのデジタル信号と下位ビットのデジタル信号を、それぞれ抵抗ラダー方式と電流制御方式と組み合わせてアナログ信号に変換するD/A変換回路が提案されている。

概要

ばらつきを制御する半導体装置を提供する。デジタル信号をアナログ信号に変換する機能を有する半導体装置であって、デジタルアナログ変換回路と、増幅回路と、第1、第2、第3、および第4のスイッチと、第1の出力端子と、第2の出力端子と電源とを有する。第1のスイッチと第4のスイッチとが導通し、第2のスイッチと第3のスイッチとが非導通することによって、増幅回路は、帰還制御を行う機能を有する。第1のスイッチと、第4のスイッチとが非導通し、第2のスイッチと、第3のスイッチとが導通することによって、増幅回路は比較制御を行い、デジタルアナログ変換回路および増幅回路のばらつきを制御する。

目的

本発明の一態様は、新規な構成の半導体装置、表示装置、および電子機器等を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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(分野番号表示ON)※整理標準化データをもとに当社作成

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請求項1

デジタルアナログ変換回路と、増幅回路と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチと、第1の出力端子と、第2の出力端子と、第1の入力端子と、を有し、前記デジタルアナログ変換回路の出力端子は、前記増幅回路の非反転入力端子電気的に接続され、前記第1のスイッチの一方の端子は、前記増幅回路の反転入力端子に電気的に接続され、前記第1のスイッチの他方の端子は、前記増幅回路の出力端子に電気的に接続され、前記第2のスイッチの一方の端子は、前記増幅回路の反転入力端子に電気的に接続され、前記第2のスイッチの他方の端子は、前記第1の入力端子に電気的に接続され、前記第3のスイッチの一方の端子は、前記増幅回路の出力端子に電気的に接続され、前記第3のスイッチの他方の端子は、前記第2の出力端子に電気的に接続され、前記第4のスイッチの一方の端子は、前記増幅回路の出力端子に電気的に接続され、前記第4のスイッチの他方の端子は、前記第1の出力端子に電気的に接続され、前記第1のスイッチと、前記第4のスイッチとを導通にし、前記第2のスイッチと、前記第3のスイッチとを非導通にすることで、前記増幅回路は、帰還制御を行う機能を有し、前記第1のスイッチと、前記第4のスイッチとを非導通にし、前記第2のスイッチと、前記第3のスイッチとを導通にすることによって、前記増幅回路は、比較制御を行う機能を有することを特徴とする半導体装置

請求項2

デジタルアナログ変換回路と、増幅回路と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第1の出力端子と、第2の出力端子と、第1の入力端子と、を有し、前記デジタルアナログ変換回路の出力端子は、前記増幅回路の非反転入力端子に電気的に接続され、前記第1のスイッチの一方の端子は、前記増幅回路の反転入力端子に電気的に接続され、前記第1のスイッチの他方の端子は、前記増幅回路の出力端子に電気的に接続され、前記第2のスイッチの一方の端子は、前記増幅回路の反転入力端子に電気的に接続され、前記第2のスイッチの他方の端子は、前記第1の入力端子に電気的に接続され、前記第3のスイッチの一方の端子は、前記増幅回路の出力端子に電気的に接続され、前記第3のスイッチの他方の端子は、前記第2の出力端子に電気的に接続され、前記増幅回路の出力端子は、前記第1の出力端子に電気的に接続され、前記第1のスイッチを導通にし、前記第2のスイッチと、前記第3のスイッチとを非導通にすることで、前記増幅回路は、帰還制御を行う機能を有し、前記第1のスイッチを非導通にし、前記第2のスイッチと、前記第3のスイッチとを導通にすることによって、前記増幅回路は、比較制御を行う機能を有することを特徴とする半導体装置。

請求項3

デジタルアナログ変換回路と、増幅回路と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチと、第5のスイッチと、第1の入力端子と、第2の入力端子と、第1の出力端子と、第2の出力端子と、を有し、前記デジタルアナログ変換回路の出力端子は、前記増幅回路の非反転入力端子に電気的に接続され、前記第1のスイッチの一方の端子は、前記増幅回路の反転入力端子に電気的に接続され、前記第1のスイッチの他方の端子は、前記増幅回路の出力端子に電気的に接続され、前記第2のスイッチの一方の端子は、前記増幅回路の反転入力端子に電気的に接続され、前記第2のスイッチの他方の端子は、前記第1の入力端子に電気的に接続され、前記第3のスイッチの一方の端子は、前記増幅回路の出力端子に電気的に接続され、前記第3のスイッチの他方の端子は、前記第2の出力端子に電気的に接続され、前記第4のスイッチの一方の端子は、前記増幅回路の出力端子に電気的に接続され、前記第4のスイッチの他方の端子は、前記第1の出力端子に電気的に接続され、前記第5のスイッチの一方の端子は、前記第1の出力端子に電気的に接続され、前記第5のスイッチの他方の端子は、前記第2の入力端子に電気的に接続され、前記第1のスイッチと、前記第4のスイッチとが導通し、前記第2のスイッチと、前記第3のスイッチと、前記第5のスイッチとが非導通にすることによって、前記増幅回路は、帰還制御を行う機能を有し、前記第1のスイッチと、前記第4のスイッチとが非導通となり、前記第2のスイッチと、前記第3のスイッチと、前記第5のスイッチとが導通することによって、前記増幅回路は、比較制御を行う機能を有し、前記第2のスイッチと、前記第3のスイッチと、前記第5のスイッチとが導通することで、前記第2の入力端子の入力を、前記第1の出力端子に出力することを特徴とする半導体装置。

請求項4

請求項1乃至3の何れか1項に記載の半導体装置と、さらに、シフトレジスタ回路データラッチ回路、およびラッチ回路の少なくとも一と、を有する半導体装置。

請求項5

請求項1乃至3の何れか1項に記載の半導体装置と、さらに、アンテナを有し、電磁結合方式電磁誘導方式電波方式のいずれか一によってエネルギーを生成する機能を有する半導体装置。

請求項6

請求項1乃至3の何れか1項に記載の半導体装置と、さらに表示部、タッチセンサマイク、スピーカ操作キー、および筐体の少なくとも一と、を有する電子機器

請求項7

複数の第1領域、およびダイシング用の領域を有する半導体ウエハであって、前記複数の第1領域には、それぞれ、請求項1乃至3のいずれか1項に記載の半導体装置が設けられている半導体ウエハ。

技術分野

0001

本発明の一態様は、半導体装置表示装置、および電子機器に関する。

0002

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物コンポジションオブマター)に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置蓄電装置記憶装置、それらの駆動方法、またはそれらの製造方法に関する。

0003

なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる装置、回路、又は素子等を指す。一例としては、トランジスタダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。

背景技術

0004

表示装置は、表示データの高階調化、および表示領域の解像度高精細化の傾向にある。高精細化に対応するため、表示装置の駆動回路、特に信号線駆動回路ソースドライバー)は、IC(IntegratedCircuit)化されている。ドライバーICとは、IC化されたドライバー回路のことである。

0005

ドライバーICは、階調電圧生成回路を有する。この階調電圧生成回路は、画像データであるデジタル信号から、画素に与えるアナログ信号を生成する。階調電圧生成回路は、いわゆるデジタルアナログ変換回路(D/A変換回路)の機能を有する。

0006

ドライバーICでは、D/A変換回路の他、出力用増幅回路を有する。ここで、D/A変換回路および増幅回路を有する回路をD/A変換モジュールとする。階調数の増加により一階調分に相当する電圧幅が小さくなる。

0007

D/A変換モジュールは、画素数の増加に伴い、規定の期間でデジタル信号をアナログ信号に変換することが求められる。さらにD/A変換モジュールは、ドライバーICの面積を小さくするため、回路の小型化が求められる。

0008

非特許文献1では、抵抗ラダー方式を用いるD/A変換回路が提案されている。

0009

特許文献1では、上位ビットのデジタル信号と下位ビットのデジタル信号を、それぞれ抵抗ラダー方式と電流制御方式と組み合わせてアナログ信号に変換するD/A変換回路が提案されている。

0010

米国特開2015−0141493号公報

先行技術

0011

Lee.S et al.,“6.2: A 10 Bits ModifiedVCC Interpolation and DVO Correction by Drain Current Injection” ,SID 2010 Digest:SID International Symposium Digest of Technical Papers,2010,P58−61.

発明が解決しようとする課題

0012

D/A変換回路はスイッチや抵抗などの素子を有し、これらの素子間には素子ばらつきおよび特性ばらつきが存在する。D/A変換回路における素子間の素子ばらつきおよび特性ばらつきは、デジタル信号からアナログ信号に変換するときの誤差の原因となる。

0013

増幅回路は、トランジスタなどの素子を有し、これらの素子間にも素子ばらつきおよび特性ばらつきが存在する。つまり増幅回路の出力信号は、D/A変換回路が有する誤差に加えて、増幅回路が有する素子間の素子ばらつきおよび特性ばらつきによる誤差が含まれる。そのため、D/A変換モジュールから出力されるアナログ信号は、理想的に変換されたアナログ信号に対して誤差が大きく増大するといった問題がある。アナログ信号の誤差によって、出力される電圧値の変化が一階調分に相当する電圧幅を超えると、画素において階調のずれや階調反転が発生してしまい、良好な表示が得られないといった問題がある。

0014

上述した素子ばらつきとは、形状のばらつきおよび組成のばらつきに起因するばらつきのことである。特性のばらつきとは、半導体素子のしきい値ばらつきなどの特性のばらつきのことである。

0015

または、複数のD/A変換モジュールを使用しているドライバーICでは、D/A変換モジュール同士の素子ばらつきおよび特性ばらつきにより、駆動する信号にばらつきが生じる問題がある。

0016

または、複数のドライバーICを使用する表示装置では、ドライバーICごとに出力するアナログ信号のばらつきが発生する問題がある。

0017

ドライバーICなどは、温度などの環境変数が変化すると信号と雑音比(SNR:Signal to Noise Ratio)が悪化する問題がある。

0018

上記問題に鑑み、本発明の一態様は、新規な構成の半導体装置、表示装置、および電子機器等を提供することを課題の一とする。または、本発明の一態様は、半導体装置、表示装置、および電子機器等に用いられるトランジスタなどの素子ばらつきと、温度などの環境変数の影響によるばらつきを抑制して正確なアナログ信号の出力を得られることができる、新規な構成の半導体装置、表示装置、および電子機器等を提供することを課題の一とする。

0019

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、および/又は他の課題のうち、少なくとも一つの課題を解決するものである。

課題を解決するための手段

0020

本発明の一態様は、デジタルアナログ変換回路と、増幅回路と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチと、第1の出力端子と、第2の出力端子と、第1の入力端子とを有し、デジタルアナログ変換回路の出力端子は、増幅回路の非反転入力端子電気的に接続され、第1のスイッチの一方の端子は、増幅回路の反転入力端子に電気的に接続され、第1のスイッチの他方の端子は、増幅回路の出力端子に電気的に接続され、第2のスイッチの一方の端子は、増幅回路の反転入力端子に電気的に接続され、第2のスイッチの他方の端子は、第1の入力端子に電気的に接続され、第3のスイッチの一方の端子は、増幅回路の出力端子に電気的に接続され、第3のスイッチの他方の端子は、第2の出力端子に電気的に接続され、第4のスイッチの一方の端子は、増幅回路の出力端子に電気的に接続され、第4のスイッチの他方の端子は、第1の出力端子に電気的に接続され、第1のスイッチと、第4のスイッチとが導通し、第2のスイッチと、第3のスイッチとが非導通することによって、増幅回路は、帰還制御を行う機能を有し、第1のスイッチと、第4のスイッチとが非導通し、第2のスイッチと、第3のスイッチが導通することによって、増幅回路は、比較制御を行う機能を有することを特徴とする半導体装置である。

0021

本発明の一態様は、デジタルアナログ変換回路と、増幅回路と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチと、第5のスイッチと、第1の出力端子と、第2の出力端子と、第1の入力端子と、第2の入力端子とを有し、デジタルアナログ変換回路の出力端子は、増幅回路の非反転入力端子に電気的に接続され、第1のスイッチの一方の端子は、増幅回路の反転入力端子に電気的に接続され、第1のスイッチの他方の端子は、増幅回路の出力端子に電気的に接続され、第2のスイッチの一方の端子は、増幅回路の反転入力端子に電気的に接続され、第2のスイッチの他方の端子は、第1の入力端子に電気的に接続され、第3のスイッチの一方の端子は、増幅回路の出力端子に電気的に接続され、第3のスイッチの他方の端子は、第2の出力端子に電気的に接続され、第4のスイッチの一方の端子は、増幅回路の出力端子に電気的に接続され、第4のスイッチの他方の端子は、第1の出力端子に電気的に接続され、第5のスイッチの一方の端子は、第1の出力端子に電気的に接続され、第5のスイッチの他方の端子は、第2の入力端子に電気的に接続され、第1のスイッチと、第4のスイッチとが導通し、第2のスイッチと、第3のスイッチと、第5のスイッチとが非導通することによって、増幅回路は、帰還制御を行う機能を有し、第1のスイッチと、第4のスイッチとが非導通し、第2のスイッチと、第3のスイッチと、第5のスイッチとが導通することによって、増幅回路は、比較制御を行う機能を有し、第2のスイッチと、第3のスイッチと、第5のスイッチとが導通することによって、第2の入力端子の入力を、第1の出力端子に出力することを特徴とする半導体装置である。

発明の効果

0022

本発明の一態様は、新規な構成の半導体装置、表示装置、および電子機器等を提供することができる。または、本発明の一態様は、半導体装置、表示装置、および電子機器等に用いられるトランジスタなどの素子ばらつきと、温度などの環境変数の影響によるばらつきを抑制して正確なアナログ信号の出力を得られることができる、新規な構成の半導体装置、表示装置、および電子機器等を提供することができる。

0023

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、および/又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

図面の簡単な説明

0024

半導体装置を説明する回路図。
半導体装置の構成例を示す回路図。
半導体装置の構成例を示す回路図。
(A):半導体装置を説明する回路図。(B):半導体装置を説明する回路図。
半導体装置を説明する回路図。
(A):フローチャート。(B):判定処理の略図。
フローチャート。
フローチャート。
(A):半導体装置を説明するブロック図。(B):判定処理の略図。
(A):半導体装置を説明する回路図。(B):動作の略図。
表示パネルの構成例を示す回路ブロック図。
信号線駆動回路の構成例を示す回路ブロック図。
(A):画素の構成例を示す回路図、(B):画素の動作例を示すタイミングチャート
画素の構成例を示す回路図。
(A):画素の構成例を示す回路図。(B):画素の構成例を示す回路図。
表示パネルの構成例を示す上面図。
表示パネルの構成例を示す上面図。
表示パネルの構成例を示す断面図。
表示パネルの構成例を示す断面図。
表示パネルの構成例を示す断面図。
表示モジュールの例を示す図。
タッチパネルの構成例を示す模式図。
(A):電子部品作製方法例を示すフローチャート。(B):半導体ウエハの上面図。(C):図23(B)の部分拡大図。(D):チップの構成例を示す模式図。(E):電子部品の構成例を示す斜視模式図。
(A)−(C):電子機器の構成例を示す図。
(A)−(E):電子機器の構成例を示す図。

実施例

0025

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

0026

また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。

0027

また、本明細書にて用いる「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

0028

また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

0029

また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子ドレイン領域またはドレイン電極)とソース(ソース端子、ソース領域またはソース電極)の間にチャネル領域を有しており、チャネル領域を介して、ソース・ドレイン間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。

0030

また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。

0031

また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極配線をはじめ、トランジスタなどのスイッチング素子抵抗素子インダクタキャパシタ、その他の各種機能を有する素子などが含まれる。

0032

また、本明細書等において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。

0033

また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

0034

また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態非導通状態遮断状態、ともいう)にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、nチャネル型トランジスタでは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも低い状態、pチャネル型トランジスタでは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも高い状態をいう。例えば、nチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも低いときのドレイン電流を言う場合がある。

0035

トランジスタのオフ電流は、Vgsに依存する場合がある。従って、トランジスタのオフ電流がI以下である、とは、トランジスタのオフ電流がI以下となるVgsの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のVgsにおけるオフ状態、所定の範囲内のVgsにおけるオフ状態、または、十分に低減されたオフ電流が得られるVgsにおけるオフ状態、等におけるオフ電流を指す場合がある。

0036

一例として、しきい値電圧Vthが0.5Vであり、Vgsが0.5Vにおけるドレイン電流が1×10−9Aであり、Vgsが0.1Vにおけるドレイン電流が1×10−13Aであり、Vgsが−0.5Vにおけるドレイン電流が1×10−19Aであり、Vgsが−0.8Vにおけるドレイン電流が1×10−22Aであるようなnチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Vgsが−0.5Vにおいて、または、Vgsが−0.5V乃至−0.8Vの範囲において、1×10−19A以下であるから、当該トランジスタのオフ電流は1×10−19A以下である、と言う場合がある。当該トランジスタのドレイン電流が1×10−22A以下となるVgsが存在するため、当該トランジスタのオフ電流は1×10−22A以下である、と言う場合がある。

0037

また、本明細書等では、チャネル幅Wを有するトランジスタのオフ電流を、チャネル幅Wあたりを流れる電流値で表す場合がある。また、所定のチャネル幅(例えば1μm)あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流/長さの次元を持つ単位(例えば、A/μm)で表される場合がある。

0038

トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、60℃、85℃、95℃、または125℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等に要求される信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度(例えば、5℃乃至35℃のいずれか一の温度)におけるオフ電流、を表す場合がある。トランジスタのオフ電流がI以下である、とは、室温、60℃、85℃、95℃、125℃、当該トランジスタが含まれる半導体装置等に要求される信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度(例えば、5℃乃至35℃のいずれか一の温度)、におけるトランジスタのオフ電流がI以下となるVgsの値が存在することを指す場合がある。

0039

トランジスタのオフ電流は、ドレインとソースの間の電圧Vdsに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Vdsが0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、または20Vにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等に要求される信頼性が保証されるVds、または、当該トランジスタが含まれる半導体装置等において使用されるVdsにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がI以下である、とは、Vdsが0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、20V、当該トランジスタが含まれる半導体装置等に要求される信頼性が保証されるVds、または、当該トランジスタが含まれる半導体装置等において使用されるVds、におけるトランジスタのオフ電流がI以下となるVgsの値が存在することを指す場合がある。

0040

上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。

0041

また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。

0042

(実施の形態1)
本実施の形態では、ばらつきを制御する半導体装置について、図1乃至図6を用いて説明する。本実施の形態で説明する半導体装置は、デジタル信号をアナログ信号に変換し、増幅回路によって出力インピーダンスの低い信号に変換する機能を有する。

0043

図1は、半導体装置の構成を示すブロック図である。半導体装置100は、デジタルアナログ変換回路10(D/A変換回路)と、増幅回路20と、第1のスイッチ31と、第2のスイッチ32と、第3のスイッチ33と、第4のスイッチ34と、第1の入力端子40と、第1の出力端子41と、第2の出力端子42とを有する。

0044

第1のスイッチ31と、第2のスイッチ32と、第3のスイッチ33と、第4のスイッチ34とを切り替えることで、増幅回路20の接続を切り替える機能を有する。表1にMODE1とMODE2のスイッチ条件を示す。

0045

0046

表1に示すMODE1は、第1のスイッチ31および第4のスイッチ34を導通、かつ第2のスイッチ32および第3のスイッチ33を非導通にする期間である。当該期間では、増幅回路20が帰還制御を行う機能を有する。言い換えれば、MODE1のとき増幅回路20は、ボルテージフォロワ回路として機能する。

0047

半導体装置100は、D/A変換回路10によって、デジタル信号(DDAC)をアナログ信号(VDAC)に変換し、ボルテージフォロワ回路によって、インピーダンスの低い信号として、第1の出力端子41へ出力する。任意のデータ値Aを示すとき、デジタル信号で示す時はDDAC[A]とし、アナログ信号で示す時はVDAC[A]とする。

0048

表1に示すMODE2は、第1のスイッチ31および第4のスイッチ34を非導通、かつ第2のスイッチ32および第3のスイッチ33を導通にする期間である。当該期間では、増幅回路20が比較制御を行う機能を有する。言い換えれば、MODE2のとき増幅回路20は、コンパレータ回路として機能する。

0049

コンパレータ回路として機能する増幅回路20の反転入力端子には、第1の入力端子40より第2のスイッチ32を介して電圧が与えられる。反転入力端子に与えられた電圧を基準電圧VREF)とする。VREFは、固定の電圧値でもよいし、設定できてもよい。コンパレータ回路として機能する増幅回路20の非反転入力端子には、VDACが与えられる。アナログ信号のVREFを、デジタル信号で表すときDREFとする。

0050

コンパレータ回路として機能する増幅回路20の反転入力端子に与えられたVREFと、非反転入力端子のVDACとを比較した結果が、増幅回路20の出力端子から、第3のスイッチ33を介して、第2の出力端子42に出力される。第2の出力端子42に与えられる出力信号は、モニター信号(MONI)とする。MONIの出力はHighまたはLow(図中では、H、Lとする)を出力する。

0051

コンパレータ回路として機能する増幅回路20では、反転入力端子に与えられたVREFと、非反転入力端子に与えられたVDACとを比較する。VDAC>VREFのときは、コンパレータ回路として機能する増幅回路20はHighを第3のスイッチ33を介して第2の出力端子42に出力する。VREF>VDACのときは、増幅回路20は第3のスイッチ33を介して第2の出力端子42にLowを出力する。説明を簡略化するため、MODE2で動作するとき、コンパレータ回路として動作する増幅回路20の出力をMONIとする。

0052

スイッチ制御する制御信号TMについて説明する。第2のスイッチ32、第3のスイッチ33は、制御信号TMで制御される。第1のスイッチ31、第4のスイッチ34は、制御信号TMBで制御される。反転回路36を用いて制御信号TMを反転させ、制御信号TMBを生成してもよい。

0053

図4(A)では、図1の半導体装置100における増幅回路20がボルテージフォロワ回路として動作する。表1のMODE1のとき、制御信号TMをLowとすることで、第1のスイッチ31および第4のスイッチ34が導通、かつ第2のスイッチ32および第3のスイッチ33が非導通となる。なお、以下の説明において、スイッチ31乃至34をnチャネル型トランジスタとして説明を行う。

0054

図4(B)では、図1の半導体装置100における増幅回路20がコンパレータ回路として動作する。表1のMODE2のとき、制御信号TMをHighとすることで、第1のスイッチ31および第4のスイッチ34が非導通、かつ第2のスイッチ32および第3のスイッチ33が導通となる。

0055

図4(A)および図4(B)では、スイッチの動作を示す。別の一例として第1のスイッチ31、第4のスイッチ34をnチャネル型トランジスタ、第2のスイッチ32、第3のスイッチ33をpチャネル型トランジスタとすることで、反転回路36を用いなくてもよい。また、スイッチ31乃至34をpチャネル型トランジスタとしてもよい。その場合、制御信号TMの極性を反転させればよい。

0056

図2で示す半導体装置101は、図1の実施形態の一例である。半導体装置101は、D/A変換回路10と、増幅回路20と、第1のスイッチ31、第2のスイッチ32、第3のスイッチ33と、第4のスイッチ34と、反転回路36と、入力端子40と、第1の出力端子41と、第2の出力端子42とを有する。

0057

D/A変換回路10は、Nビットデータ幅をもつ。上位ビット[N:M+1]の階調電圧を生成する抵抗ラダー方式のD/A変換回路(R−DAC11)と、下位ビット[M:0]の階調電圧を生成する電流制御回路12と、増幅回路13と、下位[M:0]の入力切り替えを行う、スイッチS1と、スイッチS2と、スイッチS3と、スイッチS4とを有する。Mは1以上の整数、NはM+1より大きい整数とする。

0058

増幅回路20は、増幅回路21と、出力バッファ22とを有する。

0059

増幅回路21の反転入力端子は、第2のスイッチ32を介して、R−DAC11の直列に接続された抵抗によって分割されたいずれかの分割点と電気的に接続されている。

0060

制御信号TMは、MODE1とMODE2の接続を切り替える信号である。制御信号TMが与えられる配線は、第2のスイッチ32と、第3のスイッチ33に接続されている。制御信号TMは反転回路36を介して、第1のスイッチ31および第4のスイッチ34に供給される。制御信号TMがLowの期間はMODE1が選択され、増幅回路20はボルテージフォロワ回路として動作している。制御信号TMがHighの期間はMODE2が選択され、増幅回路20はコンパレータ回路として動作している。

0061

図3で示す半導体装置101は、図2の実施形態を12bit(DDAC[11:0])のD/A変換回路10に適用した一例である。

0062

D/A変換回路10のR−DAC11は、基準電圧としてVREFHとVREFLが与えられ、抵抗分割によってVHIとVLOを生成する。VHIと、VLOとは、DDAC[11:0]の上位9bitにより生成される。

0063

R−DAC11が9bit(512階調)で構成されたときの分解能を以下に示す。

0064

VHIと、VLOとの差を表すΔVは式(1)で表される。任意のデータ値Aを示すとき、VHIは式(2)で表される。VLOは式(3)で表される。

0065

ΔV=VHI−VLO=(VREFH−VREFL)/512 (1)

0066

VHI=VDAC[A] (2)

0067

VLO=VDAC[A]−ΔV (3)

0068

下位ビットの階調電圧を生成する方法を説明する。電流制御回路12にDDAC[11:0]の下位3bitを与え電流制御により下位3bitの階調電圧に応じた電流を生成する。増幅回路13と、スイッチS1と、スイッチS2と、スイッチS3と、スイッチS4は電流を電圧に変換する機能を有する。

0069

図4(B)の半導体装置100において、D/A変換回路10と、増幅回路20は、形状および組成などによる素子ばらつきや、トランジスタのしきい値などによる特性のばらつきなどを含んでいる。一例としてR−DAC11の抵抗値などによるばらつきや、増幅回路のトランジスタの特性などによるばらつき等によって、デジタル信号がアナログ信号に変換されたときに、変換誤差が発生する。半導体装置100は、階調電圧に変換誤差を含んで出力される。理想的に変換されたときの電圧値と、ばらつきなどを含んだ出力との差をオフセット量とし、アナログ信号ではVOFFとし、デジタル信号ではDOFFとする。

0070

図5の半導体装置102には、図4の半導体装置100とは異なる回路を示す。図5の半導体装置102は、スイッチ34を有さない点で、図4の半導体装置100と異なる。

0071

図5に示す回路では、増幅回路20の出力は第1の出力端子41に接続される。増幅回路20の出力インピーダンスをより小さくすることができる。

0072

図6(A)は、図4(B)の半導体装置100において、D/A変換回路10と、増幅回路20のばらつきによって発生したVOFFを検出するためのフローチャートを示す。VOFFを検出するためには、MODE2の条件として制御信号TMにHighを設定し、増幅回路20を、コンパレータ回路として動作させる。コンパレータ回路はアナログ信号(VDAC)で比較を行うが、以下で説明する処理フローでは、D/A変換回路10によってデジタル信号(DDAC)によって処理を行う。LSB(Least Significant Bit)はデジタル信号の最少単位とする。

0073

図6(A)のSTARTは、図4(B)の制御信号TMにHighのデータが設定され、MODE2が選択されたときの処理を示す。MODE2の期間は、第1のスイッチ31と、第4のスイッチ34は非導通の状態であり、かつ、第2のスイッチ32と、第3のスイッチ33は導通の状態である。第1の入力端子40には、基準電圧のVREFが与えられ、第2のスイッチ32を介して反転入力端子に与えられる。

0074

第1のステップST3000は、コンパレータ回路として機能する増幅回路20の非反転入力端子が、VREFと同じ電圧値になるように、D/A変換回路10にDDACが与えられる。

0075

フローチャートで使用するパラメータとして、処理回数カウントするループカウンタカウント数をnとする。nの初期値は0が設定される。

0076

第2のステップST3001は、コンパレータ回路として機能する増幅回路20の反転入力端子に与えられた基準電圧VREFと、非反転入力端子に与えられたVDACの大小を比較する。コンパレータ回路として機能する増幅回路20が比較した結果を、第3のスイッチ33を介してMONIに出力しHまたはLを判定する。MONIの出力結果によって、処理はプラス側へのオフセット検出(プラスオフセット検出)と、マイナス側へのオフセット検出(マイナスオフセット検出)とに分かれる。

0077

まずプラスオフセット処理について示す。MONI=Hであったとき、VOFFはプラス側である。

0078

第3のステップST3002は、D/A変換回路10に与えられているDDACのデジタル信号をマイナスに1LSBデクリメントする。

0079

第4のステップST3003は、再び、コンパレータ回路によってVREFとVDACを比較する。比較した結果がMONI=HのときはST3005によりnをインクリメントし、ST3002へ進む。

0080

第5のステップST3004は、ステップST3003においてMONI=Lを検出したことで、出力が反転し、VREFとVDACの電位差が1LSB以下になったと判断される。コンパレータ回路として機能する増幅回路20によって検出されたVOFFは、式(4)によってデジタル信号として算出される。

0081

DOFF=DREF−DDAC (4)

0082

次にマイナスオフセット検出について示す。MONI=LであったのでVOFFはマイナス側である。

0083

第6のステップST3012は、D/A変換回路10に与えるDDACをプラスに1LSBインクリメントする。

0084

第7のステップST3013は、再び、コンパレータ回路として機能する増幅回路20によってVREFとVDACを比較する。比較した結果、MONI=LのときはST3006によりnをインクリメントし、ST3012へ進む。

0085

第8のステップST3004は、ステップST3013においてMONI=Hを検出したことで、出力が反転し、VREFとVDACの電位差が1LSB以下になったと判断される。コンパレータ回路として機能する増幅回路20によって検出されたVOFFは、式(4)によってデジタル信号として算出される。

0086

図6(B)は、図6(A)の一例として、オフセット検出処理を示す。VDACの変換誤差が発生しオフセット電圧が発生している。図6(A)におけるマイナスオフセット処理が実行され、DDACが5回インクリメント加算されたときに、MONI=Hが検出される。DOFFは式(5)によって計算される。

0087

DOFF=DREF−DDAC=DREF−(DREF+n) (5)

0088

上記のシーケンスにより、変換誤差DOFFは、−5LSBであることが検出できる。変換誤差には、D/A変換回路10と、コンパレータ回路として機能する増幅回路20のばらつきによる誤差も含まれている。DDACから検出された変換誤差DOFFを演算処理によって補正することで、ばらつきの影響を抑えた品質の高い画像がえられる。

0089

変換誤差VOFFを用いて、D/A変換回路R−DAC11によって補正する方法を説明する。ここで補正する範囲は、R−DAC11の分解能に適用される。

0090

図2に示す、R−DAC11のアナログ信号の最大出力電圧をVREFHとし、最小出力電圧をVREFLとする。R−DAC11の9bit(512階調)の分解能は、VREFHとVREFLの電位差を抵抗で分割することで生成される。

0091

一例としてVOFF>0の場合、VREFLにVOFFを加算することでVREFLの電圧を補正する。

0092

一例としてVOFF<0の場合、VREFHにVOFFを減算することでVREFHの電圧を補正する。

0093

R−DAC11のVREFHとVREFLをVOFFによって補正することで、VREFHとVREFLの間に与えられた抵抗分割によって、VOFFも均等に分割される。さらに下位ビットのデジタル信号に対して演算処理をすることで、VOFFの補正を行う。分解能の大きなD/A変換回路10のR−DAC11と、分解能の小さな電流制御回路12で、それぞれ上位ビットと下位ビットを分離して補正することで、増幅回路の影響を低減した補正をかけることができる。ばらつきの原因が抵抗素子や、トランジスタなど異なる場合でも、ばらつきの影響を抑えた品質の高い画像がえられる。

0094

以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。

0095

(実施の形態2)
本実施の形態では、ばらつきを制御する半導体装置について、図7および図8を用いて説明する。

0096

図4(A)において、半導体装置100の、D/A変換回路10と、増幅回路20は、形状および組成などによる素子ばらつきや、トランジスタのしきい値などによる特性のばらつきなどを含んでいる。さらに温度やその他の条件下において受けた影響などにより、ばらつきなどはより大きくなることがある。一例として、温度が大きく変化するとき、変換誤差であるVOFFも、温度と共にばらつきの範囲が変わる。

0097

図7または図8では、検出範囲として指定した範囲であれば、変換誤差のVOFFを均一な処理時間で検出する方法を示す。

0098

図7または図8でDOFFの検出範囲を指定するパラメータはSET(正の整数)とする。SETで指定される検出範囲は、+2SET+SETから−2SET−SETになる。図7では+2SETから−2SETの範囲内を検出の対象範囲とする。図8では、+2SETから+SETまでの範囲と、−2SETから−SETまでの範囲とを検出することができる。

0099

図7または図8でVOFFを検出するためのフローチャートを示す。フローチャートで使用するパラメータを説明する。処理回数をカウントするループカウンタのカウント数をnとする。プラス側またはマイナス側などのVOFFが存在する極性を示す変数をpolとする。演算結果を一時的に格納するための変数をtmpとする。

0100

コンパレータ回路として機能する増幅回路20の反転入力端子に基準電圧としてVREFが与えられ、コンパレータ回路として機能する増幅回路20の非反転入力端子にVDACが与えられる。VREFは、固定の電圧値でもよいし、設定できてもよい。

0101

図7で、検出範囲内を検出する方法をフローチャートで示す。図4(B)における半導体装置100のD/A変換回路10と、増幅回路20のばらつきによって発生したVOFFを検出するため、MODE2の条件を選択し、増幅回路20をコンパレータ回路として動作させる。

0102

図7のSTARTは、図4(B)の制御信号TMにHighのデータが設定され、MODE2が選択されたときである。MODE2の期間は、第1のスイッチ31と、第4のスイッチ34は非導通の状態であり、かつ、第2のスイッチ32と、第3のスイッチ33は導通の状態である。第1の入力端子40には、VREFが与えられ、第2のスイッチ32を介して反転入力端子に与えられる。

0103

第1のステップST3100は、ループカウンタとしてnの値を1に初期化する。極性を示すpolをプラスの極性を意味する1に初期化する。演算結果を一時的に格納するためのtmpの値を0に初期化する。

0104

第2のステップST3101は、コンパレータ回路として機能する増幅回路20の非反転入力端子がVREFと同じ電圧値になるように、D/A変換回路10にDDACが与えられる。

0105

第3のステップST3102は、コンパレータ回路として機能する増幅回路20の反転入力端子に与えられた基準電圧VREFと、非反転入力端子に与えられたVDACの大小を比較する。コンパレータ回路として機能する増幅回路20が比較した結果を、第3のスイッチ33を介してMONIに出力しHまたはLを判定する。

0106

第4のステップST3103はMONIの出力結果によって、極性変数polに値が設定される。ステップST3102においてMONI=Lの場合は、VOFFはVREFに対してマイナス側に存在しているため、pol=−1に設定し、マイナスオフセット検出動作となる。MONI=Hの場合は、VOFFがプラス側に存在するので、処理はプラスオフセット検出となる。

0107

プラスオフセット処理について示す。ステップST3102においてMONI=Hのとき、VOFFはプラス側である。

0108

第5のステップST3104は、DDACに次の比較条件を設定する。設定するDDACのデジタル信号は式(6)で算出する。

0109

DDAC=DREF+(pol×2SET×tmp) (6)

0110

第6のステップST3105でpol=1であるならば、プラスオフセット処理のためST3106に進む。

0111

第7−AのステップST3106は、コンパレータ回路として機能する増幅回路20の出力が、MONI=Hであるならば、ST3107に進む。MONI=Lであるならば、ST3107aに進む。

0112

第7−BのステップST3116は、コンパレータ回路として機能する増幅回路20の出力が、MONI=Hであるならば、ST3107に進む。MONI=Lであるならば、ST3107bに進む。

0113

第8のステップST3107は、VDACの次の比較条件を設定する。式(7)によって設定値の算出を行う。

0114

tmp=tmp+1/2n (7)

0115

第8−AのステップST3107aおよび第8−BのステップST3107bは、VDACの次の比較条件を設定する。式(14)によって設定値の算出を行う。

0116

tmp=tmp−1/2n (14)

0117

第9のステップST3108は、ループカウンタの数値nと検出範囲SETが等しくなったか判断する。検出範囲が大きい場合は、ST3109にてループカウンタをインクリメントする。

0118

第10のステップST3120は、DOFFを式(8)で算出する。

0119

DOFF=pol×2SET×tmp (8)

0120

オフセット電圧は、検出範囲SETで設定した数を用いて検出することができる。

0121

図8では、VOFFが設定範囲外に存在している場合について示す。VOFFは、デジタル信号でDOFFと表すことができる。よって、オフセット電圧DOFFは、検出範囲が最大値2SETから最小値−2SETまでの範囲を検出することができる。ここで示す一例は、図7で設定されたSETと同じ回数まで検索し、DOFFが検出されない場合は、DDACの値がプラス側であればDOFFをオーバーフロー(DOF)、DDACの値がマイナス側であればDOFFをアンダーフロー(DUF)として示すことができる。条件によっては、検出範囲を、D/A変換回路10の最大値(MSB:most significant bit)もしくは最小値まで対応することができる。

0122

図8は、検出範囲内を検出する方法をフローチャートで示す。図4(B)における半導体装置100のD/A変換回路10と、増幅回路20のばらつきによって発生したVOFFを検出するため、MODE2の条件を選択し、増幅回路20を、コンパレータ回路として動作させる。

0123

図8のSTARTは、図4(B)の制御信号TMにHighのデータが設定され、MODE2が選択されたときの処理である。MODE2の期間は、第1のスイッチ31と、第4のスイッチ34は非導通の状態であり、第2のスイッチ32と、第3のスイッチ33は導通の状態である。第1の入力端子40には、基準電圧のVREFが与えられ、第2のスイッチ32を介して反転入力端子に与えられる。

0124

第1のステップST3200において、ループカウンタとしてnを1に初期化する。極性を示す変数polをプラスの極性を意味する1に初期化する。演算結果を一時的に格納するための変数tmpを1に初期化する。

0125

第2のステップST3201は、コンパレータ回路として機能する増幅回路20の非反転入力端子が、D/A変換回路10によって、反転入力端子と同じ電圧値になるように、D/A変換回路10にDDACが与えられる。

0126

第3のステップST3202において、コンパレータ回路として機能する増幅回路20の反転入力端子に与えられた基準電圧VREFと、非反転入力端子に与えられたVDACの大小を比較する。コンパレータ回路として機能する増幅回路20が比較した結果を、第3のスイッチ33を介してMONIに出力しHまたはLを判定する。

0127

第4のステップST3203はMONIの出力結果によって、極性変数polに値が設定される。ステップST3202においてMONI=Lの場合は、VOFFはVREFに対してマイナス側に存在しているため、pol=−1に設定し、マイナスオフセット検出動作となる。MONI=Hの場合は、VOFFがプラス側に存在するので、処理はプラスオフセット検出となる。

0128

プラスオフセット処理について示す。ステップST3202においてMONI=Hのとき、VOFFはプラス側である。

0129

第5のステップST3204は、DDACに次の比較条件を設定する。設定するDDACは式(9)で算出する。

0130

VDAC=VREF+(pol×2SET) (9)

0131

第6のステップST3205でpol=1であるならば、プラスオフセット処理のためST3206に進む。

0132

第7−AのステップST3206は、コンパレータ回路の出力が、MONI=Hであるならば、ステップST3207に進む。MONI=Lであるならば、ステップST3217aに進む。

0133

第8−AのステップST3207は、DDACの値をマイナスにデクリメント後に、ステップST3208に進む。第8−BのステップST3217aは、DDACの値をプラスにインクリメント後に、ステップST3208aに進む。

0134

第6のステップST3205でpol=−1であるならば、マイナスオフセット処理のためST3216に進む。

0135

第7−BのステップST3216は、コンパレータ回路の出力が、MONI=Hであるならば、ST3207に進む。MONI=Lであるならば、ステップST3217bに進む。

0136

第8−CのステップST3217bは、DDACの値をプラスにインクリメント後に、ステップST3208bに進む。

0137

第9のステップST3208、ステップST3208a、及びステップST3208bは、ループカウンタの数値nと検出範囲SETが等しくなったか判断する。ステップST3208にてSET=nの場合、ステップST3220へ進む。ステップST3208aにてSET=nの場合、ステップST3221へ進む。ステップST3208bにてSET=nの場合、ステップST3222へ進む。ステップST3208、ステップST3208a、及びステップST3208bのそれぞれにおいて、SET>nの場合は、ST3209にてループカウンタの数値nをインクリメントし、ST3204に進む。

0138

第10−AのステップST3220は、VOFFを検出した結果を式(4)で算出する。

0139

第10−BのステップST3221は、VOFFがプラス側で検出できなかったため、結果をオーバーフローしたと考え、DOFF=DOFとする。DOFは特定の決められた出力コードで示してもよいし、別のアラーム信号を出力してもよい。

0140

第10−CのステップST3222は、VOFFがマイナス側で検出できなかったため、結果はアンダーフローしたと考え、DOFF=DUFとする。DUFは特定の決められた出力コードで示してもよいし、別のアラーム信号を出力してもよい。

0141

DOFFは、検出範囲SETで設定した数の範囲で検出することができるが、検出範囲SETで設定した数で検出されないとき、DDACの値がプラス側であればDOFFにオーバーフロー(DOF)が出力され、DDACの値がマイナス側であればDOFFにアンダーフロー(DUF)を出力する。

0142

以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。

0143

(実施の形態3)
本実施の形態では、ばらつきを制御する表示装置50について、図9を用いて説明する。半導体装置101は、実施の形態1でデジタル信号をアナログ信号に変換し、増幅回路によってインピーダンスの低い信号に変換する機能を有することを説明した。

0144

実施の形態1および実施の形態2で検出したVOFFを、ソースドライバに出力するデータに適用する方法を示す。図9(A)の表示装置50は、図3で示した12ビットのD/A変換回路を含むソースドライバ51と演算回路52と、フレームメモリ53と、検出したDOFFを保存するメモリ54と、ディスプレイ55を有している。

0145

ソースドライバ51は、シフトレジスタ回路56と、データラッチ回路57と、ラッチ回路58と、半導体装置101を有している。

0146

一例として、DOFFメモリは8ビットのデータ幅とする。演算回路52は二つのメモリ値加算回路または減算回路によって演算する。一例として演算回路としたが、プログラムで演算処理しても同じ結果が得られる。

0147

オフセット電圧VOFFは、デジタル信号DOFFとしてメモリ54に格納されている。演算回路52は、フレームメモリ53のデータと、メモリ54のデータを演算し、オフセット補正したデータを、ソースドライバ51へ出力し、ディスプレイ55にて表示する。ソースドライバ51が含む、図3のD/A変換回路10と、増幅回路20とが有するVOFFを、フレームメモリ53のデジタル信号をDOFFを用いて演算することで、補正された正しい階調電圧に変換する。

0148

図9(B)は、図9(A)で示した回路の演算処理方法の一例を示す。D/A変換回路10によるアナログ信号の最大出力電圧をVREFHとし、最小出力電圧をVREFLとする。VOFFにより、デジタル信号DDACが補正された場合、出力範囲は、最大設定値をClip_Level_Hとし、最小設定値をClip_Level_Lとする。VOFFによって補正された出力範囲は、VREFHと、VREFLとの電圧出力範囲を超えられない。出力電圧は、最大値Clip_Level_Hでクリップされ、最小値Clip_Level_Lでクリップされる。

0149

VOFF>0のとき、DACの出力はプラス側に補正され、式(10)と、式(11)とで表すことができる。

0150

ACClip_L=DOFF(10)

0151

DACClip_H=Clip_Level_H (11)

0152

VOFF<0のとき、DACの出力はマイナス側に補正され、式(12)と、式(13)とで表すことができる。

0153

DACClip_L=Clip_Level_L (12)

0154

DACClip_H=Clip_Level_H−DOFF(13)

0155

図9(A)で示した回路の演算処理方法によりDOFFの影響を補正して、正しいデジタル信号をソースドライバ51に与えることができる。

0156

以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。

0157

(実施の形態4)
本実施の形態では、ばらつきを制御する半導体装置103について、図10を用いて説明する。

0158

図10(A)が、図4(B)と異なる点について示す。第5のスイッチ35の一方の端子は、第4のスイッチ34と、第1の出力端子41と、接続されている。第5のスイッチ35の他方の端子は、第2の入力端子43が接続されている。なお、以下において特に断りがない限り、スイッチ35をnチャネル型トランジスタとして説明を行う。

0159

表2では、MODE3について示す。

0160

半導体装置103の制御信号TMにHighが信号として与えられた期間は、MODE3が選択される。増幅回路20は、コンパレータ回路として動作している。MODE3の期間は、第1のスイッチ31と、第4のスイッチ34が非導通となり、かつ、第2のスイッチ32と、第3のスイッチ33と、第5のスイッチ35とが導通になるように、制御信号TMをHighとすることで動作させる。

0161

第2の入力端子43には、任意の電圧値(Vdata)が与えられる。第5のスイッチ35は、制御信号TMがHighのときに導通する機能を有し、第2の入力端子43に与えられたVdataが、第5のスイッチ35を介して、第1の出力端子41に出力される。

0162

図10(B)に、パネルが駆動しているときのVOFFを検出する方法の一例を示す。1秒間に60フレームで駆動している表示装置がある。n番目のフレームのデータを処理する期間に、制御信号TMをHighにすることで、MODE3の接続状態移行する。n番目のフレーム処理期間を用いて、VOFFの検出を行い、VOFFメモリの情報を更新する。VOFFの検出中は、第2の入力端子43に与えられたVdataが、第5のスイッチ35を介して第1の出力端子41に出力信号VOとして出力される。

0163

表示装置の場合は、出力信号VOを出力する端子は信号線に接続され、表示データとしてVdataが供給される。一例として、データ範囲最小電圧値が供給された場合、有機EL(Electroluminescence)ディスプレイであれば、表示フレーム間に黒表示のフレームが挿入されたことになり、コントラストの向上などの効果を得ることができる。液晶ディスプレイであれば、液晶の種類によってVdataは適切な電圧値を与えることによって、黒表示のフレームの挿入と同じ効果が与えられる。

0164

表示の品質を劣化させる要因であるばらつきが補正される期間に、黒表示のフレームを挿入し、表示の品質を向上させることができる。従って、ばらつきによる影響を抑えた品質の高い画像がえられる。

0165

以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。

0166

(実施の形態5)
本実施の形態では、半導体装置100、半導体装置101、半導体装置102、または半導体装置103の何れかを含む表示パネルについて説明を行う。

0167

図11の回路ブロック図に示す表示パネルは、信号線駆動回路400、走査線駆動回路401、および画素部402を有する。また、画素部402中にマトリクス状に配置された複数の画素403を示している。なお、画素部402を表示部と呼ぶ場合もある。

0168

信号線駆動回路400は、複数の信号線SLにアナログ信号に変換された画像信号を出力する機能を有する回路である。

0169

信号線駆動回路400を構成する回路は、IC化してもよいし、画素部402の画素403が有するトランジスタと同じトランジスタを用いて形成してもよい。なお信号線駆動回路400を複数設け、複数の信号線駆動回路400により、複数の信号線SLを分割して制御してもよい。

0170

走査線駆動回路401は、複数の走査線GLに走査信号を出力する機能を有する回路である。走査線駆動回路401は、一例としては、シフトレジスタバッファ等を有する。走査線駆動回路401は、ゲートスタートパルスゲートクロック等が入力され、パルス信号を出力する機能を有する。

0171

走査線駆動回路401を構成する回路は、IC化してもよいし、画素部402の画素403が有するトランジスタと同じトランジスタを用いて形成してもよい。なお、走査線駆動回路401を複数設け、複数の走査線駆動回路401により、複数の走査線GLを分割して制御してもよい。

0172

画素部402は、複数の走査線GL、および複数の信号線SLが直交するように設けられている。走査線GLと信号線SLの交差部には、画素403が設けられる。なお画素部402における画素403の配置は、カラー表示であれば、RGB(赤緑青)の各色に対応した画素が順に設けられる。なお、RGBの画素の配列は、ストライプ配列モザイク配列デルタ配列等、適宜用いることができる。またRGBに限らず、白あるいは黄といった色を追加してカラー表示を行う構成としてもよい。

0173

次に、図12を用いて信号線駆動回路400の詳細について説明を行う。図12に示す回路ブロック図は、Nビットの画像信号を処理することが可能な信号線駆動回路400の構成例を示している。

0174

信号線駆動回路400は、端子450、端子451、端子452、LVDSレシーバ418(LVDS:小振幅差動信号)、ロジック回路419、シフトレジスタ411、ラッチ回路412、レベルシフタ413、D/A変換回路414、増幅回路415を有する。

0175

端子450は、アナログ信号に変換された画像信号用の出力端子であって、信号線SLと電気的に接続される。端子451、452は、差動信号用の入力端子である。例えば、端子452<1>には、端子451<1>の入力信号論理を反転した信号が入力される。例えば、端子451<1>−451<N>にはそれぞれ画像信号DP[1]−DP[N]がそれぞれ入力され、端子452<1>−452<N>には画像信号DN[1]−DN[N]がそれぞれ入力される。

0176

端子451、452は画像信号DP[1:N]、DN[1:N]の入力だけでなく、コマンド信号の入力にも用いられる。信号線駆動回路400には、端子450−452の他に、電源電圧の入力端子、各種信号の入力端子、各種信号の出力端子等が設けられている。

0177

LVDSレシーバ418は、入力された差動信号シングルエンド方式の信号に変換する機能を有する。LVDSレシーバ418によって、画像信号DP[1:N]、DN[1:N]は、シングルエンド方式の画像信号DSEに変換される。

0178

ロジック回路419は、外部から入力されるコマンド信号等に従い、信号線駆動回路400に含まれる回路を制御する機能を有する。具体的には、ロジック回路419は信号SSP、SCLK、LTS等を生成する。信号SSP、SCLKは、シフトレジスタ411の制御信号である。信号LTSはラッチ回路412の制御信号である。

0179

ロジック回路419は、シリアル形式の画像信号DSEをパラレル形式の画像信号DOUTに変換する機能(シリアルパラレル変換機能)を有する。

0180

シフトレジスタ411は、複数段フリップフロップ(FF)回路を有する。1段目FF回路に信号SSP(スタートパルス信号)を入力することで、各段のFF回路から所定のタイミングでサンプリング信号が出力される。各段のFF回路がサンプリング信号を出力するタイミングは、信号SCLK(クロック信号)によって制御される。

0181

先述のサンプリング信号に従い、ラッチ回路412は画像信号DOUTをサンプリングし、記憶する。ラッチ回路412に記憶された画像信号の出力のタイミングは、信号LTSによって制御される。

0182

レベルシフタ413は、ラッチ回路412から出力された画像信号を昇圧して出力する機能を有する。

0183

D/A変換回路414は上記実施の形態1での半導体装置100の構成を有する。当該構成とすることで、回路面積小面積化表示品質の向上を図ることができる。

0184

増幅回路415は、D/A変換回路414から出力される画像信号(アナログ信号)を増幅して、信号線SLに出力する機能を有する。なお、増幅回路415を出力回路という場合もある。

0185

次に画素403に用いることができる回路構成例について説明を行う。

0186

図13(A)は発光素子を有するパネルに用いることができる画素403の一例を示す。図13(B)は図13(A)に示す画素403の動作例を示すタイミングチャートである。

0187

画素403は、走査線GL、信号線SL、配線ML、配線CTLおよび配線ANLと電気的に接続されている。また、画素403は、トランジスタ420乃至422、容量素子423、および発光素子426を有する。

0188

発光素子426は一対の端子(アノードおよびカソード)を有する。発光素子426としては、電流または電圧によって輝度を制御することが可能な素子を用いることができる。発光素子426として、エレクトロルミネッセンスを利用する発光素子(「EL素子」ともいう。)を適用することができる。EL素子は、一対の電極の間に発光性化合物を含む層(「EL層」ともいう。)を有する。一対の電極間に、EL素子の閾値電圧よりも大きい電位差を生じさせると、EL層に陽極側から正孔注入され、陰極側から電子が注入される。注入された電子と正孔はEL層において再結合し、EL層に含まれる発光物質発光する。また、EL素子は、発光材料有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機EL素子(OLED:Organic Light Emitting Diode)、後者は無機EL素子と呼ばれている。

0189

図13(A)ではトランジスタ420乃至422はn型トランジスタであるが、これらの一部または全てをp型トランジスタとしてもよい。また、トランジスタ420乃至422はゲートに電気的に接続されているバックゲートを有する。このようなデバイス構造とすることで、トランジスタ420乃至422の電流駆動能力を向上させることができる。トランジスタ420乃至422の一部または全てがバックゲートを有さないトランジスタでもよい。

0190

トランジスタ420は、トランジスタ421のゲート(ノード424)と信号線SLと間を接続するパストランジスタである。トランジスタ422は、配線MLと発光素子426のアノード(ノード425)との間を接続するパストランジスタである。トランジスタ421は駆動トランジスタであり、発光素子426に供給される電流源として機能する。トランジスタ421のドレイン電流の大きさによって、発光素子426の輝度が調節される。容量素子423は、ノード425とノード424間の電圧を保持する保持容量である。

0191

トランジスタ421の駆動能力にばらつきが発生すると、画素403ごとに発光素子426の輝度にばらつきが発生し、表示品位を低下させてしまう。図13(A)に示す画素403は、トランジスタ421のドレイン電流をモニターすることで、発光素子426の輝度ばらつきを補正する機能を有する。

0192

図13(B)に、図13(A)に示す走査線GLの電位と、信号線SLに供給される画像信号のタイミングチャートを例示する。なお、図13(B)に示すタイミングチャートは、画素403に含まれるトランジスタが全てnチャネル型である場合を例示するものである。

0193

期間P1は書き込み動作期間であり、発光素子426は発光させない。走査線GLにハイレベルの電位が与えられ、トランジスタ420およびトランジスタ422がオンとなる。信号線SLには、画像信号として電位Vdataが与えられる。電位Vdataは、トランジスタ420を介してノード424に与えられる。

0194

トランジスタ421がnチャネル型である場合、期間P1では、配線MLの電位が、配線CTLの電位に発光素子426の閾値電圧Vtheを加算した電位よりも低いことが望ましい。上記構成により、トランジスタ421のドレイン電流を、発光素子426ではなく配線MLの方に優先的に流すことができる。

0195

期間P2は発光期間であり、発光素子426は発光する。走査線GLにローレベルの電位が与えられ、トランジスタ420およびトランジスタ422がオフとなる。トランジスタ420がオフになることで、ノード424において、電位Vdataが保持される。また、配線ANLには電位Vanoが与えられ、配線CTLには電位Vcatが与えられる。電位Vanoは、電位Vcatに発光素子426の閾値電圧Vtheを加算した電位よりも高くすることが望ましい。配線ANLと配線CTLとの間に上記電位差が設けられることにより、トランジスタ421のドレイン電流が発光素子426に供給され、発光素子426が発光する。

0196

次いで、期間P3は、トランジスタ421のドレイン電流を取得するモニター期間である。走査線GLにハイレベルの電位が与えられ、トランジスタ420およびトランジスタ422がオンとなる。信号線SLには、トランジスタ421のゲート電圧が閾値電圧Vthよりも大きくなるような電位が与えられる。配線MLの電位は、配線CTLの電位に発光素子426の閾値電圧Vtheを加算した電位よりも低くすることが望ましい。上記構成により、トランジスタ421のドレイン電流を、発光素子426ではなく配線MLの方に優先的に流すことができる。

0197

期間P3で画素403から配線MLに出力される電流IMONは、発光期間にトランジスタ421に流れるドレイン電流に相当する。電流IMONはモニター回路に供給される。モニター回路は、電流IMONを解析し、解析結果に基づいて、補正信号を生成する。以上の動作によって、画素403は輝度のずれを補正することができる。

0198

上記モニター動作を発光動作の後に常に行う必要はない。例えば、画素403において、データの書き込み動作と発光動作のサイクルを複数回繰り返した後に、モニター動作を行うようにすることができる。また、モニター動作させた後、最小の階調値[0]に対応するデータ信号を画素403に書き込むことで、発光素子426を非発光状態にするようにしてもよい。

0199

図13(A)に示す画素403は、複数の走査線に接続されていてもよい、その場合の回路図を図14(A)に示す。図14(A)に示す画素403において、トランジスタ420のゲートは走査線GL1に電気的に接続され、トランジスタ422のゲートは走査線GL2に電気的に接続されている。このように、トランジスタ420とトランジスタ422のオン・オフを個別に制御することで、モニター動作のタイミングをより自由に制御することができる。

0200

図13(A)に示す画素403において、トランジスタ420乃至422は、バックゲートを設けなくてもよい。その場合の回路図を図14(B)に示す。図14(B)に示す構成にすることで、画素403は製造工程を容易にすることができる。

0201

図15(A)に、液晶素子を有するパネルに用いることができる画素回路の一例を示す。図15(A)に示す画素403は、トランジスタ431と、容量素子433と、表示素子として機能できる液晶素子434とを有する。

0202

トランジスタ431のゲートは走査線GLに電気的に接続され、トランジスタ431の第1端子は信号線SLに電気的に接続され、トランジスタ431の第2端子は容量素子433の第1端子および液晶素子434の第1端子に電気的に接続される。なお、トランジスタ431の第2端子、容量素子433の第1端子および液晶素子434の第1端子の結節点をノード432と呼称する。トランジスタ431は、ノード432へのデータ信号の書き込みを制御する機能を有する。図15(B)のトランジスタ431のゲートは、トランジスタ431のバックゲートに電気的に接続されている。本明細書では第1のゲートを単に「ゲート」、第2のゲートを「バックゲート」と呼ぶ場合がある。トランジスタ431のゲートとバックゲートとは、チャネル形成領域を間に介して、互いに重なる領域を有することが好ましい。トランジスタ431は、ゲート電極(第1のゲート電極)およびバックゲート電極(第2のゲート電極)の電界により、チャネル形成領域を電気的に取り囲むトランジスタのデバイス構造とすることができる。このようなデバイス構造を、surrounded channel(s−channel)構造と呼ぶ。

0203

容量素子433の第2端子は、特定の電位が供給される配線(以下、「容量線CL」ともいう。)に電気的に接続される。なお、容量線CLの電位の値は、画素403の仕様に応じて適宜設定される。容量素子433は、ノード432に書き込まれたデータを保持する保持容量としての機能を有する。

0204

液晶素子434の第2端子の電位は、画素403の仕様に応じて適宜設定される。液晶素子434に含まれる液晶は、ノード432に書き込まれるデータにより配向状態が設定される。なお、複数の画素403のそれぞれが有する液晶素子434の第2端子に、共通の電位(コモン電位)を与えてもよい。

0205

液晶素子434のモードとしては、例えば、TN(Twisted Nematic)モード、STN(Super Twisted Nematic)モード、VA(Vertical Alignment)モード、ASM(Axially Symmetric Aligned Micro−cell)モード、OCB(Optically Compensated Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モード、MVA(Multi‐domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)モード、IPS(In−Plane Switching)モード、FFS(Fringe Field Switching)モード、またはTBA(Transverse Bend Alignment)モードなどを用いてもよい。また、他の例として、ECB(Electrically Controlled Birefringence)モード、PDLC(Polymer Dispersed Liquid Crystal)モード、PNLC(Polymer Network Liquid Crystal)モード、ゲストホストモードなどがある。ただし、これに限定されず、様々なモードを用いることができる。

0206

ここで、図15(A)の画素403を有する表示パネルの動作例について説明しておく。まず、走査線駆動回路401により各行の画素403を順次選択し、トランジスタ431をオン状態にしてノード432にデータ信号を書き込む。

0207

次に、トランジスタ431をオフ状態としてノード432に書き込まれたデータ信号を保持する。ノード432に書き込まれたデータ信号に応じて、液晶素子434の透過光量が決まる。これを行毎に順次行うことにより、表示領域に画像を表示できる。

0208

(実施の形態6)
本実施の形態では、上記実施の形態に示す表示パネルのより具体的な構成例について、図16乃至図20を用いて説明を行う。なお、本実施の形態では、表示パネルの一例として、液晶素子を用いた表示パネルおよび発光素子を用いた表示パネルについて説明する。

0209

図16(A)乃至(C)は、表示パネルの構成例を示す上面図である。

0210

図16(A)において、第1の基板4001上に設けられた画素部402を囲むようにして、シール材4005が設けられ、第2の基板4006によって封止されている。図16(A)においては、第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半導体で形成された信号線駆動回路400、および走査線駆動回路401が設けられている。また、信号線駆動回路400、走査線駆動回路401、または画素部402に与えられる各種信号および電位は、FPC(Flexible printed circuit)4018a、FPC4018bから供給されている。

0211

図16(B)および図16(C)において、第1の基板4001上に設けられた画素部402と、走査線駆動回路401とを囲むようにして、シール材4005が設けられている。また画素部402と、走査線駆動回路401の上に第2の基板4006が設けられている。よって画素部402と、走査線駆動回路401とは、第1の基板4001とシール材4005と第2の基板4006とによって、表示素子と共に封止されている。図16(B)および図16(C)においては、第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半導体で形成された信号線駆動回路400が設けられている。図16(B)および図16(C)においては、信号線駆動回路400、走査線駆動回路401、または画素部402に与えられる各種信号および電位は、FPC4018から供給されている。

0212

また図16(B)および図16(C)は、信号線駆動回路400として、ICなどで、画素部402とは異なる工程で形成した回路を第1の基板4001に設けている例を示しているが、この構成に限定されない。走査線駆動回路401をICなどで形成しても良いし、信号線駆動回路400の一部または走査線駆動回路401の一部のみをICなどで形成して設けても良い。

0213

なお、ICなどで形成した駆動回路の接続方法は、特に限定されるものではなく、ワイヤーボンディングCOG(Chip On Glass)、TCP(Tape Carrier Package)、COF(Chip On Film)などを用いることができる。図16(A)は、COGにより信号線駆動回路400、走査線駆動回路401を設けている例であり、図16(B)は、COGにより信号線駆動回路400を設けている例であり、図16(C)は、TCPにより信号線駆動回路400を設けている例である。

0214

信号線駆動回路400をICで形成する場合、ICの数は1つとは限らず、複数のICで信号線駆動回路400を構成してもよい。同様に、走査線駆動回路401をICで形成する場合、ICの数は1つとは限らず、複数のICで走査線駆動回路401を構成してもよい。図17(A)は、一例として、信号線駆動回路400を6個のICで構成している。複数のICで信号線駆動回路を構成することで、画素部402の高精細化に対応することができる。

0215

走査線駆動回路401は、画素部402の左右両端に設けてもよい。図17(B)は、画素部402の両端に走査線駆動回路401aおよび走査線駆動回路401bを設けた場合の構成例である。

0216

信号線駆動回路400は、画素部402の上下両端に設けてもよい。図17(C)は信号線駆動回路400aおよび信号線駆動回路400bを、画素部402の上下両端に設けた場合の構成例である。それぞれの信号線駆動回路は6個のICで構成されている。図18(A)および図18(B)は、図16(B)中でN1−N2の鎖線で示した部位の断面構成を示す断面図である。

0217

図18(A)および図18(B)に示す表示パネルは電極4015を有しており、電極4015はFPC4018が有する端子と異方性導電層4019を介して、電気的に接続されている。また、電極4015は、絶縁層4112、絶縁層4111、および絶縁層4110に形成された開口において配線4014と電気的に接続されている。電極4015は、第1の電極層4030と同じ導電層から形成されている。

0218

また第1の基板4001上に設けられた画素部402と走査線駆動回路401は、トランジスタを複数有しており、図18(A)および図18(B)では、画素部402に含まれるトランジスタ4010と、走査線駆動回路401に含まれるトランジスタ4011とを例示している。図18(A)では、トランジスタ4010およびトランジスタ4011上に、絶縁層4112が設けられ、図18(B)では、絶縁層4112の上に隔壁4510が形成されている。

0219

また、トランジスタ4010およびトランジスタ4011は、絶縁層4102上に設けられている。また、トランジスタ4010およびトランジスタ4011は、絶縁層4102上に形成された電極517を有し、電極517上に絶縁層4103が形成されている。絶縁層4103上に半導体層512が形成されている。半導体層512上に電極510および電極511が形成され、電極510および電極511上に絶縁層4110および絶縁層4111が形成され、絶縁層4110および絶縁層4111上に電極516が形成されている。電極510および電極511は、配線4014と同じ導電層で形成されている。

0220

トランジスタ4010およびトランジスタ4011において、電極517はゲート電極としての機能を有し、電極510はソース電極またはドレイン電極の一方としての機能を有し、電極511はソース電極またはドレイン電極の他方としての機能を有し、電極516はバックゲート電極としての機能を有する。

0221

トランジスタ4010およびトランジスタ4011はボトムゲートおよびバックゲートを有することで、オン電流を増大させることができる。また、トランジスタの閾値を制御することができる。

0222

トランジスタ4010およびトランジスタ4011において、半導体層512はチャネル形成領域としての機能を有する。半導体層512として、結晶シリコン多結晶シリコン非晶質シリコン酸化物半導体有機半導体、などを用いればよい。また、必要に応じて、半導体層512の導電率を高めるため、または、トランジスタの閾値を制御するために、半導体層512に不純物を導入してもよい。

0223

半導体層512として酸化物半導体を用いた場合、半導体層512はインジウム(In)を含むことが好ましい。半導体層512がインジウムを含む酸化物半導体の場合、半導体層512はキャリア移動度電子移動度)が高くなる。また、半導体層512は、元素Mを含む酸化物半導体であると好ましい。元素Mは、好ましくは、アルミニウム(Al)、ガリウム(Ga)、イットリウム(Y)、またはスズ(Sn)などとする。そのほかの元素Mに適用可能な元素としては、ホウ素(B)、シリコン(Si)、チタン(Ti)、鉄(Fe)、ニッケル(Ni)、ゲルマニウム(Ge)、ジルコニウム(Zr)、モリブデン(Mo)、ランタン(La)、セリウム(Ce)、ネオジム(Nd)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)などがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。元素Mは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。また、半導体層512は、亜鉛(Zn)を含む酸化物半導体であると好ましい。亜鉛を含む酸化物半導体は結晶化しやすくなる場合がある。

0224

ただし、半導体層512は、インジウムを含む酸化物半導体に限定されない。半導体層512は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。

0225

また、図18(A)および図18(B)に示す表示パネルは、容量素子4020を有する。容量素子4020は、電極511と電極4021が絶縁層4103を介して重なる領域を有する。電極4021は、電極517と同じ導電層で形成されている。

0226

図18(A)は、表示素子として液晶素子を用いた液晶表示パネルの一例である。図18(A)において、表示素子である液晶素子4013は、第1の電極層4030、第2の電極層4031、および液晶層4008を含む。なお、液晶層4008を挟持するように配向膜として機能する絶縁層4032、絶縁層4033が設けられている。第2の電極層4031は第2の基板4006側に設けられ、第1の電極層4030と第2の電極層4031は液晶層4008を介して重畳する。

0227

またスペーサ4035は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第1の電極層4030と第2の電極層4031との間隔(セルギャップ)を制御するために設けられている。なお球状のスペーサを用いていても良い。

0228

表示素子として、液晶素子を用いる場合、サーモトロピック液晶低分子液晶高分子液晶高分子分散型液晶強誘電性液晶反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相スメクチック相キュービック相カイラルネマチック相等方相等を示す。

0229

また、配向膜を用いないブルー相(Blue Phase)を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶昇温していくと、コレステリック相から等方相へ転移する直前発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために5重量%以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が1msec以下と短く、また、光学的等方性であるため配向処理が不要であり、且つ、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示パネルの不良や破損を軽減することができる。よって液晶表示パネルの生産性を向上させることが可能となる。

0230

また、画素(ピクセル)をいくつかの領域(サブピクセル)に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。

0231

また、液晶材料の固有抵抗は、1×109Ω・cm以上であり、好ましくは1×1011Ω・cm以上であり、さらに好ましくは1×1012Ω・cm以上である。なお、本明細書における固有抵抗の値は、20℃で測定した値とする。

0232

トランジスタ4010に酸化物半導体トランジスタを用いた場合、トランジスタ4010は、オフ状態における電流値(オフ電流値)を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作頻度を少なくすることができるため、消費電力を抑制する効果を奏する。

0233

また、表示パネルにおいて、ブラックマトリクス遮光層)、偏光部材位相差部材反射防止部材などの光学部材光学基板)などを適宜設けてもよい。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライトサイドライトなどを用いてもよい。

0234

図18(B)は、表示素子としてEL素子などの発光素子を用いた表示パネルの一例である。EL素子は有機EL素子と無機EL素子に区別される。

0235

有機EL素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれEL層に注入される。そして、それらキャリア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。なお、EL層は、発光性の化合物以外に、正孔注入性の高い物質正孔輸送性の高い物質、正孔ブロック材料電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質(電子輸送性および正孔輸送性が高い物質)などを有していてもよい。EL層は、蒸着法(真空蒸着法を含む)、転写法印刷法インクジェット法塗布法などの方法で形成することができる。

0236

無機EL素子は、その素子構成により、分散型無機EL素子薄膜型無機EL素子とに分類される。分散型無機EL素子は、発光材料の粒子バインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位アクセプター準位を利用するドナーアクセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオン内殻電子遷移を利用する局在型発光である。

0237

図18(B)は、発光素子4513として有機EL素子を用いた例を説明する。

0238

図18(B)において、発光素子4513は、画素部402に設けられたトランジスタ4010と電気的に接続している。なお発光素子4513の構成は、第1の電極層4030、発光層4511、第2の電極層4031の積層構造であるが、この構成に限定されない。発光素子4513から取り出す光の方向などに合わせて、発光素子4513の構成は適宜変えることができる。

0239

隔壁4510は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第1の電極層4030上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。

0240

発光層4511は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。

0241

発光素子4513に酸素、水素、水分、二酸化炭素等が侵入しないように、第2の電極層4031および隔壁4510上に保護層を形成してもよい。保護層としては、窒化シリコン窒化酸化シリコン酸化アルミニウム窒化アルミニウム酸化窒化アルミニウム、窒化酸化アルミニウム、DLC(Diamond Like Carbon)などを形成することができる。また、第1の基板4001、第2の基板4006、およびシール材4005によって封止された空間には充填材4514が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム(貼り合わせフィルム紫外線硬化樹脂フィルム等)やカバー材パッケージング封入)することが好ましい。

0242

充填材4514としては窒素アルゴンなどの不活性気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル樹脂ポリイミドエポキシ樹脂シリコン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)などを用いることができる。また、充填材4514に乾燥剤が含まれていてもよい。

0243

シール材4005には、ガラスフリットなどのガラス材料や、二液混合型樹脂などの常温硬化する硬化樹脂光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材4005に乾燥剤が含まれていてもよい。

0244

また、必要であれば、発光素子の射出面に偏光板、又は円偏光板楕円偏光板を含む)、位相差板(λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光拡散し、映り込みを低減できるアンチグレア処理を施すことができる。

0245

また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像視認性を高めることができる。

0246

第1の電極層4030、第2の電極層4031は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。

0247

また、第1の電極層4030、第2の電極層4031はタングステン(W)、モリブデン(Mo)、ジルコニウム(Zr)、ハフニウム(Hf)、バナジウム(V)、ニオブ(Nb)、タンタル(Ta)、クロム(Cr)、コバルト(Co)、ニッケル(Ni)、チタン(Ti)、白金(Pt)、アルミニウム(Al)、銅(Cu)、銀(Ag)などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。

0248

また、第1の電極層4030、第2の電極層4031として、導電性高分子導電性ポリマーともいう)を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、もしくは、アニリンピロールおよびチオフェンの2種以上からなる共重合体またはその誘導体等が挙げられる。

0249

発光素子4513が光を外部に取り出すため、少なくとも第1の電極層4030または第2の電極層4031の一方が透明であればよい。表示パネルは、光の取り出し方によって、上面射出(トップエミッション)構造と、下面射出(ボトムエミッション)構造と、両面射出(デュアルエミッション)構造に分類される。上面射出構造は、トランジスタおよび発光素子が形成された基板とは逆側の面(上面)から光を取り出す場合をいう。下面射出構造は、トランジスタおよび発光素子が形成された基板の面(下面)から光を取り出す場合をいう。両面射出構造は、上面と下面の両方から光を取り出す場合をいう。例えば、上面射出構造の場合、第2の電極層4031を透明にすればよい。例えば、下面射出構造の場合、第1の電極層4030を透明にすればよい。例えば、両面射出構造の場合、第1の電極層4030および第2の電極層4031を透明にすればよい。

0250

図19(A)は、図18(A)に示すトランジスタ4011および4010に、トップゲート型のトランジスタを設けた場合の断面図を示している。同様に、図19(B)は、図18(B)に示すトランジスタ4011および4010に、トップゲート型のトランジスタを設けた場合の断面図を示している。

0251

図19(A)、(B)のトランジスタ4010、4011において、電極517はゲート電極としての機能を有し、電極510はソース電極またはドレイン電極の一方としての機能を有し、電極511はソース電極またはドレイン電極の他方としての機能を有する。

0252

図19(A)、(B)のその他の構成要素の詳細については、図18(A)、(B)の記載を参照すればよい。

0253

図20(A)は、図19(A)に示すトランジスタ4011およびトランジスタ4010に、バックゲートとして機能する電極516を設けた場合の断面図を示している。同様に、図20(B)は、図19(B)に示すトランジスタ4011およびトランジスタ4010に、バックゲートとして機能する電極516を設けた場合の断面図を示している。

0254

トランジスタ4010およびトランジスタ4011はトップゲートおよびバックゲートを有することで、オン電流を増大させることができる。また、トランジスタの閾値を制御することができる。

0255

図20(A)、(B)のその他の構成要素の詳細については、図18(A)、(B)の記載を参照すればよい。

0256

(実施の形態7)
次いで上記実施の形態に示す表示パネルを用いた表示モジュールの応用例について、図21を用いて説明を行う。

0257

図21に示す表示モジュール800は、上部カバー801と下部カバー802との間に、FPC803に接続されたタッチパネル804、FPC805に接続された表示パネル806、バックライトユニット807、フレーム809、プリント基板810、バッテリ811を有する。なお、バックライトユニット807、バッテリ811、タッチパネル804などは、設けられない場合もある。

0258

上記実施の形態で説明した表示パネルは、図21における表示パネル806に用いることができる。

0259

上部カバー801および下部カバー802は、タッチパネル804および表示パネル806のサイズに合わせて、形状や寸法を適宜変更することができる。

0260

タッチパネル804は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル806に重畳して用いることができる。また、表示パネル806の対向基板封止基板)に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル806の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。または、表示パネル806の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネルとすることも可能である。この場合、タッチパネル804を省略することも可能である。

0261

図22(A)は、タッチパネル804の一例として相互容量方式のタッチセンサを用いた場合の構成例を示す模式図である。なお図22(A)では、一例として、パルス電圧が与えられる配線CLxをX1−X6の6本の配線、電流の変化を検知する配線CLyをY1−Y6の6本の配線として示している。なお、配線の数は、これに限定されない。また図22(A)は、配線CLxおよび配線CLyが重畳すること、または、配線CLxおよび配線CLyが近接して配置されることで形成される容量204を図示している。

0262

配線CLxおよび配線CLyはIC200に電気的に接続されている。IC200は、駆動回路201および検出回路202を含む。

0263

駆動回路201は、一例としては、X1−X6の配線に順にパルスを印加するための回路である。X1−X6の配線にパルス電圧が印加されることで、容量204を形成する配線CLxおよび配線CLyの間に電界が生じる。そしてパルス電圧によって容量204に電流が流れる。この配線間に生じる電界が、指やペンなどのタッチによる遮蔽等により変化する。つまり、指やペンなどのタッチなどにより、容量204の容量値が変化する。このように、指やペンなどのタッチなどにより、容量値に変化を生じさせることを利用して、被検知体の近接、または接触を検出することができる。

0264

検出回路202は、容量204での容量値の変化による、Y1−Y6の配線での電流の変化を検出するための回路である。Y1−Y6の配線では、被検知体の近接または接触がないと検出される電流値に変化はないが、検出する被検知体の近接または接触により容量値が減少する場合には電流値が減少する変化を検出する。なお電流の検出は、電流量の総和を検出してもよい。その場合には、積分回路等を用いて検出を行えばよい。または、電流のピーク値を検出してもよい。その場合には、電流を電圧に変換して、電圧値のピーク値を検出してもよい。

0265

図22(A)において、駆動回路201と検出回路202は同一のICで形成されているが、それぞれの回路を異なるICに形成してもよい。検出回路202は、ノイズの影響を受けて誤動作し易い。一方で、駆動回路201はノイズの発生源になり得る。駆動回路201と検出回路202を異なるICで形成することで、検出回路202の誤動作を防ぐことができる。

0266

また、駆動回路201、検出回路202および表示パネル806の駆動回路を1つのICで形成してもよい。その場合、表示モジュール全体に占めるICのコストを低減させることができる。

0267

図22(A)においてIC200はタッチパネル804に配置されているが、IC200はFPC803に配置されてもよい。その場合の模式図を図22(B)に示す。

0268

再び、図21に戻る。

0269

バックライトユニット807は、光源808を有する。光源808をバックライトユニット807の端部に設け、光拡散板を用いる構成としてもよい。

0270

フレーム809は、表示パネル806の保護機能の他、プリント基板810の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム809は、放熱板としての機能を有していてもよい。

0271

プリント基板810は、電源回路ビデオ信号およびクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ811による電源であってもよい。バッテリ811は、商用電源を用いる場合には、省略可能である。

0272

また、表示モジュール800には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。

0273

(実施の形態8)
本実施の形態では、半導体装置の一例として、ICチップ、電子部品、電子機器等について説明する。

0274

<電子部品の作製方法例>
図23(A)は、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはIC用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

0275

トランジスタで構成される半導体装置は、組み立て工程(後工程)を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図23(A)に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成(ステップST71)した後、基板の裏面を研削する。この段階で基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。次に、基板を複数のチップに分離するダイシング工程を行う(ステップST72)。

0276

図23(B)は、ダイシング工程が行われる前の半導体ウエハ7100の上面図である。図23(C)は、図23(B)の部分拡大図である。半導体ウエハ7100には、複数の回路領域7102が設けられている。回路領域7102には、本発明の形態に係る半導体装置(例えば、記憶装置、撮像装置、MCU等)が設けられている。

0277

複数の回路領域7102は、それぞれが分離領域7104に囲まれている。分離領域7104と重なる位置に分離線(「ダイシングライン」ともいう。)7106が設定される。ステップST72では、分離線7106に沿って半導体ウエハ7100を切断することで、回路領域7102を含むチップ7110を半導体ウエハ7100から切り出す。図23(D)にチップ7110の拡大図を示す。

0278

分離領域7104に導電層や半導体層を設けてもよい。分離領域7104に導電層や半導体層を設けることで、ダイシング工程時に生じうるESD緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗下げた純水を切削部に供給しながら行なう。分離領域7104に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。

0279

ステップST72を行った後、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う(ステップST73)。ダイボンディング工程におけるチップとリードフレームとの接着方法製品に適した方法を選択すればよい。例えば、接着は樹脂やテープによって行えばよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線ワイヤー)で電気的に接続する(ステップST74)。金属の細線には、銀線金線を用いることができる。ワイヤーボンディングは、ボールボンディングウェッジボンディングの何れでもよい。

0280

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される(ステップST75)。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。リードフレームのリードをメッキ処理する。そしてリードを切断および成形加工する(ステップST76)。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理マーキング)を施す(ステップST77)。検査工程(ステップST78)を経て、電子部品が完成する(ステップST79)。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。

0281

完成した電子部品の斜視模式図を図23(E)に示す。図23(E)では、電子部品の一例として、QFP(Quad Flat Package)の斜視模式図を示している。図23(E)に示すように、電子部品7000は、リード7001およびチップ7110を有する。

0282

電子部品7000は、例えばプリント基板7002に実装される。このような電子部品7000が複数組み合わされて、それぞれがプリント基板7002上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板7004は、電子機器等の内部に設けられる。電子部品7000を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。

0284

以下に、図24(A)−図25(E)を参照して、電子機器の構成例を示す。図24(A)等の電子機器の表示部には、タッチセンサを有するタッチパネル装置を用いることが好ましい。タッチパネル装置を用いることで、表示部を電子機器の入力部としても機能させることができる。

0285

図24(A)に示す情報端末2010は、筐体2011に組み込まれた表示部2012の他、操作ボタン2013、外部接続ポート2014、スピーカ2015、マイクロフォン2016を有する。ここでは、表示部2012の表示領域は、湾曲している。情報端末2010は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマートフォンとして使用することができる。情報端末2010は、電話、電子メール、手帳インターネット接続音楽再生等の機能を有する。指などで表示部2012に触れることで、情報を入力することができる。また、電話を掛ける、文字を入力する、表示部2012の画面切り替え動作などの各種の操作は、指などで表示部2012に触れることで行われる。また、マイクロフォン2016から音声を入力することで、情報端末2010を操作することもできる。操作ボタン2013の操作により、電源のオン/オフ動作や、表示部2012の画面切り替え動作などの各種の操作を行うこともできる。

0286

図24(B)に腕時計型の情報端末の一例を示す。情報端末2030は、筐体2031、表示部2032、リュウズ2033、ベルト2034、検知部2035を有する。リュウズ2033を回転することで情報端末2030を操作することができる。表示部2032を指で触れることで、情報端末2030を操作することができる。

0287

検知部2035は、例えば、使用環境の情報、生体情報を取得する機能を備える。マイクロフォン、撮像素子加速度センサ方位センサ圧力センサ温度センサ湿度センサ照度センサ測位センサ(例えば、GPS(全地球測位システム))等を検知部2035に設けてもよい。

0288

情報端末2010および情報端末2030に同じ規格の無線通信装置を組み込み、無線信号2020により双方向の通信を行うようにしてもよい。例えば、情報端末2010が電子メール、電話などを着信すると、情報端末2030の表示部2032に着信を知らせる情報が表示される。

0289

図24(C)に、眼鏡型の情報端末の例を示す。情報端末2040は、装着部2041、筐体2042、ケーブル2045、バッテリ2046、表示部2047を有する。バッテリ2046は装着部2041に収納されている。表示部2047は筐体2042に設けられている。筐体2042は、プロセッサ、無線通信装置、記憶装置、各種の電子部品を内蔵する。ケーブル2045を介してバッテリ2046から筐体2042内の表示部2047および電子部品に電力が供給される。表示部2047には無線によって送信された映像等の各種の情報が表示される。

0290

無線信号を用いた通信を行う情報端末などは、通信に用いるアンテナによって、電磁結合方式電磁誘導方式電波方式のいずれか一によってエネルギーを生成する機能を有することができる。

0291

筐体2042にカメラを設けてもよい。カメラによって、使用者眼球まぶたの動きを検知することで、情報端末2040を操作することができる。

0292

装着部2041に、温度センサ、圧力センサ、加速度センサ、生体センサ等の各種センサを設けてもよい。例えば、生体センサによって、使用者の生体情報を取得し、筐体2042内の記憶装置に記憶させる。例えば、無線信号2021によって、情報端末2010と情報端末2040間で双方向の通信可能にする。情報端末2040は、記憶している生体情報を情報端末2010に送信する。情報端末2010は、受信した生体情報から使用者の疲労度活動量などを算出する。

0293

図25(A)に示すノート型PC(パーソナルコンピュータ)2050は、筐体2051、表示部2052、キーボード2053、ポインティングデバイス2054を有する。表示部2052のタッチ操作で、ノート型PC2050を操作することができる。

0294

図25(B)示すビデオカメラ2070は、筐体2071、表示部2072、筐体2073、操作キー2074、レンズ2075、接続部2076を有する。表示部2072は筐体2071に設けられ、操作キー2074およびレンズ2075は筐体2073に設けられている。筐体2071と筐体2073とは、接続部2076により接続されており、筐体2071と筐体2073間の角度は、接続部2076により変更が可能である。接続部2076における筐体2071と筐体2073間の角度に従って、表示部2072の映像を切り替える構成としてもよい。表示部2072のタッチ操作によって、録画の開始および停止の操作、倍率ズーム調整撮影範囲の変更などの各種の操作を実行できる。

0295

図25(C)に示す携帯型遊技機2110は、筐体2111、表示部2112、スピーカ2113、LEDランプ2114、操作キーボタン2115、接続端子2116、カメラ2117、マイクロフォン2118、記録媒体読込部2119を有する。

0296

図25(D)に示す電気冷凍冷蔵庫2150は、筐体2151、冷蔵室用扉2152、および冷凍室用扉2153等を有する。

0297

図25(E)に示す自動車2170は、車体2171、車輪2172、ダッシュボード2173、およびライト2174等を有する。実施の形態2のプロセッサは、自動車2170内の各種のプロセッサに用いられる。

0298

10デジタルアナログ変換回路
11 R−DAC
12電流制御回路
13増幅回路
20 増幅回路
21 増幅回路
22出力バッファ
31 スイッチ
32 スイッチ
33 スイッチ
34 スイッチ
35 スイッチ
36反転回路
40入力端子
41出力端子
42 出力端子
43 入力端子
50表示装置
51ソースドライバ
52演算回路
53フレームメモリ
54メモリ
100半導体装置
101 半導体装置
102 半導体装置
103 半導体装置
200 IC
201駆動回路
202検出回路
204 容量
400信号線駆動回路
400a 信号線駆動回路
400b 信号線駆動回路
401走査線駆動回路
401a 走査線駆動回路
401b 走査線駆動回路
402画素部
403 画素
411シフトレジスタ
412ラッチ回路
413レベルシフタ
414 D/A変換回路
415 増幅回路
418LVDSレシーバ
419ロジック回路
420トランジスタ
421 トランジスタ
422 トランジスタ
423容量素子
424ノード
425 ノード
426発光素子
431 トランジスタ
432 ノード
433 容量素子
434液晶素子
450端子
451 端子
452 端子
510電極
511 電極
512半導体層
516 電極
517 電極
800表示モジュール
801 上部カバー
802 下部カバー
803FPC
804タッチパネル
805 FPC
806表示パネル
807バックライトユニット
808光源
809フレーム
810プリント基板
811バッテリ
2010情報端末
2011筐体
2012 表示部
2013 操作ボタン
2014外部接続ポート
2015スピーカ
2016マイクロフォン
2020無線信号
2021 無線信号
2030 情報端末
2031 筐体
2032 表示部
2033リュウズ
2034ベルト
2035 検知部
2040 情報端末
2041装着部
2042 筐体
2045ケーブル
2046 バッテリ
2047 表示部
2051 筐体
2052 表示部
2053キーボード
2054ポインティングデバイス
2070ビデオカメラ
2071 筐体
2072 表示部
2073 筐体
2074操作キー
2075レンズ
2076 接続部
2110携帯型遊技機
2111 筐体
2112 表示部
2113 スピーカ
2114LEDランプ
2115操作キーボタン
2116接続端子
2117カメラ
2118 マイクロフォン
2119記録媒体読込部
2150電気冷凍冷蔵庫
2151 筐体
2152冷蔵室用扉
2153冷凍室用扉
2170自動車
2171 車体
2172車輪
2173ダッシュボード
2174ライト
4001基板
4005シール材
4006 基板
4008液晶層
4010 トランジスタ
4011 トランジスタ
4013 液晶素子
4014配線
4015 電極
4018 FPC
4018b FPC
4019 異方性導電層
4020 容量素子
4021 電極
4030電極層
4031 電極層
4032絶縁層
4033 絶縁層
4035スペーサ
4102 絶縁層
4103 絶縁層
4110 絶縁層
4111 絶縁層
4112 絶縁層
4510隔壁
4511発光層
4513 発光素子
4514充填材
7000電子部品
7001リード
7002 プリント基板
7004回路基板
7100半導体ウエハ
7102回路領域
7104 分離領域
7106分離線
7110 チップ

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