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技術 チョッパ型コンパレータ

出願人 株式会社豊田中央研究所株式会社デンソー
発明者 林宏明太田則一細川秀記間瀬徳之鶴原貴男
出願日 2016年3月15日 (4年3ヶ月経過) 出願番号 2016-050967
公開日 2017年9月21日 (2年9ヶ月経過) 公開番号 2017-168968
状態 特許登録済
技術分野 パルスの操作
主要キーワード クロスモード 比較出力電圧 オフセット調整信号 合計抵抗値 Nチャネル スイッチ素子群 固定抵抗素子 回路オフセット
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重要な関連分野

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図面 (13)

課題

同相ノイズの影響が抑えられるチョッパ型コンパレータを提供する。

解決手段

チョッパ型コンパレータ1の切換回路6は、第1モードのときに第1外部入力端子2を差動増幅回路8の非反転入力端子に接続するとともに第2外部入力端子4を差動増幅回路8の反転入力端子に接続し、第2モードのときに第1外部入力端子2を差動増幅回路8の反転入力端子に接続するとともに第2外部入力端子4を差動増幅回路8の非反転入力端子に接続するように構成されている。これにより、第1入力電圧VP及び第2入力電圧VMに入力する同相ノイズが相殺され、同相ノイズの影響が抑えられる。

概要

背景

2つの入力電圧の大小を比較し、その比較結果を出力するチョッパ型コンパレータが知られており、その一例が特許文献1に開示されている。図9に、従来のチョッパ型コンパレータ100を示す。チョッパ型コンパレータ100は、第1外部入力端子102、第2外部入力端子104、第1スイッチ106、第2スイッチ108、キャパシタ112、インバータ回路114、第3スイッチ116及び外部出力端子118を備える。第1スイッチ106は、第1外部入力端子102とキャパシタ112の一方の電極の間に接続されている。第2スイッチ108は、第2外部入力端子104とキャパシタ112の一方の電極の間に接続されている。キャパシタ112の他方の電極がインバータ回路114の入力端子に接続されている。インバータ回路114の出力端子が外部出力端子118に接続されている。インバータ回路114の入力端子と出力端子の間に第3スイッチ116が接続されている。

第1スイッチ106及び第2スイッチ108は、クロック信号CKに同期して開閉するように構成されている。第1スイッチ106はクロック信号CKがハイのときに閉じるように構成され、第2スイッチ108はクロック信号CKがローのときに閉じるように構成されている。なお、図中のCKBは、クロック信号CKを反転した信号であることを示す。第3スイッチ116は、リセット信号ESに同期して開閉するように構成されている。第3スイッチ116は、リセット信号RESがハイのときに閉じるように構成されている。

図10に、チョッパ型コンパレータ100のタイミングチャートを示す。期間T1,T2,T3は、クロック信号CKの周期に対応した期間である。期間T1,T2に示すように、クロック信号CKのハイに同期して第1スイッチ106が閉じると、キャパシタ112の一方の電極に第1入力電圧VPが入力する。クロック信号CKがハイのときに、リセット信号RESもハイとなるように設定されている。このため、リセット信号RESのハイに同期して第3スイッチ116が閉じるので、キャパシタ112の他方の電極の電位はインバータ回路114の閾値電圧Vthに等しくなる。これにより、キャパシタ112は、リセット信号RESの立ち下がりエッジ(基準取得タイミングともいう)に同期して、VP−Vthが充電された状態でセットされる。

次に、クロック信号CKの立ち下がりエッジ(比較タイミングともいう)に同期して、第1スイッチ106が開放し、第2スイッチ108が閉じる。これにより、キャパシタ112の一方の電極に第2入力電圧VMが入力する。キャパシタ112の電位差はVP−Vthに維持されるので、キャパシタ112の一方の電極に第2入力電圧VMが入力すると、キャパシタ112の他方の電極の電位は、VM−VP+Vthとなる。したがって、インバータ回路114の比較出力電圧COは、VP>VM(期間T1に対応する)のときにハイとなり、VM>VP(期間T2に対応する)のときにローとなる。このように、チョッパ型コンパレータ100は、第1入力電圧VPと第2入力電圧VMの大小の比較し、その比較結果を示す比較出力電圧COを外部出力端子118に出力することができる。

概要

同相ノイズの影響が抑えられるチョッパ型コンパレータを提供する。チョッパ型コンパレータ1の切換回路6は、第1モードのときに第1外部入力端子2を差動増幅回路8の非反転入力端子に接続するとともに第2外部入力端子4を差動増幅回路8の反転入力端子に接続し、第2モードのときに第1外部入力端子2を差動増幅回路8の反転入力端子に接続するとともに第2外部入力端子4を差動増幅回路8の非反転入力端子に接続するように構成されている。これにより、第1入力電圧VP及び第2入力電圧VMに入力する同相ノイズが相殺され、同相ノイズの影響が抑えられる。

目的

本明細書は、同相ノイズの影響が抑えられるチョッパ型コンパレータを提供する

効果

実績

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請求項1

チョッパ型コンパレータであって、第1外部入力端子、第2外部入力端子、切換回路差動増幅回路キャパシタインバータ回路、スイッチ及び外部出力端子を備えており、前記切換回路は、第1モードのときに前記第1外部入力端子を前記差動増幅回路の非反転入力端子に接続するとともに前記第2外部入力端子を前記差動増幅回路の反転入力端子に接続し、第2モードのときに前記第1外部入力端子を前記差動増幅回路の前記反転入力端子に接続するとともに前記第2外部入力端子を前記差動増幅回路の前記非反転入力端子に接続するように構成されており、前記キャパシタの一方の電極が前記差動増幅回路の出力端子に接続されており、キャパシタの他方の電極が前記インバータ回路の入力端子に接続されており、前記インバータ回路の出力端子が前記外部出力端子に接続されており、前記スイッチは、前記インバータの前記入端子と前記出力端子の間に接続されている、チョッパ型コンパレータ。

請求項2

前記キャパシタは、前記スイッチが閉じた状態から開放する時の基準取得タイミング充電されるように構成されている、請求項1に記載のチョッパ型コンパレータ。

請求項3

前記基準取得タイミングは、前記第1モードの期間にあり、前記第1外部入力端子に入力する電圧が前記第2外部入力端子に入力する電圧よりも高いとき、前記切換回路が前記第1モードから前記第2モードに切換えたときの前記外部出力端子の出力がハイであり、前記第1外部入力端子に入力する電圧が前記第2外部入力端子に入力する電圧よりも低いとき、前記切換回路が前記第1モードから前記第2モードに切換えたときの前記外部出力端子の出力がローである、請求項2に記載のチョッパ型コンパレータ。

請求項4

前記基準取得タイミングは、前記第2モードの期間にあり、前記第1外部入力端子に入力する電圧が前記第2外部入力端子に入力する電圧よりも高いとき、前記切換回路が前記第2モードから前記第1モードに切換えたときの前記外部出力端子の出力がローであり、前記第1外部入力端子に入力する電圧が前記第2外部入力端子に入力する電圧よりも低いとき、前記切換回路が前記第1モードから前記第2モードに切換えたときの前記外部出力端子の出力がハイである、請求項2に記載のチョッパ型コンパレータ。

請求項5

前記基準取得タイミングは、前記第1モード及び前記第2モードの各々の期間にあり、前記第1外部入力端子に入力する電圧が前記第2外部入力端子に入力する電圧よりも高いとき、前記切換回路が前記第1モードから前記第2モードに切換えたときの前記外部出力端子の出力がハイであり、前記第1外部入力端子に入力する電圧が前記第2外部入力端子に入力する電圧よりも低いとき、前記切換回路が前記第1モードから前記第2モードに切換えたときの前記外部出力端子の出力がローであり、前記第1外部入力端子に入力する電圧が前記第2外部入力端子に入力する電圧よりも高いとき、前記切換回路が前記第2モードから前記第1モードに切換えたときの前記外部出力端子の出力がローであり、前記第1外部入力端子に入力する電圧が前記第2外部入力端子に入力する電圧よりも低いとき、前記切換回路が前記第1モードから前記第2モードに切換えたときの前記外部出力端子の出力がハイである、請求項2に記載のチョッパ型コンパレータ。

技術分野

0001

本明細書が開示する技術は、チョッパ型コンパレータに関する。

背景技術

0002

2つの入力電圧の大小を比較し、その比較結果を出力するチョッパ型コンパレータが知られており、その一例が特許文献1に開示されている。図9に、従来のチョッパ型コンパレータ100を示す。チョッパ型コンパレータ100は、第1外部入力端子102、第2外部入力端子104、第1スイッチ106、第2スイッチ108、キャパシタ112、インバータ回路114、第3スイッチ116及び外部出力端子118を備える。第1スイッチ106は、第1外部入力端子102とキャパシタ112の一方の電極の間に接続されている。第2スイッチ108は、第2外部入力端子104とキャパシタ112の一方の電極の間に接続されている。キャパシタ112の他方の電極がインバータ回路114の入力端子に接続されている。インバータ回路114の出力端子が外部出力端子118に接続されている。インバータ回路114の入力端子と出力端子の間に第3スイッチ116が接続されている。

0003

第1スイッチ106及び第2スイッチ108は、クロック信号CKに同期して開閉するように構成されている。第1スイッチ106はクロック信号CKがハイのときに閉じるように構成され、第2スイッチ108はクロック信号CKがローのときに閉じるように構成されている。なお、図中のCKBは、クロック信号CKを反転した信号であることを示す。第3スイッチ116は、リセット信号ESに同期して開閉するように構成されている。第3スイッチ116は、リセット信号RESがハイのときに閉じるように構成されている。

0004

図10に、チョッパ型コンパレータ100のタイミングチャートを示す。期間T1,T2,T3は、クロック信号CKの周期に対応した期間である。期間T1,T2に示すように、クロック信号CKのハイに同期して第1スイッチ106が閉じると、キャパシタ112の一方の電極に第1入力電圧VPが入力する。クロック信号CKがハイのときに、リセット信号RESもハイとなるように設定されている。このため、リセット信号RESのハイに同期して第3スイッチ116が閉じるので、キャパシタ112の他方の電極の電位はインバータ回路114の閾値電圧Vthに等しくなる。これにより、キャパシタ112は、リセット信号RESの立ち下がりエッジ(基準取得タイミングともいう)に同期して、VP−Vthが充電された状態でセットされる。

0005

次に、クロック信号CKの立ち下がりエッジ(比較タイミングともいう)に同期して、第1スイッチ106が開放し、第2スイッチ108が閉じる。これにより、キャパシタ112の一方の電極に第2入力電圧VMが入力する。キャパシタ112の電位差はVP−Vthに維持されるので、キャパシタ112の一方の電極に第2入力電圧VMが入力すると、キャパシタ112の他方の電極の電位は、VM−VP+Vthとなる。したがって、インバータ回路114の比較出力電圧COは、VP>VM(期間T1に対応する)のときにハイとなり、VM>VP(期間T2に対応する)のときにローとなる。このように、チョッパ型コンパレータ100は、第1入力電圧VPと第2入力電圧VMの大小の比較し、その比較結果を示す比較出力電圧COを外部出力端子118に出力することができる。

先行技術

0006

特開平11−308082号公報

発明が解決しようとする課題

0007

図10の期間T3に示されるように、第1外部入力端子102及び第2外部入力端子104に同相ノイズが入力することがある。同相ノイズが入力すると、第1入力電圧VP及び第2入力電圧VMの各々に同相ノイズに応じた電圧VNが重畳する。同相ノイズが入力するタイミングでリセット信号RESが立ち下がると、キャパシタ112はVN+VP−Vthが充電された状態でセットされる。次に、クロック信号CKの立ち下がりエッジに同期して比較動作が行われると、本来ならば、VM>VPの関係であるから、比較出力電圧COはローとなるべきであるが、同相ノイズの影響により、VN+VP>VMの関係が成立しており、比較出力電圧COがハイとなる。このように、チョッパ型コンパレータ100は、同相ノイズが入力すると、第1入力電圧VPと第2入力電圧VMの大小を正確に比較することができず、誤判定することがある。本明細書は、同相ノイズの影響が抑えられるチョッパ型コンパレータを提供する。

課題を解決するための手段

0008

本明細書が開示するチョッパ型コンパレータの一実施形態は、第1外部入力端子、第2外部入力端子、切換回路差動増幅回路、キャパシタ、インバータ回路、スイッチ及び外部出力端子を備える。切換回路は、第1モードのときに、第1外部入力端子を差動増幅回路の非反転入力端子に接続するとともに第2外部入力端子を差動増幅回路の反転入力端子に接続するように構成されている。切換回路はさらに、第2モードのときに、第1外部入力端子を差動増幅回路の反転入力端子に接続するとともに第2外部入力端子を差動増幅回路の非反転入力端子に接続するように構成されている。キャパシタの一方の電極が差動増幅回路の出力端子に接続されており、キャパシタの他方の電極がインバータ回路の入力端子に接続されている。インバータ回路の出力端子が外部出力端子に接続されている。スイッチは、インバータの入力端子と出力端子の間に接続されている。

0009

上記実施形態のチョッパ型コンパレータは、2つの入力電圧差増幅した電圧をキャパシタに入力する。このため、上記実施形態のチョッパ型コンパレータでは、2つの入力電圧に重畳する同相ノイズが実質的に無視されるので、同相ノイズの影響が抑えられる。また、上記実施形態のチョッパ型コンパレータは、切換回路を利用することで、2つの入力電圧差の極性を変えてキャパシタに入力することができる。これにより、チョッパ型コンパレータは、2つの入力電圧差の極性の変化に基づいて、2つの入力電圧の大小を比較することができる。

図面の簡単な説明

0010

本明細書が開示するチョッパ型コンパレータの一実施形態の回路図を示す。
図1のチョッパ型コンパレータのタイミングチャートを示す。
本明細書が開示するチョッパ型コンパレータの他の一実施形態の回路図を示す。
回路オフセット電圧がのときの差動増幅回路の電圧特性を示す。
回路オフセット電圧が正側にずれているときの差動増幅回路の電圧特性を示す。
回路オフセット電圧が負側にずれているときの差動増幅回路の電圧特性を示す。
差動増幅回路、オフセット調整回路及び判定ロジック回路の回路図を示す。
オフセット調整回路の具体的な回路図を示す。
回路オフセット電圧が正側にずれているときの差動増幅回路のタイミングチャートを示す。
回路オフセット電圧が負側にずれているときの差動増幅回路のタイミングチャートを示す。
従来のチョッパ型コンパレータの回路図を示す。
図9のチョッパ型コンパレータのタイミングチャートを示す。

実施例

0011

図1に示されるように、チョッパ型コンパレータ1は、第1外部入力端子2、第2外部入力端子4、切換回路6、差動増幅回路8、キャパシタ12、インバータ回路14、スイッチ16及び外部出力端子18を備える。第1外部入力端子2に第1入力電圧VPが入力し、第2外部入力端子4に第2入力電圧VMが入力する。第1外部入力端子2及び第2外部入力端子4は、切換回路6に接続されている。

0012

切換回路6は、外部入力端子2,4と差動増幅回路8の間に接続されており、外部入力端子2,4の接続先をクロック信号CKに同期して切換えるように構成されている。切換回路6は、クロック信号CKがハイである第1モードのときに、第1外部入力端子2を差動増幅回路8の非反転入力端子(+)に接続し、第2外部入力端子4を差動増幅回路8の反転入力端子(−)に接続するように構成されている。切換回路6はさらに、クロック信号CKがローである第2モードのときに、第1外部入力端子2を差動増幅回路8の反転入力端子(−)に接続し、第2外部入力端子4を差動増幅回路8の非反転入力端子(+)に接続するように構成されている。

0013

差動増幅回路8は、非反転入力端子(+)と反転入力端子(−)に入力する2つの入力電圧の差動増幅である差動出力電圧AOを出力する。ここで、以下、差動増幅回路8の差動出力電圧AOがハイのときはAO(Hi)と記載し、差動出力電圧AOがローのときはAO(Lo)と記載する。なお、典型的には、差動出力電圧AO(Hi)が電源電圧であり、差動出力電圧AO(Lo)は接地電圧である。

0014

キャパシタ12の一方の電極が差動増幅回路8の出力端子に接続されており、キャパシタの他方の電極がインバータ回路14の入力端子に接続されている。インバータ回路14の出力端子が外部出力端子18に接続されている。インバータ回路14の入力端子と出力端子の間にスイッチ16が接続されている。スイッチ16は、リセット信号RESに同期して開閉するように構成されている。スイッチ16は、リセット信号RESがハイのときに閉じてローのときに開放するように構成されている。

0015

図2に、チョッパ型コンパレータ1のタイミングチャートを示す。期間T1,T2,T3は、クロック信号CKの周期に対応した期間である。まず、期間T1の動作について説明する。切換回路6は、クロック信号CKがハイである第1モードのときに、第1外部入力端子2を差動増幅回路8の非反転入力端子(+)に接続し、第2外部入力端子4を差動増幅回路8の反転入力端子(−)に接続する。差動増幅回路8は、2つの入力電圧VP,VMの差動増幅である差動出力電圧AOを出力し、その差動出力電圧AOがキャパシタ12の一方の電極に入力する。期間T1では、VP>VMなので、差動増幅回路8の差動出力電圧AOはハイとなる。クロック信号CKがハイである第1モードのときに、リセット信号RESもハイとなるように設定されている。このため、リセット信号RESのハイに同期してスイッチ16が閉じるので、キャパシタ12の他方の電極の電位はインバータ回路14の閾値電圧Vthに等しくなる。これにより、キャパシタ12は、リセット信号RESの立ち下がりエッジ(基準取得タイミングともいう)に同期して、AO(Hi)−Vthが充電された状態でセットされる。

0016

次に、切換回路6は、クロック信号CKの立ち下がりエッジ(比較タイミングともいう)に同期して、差動増幅回路8の非反転入力端子(+)に第2外部入力端子4を接続し、差動増幅回路8の反転入力端子(−)に第1外部入力端子2を接続する(第2モードに移行する)。期間T1では、VP>VMなので、差動増幅回路8の差動出力電圧AOはローとなる。これにより、キャパシタ12の一方の電極に差動出力電圧AO(Lo)が入力する。キャパシタ12の電位差はAO(Hi)−Vthに維持されるので、このときのキャパシタ12の他方の電極の電位は、AO(Lo)−AO(Hi)+Vthとなる。AO(Lo)<AO(Hi)なので、インバータ回路14の比較出力電圧COはハイとなる。なお、期間T2については、基準取得タイミングでキャパシタ12にAO(Lo)−Vthが充電され、比較タイミングでキャパシタ12の一方の電極に差動出力電圧AO(Hi)が入力する。このため、比較タイミングでインバータ回路14の入力端子にはAO(Hi)−AO(Lo)+Vthが入力するので、インバータ回路14の比較出力電圧COはローとなる。

0017

チョッパ型コンパレータ1では、クロック信号CKがハイである第1モードでリセット信号RESが立ち下がる基準取得タイミングが設定されている。第1モードでは、第1外部入力端子2の第1入力電圧VPが差動増幅回路8の非反転入力端子(+)に入力し、第2外部入力端子4の第2入力電圧VMが差動増幅回路8の非反転入力端子(−)に入力する。これにより、比較出力電圧COがハイのときは、VP>VMであると判定される(期間T1に対応する)。比較出力電圧COがローのときは、VM>VPであると判定される(期間T2に対応する)。このように、チョッパ型コンパレータ1は、第1入力電圧VPと第2入力電圧VMの大小の比較し、その比較結果を示す比較出力電圧COを外部出力端子18に出力することができる。

0018

図2の期間T3に示されるように、第1外部入力端子2及び第2外部入力端子4に同相ノイズが入力することがある。同相ノイズが入力すると、第1入力電圧VP及び第2入力電圧VMの各々に同相ノイズに応じた電圧VNが重畳する。背景技術で説明した従来のチョッパ型コンパレータ100(図9及び図10参照)では、同相ノイズが入力するタイミングでリセット信号RESが立ち下がると、同相ノイズに応じた電圧VNが第1入力電圧VPに重畳し、その重畳した電圧(VN+VP)がキャパシタ112の一方の電極に充電され、誤判定の原因となっていた。一方、本実施例のチョッパ型コンパレータ1では、同相ノイズが入力するタイミングでリセット信号RESが立ち下がったとしても、キャパシタ12の一方の電極に充電される電圧は、第1入力電圧VPと第2入力電圧VMが差動増幅された電圧、即ち、差動出力電圧AOである。このように、チョッパ型コンパレータ1では、第1外部入力端子2及び第2外部入力端子4に同相ノイズが入力しても、その同相ノイズが無視されるので、比較出力電圧COは比較結果を正確に示すことができる。

0019

上記例では、クロック信号CKがハイである第1モードの期間にリセット信号RESが入力し、クロック信号CKの立ち下がりエッジのタイミングで第1入力電圧VPと第2入力電圧VMを比較する動作を説明した。この例に代えて、クロック信号CKがローである第2モードの期間にリセット信号RESが入力し、クロック信号CKの立ち上がりエッジのタイミングで第1入力電圧VPと第2入力電圧VMを比較してもよい。あるいは、リセット信号RESの周波数を2倍にし、クロック信号CKがハイである第1モードの期間及びクロック信号CKがローである第2モードの期間の双方でクロック信号CKが入力するように構成してもよい。この場合、クロック信号CKの立ち下がりエッジ及び立ち上がりエッジの双方のタイミングで、第1入力電圧VPと第2入力電圧VMを比較することができる。これにより、チョッパ型コンパレータ1は、倍の速度で第1入力電圧VPと第2入力電圧VMを比較することができる。

0020

(変形例)
図3に示すチョッパ型コンパレータ10は、図1に示すチョッパ型コンパレータ1と対比すると、オフセット調整回路40及び判定ロジック回路50をさらに備えることを特徴とする。このチョッパ型コンパレータ10では、差動増幅回路8が、その入力オフセット電圧が低下するように構成されていることを特徴とする。なお、図1に示すチョッパ型コンパレータ1と共通する構成要素については共通の符号を付し、その説明を省略する。

0021

まず、一般的な差動増幅回路の伝達特性と回路オフセット電圧の関係を参照し、差動増幅回路の回路オフセット電圧を調整する必要性について説明する。図4Aは、破線で示される回路オフセット電圧が零の場合を例示する。この場合、振幅が小さい入力であっても良好に比較が行われ、正確な出力が得られる。図4Bは、破線で示される回路オフセット電圧が正側に大きくずれている場合を例示する。この場合、振幅が小さい入力を比較することができず、出力が常にローになってしまう。即ち、差動増幅回路は、負の入力オフセット電圧を有する。図4Cは、破線で示される回路オフセット電圧が負側に大きくずれている場合を例示する。この場合、振幅が小さい入力を比較することができず、出力が常にハイになってしまう。即ち、差動増幅回路は、正の入力オフセット電圧を有する。このように、差動増幅回路は、回路オフセット電圧が正又は負に大きくずれていると、振幅が小さい入力(例えば数百μVで振動するような入力)を比較することができないことがある。このため、このような振幅の小さい入力を良好に比較するためには、差動増幅回路の回路オフセット電圧を調整し、差動増幅回路の入力オフセット電圧を低下させる必要がある。以下で説明するチョッパ型コンパレータ10の差動増幅回路8は、オフセット調整回路40及び判定ロジック回路50を利用して、このような振幅が小さい入力を良好に比較することが可能である。

0022

図5に、差動増幅回路8の内部回路の構成を示す。差動増幅回路8は、差動対回路30A、出力増幅回路30B及びスイッチ回路30Cを備える。

0023

差動対回路30Aは、差動対を構成する一対のPチャネル型MOSトランジスタ31,32、能動負荷としてカレントミラー回路を構成する一対のNチャネル型のMOSトランジスタ33,34、電流源であるPチャネル型のMOSトランジスタ35を有する。

0024

反転入力側P型MOSトランジスタ31及び非反転入力側のP型MOSトランジスタ32のソースは、P型MOSトランジスタ35のドレイン共通接続されている。P型MOSトランジスタ31のドレインは、N型MOSトランジスタ33のドレインに接続されている。P型MOSトランジスタ32のドレインは、N型MOSトランジスタ34のドレインに接続されている。N型MOSトランジスタ33,34のゲートは、N型MOSトランジスタ33のドレインに共通接続されている。N型MOSトランジスタ33,34の各々のソースは、接地端子に接続されている。電流源のP型MOSトランジスタ35のソースは、電源に接続されている。P型MOSトランジスタ35のゲートがバイアス端子3に接続されており、そのバイアス端子3にバイアス電圧VBが印加される。

0025

出力増幅回路30Bは、Pチャネル型のMOSトランジスタ36及びNチャネル型のMOSトランジスタ37を有する。出力増幅回路30Bは、Pチャネル型のMOSトランジスタ36を負荷とする増幅回路を構成する。

0026

P型MOSトランジスタ36及びN型MOSトランジスタ37のドレインは、出力端子20bに共通接続されている。P型MOSトランジスタ36のソースは、電源に接続されている。P型MOSトランジスタ36のゲートがバイアス端子3に接続されており、そのバイアス端子3にバイアス電圧VBが印加される。N型MOSトランジスタ37のソースは、接地端子に接続されている。N型MOSトランジスタ37のゲートは、差動対回路30Aの出力ノード30N(P型MOSトランジスタ32及びN型MOSトランジスタ34のドレイン)に接続されている。

0027

スイッチ回路30Cは、第1スイッチSW1及び第2スイッチSW2を有する。第1スイッチSW1は、一端が反転入力側のP型MOSトランジスタ31のゲートに接続されており、他端の接続先が反転入力端子1bと非反転入力端子1cの間で切換え可能に構成されている。第2スイッチSW2は、一端が非反転入力側のP型MOSトランジスタ32のゲートに接続されており、他端の接続先が反転入力端子1bと非反転入力端子1cの間で切換え可能に構成されている。

0028

スイッチ回路30Cは、第1クロック信号CK1に基づいて、ストレートモードとクロスモードの間で第1スイッチSW1及び第2スイッチSW2の接続先を切換えるように構成されている。スイッチ回路30Cは、第1クロック信号CK1がローのときにストレートモードに設定し、第1クロック信号CK1がハイのときにクロスモードに設定するように構成されている。ストレートモードでは、第1スイッチSW1が反転入力端子1bを反転入力側のP型MOSトランジスタ31のゲートに接続するとともに、第2スイッチSW2が非反転入力端子1cを非反転入力側のN型MOSトランジスタ32のゲートに接続する。クロスモードでは、第2スイッチSW2が反転入力端子1bを非反転入力側のN型MOSトランジスタ32のゲートに接続するとともに、第1スイッチSW1が非反転入力端子1cを反転入力側のP型MOSトランジスタ31のゲートに接続する。反転入力端子1bには第2入力電圧VMが印加されており、非反転入力端子1cには第1入力電圧VPが印加されている。なお、図5では、非反転入力端子1cに第1入力電圧VPが入力し、反転入力端子1bに第2入力電圧VMが入力している。即ち、図1及び図3に示す切換回路6が第1モードで動作していることを示す。

0029

オフセット調整回路40は、判定ロジック回路50からのオフセット調整信号Dosに基づいて、差動増幅回路8の回路オフセット電圧の増減を調整可能に構成されている。オフセット調整回路40は、第1端子40a、第2端子40b及び第3端子40cを有する。第1端子40aは、差動対回路30AのN型MOSトランジスタ33のドレインに接続されている。第2端子40bは、差動対回路30AのN型MOSトランジスタ33及びN型MOSトランジスタ34のソース、即ち、接地端子に接続されている。第3端子40cは、差動対回路30AのN型MOSトランジスタ34のドレインに接続されている。

0030

図6に、オフセット調整回路40の回路構成を示す。オフセット調整回路40は、抵抗DA変換器として構成されており、固定抵抗素子群40R及びスイッチ素子群40Sを有する。固定抵抗素子群40Rは、2n個の固定抵抗素子が直列に接続して構成されており、一端が第1端子40aに接続されており、他端が第3端子40cに接続されている。固定抵抗素子群40Rの固定抵抗素子の抵抗値は、両端の固定抵抗素子の抵抗値を除いて、いずれも同値である。スイッチ素子群40Sは、(2n−1)個のスイッチ素子を有する。複数のスイッチ素子の各々は、固定抵抗素子群40Rの固定抵抗素子間の配線のいずれか1つに対応して配置されており、一端がその固定抵抗素子間の配線に接続されており、他端が第2端子40bに接続されている。

0031

オフセット調整回路40は、判定ロジック回路50からのオフセット調整信号Dosに基づいて、スイッチ素子群40Sのうちの1つのスイッチ素子を閉じ、固定抵抗素子群40Rを分割する。判定ロジック回路50のオフセット調整信号Dosは、nビットデジタル値である。オフセット調整回路40では、第3端子40c側のスイッチ素子から順にオフセット調整信号Dosのデジタル値が割り振られている。例えば、図6は、オフセット調整信号Dosのデジタル値が「1」の場合を例示する。オフセット調整回路40では、オフセット調整信号Dosに基づいて、能動負荷のN型MOSトランジスタ33に並列に接続される固定抵抗素子の数と能動負荷のN型MOSトランジスタ34に並列に接続される固定抵抗素子の数が調整される。

0032

オフセット調整回路40では、オフセット調整信号Dosのデジタル値が減少すると、N型MOSトランジスタ33に並列に接続される固定抵抗素子の数が増加(抵抗値が増加)することで、N型MOSトランジスタ33と固定抵抗素子の並列回路合計抵抗値が増加する一方、N型MOSトランジスタ34に並列に接続される固定抵抗素子の数が減少(抵抗値が減少)することで、N型MOSトランジスタ34と固定抵抗素子の並列回路の合計抵抗値が減少する。したがって、オフセット調整回路40では、オフセット調整信号Dosのデジタル値が減少すると、回路オフセット電圧が減少する。また、オフセット調整回路40では、オフセット調整信号Dosのデジタル値が増加すると、N型MOSトランジスタ33に並列に接続される固定抵抗素子の数が減少(抵抗値が減少)することで、N型MOSトランジスタ33と固定抵抗素子の並列回路の合計抵抗値が減少する一方、N型MOSトランジスタ34に並列に接続される固定抵抗素子の数が増加(抵抗値が増加)することで、N型MOSトランジスタ34と固定抵抗素子の並列回路の合計抵抗値が増加する。したがって、オフセット調整回路40では、オフセット調整信号Dosのデジタル値が増加すると、回路オフセット電圧が増加する。

0033

このように、オフセット調整回路40は、判定ロジック回路50からのオフセット調整信号Dosに基づいて、差動対回路30Aの能動負荷の抵抗値を調整し、差動増幅回路8の回路オフセット電圧の増減を調整することができる。

0034

図5に示されるように、判定ロジック回路50は、第1D型フリップフロップ回路52、第2D型フリップフロップ回路54及び判定ロジック部56を有する。

0035

第1D型フリップフロップ回路52は、差動増幅回路8の出力端子20bに接続されており、出力増幅回路30Bの差動出力電圧AOが入力するように構成されている。第1D型フリップフロップ回路52は、第2クロック信号CK2の立ち上がりエッジに出力増幅回路30Bの差動出力電圧AOを保持する。第2クロック信号CK2は、第1クロック信号CK1がローのとき、即ち、スイッチ回路30がストレートモードのときに、立ち上がるように調整されている。したがって、第1D型フリップフロップ回路52は、スイッチ回路30がストレートモードのときの出力増幅回路30Bの差動出力電圧AOを保持する。

0036

第2D型フリップフロップ回路54は、出力増幅回路30Bの出力端子20bに接続されており、出力増幅回路30Bの差動出力電圧AOが入力するように構成されている。第2D型フリップフロップ回路54は、第3クロック信号CK3の立ち上がりエッジに出力増幅回路30Bの差動出力電圧AOを保持する。第3クロック信号CK3は、第1クロック信号CK1がハイのとき、即ち、スイッチ回路30がクロスモードのときに、立ち上がるように調整されている。したがって、第2D型フリップフロップ回路54は、スイッチ回路30がクロスモードのときの出力増幅回路30Bの差動出力電圧AOを保持する。

0037

判定ロジック部56は、第1D型フリップフロップ回路52の出力Q1及び第2D型フリップフロップ回路54の出力Q2が入力するように構成されている。判定ロジック部56は、D型フリップフロップ回路52,54の出力Q1,Q2に基づいて、オフセット調整回路40に提供するオフセット調整信号Dosを生成し、そのオフセット調整信号Dosを出力するように構成されている。判定ロジック部56の論理表を以下に示す。なお、下表中において、「L」は電圧値がローであることを示し、「H」は電圧値がハイであることを示す。

0038

0039

上表に示すように、第1D型フリップフロップ回路52の出力Q1がローであり、第2D型フリップフロップ回路54の出力Q2もローのとき、判定ロジック部56は、オフセット調整信号Dosのデジタル値を1つだけ減少する。図7に、このときの差動増幅回路8のタイミングチャートを示す。図7に示されるように、ストレートモード及びクロスモードのいずれのときも、D型フリップフロップ回路52,54の出力Q1,Q2がローとなるのは、破線で示される回路オフセット電圧が正側に大きくずれている場合である。このように、判定ロジック部56は、回路オフセット電圧が正側に大きくずれていると判定すると、第1クロック信号CK1の立ち下がりエッジのときに、オフセット調整信号Dosのデジタル値を1つだけ減少する。これにより、オフセット調整回路40は、第1クロック信号CK1に同期して、回路オフセット電圧を減少させるように動作することができる。チョッパ型コンパレータ10は、差動増幅回路8の回路オフセット電圧が第2入力電圧VMと第1入力電圧VPの間に調整されるまで、回路オフセット電圧を減少させるように動作する。

0040

上表に示すように、第1D型フリップフロップ回路52の出力Q1がハイであり、第2D型フリップフロップ回路54の出力Q2もハイのとき、判定ロジック部56は、オフセット調整信号Dosのデジタル値を1つだけ増加する。図8に、このときのチョッパ型コンパレータ10のタイミングチャートを示す。図8に示されるように、ストレートモード及びクロスモードのいずれのときも、D型フリップフロップ回路52,54の出力Q1,Q2がハイとなるのは、破線で示される回路オフセット電圧が負側に大きくずれている場合である。このように、判定ロジック部56は、回路オフセット電圧が負側に大きくずれていると判定すると、第1クロック信号CK1の立ち下がりエッジのときに、オフセット調整信号Dosのデジタル値を1つだけ増加する。これにより、オフセット調整回路40は、第1クロック信号CK1に同期して回路オフセット電圧を増加させるように動作することができる。チョッパ型コンパレータ10は、差動増幅回路8の回路オフセット電圧が第2入力電圧VMと第1入力電圧VPの間に調整されるまで、回路オフセット電圧を増加させるように動作する。

0041

このように、チョッパ型コンパレータ10は、差動増幅回路8の回路オフセット電圧が正側及び負側のどちらにずれている場合でも、差動増幅回路8の回路オフセット電圧が第2入力電圧VMと第1入力電圧VPの間に調整されるまで、回路オフセット電圧を調整することができる。なお、上記した回路オフセット電圧の調整動作は、リセット信号RESがハイの期間において実行されるのが望ましい(図2参照)。これにより、リセット信号RESが立ち下がるまでに差動増幅回路8の回路オフセットが調整され、基準電圧である差動増幅回路8の差動出力電圧AOが正確に取得される。また、リセット信号RESがローのときに回路オフセット電圧の調整動作が行われると、比較出力電圧COが反転を繰返し、誤判定の原因となる点でも望ましくない。

0042

上記では、回路オフセット電圧を調整するために、差動対回路の能動負荷の抵抗値を調整する実施形態を例示した。しかしながら、本明細書で開示される技術は、この例に限らず、回路オフセットを調整する他の実施形態にも適用可能である。例えば、本明細書で開示される技術は、差動対回路に流れる電流を調整する実施形態又は差動対回路の2出力電圧を調整する実施形態にも適用可能である。また、上記では、P型MOSトランジスタで差動対を構成する実施形態を例示したが、当然に、本明細書で開示される技術は、N型MOSトランジスタで差動対を構成する実施形態にも適用可能である。

0043

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

0044

1:チョッパ型コンパレータ
2:第1外部入力端子
4:第2外部入力端子
6:切換回路
8:差動増幅回路
12:キャパシタ
14:インバータ回路
16:スイッチ
18:外部出力端子

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