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図面 (13)

課題

暗電流の抑制された撮像装置を提供する。

解決手段

本開示の撮像装置は、半導体層と、画素セルと、を備える。画素セルは、半導体層内に位置する第1導電型不純物領域と、半導体層の上方に位置し、不純物領域に電気的に接続される光電変換部と、第1ソース、第1ドレインおよび第1ゲート電極を有し、第1ソースおよび第1ドレインの一方が不純物領域に電気的に接続される第1トランジスタと、第1ソース、第2ドレインおよび第2導電型の第2ゲート電極を有し、不純物領域を第2ソースおよび第2ドレインの一方として含み、第2ゲート電極が不純物領域に電気的に接続される第2トランジスタと、第3ソース、第3ドレインおよび第3ゲート電極を有し、第3ゲート電極が光電変換部に電気的に接続される第3トランジスタと、を備える。

概要

背景

デジタルカメラなどにCCD(Charge Coupled Device)イメージセンサおよびCMOS(Complementary Metal Oxide Semiconductor)イメージセンサが広く用いられている。よく知られているように、これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。

他方、光電変換層を有する光電変換部を半導体基板の上方に配置した構造が提案されている(例えば特許文献1)。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。積層型の撮像装置では、光電変換によって発生した電荷が、電荷蓄積領域(「フローティングディフュージョン」と呼ばれる)に蓄積される。電荷蓄積領域に蓄積された電荷量に応じた信号が、半導体基板に形成されたCCD回路またはCMOS回路を介して読み出される。

積層型の撮像装置では、極端に高い照度で光電変換層が照射されると、電荷蓄積領域の電位が上昇し、信号検出のための回路中のトランジスタなどが損傷するおそれがある。特許文献1は、出力トランジスタゲート電極の電位が所定値以上になることを防止する保護トランジスタ画素内に設けた回路を開示している(図1)。特許文献1の図1の回路では、高い照度で光電変換部Pが照射されると、ダイオード接続された保護トランジスタ6がオンとなる。保護トランジスタ6がオンとなることにより、出力トランジスタ7に電源電圧DDを供給する電源に、過剰な電荷が排出される。

概要

暗電流の抑制された撮像装置を提供する。 本開示の撮像装置は、半導体層と、画素セルと、を備える。画素セルは、半導体層内に位置する第1導電型不純物領域と、半導体層の上方に位置し、不純物領域に電気的に接続される光電変換部と、第1ソース、第1ドレインおよび第1ゲート電極を有し、第1ソースおよび第1ドレインの一方が不純物領域に電気的に接続される第1トランジスタと、第1ソース、第2ドレインおよび第2導電型の第2ゲート電極を有し、不純物領域を第2ソースおよび第2ドレインの一方として含み、第2ゲート電極が不純物領域に電気的に接続される第2トランジスタと、第3ソース、第3ドレインおよび第3ゲート電極を有し、第3ゲート電極が光電変換部に電気的に接続される第3トランジスタと、を備える。

目的

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

半導体層と、画素セルと、を備え、前記画素セルは、前記半導体層内に位置する第1導電型不純物領域と、半導体層の上方に位置し、前記不純物領域に電気的に接続される光電変換部と、第1ソース、第1ドレインおよび第1ゲート電極を有し、前記第1ソースおよび前記第1ドレインの一方が前記不純物領域に電気的に接続される第1トランジスタと、第2ソース、第2ドレインおよび第2導電型の第2ゲート電極を有し、前記不純物領域を前記第2ソースおよび前記第2ドレインの一方として含み、前記第2ゲート電極が前記不純物領域に電気的に接続される第2トランジスタと、第3ソース、第3ドレインおよび第3ゲート電極を有し、前記第3ゲート電極が前記光電変換部に電気的に接続される第3トランジスタと、を備える、撮像装置

請求項2

前記第1トランジスタは、前記不純物領域を前記第1ソースおよび前記第1ドレインの前記一方として含む、請求項1に記載の撮像装置。

請求項3

前記第3トランジスタの前記第3ソースおよび前記第3ドレインの一方に第1電圧を供給する第1電圧線と、前記第2トランジスタの前記第2ソースおよび前記第2ドレインの他方に第2電圧を供給する第2電圧線をさらに備え、前記第2電圧は、前記第1電圧とは異なる電圧であって、前記第1電圧に対して、前記光電変換部の電荷初期化するリセット電圧と同じ側の電圧である、請求項1に記載の撮像装置。

請求項4

前記第1トランジスタは前記第1ゲート電極と前記半導体層との間の第1ゲート絶縁層を有し、前記第2トランジスタは前記第2ゲート電極と前記半導体層との間の第2ゲート絶縁層を有し、前記第1ゲート絶縁層の厚さは、前記第2ゲート絶縁層の厚さと等しい、請求項1に記載の撮像装置。

請求項5

前記画素セルは、前記第2ゲート電極と前記不純物領域とを電気的に接続する接続部をさらに備え、前記不純物領域は、一部が前記半導体層の表面に位置する第2領域と、前記第2領域を覆う第1領域と、を含み、前記第2領域の不純物濃度は、前記第1領域の不純物濃度よりも高く、前記接続部は、前記第2領域に接している、請求項1に記載の撮像装置。

請求項6

前記接続部は、一端が前記不純物領域に接続された第1プラグと、一端が前記第2ゲート電極に接続された第2プラグと、前記第1プラグおよび前記第2プラグを電気的に接続する金属配線層とを有する、請求項5に記載の撮像装置。

請求項7

前記第1ゲート電極は第1導電型である、請求項1に記載の撮像装置。

請求項8

前記半導体層は第2導電型である、請求項1に記載の撮像装置。

請求項9

前記リセット電圧と前記第2電圧との差の絶対値は、前記リセット電圧と前記第1電圧との差の絶対値よりも小さい、請求項3に記載の撮像装置。

請求項10

前記第2電圧は、前記リセット電圧と前記第1電圧との間の電圧である、請求項9に記載の撮像装置。

技術分野

0001

本開示は、撮像装置に関する。

背景技術

0002

デジタルカメラなどにCCD(Charge Coupled Device)イメージセンサおよびCMOS(Complementary Metal Oxide Semiconductor)イメージセンサが広く用いられている。よく知られているように、これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。

0003

他方、光電変換層を有する光電変換部を半導体基板の上方に配置した構造が提案されている(例えば特許文献1)。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。積層型の撮像装置では、光電変換によって発生した電荷が、電荷蓄積領域(「フローティングディフュージョン」と呼ばれる)に蓄積される。電荷蓄積領域に蓄積された電荷量に応じた信号が、半導体基板に形成されたCCD回路またはCMOS回路を介して読み出される。

0004

積層型の撮像装置では、極端に高い照度で光電変換層が照射されると、電荷蓄積領域の電位が上昇し、信号検出のための回路中のトランジスタなどが損傷するおそれがある。特許文献1は、出力トランジスタゲート電極の電位が所定値以上になることを防止する保護トランジスタ画素内に設けた回路を開示している(図1)。特許文献1の図1の回路では、高い照度で光電変換部Pが照射されると、ダイオード接続された保護トランジスタ6がオンとなる。保護トランジスタ6がオンとなることにより、出力トランジスタ7に電源電圧DDを供給する電源に、過剰な電荷が排出される。

先行技術

0005

特開2012−209342号公報
国際公開第2012/147302号

0006

イメージセンサの分野においては、ノイズ低減の要求がある。例えば積層型の撮像装置の場合、電荷蓄積領域からの、または、電荷蓄積領域へのリーク電流(以下、「暗電流」と呼ぶことがある)により、得られる画像に劣化が生じることがある。このようなリーク電流を低減できると有益である。

0007

本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。

0008

半導体層と、画素セルと、を備え、画素セルは、半導体層内に位置する第1導電型不純物領域と、半導体層の上方に位置し、不純物領域に電気的に接続される光電変換部と、第1ソース、第1ドレインおよび第1ゲート電極を有し、第1ソースおよび第1ドレインの一方が不純物領域に電気的に接続される第1トランジスタと、第1ソース、第2ドレインおよび第2導電型の第2ゲート電極を有し、不純物領域を第2ソースおよび第2ドレインの一方として含み、第2ゲート電極が不純物領域に電気的に接続される第2トランジスタと、第3ソース、第3ドレインおよび第3ゲート電極を有し、第3ゲート電極が光電変換部に電気的に接続される第3トランジスタと、を備える、撮像装置。

0009

包括的または具体的な態様は、素子デバイスモジュールまたはシステムで実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュールおよびシステムの任意の組み合わせによって実現されてもよい。

0010

開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および/または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの1つ以上を得るために全てを必要とはしない。

図面の簡単な説明

0011

図1は、本開示の実施形態による撮像装置の例示的な回路構成を示す図である。
図2は、単位画素セル10のデバイス構造の典型例を示す模式的な断面図である。
図3は、NチャンネルMOSにおいてゲート電圧を+0.5Vとしたときの、ゲート電極下キャリア濃度シミュレーション結果を示すコンター図である。
図4は、NチャンネルMOSにおいてゲート電圧を0Vとしたときの、ゲート電極下のキャリア濃度のシミュレーション結果を示すコンター図である。
図5は、NチャンネルMOSにおいてゲート電圧を−0.5Vとしたときの、ゲート電極下のキャリア濃度のシミュレーション結果を示すコンター図である。
図6は、NチャンネルMOSにおいてゲート電圧を−1.0Vとしたときの、ゲート電極下のキャリア濃度のシミュレーション結果を示すコンター図である。
図7は、NチャンネルMOSにおいてゲート電圧を−1.5Vとしたときの、ゲート電極下のキャリア濃度のシミュレーション結果を示すコンター図である。
図8は、ゲート電圧の変化に対するリーク電流の大きさの変化の計算結果の一例を示すグラフである。
図9は、p型の導電型を有するポリシリコン電極をゲート電極として用いたNチャンネルMOSのゲート電極下における正孔の濃度のシミュレーション結果の一例を示すコンター図である。
図10は、図3に示すN−N’線に沿った正孔の密度の変化と、図9に示すP−P’線に沿った正孔の密度の変化とをあわせて示すグラフである。
図11は、図3に示すN−N’線に沿った正孔の密度変化の、ゲート電圧に対する依存性を計算した結果を示すグラフである。
図12は、保護トランジスタ28のゲート電圧Vgと、保護トランジスタ28のソース、ドレイン間の電流の絶対値|Ids|との間の関係を示すグラフである。

実施例

0012

(本発明者らの知見)
積層型の撮像装置は、一般に、半導体基板に形成された読み出し回路と光電変換部とを電気的に接続する接続部を有する。半導体基板と接続部との接点周辺には、種々のpn接合が形成される。半導体基板および光電変換部を電気的に接続する接続部と、接点の近傍における半導体基板中の不純物領域とは、光電変換部によって生成された信号電荷を蓄積する電荷蓄積領域として機能する。

0013

pn接合の近傍には、空乏層が形成される。pn接合の近傍の空乏層における電荷の再結合は、リーク電流の発生の原因となり得る。本発明者らは、オフ状態にあるトランジスタのゲート電極下にもこのような空乏層が形成され得ることに着目した。信号電荷が蓄積される、半導体基板中の不純物領域には、例えば、電荷蓄積領域の電位をリセットするリセットトランジスタのドレイン(またはソース)が接続される。また、特許文献1の図1からもわかるように、保護トランジスタのドレイン(またはソース)も、信号電荷が蓄積される不純物領域に接続され得る。したがって、これらのトランジスタのゲート電極下に形成された空乏層に起因する暗電流により、撮像装置の性能が劣化する可能性がある。

0014

本発明者らは、トランジスタのゲート電極下における空乏層の形成を抑制すべく鋭意検討を行い、例えばNチャンネルトランジスタであれば、ゲート電極に負電圧印加して蓄積モードとすることにより、ゲート電極下の空乏層を縮小し得ることを見出した。しかしながら、特許文献1の図1からもわかるように、保護トランジスタは、ドレイン(またはソース)がゲートに接続された形(ダイオード接続)で用いられるので、外部から所望の電圧をゲートに印加することができない。本発明者らは、さらに検討を重ね、ドレイン(またはソース)の導電型とは異なる導電型を有するゲート電極を用いることにより、ダイオード接続されたトランジスタのゲート電極下の空乏層を縮小し得ることを見出した。

0015

本開示の一態様の概要は以下のとおりである。

0016

項目1]
半導体層と、
画素セルと、を備え、
画素セルは、
半導体層内に位置する第1導電型の不純物領域と、
半導体層の上方に位置し、不純物領域に電気的に接続される光電変換部と、
第1ソース、第1ドレインおよび第1ゲート電極を有し、第1ソースおよび第1ドレインの一方が不純物領域に電気的に接続される第1トランジスタと、
第1ソース、第2ドレインおよび第2導電型の第2ゲート電極を有し、不純物領域を第2ソースおよび第2ドレインの一方として含み、第2ゲート電極が不純物領域に電気的に接続される第2トランジスタと、
第3ソース、第3ドレインおよび第3ゲート電極を有し、第3ゲート電極が光電変換部に電気的に接続される第3トランジスタと、
を備える、撮像装置。

0017

[項目2]
第1トランジスタは、不純物領域を第1ソースおよび第1ドレインの一方として含む、項目1に記載の撮像装置。

0018

[項目3]
第3トランジスタの第3ソースおよび第3ドレインの一方に第1電圧を供給する第1電圧線と、
第2トランジスタの第2ソースおよび第2ドレインの他方に第2電圧を供給する第2電圧線をさらに備え、
第2電圧は、前記第1電圧とは異なる電圧であって、前記第1電圧に対して、光電変換部の電荷を初期化するリセット電圧と同じ側の電圧である、項目1または2に記載の撮像装置。

0019

[項目4]
第1トランジスタは第1ゲート電極と半導体層との間の第1ゲート絶縁層を有し、
第2トランジスタは第2ゲート電極と半導体層との間の第2ゲート絶縁層を有し、
第1ゲート絶縁層の厚さは、第2ゲート絶縁層の厚さと等しい、項目1から3のいずれか1項に記載の撮像装置。

0020

[項目5]
画素セルは、第2ゲート電極と不純物領域とを電気的に接続する接続部をさらに備え、
不純物領域は、一部が半導体層の表面に位置する第2領域と、第2領域を覆う第1領域と、を含み、
第2領域の不純物濃度は、第1領域の不純物濃度よりも高く、
接続部は、第2領域に接している、項目1から4のいずれか1項に記載の撮像装置。

0021

[項目6]
接続部は、一端が不純物領域に接続された第1プラグと、一端が第2ゲート電極に接続された第2プラグと、第1プラグおよび第2プラグを電気的に接続する金属配線層とを有する、項目5に記載の撮像装置。

0022

[項目7]
第1ゲート電極は第1導電型である、項目1から6のいずれか1項に記載の撮像装置。

0023

[項目8]
半導体層は第2導電型である、項目1から7のいずれか1項に記載の撮像装置。

0024

[項目9]
半導体層と、
半導体層内に位置する不純物領域と、
半導体層の上方に位置し、不純物領域に電気的に接続される光電変換部と、
第1ソース、第1ドレインおよび第1ゲート電極を有し、第1ソースおよび第1ドレインの一方が不純物領域に電気的に接続される第1トランジスタと、
第1ソース、第2ドレインおよび第2ゲート電極を有し、不純物領域を第2ソースおよび第2ドレインの一方として含み、第2ゲート電極が不純物領域に電気的に接続される第2トランジスタと、
第3ソース、第3ドレインおよび第3ゲート電極を有し、第3ゲート電極が光電変換部に電気的に接続される第3トランジスタと、
を含む画素セルと、
第3トランジスタの第3ソースおよび第3ドレインの一方に第1電圧を供給する第1電圧線と、
第2トランジスタの第2ソースおよび第2ドレインの他方に第2電圧を供給する第2電圧線と、
を備え、
第2電圧は、第1電圧に対して、光電変換部の電荷を初期化するリセット電圧と同じ側の電圧である、項目1または2に記載の撮像装置。

0025

[項目10]
複数の画素セルを有する撮像装置であって、
複数の画素セルの各々は、
第1導電型の不純物領域を有する半導体基板と、
不純物領域に電気的に接続された光電変換部と、
第1導電型の第1ゲート電極を有し、ソースおよびドレインの一方が不純物領域に電気的に接続されている第1トランジスタと、
第2導電型の第2ゲート電極を有し、不純物領域をソースおよびドレインの一方として含む第2トランジスタと、
光電変換部に電気的に接続された第3ゲート電極を有する第3トランジスタと、
第2ゲート電極および不純物領域を電気的に接続する接続部と、
を備える、撮像装置。

0026

項目10の構成によれば、第2トランジスタのゲート電極に負電圧を印加したときと実質的に同等の状態を実現し得る。

0027

[項目11]
第1トランジスタは、不純物領域をソースおよびドレインの一方として含む、項目10に記載の撮像装置。

0028

[項目12]
第3トランジスタのソースおよびドレインの一方に第1電圧を供給する第1電圧線と、
第2トランジスタのソースおよびドレインの他方に第1電圧よりも低い第2電圧を供給する第2電圧線をさらに備える、項目10または11に記載の撮像装置。

0029

項目12の構成によれば、第2トランジスタをより安定に動作させ得る。

0030

[項目13]
第1トランジスタのゲート絶縁層の厚さと、第2トランジスタのゲート絶縁層の厚さとが等しい、項目10から12のいずれかに記載の撮像装置。

0031

項目13の構成によれば、製造工程の複雑化を回避し得る。

0032

[項目14]
不純物領域は、第1領域および第1領域内に形成された第2領域を含み、
第2領域の不純物濃度は、第1領域の不純物濃度よりも高く、
接続部は、不純物領域の第2領域に接続されている、項目10から13のいずれかに記載の撮像装置。

0033

項目14の構成によれば、コンタクト抵抗を低減し得る。

0034

[項目15]
接続部は、一端が不純物領域に接続された第1プラグと、一端が第2ゲート電極に接続された第2プラグと、第1プラグおよび第2プラグを電気的に接続する金属配線層とを有する、項目10から14のいずれかに記載の撮像装置。

0035

項目15の構成によれば、互いに導電型が異なる部材間の直接の接合を回避できる。

0036

[項目16]
リセット電圧と第2電圧との差の絶対値は、リセット電圧と第1電圧との差の絶対値よりも小さい、項目3に記載の撮像装置。

0037

[項目17]
第2電圧は、リセット電圧と第1電圧との間の電圧である、項目16に記載の撮像装置。

0038

以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。

0039

(撮像装置の実施形態)
図1は、本開示の実施形態による撮像装置の例示的な回路構成を示す。図1に示す撮像装置100は、複数の単位画素セル10を含む画素アレイPAと、負荷回路42、カラム信号処理回路44、垂直走査回路46および水平信号読み出し回路48などを含む周辺回路とを有する。図1に例示する構成において、画素アレイPAは、マトリクス状に配置された複数の単位画素セル10を含む。複数の単位画素セル10は、1次元または2次元に配列されることにより、撮像領域感光領域)を形成する。図1では、図面が複雑となることを避けるために、マトリクス状に配置された複数の単位画素セル10のうち、2行2列に配列された4つの単位画素セル10が示されている。言うまでもないが、画素アレイPAにおける単位画素セル10の数および配置は、この例に限定されない。例えば単位画素セル10は、1次元に配列され得る。この場合、撮像装置100をラインセンサとして利用することができる。

0040

後に詳しく説明するように、各単位画素セル10は、概略的には、光電変換部12と、光電変換部12によって生成された信号を検出する信号検出回路14とを有する。信号検出回路14は、半導体基板に形成され、光電変換部12は、半導体基板の上方に配置される。すなわち、ここでは、撮像装置100として、積層型の撮像装置を例示する。なお、本明細書における「上方」および「下方」の用語は、部材間の相対的な配置を表し、使用時における撮像装置100の姿勢を限定する意図で用いられているわけではない。半導体基板は、その全体が半導体層である基板に限定されず、撮像領域が形成される側の表面に半導体層が設けられた絶縁基板などであってもよい。

0041

単位画素セル10の光電変換部12は、光の入射を受けて正および負の電荷(典型的には正孔−電子対)を発生させる。図示するように、各単位画素セル10の光電変換部12は、蓄積制御線39との接続を有する。この蓄積制御線39には、撮像装置100の動作時に所定の電圧が印加される。例えば、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合であれば、撮像装置100の動作時、例えば10V程度の正電圧が蓄積制御線39に印加される。所定の正電圧を蓄積制御線39に印加することにより、光電変換によって生成された正および負の電荷のうち、正の電荷(例えば正孔)を選択的に電荷蓄積領域に蓄積することができる。以下では、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合を例示する。

0042

図1に例示する構成において、各単位画素セル10の信号検出回路14は、増幅トランジスタ読み出しトランジスタとも呼ばれる)22およびアドレストランジスタ行選択トランジスタとも呼ばれる)24を含む。この例では、信号検出回路14は、さらに、リセットトランジスタ26および保護トランジスタ28を含む。増幅トランジスタ22、アドレストランジスタ24、リセットトランジスタ26および保護トランジスタ28は、典型的には、半導体基板に形成された電界効果トランジスタFET)である。以下では、特に断りの無い限り、トランジスタとしてNチャンネルMOSを用いる例を説明する。

0043

増幅トランジスタ22のゲートは、光電変換部12に電気的に接続されている。後述するように、光電変換部12によって生成された電荷は、光電変換部12と増幅トランジスタ22との間の電荷蓄積ノード(「フローティングディフュージョンノード」とも呼ばれる)FDをその一部に含む電荷蓄積領域に蓄積される。増幅トランジスタ22のドレインは、撮像装置100の動作時に各単位画素セル10に所定の(例えば3.3V程度の)電源電圧VDDを供給する電源配線ソースフォロア電源)32に接続される。増幅トランジスタ22のソースは、アドレストランジスタ24のドレインに接続される。増幅トランジスタ22は、光電変換部12によって生成された信号電荷の量に応じた信号電圧を出力する。

0044

この例では、電荷蓄積ノードFDに保護トランジスタ28が接続されている。保護トランジスタ28のドレイン(またはソース)は、電荷蓄積ノードFDに接続されている。保護トランジスタ28のソース(またはドレイン)は、電荷回収線38に接続されている。図1に示すように、保護トランジスタ28のゲートおよびドレイン(またはソース)は、互いに電気的に接続されている。すなわち、これらは同電位である。高い照度で光電変換部12が照射されることにより、電荷蓄積ノードFDに蓄積された電荷量が所定の大きさを超える、すなわち、電荷蓄積ノードFDの電位が所定の電位を超えると、保護トランジスタ28がオンとなり、過剰な電荷が電荷蓄積ノードFDから電荷回収線38に排出される。

0045

図1に例示する構成では、電荷回収線38は、電圧供給回路45に接続されている。電圧供給回路45は、撮像装置100の動作時、電荷回収線38を介して、保護トランジスタ28のソース(またはドレイン)に所定の電圧を印加する。典型的には、電荷回収線38に印加される電圧は、電源配線32に印加される電圧(ここでは電源電圧VDD)よりも低い。後に詳しく説明するように、電源配線32に印加される電圧よりも低い電圧を電荷回収線38に供給することにより、保護トランジスタ28をより安定に動作させ得る。

0046

電圧供給回路45は、特定の電源回路に限定されず、所定の電圧を生成する回路であってもよいし、他の電源から供給された電圧を所定の電圧に変換する回路であってもよい。電圧供給回路45と、電源配線32に所定の電圧を供給する回路とは、異なっていてもよいし、これらの回路が、1つの電圧供給回路の一部分であってもよい。電圧供給回路45、および、電源配線32に所定の電圧を供給する回路の少なくとも一方が、後述する垂直走査回路46の一部であってもよい。撮像装置100は、電圧供給回路45、電源配線32に所定の電圧を供給する回路等を制御する制御回路を含んでいてもよい。

0047

アドレストランジスタ24のソースは、垂直信号線35に接続される。図示するように、垂直信号線35は、複数の単位画素セル10の列ごとに設けられており、垂直信号線35の各々には、負荷回路42およびカラム信号処理回路(「行信号蓄積回路」とも呼ばれる)44が接続されている。負荷回路42は、増幅トランジスタ22とともにソースフォロア回路を形成する。増幅トランジスタ22は、ドレインに電源電圧VDDの供給を受けることにより、ゲートに印加された電圧を増幅する。換言すれば、増幅トランジスタ22は、光電変換部12によって生成された信号を増幅する。

0048

アドレストランジスタ24のゲートには、アドレス信号線34が接続されている。アドレス信号線34は、複数の単位画素セル10の行ごとに設けられる。アドレス信号線34は、垂直走査回路(「行走査回路」とも呼ばれる)46に接続されており、垂直走査回路46は、アドレストランジスタ24のオンおよびオフを制御する行選択信号をアドレス信号線34に印加する。これにより、読み出し対象の行が垂直方向(列方向)に走査され、読み出し対象の行が選択される。垂直走査回路46は、アドレス信号線34を介してアドレストランジスタ24のオンおよびオフを制御することにより、選択した単位画素セル10の増幅トランジスタ22の出力を、対応する垂直信号線35に読み出すことができる。アドレストランジスタ24の配置は、図1に示す例に限定されず、増幅トランジスタ22のドレインと電源配線32との間であってもよい。

0049

アドレストランジスタ24を介して垂直信号線35に出力された、単位画素セル10からの信号電圧は、垂直信号線35に対応して複数の単位画素セル10の列ごとに設けられた複数のカラム信号処理回路44のうち、対応するカラム信号処理回路44に入力される。カラム信号処理回路44は、相関2重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換(AD変換)などを行う。カラム信号処理回路44は、水平信号読み出し回路(「列走査回路」とも呼ばれる)48に接続されており、水平信号読み出し回路48は、複数のカラム信号処理回路44から水平共通信号線49に信号を順次読み出す。

0050

図1に例示する構成において、信号検出回路14は、ドレインが電荷蓄積ノードFDに接続されたリセットトランジスタ26を含む。リセットトランジスタ26のゲートには、垂直走査回路46との接続を有するリセット信号線36が接続される。リセット信号線36は、アドレス信号線34と同様に複数の単位画素セル10の行ごとに設けられる。垂直走査回路46は、アドレス信号線34に行選択信号を印加することにより、リセットの対象となる単位画素セル10を行単位で選択することができる。さらに、垂直走査回路46は、リセットトランジスタ26のオンおよびオフを制御するリセット信号を、リセット信号線36を介してリセットトランジスタ26のゲートに印加する。これにより、選択された行のリセットトランジスタ26はオンとされる。リセットトランジスタ26がオンとされることにより、電荷蓄積ノードFDの電位がリセットされる。

0051

この例では、リセットトランジスタ26のソースが、複数の単位画素セル10の列ごとに設けられたフィードバック線53のうちの1つに接続されている。すなわち、この例では、光電変換部12の電荷を初期化するリセット電圧として、フィードバック線53の電圧が電荷蓄積ノードFDに供給される。ここでは、上述のフィードバック線53は、複数の単位画素セル10の列ごとに設けられた反転増幅器50のうちの対応する1つにおける出力端子に接続されている。このように、図1に例示する撮像装置100の周辺回路は、複数の反転増幅器50を含む。

0052

複数の単位画素セル10の列のうちの1つに注目する。図示するように、反転増幅器50の反転入力端子は、その列の垂直信号線35に接続されている。また、反転増幅器50の出力端子と、その列に属する1以上の単位画素セル10のリセットトランジスタ26とが、フィードバック線53を介して接続されている。したがって、ある単位画素セル10におけるアドレストランジスタ24およびリセットトランジスタ26のオン時、反転増幅器50の反転入力端子は、その単位画素セル10のアドレストランジスタ24の出力を受ける。

0053

撮像装置100の動作時、反転増幅器50の非反転入力端子には、所定の電圧(例えば1Vまたは1V近傍の正電圧)Vrefが供給される。その列に属する1以上の単位画素セル10のうちの1つを選択し、アドレストランジスタ24およびリセットトランジスタ26をオンとすることにより、その単位画素セル10の出力を負帰還させる帰還経路を形成することができる。帰還経路の形成により、垂直信号線35の電圧が、反転増幅器50の非反転入力端子への入力電圧Vrefに収束する。換言すれば、帰還経路の形成により、電荷蓄積ノードFDの電圧が、垂直信号線35の電圧がVrefとなるような電圧にリセットされる。電圧Vrefとしては、電源電圧(例えば3.3V)および接地(0V)の範囲内の任意の大きさの電圧を用い得る。反転増幅器50をフィードバックアンプと呼んでもよい。このように、図1に例示する撮像装置100は、反転増幅器50を帰還経路の一部に含むフィードバック回路16を有する。

0054

よく知られているように、トランジスタのオンまたはオフに伴い、kTCノイズと呼ばれる熱ノイズが発生する。リセットトランジスタのオンまたはオフに伴って発生するノイズは、リセットノイズと呼ばれる。電荷蓄積領域の電位のリセット後、リセットトランジスタをオフとすることによって発生したリセットノイズは、信号電荷の蓄積前の電荷蓄積領域に残留してしまう。しかしながら、リセットトランジスタのオフに伴って発生するリセットノイズは、フィードバックを利用することによって低減することが可能である。帰還経路の形成により、熱ノイズの交流成分は、リセットトランジスタ26のソースにフィードバックされる。フィードバックを利用したリセットノイズの抑制の詳細は、国際公開第2012/147302号において説明されている。参考のために、国際公開第2012/147302号の開示内容の全てを本明細書に援用する。図1に例示する構成では、リセットトランジスタ26のオフの直前まで帰還経路が形成されるので、リセットトランジスタ26のオフに伴って発生するリセットノイズを低減することが可能である。

0055

(単位画素セル10のデバイス構造)
図2は、単位画素セル10のデバイス構造の典型例を示す。図2に模式的に示すように、単位画素セル10は、概略的には、半導体基板60と、半導体基板60の上方に配置された光電変換部12と、光電変換部12および半導体基板60の間に配置された配線構造80とを含む。

0056

半導体基板60には、上述の信号検出回路14における増幅トランジスタ22、アドレストランジスタ24、リセットトランジスタ26および保護トランジスタ28が形成される。なお、図2では、説明の便宜のために、増幅トランジスタ22、アドレストランジスタ24、リセットトランジスタ26および保護トランジスタ28が1つの断面図に示されている。後述するように、半導体基板60は、電荷蓄積領域の一部として機能するn型不純物領域67nを含む。

0057

半導体基板60上には、これらのトランジスタを覆う層間絶縁層90が配置される。上述の配線構造80は、層間絶縁層90中に配置される。この例では、層間絶縁層90は、絶縁層90a、90bおよび90cの3層の絶縁層を含む積層構造を有し、層間絶縁層90中の配線構造80は、配線層80a、80bおよび80p、プラグ82a、82bおよび82c、ならびに、コンタクトプラグ84、86および88を含む。層間絶縁層90中の絶縁層の数および配線構造80中の配線層の数は、この例に限定されず、任意に設定可能である。

0058

配線構造80は、光電変換部12と半導体基板60のn型不純物領域67nとを電気的に接続する。配線構造80中の配線層80aおよび80b、プラグ82a〜82c、ならびに、コンタクトプラグ88は、典型的には、銅またはタングステンなどの金属(または金属窒化物金属酸化物などの金属化合物)から形成される。一方、ここでは、配線層80pならびにコンタクトプラグ84および86は、それぞれ、n型の導電型を有するポリシリコン層およびポリシリコンプラグである。

0059

半導体基板60は、支持基板61と、支持基板61上に形成された1以上の半導体層とを含む。ここでは、支持基板61として、p型シリコン(Si)基板を例示する。図2に例示する構成において、半導体基板60は、支持基板61上のp型半導体層61p、p型半導体層61p上のn型半導体層62n、n型半導体層62n上のp型半導体層63pおよびp型半導体層63p上のp型半導体層65pを有する。p型半導体層63pは、支持基板61の全面にわたって形成される。p型半導体層65pは、不純物の濃度がより低いp型不純物領域66pと、n型不純物領域68an、68bn、68cn、68dnおよび68enと、素子分離領域69とを有する。

0060

p型半導体層61p、n型半導体層62n、p型半導体層63pおよびp型半導体層65pの各々は、典型的には、エピタキシャル成長によって形成される。p型半導体層63pおよびp型半導体層65pにおける不純物濃度は、互いに同程度であり、かつ、p型半導体層61pの不純物濃度よりも高い。p型半導体層61pおよびp型半導体層63pの間に配置されたn型半導体層62nは、信号電荷を蓄積する電荷蓄積領域への支持基板61(p型半導体層61pといってもよい)または周辺回路からの少数キャリアの流入を抑制する。撮像装置100の動作時、n型半導体層62nの電位は、画素アレイPAの外側に設けられるウェルコンタクト(不図示)を介して制御される。また、この例では、半導体基板60は、p型半導体層61pおよびn型半導体層62nを貫通するようにしてp型半導体層63pおよび支持基板61の間に設けられたp型領域64を有する。p型領域64は、p型半導体層63pおよびp型半導体層65pと比較して高い不純物濃度を有し、p型半導体層63pと支持基板61とを電気的に接続する。撮像装置100の動作時、p型半導体層63pおよび支持基板61の電位は、画素アレイPAの外側に設けられる基板コンタクト(不図示)を介して制御される。

0061

上述のn型不純物領域67nは、pウェルとしてのp型半導体層65p内に形成されたp型不純物領域66p内に配置される。図2において模式的に示すように、n型不純物領域67nは、半導体基板60の表面の近傍に形成されており、その少なくとも一部は、半導体基板60の表面に位置している。図2に例示する構成において、n型不純物領域67nは、第1領域67aおよび第2領域67bを含む。第2領域67bの一部は、p型半導体層65pの表面に位置している。第1領域67aは、第2領域67bの下部を覆っている。n型不純物領域67n中の第2領域67bは、第1領域67a内に形成されており、第1領域67aよりも高い不純物濃度を有する。

0062

図2に例示する構成において、半導体基板60に形成された第2領域67bには、コンタクトプラグ86が接続されている。n型不純物領域67nにおける第2領域67bの形成は必須ではないが、コンタクトプラグ86と半導体基板60との接続部分である第2領域67bの不純物濃度を比較的高くすることにより、コンタクトプラグ86と半導体基板60とが接触する部分の周囲の空乏層の広がり空乏化)を抑制する効果が得られる。コンタクトプラグ86と半導体基板60とが接触する部分の周囲の空乏層の広がりを抑制することにより、コンタクトプラグ86と半導体基板60との界面における半導体基板60の結晶欠陥界面準位といってもよい)に起因するリーク電流を抑制し得る。また、比較的高い不純物濃度を有する第2領域67bにコンタクトプラグ86を接続することにより、コンタクト抵抗を低減する効果が得られる。

0063

p型不純物領域66pおよびn型不純物領域67nの間のpn接合によって形成される接合容量は、信号電荷の少なくとも一部を蓄積する容量として機能する。この容量は、電荷蓄積領域の一部を構成する。図2に例示する構成では、n型不純物領域67nの第2領域67bとp型不純物領域66pとの間に、第2領域67bよりも不純物濃度の低い第1領域67aが配置されている。また、n型不純物領域67nの第2領域67bとp型半導体層65pとの間にも第1領域67aが位置している。第2領域67bの周囲に相対的に不純物濃度の低い第1領域67aを配置することにより、n型不純物領域67nとp型半導体層65p(またはp型不純物領域66p)との間のpn接合によって形成される電界強度緩和し得る。pn接合によって形成される電界強度が緩和されることにより、pn接合によって形成される電界に起因するリーク電流が抑制される。

0064

p型半導体層63pに接するようにp型半導体層65pを配置することにより、撮像装置100の動作時にp型半導体層65pの電位をp型半導体層63pを介して制御することが可能である。このような構造の採用により、コンタクトプラグ86と半導体基板60とが接触する部分(ここではn型不純物領域67nの第2領域67b)の周囲に、相対的に不純物濃度の低い領域(ここではp型不純物領域66pおよびn型不純物領域67nの第1領域67a)を配置することが可能である。

0065

p型不純物領域66p内に形成されたn型不純物領域67nは、リセットトランジスタ26のドレインとして機能する。この例では、リセットトランジスタ26は、n型不純物領域67nの少なくとも一部をドレインとして含み、さらに、半導体基板60上のゲート絶縁層26gと、ゲート絶縁層26g上のゲート電極26eと、n型不純物領域68anとを含む。図2において模式的に示すように、半導体基板60の法線方向から見たとき、ゲート絶縁層26gおよびゲート電極26eの積層構造は、n型不純物領域67nの少なくとも一部に重なっている。リセットトランジスタ26のゲート電極26eは、典型的には、n型の導電型を有するポリシリコン電極である。

0066

図2に例示する構成において、ドレインとしてのn型不純物領域67nは、コンタクトプラグ86、配線層80p、プラグ82a、配線層80a、プラグ82b、配線層80bおよびプラグ82cを介して、光電変換部12に電気的に接続されている。他方、n型不純物領域68anは、不図示のコンタクトプラグを介して上述のフィードバック線53に接続され、リセットトランジスタ26のソースとして機能する。リセットトランジスタ26がオンとされることにより、n型不純物領域68anを介して、光電変換部12を初期化するためのリセット電圧(ここではフィードバック線53の電圧)が光電変換部12に供給される。ここでは、コンタクトプラグ86、配線層80pおよびコンタクトプラグ84を介して、n型不純物領域67nに増幅トランジスタ22のゲート電極22eが接続されている。そのため、リセットトランジスタ26がオンとされることにより、電荷蓄積領域に蓄積された電荷がリセットされるとともに、増幅トランジスタ22のゲート電極22eの電位もリセット電圧にリセットされる。

0067

この例では、n型不純物領域67nは、保護トランジスタ28にも共有されており、保護トランジスタ28のドレイン(またはソース)としての機能も有する。保護トランジスタ28は、n型不純物領域67nの少なくとも一部と、半導体基板60上のゲート絶縁層28gと、ゲート絶縁層28g上のゲート電極28eと、n型不純物領域68enとを含む。半導体基板60の法線方向から見たとき、ゲート絶縁層28gおよびゲート電極28eの積層構造は、n型不純物領域67nの少なくとも一部に重なっている。n型不純物領域68enは、不図示のコンタクトプラグを介して上述の電荷回収線38に接続されている。n型不純物領域68enは、保護トランジスタ28のソース(またはドレイン)として機能する。撮像装置100の動作時、n型不純物領域68enには、電荷回収線38を介して所定の電圧(典型的には電源電圧VDDよりも低い電圧)が印加される。

0068

保護トランジスタ28のゲート電極28eと、保護トランジスタ28のドレイン(またはソース)としてのn型不純物領域67nとは、接続部89を介して電気的に接続されている。ここでは、接続部89は、一端が保護トランジスタ28のゲート電極28eに接続されたコンタクトプラグ88、配線層80a、プラグ82a、配線層80p、および、コンタクトプラグ86を含む。すなわち、ここでは、接続部89は、配線構造80の一部を含んでおり、したがって、保護トランジスタ28のゲート電極28eは、光電変換部12との間の電気的な接続を有している。光電変換部12が高照度で照射され、電荷蓄積領域の電圧が保護トランジスタ28の閾値電圧を超えて上昇すると、保護トランジスタ28がオンとなる。保護トランジスタ28がオンとなることにより、過剰な電荷がn型不純物領域67nからn型不純物領域68enに排出される。

0069

本開示の実施形態において、保護トランジスタ28のゲート電極28eは、n型不純物領域67nとは異なる導電型を有するポリシリコン電極として形成される。すなわち、ここでは、ゲート電極28eは、p型の導電型を有するポリシリコン電極であり、保護トランジスタ28のゲート電極28eの導電型は、リセットトランジスタ26のゲート電極26eの導電型と異なっている。後に詳しく説明するように、ドレイン(またはソース)の導電型とは異なる導電型を有する電極を保護トランジスタ28のゲート電極28eとして用いることにより、オフ時の保護トランジスタ28を蓄積モードとし得る。換言すれば、保護トランジスタ28のゲート電極28eに負電圧を印加したときと実質的に同様の状態を実現し得る。後述するように、保護トランジスタ28を蓄積モードとすることにより、保護トランジスタ28のオフ時の暗電流を低減し得る。

0070

一般的な撮像装置において、画素セル内のトランジスタのソース/ドレインの導電型、および、それらトランジスタのゲート電極としてのポリシリコン電極の導電型は、通常、同じである。また、ゲート電極の導電型は、製造工程の複雑化を避けるために、画素セル内の複数のトランジスタの間で共通であることが一般的である。本開示の実施形態では、画素セル内の一部のトランジスタ(ここでは保護トランジスタ28)におけるゲート電極の導電型を、あえて他のトランジスタにおけるゲート電極の導電型と異ならせることにより、暗電流低減の効果を得ている。

0071

なお、この例では、n型不純物領域67nに接続されたコンタクトプラグ86と、保護トランジスタ28のゲート電極28eに接続されたコンタクトプラグ88とが、金属配線層として形成された配線層80aを介して電気的に接続されている。また、この例では、コンタクトプラグ88は金属で形成されている。このように金属(または金属化合物)を介した接続により、互いに導電型の異なる2つの部材の直接の接触を回避しながら、これらを電気的に接合することができる。例えば、コンタクトプラグ88がn型の導電型を有するポリシリコンプラグであると、コンタクトプラグ88とゲート電極28eとの間の接合が、非オーミックとなってしまう。ここで例示する構成のように、金属または金属化合物を介した接続により、コンタクトプラグ88とゲート電極28eとの間におけるオーミック接続が可能である。あるいは、ゲート電極28eと同じ導電型(ここではp型)を有するポリシリコンでコンタクトプラグ88を形成してもよい。この場合、コンタクトプラグ88と配線層80aとの間における接合をオーミックとできる。

0072

図2に例示する構成において、増幅トランジスタ22は、半導体基板60上のゲート絶縁層22g、ゲート絶縁層22g上のゲート電極22e、ならびに、半導体基板60に形成されたn型不純物領域68bnおよび68cnを含む。ここでは、ゲート電極22eは、リセットトランジスタ26のゲート電極26eと同様に、n型の導電型を有するポリシリコン電極である。図2に例示する構成において、ゲート電極22eは、コンタクトプラグ84、配線層80p、プラグ82a、配線層80a、プラグ82b、配線層80bおよびプラグ82cを介して、光電変換部12に電気的に接続されている。n型不純物領域68bnは、電源配線32(図2において不図示)との接続を有し、増幅トランジスタ22のドレインとして機能する。他方、n型不純物領域68cnは、増幅トランジスタ22のソースとして機能する。

0073

増幅トランジスタ22のドレインとしてのn型不純物領域68bnと、リセットトランジスタ26のソースとしてのn型不純物領域68anとの間には、素子分離領域69が設けられている。素子分離領域69は、増幅トランジスタ22およびアドレストランジスタ24の組の周囲と、リセットトランジスタ26および保護トランジスタ28の組の周囲とに設けられる。素子分離領域69は、ある単位画素セル10の信号検出回路14と、他の単位画素セル10の信号検出回路14とを電気的に分離する。素子分離領域69は、例えばp型の不純物拡散領域である。

0074

図2では図示が省略されているが、典型的には、n型不純物領域68bnおよび電源配線32の間に、これらを電気的に接続するコンタクトプラグが配置される。電源配線32は、典型的には、列方向に延びている。列方向に沿って延びるように電源配線32を形成することにより、行方向に沿って延びるように電源配線32を形成した場合と比較して、電源配線32における電圧降下を低減できる。これは、信号の読み出し時における単位画素セル10の選択が行単位であるために、行方向に沿って延びるように電源配線32を形成すると、1行分の単位画素セル10全ての駆動に必要な大きさの電流を1つの電源配線32に流さなければならないからである。列方向に沿って延びるように電源配線32を形成すれば、ある電源配線32に流れる電流の大きさは、複数の行から選択されたある行の1つの単位画素セル10の駆動に必要な大きさで済む。なお、本明細書において、行方向は、行が延びる方向を意味し、列方向は、列が延びる方向を意味する。例えば図1において、紙面における上下方向が列方向であり、紙面における左右方向が行方向である。

0075

アドレストランジスタ24は、半導体基板60上のゲート絶縁層24g、ゲート絶縁層24g上のゲート電極24e、ならびに、半導体基板60に形成されたn型不純物領域68cnおよび68dnを含む。この例では、アドレストランジスタ24は、n型不純物領域68cnを増幅トランジスタ22と共有することにより、増幅トランジスタ22と電気的に接続されている。なお、増幅トランジスタ22のゲート絶縁層22g、アドレストランジスタ24のゲート絶縁層24g、リセットトランジスタ26のゲート絶縁層26gおよび保護トランジスタ28のゲート絶縁層28gは、典型的には、同層のシリコン熱酸化膜二酸化シリコン膜)である。

0076

n型不純物領域68cnは、アドレストランジスタ24のドレインとして機能する。他方、n型不純物領域68dnは、アドレストランジスタ24のソースとして機能する。n型不純物領域68dnは、垂直信号線35(図2において不図示)との接続を有する。図2では図示が省略されているが、典型的には、n型不純物領域68dnおよび垂直信号線35の間に、これらを電気的に接続するコンタクトプラグが配置される。

0077

増幅トランジスタ22、アドレストランジスタ24、リセットトランジスタ26および保護トランジスタ28を覆う層間絶縁層90上に、光電変換部12が配置される。光電変換部12は、層間絶縁層90上に形成された画素電極12a、画素電極12aに対向する透明電極12c、および、これらの間に配置された光電変換層12bを含む。光電変換部12の光電変換層12bは、有機材料またはアモルファスシリコンなどの無機材料から形成され、透明電極12cを介して入射した光を受けて、光電変換により正および負の電荷を生成する。光電変換層12bは、典型的には、複数の単位画素セル10にわたって形成される。光電変換層12bは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。

0078

透明電極12cは、ITOなどの透明な導電性材料から形成され、光電変換層12bの受光面側に配置される。透明電極12cは、典型的には、光電変換層12bと同様に、複数の単位画素セル10にわたって形成される。図2において図示が省略されているが、透明電極12cは、上述の蓄積制御線39との接続を有し、撮像装置100の動作時、例えば10V程度のバイアス電圧が蓄積制御線39を介して透明電極12cに印加される。バイアス電圧によって透明電極12cの電位を画素電極12aの電位よりも高くすることにより、光電変換によって生成された、信号電荷としての正の電荷(例えば正孔)を画素電極12aによって収集することができる。

0079

画素電極12aは、アルミニウム、銅、チタンなどの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される電極である。画素電極12aは、隣接する他の単位画素セル10の画素電極12aから空間的に分離されることにより、他の単位画素セル10の画素電極12aから電気的に分離されている。

0080

上述の配線構造80の少なくとも一部は、画素電極12aと、半導体基板60に形成された信号検出回路14とを電気的に接続する。この例では、プラグ82c、配線層80b、プラグ82b、配線層80a、プラグ82a、配線層80pおよびコンタクトプラグ84を介して、画素電極12aと、増幅トランジスタ22のゲート電極22eとが互いに電気的に接続されている。したがって、撮像装置100の動作時、増幅トランジスタ22からは、画素電極12aの電位に応じた信号電圧が出力される。また、この例では、プラグ82c、配線層80b、プラグ82b、配線層80a、プラグ82a、配線層80pおよびコンタクトプラグ86を介して、画素電極12aと、n型不純物領域67nとが互いに電気的に接続されている。配線層80a、80bおよび80p、プラグ82a、82bおよび82c、コンタクトプラグ84、86および88、増幅トランジスタ22のゲート電極22eおよび保護トランジスタ28のゲート電極28e、ならびに、n型不純物領域67nは、信号電荷を蓄積する電荷蓄積領域の少なくとも一部を構成する。

0081

上述したように、図2に示す例では、保護トランジスタ28およびリセットトランジスタ26は、n型不純物領域67nを共有している。保護トランジスタ28およびリセットトランジスタ26がn型不純物領域67nを共有することは必須ではない。例えば、n型不純物領域67nに電気的に接続された他のn型不純物領域を半導体基板60の他の箇所に形成し、そのn型不純物領域を保護トランジスタ28またはリセットトランジスタ26のドレイン(またはソース)として利用してもよい。ただし、単位画素セル10の微細化、暗電流抑制の観点からは、n型不純物領域67nを共有化する方が有利である。

0082

(保護トランジスタの機能および構成の典型例)
光電変換部12が極端に高い照度で照射されると、電荷蓄積領域としてのn型不純物領域67nの電位が、透明電極12cに印加される電圧(例えば10V程度)まで上昇することがある。このような過大な電圧がn型不純物領域67nに印加されると、n型不純物領域67nの機能が損なわれたり、増幅トランジスタ22のゲート絶縁層22gにおいて絶縁破壊が生じたりするおそれがある。このような損傷が発生すると、画素セルの機能が損なわれ、撮像装置が故障してしまう。

0083

図1および図2に示すように、n型不純物領域67nをドレイン(またはソース)として含む保護トランジスタ28を単位画素セル10内に設けることにより、n型不純物領域67nへの過大な電圧の印加に起因する単位画素セル10の損傷を抑制し得る。例えば高照度での光電変換部12への照射によってn型不純物領域67nの電位が保護トランジスタ28の閾値電圧を超えて上昇したと仮定する。図2からわかるように、保護トランジスタ28のゲート電極28eは、接続部89によってn型不純物領域67nに電気的に接続されている。そのため、n型不純物領域67nの電位の上昇により、保護トランジスタ28がオンとなる。保護トランジスタ28がオンとなることにより、過剰な電荷がn型不純物領域67nからn型不純物領域68enに排出されるので、単位画素セル10の損傷が防止される。保護トランジスタ28における閾値電圧は、n型不純物領域67nにおける機能の喪失、増幅トランジスタ22のゲート絶縁層22gの絶縁破壊などが生じる電圧よりも低い電圧として適切に設定されればよい。

0084

このように、保護トランジスタ28を単位画素セル10内に設けることにより、単位画素セル10の損傷を防止することが可能である。

0085

上述したように、本開示の実施形態では、保護トランジスタ28のゲート電極28eは、保護トランジスタ28のドレイン(またはソース)の導電型とは異なる導電型を有する。これに対し、一般的なトランジスタにおいては、ゲート電極としてのポリシリコン電極の導電型と、ソース/ドレインの導電型は、同じである。このようなトランジスタをオフとするためには、そのトランジスタを蓄積モードとするか、あるいは、トランジスタのゲート電極下の部分を空乏化させる必要がある。例えば、NチャンネルMOSにおいて、ゲート電極に印加する電圧をそのトランジスタの閾値電圧よりも低くすれば、そのゲート電極の下方の領域を蓄積モードとすることができる。しかしながら、ドレインがゲートに接続された形で用いられる保護トランジスタでは、外部から所望の電圧をゲート電極に印加することができない。すなわち、ゲート電極に所望の電圧を印加することによって蓄積モードとすることができない。一方、ゲート電極下に空乏層を形成すると、ゲート電極下の空乏層が暗電流発生の原因となってしまう。したがって、暗電流抑制の観点から、外部からの電圧印加を必要とすることなく、保護トランジスタを蓄積モードとできると有益である。なお、図2に例示する構成では、リセットトランジスタ26も、n型不純物領域67nをドレイン(またはソース)として含んでいる。したがって、リセットトランジスタ26についても、リセットトランジスタ26のオフ時における、ゲート電極26e下の空乏層の形成を抑制できると有益である。

0086

本発明者らは、半導体基板60上のゲート電極への印加電圧の制御によって、そのゲート電極の下方の領域を蓄積モードとし、ゲート電極下の空乏層を縮小し得ることを見出した。図3図7は、NチャンネルMOSのゲート電圧の変化に対する、ゲート電極下のキャリア濃度の変化を示すシミュレーション結果の例である。図3図7中、上側の図は、半導体基板中の正孔の分布を示している。図3図7中、下側の図は、半導体基板中の電子の分布を示している。図3図7中、ハッチングの付された矩形は、ゲート電極の位置を模式的に表している。後述する図9についても同様である。ここでは、ゲート電極としてn型の導電型を有するポリシリコン電極(ドーズ量:2×1012/cm2)を想定している。図3図7中、ゲート電極の左下方がソースであり、右下方がドレインである。

0087

正および負のキャリアの密度がともに低い領域が、空乏層に相当する。図3図7では、矢印DLにより、半導体基板の表面近傍における空乏層の幅が模式的に示されている。図3図7中、太い実線DSは、pn接合の境界のおおよその位置を示している。シミュレーションには、市販のプロセス/デバイスシミュレータを用いている。ここでは、ソースへの印加電圧を0.5Vとし、ドレインへの印加電圧を2Vとし、ゲート絶縁層の厚さを9.5nmとしている。

0088

図3図7は、それぞれ、ゲート電極への印加電圧を0.5V、0V、−0.5V、−1.0Vおよび−1.5Vとしたときの計算結果を示している。図3図7から、n型の導電型を有するポリシリコン電極をゲート電極として用いる場合には、ゲート電圧を−0.5V程度まで低下させることにより、ゲート電極下に正孔を誘引してゲート電極下の空乏層の幅をほぼ0とし得ることがわかる。

0089

図8は、ゲート電圧の変化に対するリーク電流の大きさの変化の計算結果の一例を示すグラフである。図8に示すグラフにおける横軸は、ゲート電圧(V)を示し、縦軸は、1画素セルあたりのリーク電流(任意単位)を対数スケールで示す。

0090

図8からわかるように、ゲート電圧を−0.5V程度まで低下させることにより、リーク電流を有意に低減し得る。また、図3図7から、n型の導電型を有するポリシリコン電極をゲート電極として用いる場合、ゲート電圧を−0.5V程度まで低下させると、ゲート電極下の空乏層がほぼ消失していることがわかる。本開示の実施形態では、撮像装置100の動作時、垂直走査回路46(図1参照)は、リセットトランジスタ26をオフするための電圧として例えば−1V程度の負電圧をリセット信号線36に供給する。リセットトランジスタ26のオフ時のゲート電圧として負電圧を用いることにより、ゲート電極26e下の空乏層の形成を抑制して、ゲート電極26e下の空乏層に起因する暗電流を低減することが可能である。

0091

同様にして、保護トランジスタ28のオフ時のゲート電圧として負電圧を用いれば、保護トランジスタ28のゲート電極28e下の空乏層の形成を抑制することができると考えられる。しかしながら、既に説明したように、保護トランジスタ28のゲート電極28eは、接続部89を介して、ドレイン(またはソース)としてのn型不純物領域67nに電気的に接続されている(図2参照)。そのため、ゲート電極28eは、n型不純物領域67nと同電位であり、単純に負電圧を保護トランジスタ28のオフ時のゲート電圧として用いることはできない。

0092

図2を参照して説明したように、本開示の実施形態では、保護トランジスタ28のゲート電極28eに、n型不純物領域67nの導電型とは異なる導電型のポリシリコン電極を用いる。これにより、n型の導電型のポリシリコン電極を用いる場合と比較して、ゲート電極28eの仕事関数を大きくすることができる。さらに、ポリシリコン電極における仕事関数は、不純物のドーピング量によって調整可能であり、ポリシリコン電極における仕事関数として、半導体基板60のゲート電極28e下の領域における仕事関数よりも大きな値を得ることが可能である。半導体基板60(ここではp型不純物領域66pおよびp型半導体層65p)における仕事関数よりもポリシリコン電極における仕事関数を大きく設定することにより、保護トランジスタ28のゲート電極28e近傍におけるエネルギーバンド図として、蓄積モードと同様のエネルギーバンド図が得られる。すなわち、ゲート電極28eの外部からゲート電極28eに特定の電圧を印加することなく、蓄積モードと同様の状態を実現し得る。したがって、ゲート電極28e下に正孔を誘引してゲート電極下の空乏層の幅をほぼ0とし得る。あるいは、ポリシリコン電極における仕事関数を大きくすることにより、保護トランジスタ28における閾値電圧が上昇し、蓄積モードと同様の状態が実現されるといってもよい。以下、図9図11を参照しながら、保護トランジスタ28のゲート電極28eの導電型をn型不純物領域67nの導電型と異ならせることによる効果を具体的に説明する。

0093

図9は、p型の導電型を有するポリシリコン電極をゲート電極として用いたNチャンネルMOSのゲート電極下における正孔の濃度のシミュレーション結果の一例を示す。ここでは、ゲート電圧およびソース電圧は、ともに0.5Vとし、ドレイン電圧は2Vとしている。すなわち、図9は、保護トランジスタ28のゲート電極28eの導電型をp型としたときのシミュレーション結果に相当し、図3における上側の図は、保護トランジスタ28のゲート電極28eの導電型をn型としたときのシミュレーション結果に相当する。なお、図3図7と同様に、図9中の太い実線DSは、pn接合の境界のおおよその位置を示している。図9からわかるように、p型の導電型を有するポリシリコン電極をゲート電極として用いることにより、ゲート電極下に正孔が蓄積され、蓄積モードが実現されている。

0094

図10は、図3に示すN−N’線に沿った正孔の密度の変化と、図9に示すP−P’線に沿った正孔の密度の変化とをあわせて示す。図10中、横軸は、半導体基板の表面からの深さを示し、縦軸は、正孔の密度を対数スケールで示している。図10に示すグラフにおいて、「○」のプロットは、図9に示すP−P’線に沿った正孔の密度を示す。他方、「×」のプロットは、図3に示すN−N’線に沿った正孔の密度を示す。図10から、p型の導電型を有するポリシリコン電極をゲート電極として用いることにより、半導体基板の表面近傍の領域に正孔が蓄積されることがわかる。

0095

図11は、図3に示すN−N’線に沿った正孔の密度変化の、ゲート電圧Vgに対する依存性を計算した結果を示す。図11には、図9に示すP−P’線に沿った正孔の密度もあわせて示している(「○」のプロット)。図3図8図9との比較、および、図11に示す計算結果から、p型の導電型を有するポリシリコン電極をゲート電極として用いることにより、n型の導電型を有するポリシリコン電極をゲート電極として用い、かつ、ゲート電極に−0.5V〜−1V程度の電圧を印加したときとほぼ同様の正孔の分布が得られることがわかる。つまり、p型の導電型を有するポリシリコン電極をゲート電極として用いることにより、n型の導電型を有するポリシリコン電極をゲート電極として用い、かつ、ゲート電極に−0.5V〜−1V程度の電圧を印加したときと同様の効果が得られる。

0096

このように、保護トランジスタ28のゲート電極28eとして、p型の導電型を有するポリシリコン電極を用いることにより、ゲート電極28eに実効的に負電圧を印加したときと同様の状態を実現し得る。換言すれば、保護トランジスタ28のチャネル領域を蓄積モードとして空乏層を消失させ得る。結果として、暗電流低減の効果が得られる。したがって、本開示の実施形態によれば、電荷蓄積領域に過大な電圧が印加されたときの単位画素セル10の損傷を抑制しながら、保護トランジスタ28のゲート電極28e下の空乏層の形成を抑制して、暗電流を低減することが可能である。暗電流の低減により、画質の劣化が抑制される。

0097

なお、保護トランジスタ28のゲート電極28eとして、p型の導電型を有するポリシリコンと同程度の仕事関数を有する材料を用いてもよい。ここで、P+ポリシリコンの仕事関数は5.17eVである。したがって、ゲート電極28eとして、例えば、RuO2(4.9eV)、WN(5.0eV)、Ir(5.35eV)、Mo2N(5.33eV)、TaN(5.43eV)、Pt(5.65eV)を用いてもよい。また、N+ポリシリコン(4.05eV)より大きい仕事関数を有する材料であれば一定の効果を得ることができる。すなわち、いわゆるMid Gap Metalと呼ばれる、例えば、Co(4.45eV)、Cr(4.5eV)、W(4.52eV)、Ru(4.68eV)、TiN(4.7eV)、Pd(4.9eV)を用いてもよい。ゲート電極28eの材料の仕事関数は、4.05eVよりも大きいことが望ましく、4.9eV以上6eV以下がより望ましい。このような材料を用いることにより、リーク電流を低減する効果を得ることができる。

0098

また、ゲート酸化膜は、例えば、HfO2などの高誘電率(High−k)材料を用いることができる。

0099

さらに、図1および図2を参照して説明した例では、撮像装置100が、保護トランジスタ28のソース(またはドレイン)としてのn型不純物領域68enに電源電圧VDDとは異なる電圧を印加可能に構成されている。以下に説明するように、撮像装置100の動作時に、例えば電源電圧VDDよりも低い電圧をn型不純物領域68enに供給することにより、保護トランジスタ28においてより安定した動作を実現し得る。

0100

図12は、保護トランジスタ28のゲート電圧Vgと、保護トランジスタ28のn型不純物領域67n、68en間を流れる電流の絶対値|Ids|との間の関係を示すグラフである。保護トランジスタ28のn型不純物領域67nは、ゲート電極28eと同電位であるので、図12に示すグラフの横軸は、保護トランジスタ28のn型不純物領域67nに印加される電圧を示しているともいえる。グラフ中の3つの白い矩形は、保護トランジスタ28の設計上望ましい動作点を示す。図12中、一点鎖線L1および破線L2は、保護トランジスタ28のn型不純物領域68enに印加する電圧Vof(電荷回収線38に供給される電圧といってもよい)が電源電圧VDD(ここでは3.3V)に等しいときの曲線である。実線L3は、n型不純物領域68enに電源電圧VDDよりも低い電圧(ここでは2V)を印加したときのグラフである。

0101

L1のグラフから、電圧Vofと電源電圧VDDとを等しくした場合には、比較的高いゲート電圧でなければ、n型不純物領域67nから過剰な電荷が排出されないことがわかる。つまり、電荷蓄積領域の電位が比較的高くなければ、過剰な電荷が電荷蓄積領域から排出されず、例えば増幅トランジスタ22のゲート絶縁層22gの絶縁破壊を防止するためには、ゲート絶縁層22gの厚さを比較的大きくする必要がある。

0102

保護トランジスタ28のゲート絶縁層28gの厚さを大きくすれば、電圧Vofが電源電圧VDDに等しい場合であっても、グラフL2に示すような特性が得られる。グラフL2は、ゲート電圧Vgが3V以上の領域では、グラフL3と重なっており、ゲート絶縁層28gの厚さを大きくすることによって、より低いドレイン電圧でn型不純物領域67nから過剰な電荷を排出させ得ることがわかる。ただし、図12からわかるように、この場合は、ゲート電圧Vgが0に近づいても|Ids|が小さくならず、オフリーク電流が生じてしまう。

0103

これに対し、L3のグラフに示すように、電圧Vofとして電源電圧VDDよりも低い電圧を用いることにより、オフリーク電流を低減しながら、より低いドレイン電圧でn型不純物領域67nから過剰な電荷を排出させ得る。つまり、保護トランジスタ28におけるオンおよびオフのバランスを取ることが可能である。すなわち、保護トランジスタ28のn型不純物領域68enに、増幅トランジスタ22に供給する電源電圧VDDよりも低い電圧を供給することによって、保護トランジスタ28におけるより安定な動作を実現し得る。また、保護トランジスタ28におけるより安定な動作を得るために、保護トランジスタ28のゲート絶縁層28gの厚さを大きくする必要がないので、保護トランジスタ28のゲート絶縁層28gの厚さと、単位画素セル10中の他のトランジスタのゲート絶縁層の厚さとを異ならせる必要がない。したがって、例えば、保護トランジスタ28のゲート絶縁層28gとリセットトランジスタ26のゲート絶縁層26gとを単一の絶縁層のパターニングによって一括して形成することが可能であり、製造工程の複雑化を回避し得る。ゲート絶縁層28gおよびゲート絶縁層26gを単一の絶縁層のパターニングにより一括して形成した場合、これらの厚さは、ほぼ同じである。すなわち、ゲート絶縁層28gの厚みは、製造誤差の範囲内でゲート絶縁層26gの厚みと等しい。

0104

以上説明したように、保護トランジスタ28のn型不純物領域68enに供給する電圧は、電源電圧VDDとは異なる電圧であって、電源電圧VDDに対してリセット電圧と同じ側の電圧であることが望ましい。

0105

なお、より低い電圧をn型不純物領域68enに印加する方が、n型不純物領域67nから電荷が排出されやすくなる。ただし、電圧Vofが0Vであると電荷蓄積時にリーク電流が流れやすくなるので、電圧Vofの下限は、0.5V〜1V程度である。電圧Vofは、電源電圧VDDに対して少なくとも0.5V程度低ければ、上述した安定化の効果が得られる。

0106

保護トランジスタ28のn型不純物領域68enに印加する電圧Vofは、撮像装置100の動作時において固定されている必要はない。n型不純物領域68enに印加する電圧Vofを可変とすることにより、保護トランジスタ28を介して電荷蓄積領域から電荷が排出されるか否かの基準となる電圧を、電圧Vofを用いて調整し得る。例えば、撮像装置100の動作モード、撮影時のシーンに応じて、n型不純物領域68enに印加する電圧を動的に変更する構成を採用してもよい。

0107

なお、上述した安定化の効果は、保護トランジスタ28のゲート電極28eがp型の導電型を有するポリシリコンである場合に限定されない。例えば、ゲート電極28eがn型の導電型を有するポリシリコンである場合でも、保護トランジスタ28のn型不純物領域68enに、増幅トランジスタ22に供給する電源電圧VDDよりも低い電圧を供給することによって、保護トランジスタ28におけるより安定な動作を実現し得る。すなわち、保護トランジスタ28のゲート電極28eの材料に係わらず、上述した安定化の効果を得ることができる。

0108

以上に説明したように、本開示の実施形態によれば、リーク電流による影響を抑制し得るので、高画質撮像を行うことが可能な撮像装置が提供される。なお、上述の増幅トランジスタ22、アドレストランジスタ24、リセットトランジスタ26および保護トランジスタ28の各々は、NチャンネルMOSであってもよいし、PチャンネルMOSであってもよい。保護トランジスタ28がPチャンネルMOSである場合には、ゲート電極28eの導電型をn型とすればよく、上記した電源電圧VDDは、電源電圧VSSと読み替えればよい。また、これらのトランジスタの全てがNチャンネルMOSまたはPチャンネルMOSのいずれかに統一されている必要もない。

0109

なお、光電変換によって生成された正および負の電荷のうち、負の電荷を信号電荷として利用してもよい。負の電荷を信号電荷とし、保護トランジスタ28としてPチャンネルMOSを用いた場合には、保護トランジスタ28のゲート電極28eとしてn型の導電型を有するポリシリコンを用いてもよい。これにより、保護トランジスタ28のゲート電極28e下の空乏層の形成を抑制して、暗電流を低減することが可能である。また、保護トランジスタ28のゲート電極28eとしてn型の導電型を有するポリシリコンと同程度の仕事関数を持つ材料を用いてもよい。ここで、N+ポリシリコンの仕事関数は4.05eVである。したがって、ゲート電極28eとして、例えば、Hf(3.9eV)、TaN(4.05eV)、Al(4.13eV)、Ti(4.14eV)、Nb(4.15eV)、Ta(4.19eV)を用いてもよい。また、P+ポリシリコン(5.17eV)より小さい仕事関数を有する材料であれば一定の効果が得られる。すなわち、例えば、上記したMid Gap Metalを用いることもできる。保護トランジスタ28のゲート電極28eの材料の仕事関数は、5.17eVよりも小さいことが望ましく、3.3eV以上4.2eV以下がより望ましい。負の電荷を信号電荷として利用し、保護トランジスタ28としてPチャンネルMOSを用いる場合には、ゲート電極28eに上記した材料を用いることにより、リーク電流を低減する効果を得ることができる。

0110

また、負の電荷を信号電荷として利用する場合には、保護トランジスタ28のn型(またはp型)不純物領域68enに、増幅トランジスタ22に供給する電源電圧VDD(または電源電圧VSS)よりも高い電圧を供給する。すなわち、保護トランジスタ28のn型(またはp型)不純物領域68enに供給する電圧は、電源電圧VDD(または電源電圧VSS)とは異なる電圧であって、電源電圧VDD(または電源電圧VSS)に対してリセット電圧と同じ側の電圧である。これによって、オフリーク電流を低減しながら、より高いゲート電圧でn型(またはp型)不純物領域67nから過剰な電荷を排出させ得る。すなわち、保護トランジスタ28におけるより安定な動作を実現し得る。なお、この場合においても、保護トランジスタ28のゲート電極28eの材料に係わらず、安定化の効果を得ることができる。

0111

なお、信号電荷として正負のいずれの電荷を利用する場合であっても、リセット電圧と保護トランジスタ28のn型(またはp型)不純物領域68enに供給する電圧との差の絶対値は、リセット電圧と電源電圧VDD(または電源電圧VSS)との差の絶対値よりも小さくてもよい。また、保護トランジスタ28のn型(またはp型)不純物領域68enに供給する電圧は、リセット電圧と電源電圧VDD(または電源電圧VSS)との間の電圧であってもよい。

0112

本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、医療用カメラロボットカメラセキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。

0113

10単位画素セル
12光電変換部
14信号検出回路
16フィードバック回路
22増幅トランジスタ
22e 増幅トランジスタのゲート電極
22g 増幅トランジスタのゲート絶縁層
24アドレストランジスタ
26リセットトランジスタ
26e リセットトランジスタのゲート電極
26g リセットトランジスタのゲート絶縁層
28保護トランジスタ
28e 保護トランジスタのゲート電極
28g 保護トランジスタのゲート絶縁層
32電源配線
34アドレス信号線
35垂直信号線
36リセット信号線
38電荷回収線
39蓄積制御線
45電圧供給回路
46垂直走査回路
50反転増幅器
53フィードバック線
60半導体基板
61支持基板
65pp型半導体層
66p p型不純物領域
67a 第1領域
67b 第2領域
67n n型不純物領域
68an、68bn、68cn、68dn、68en n型不純物領域
80a配線層
86、88コンタクトプラグ
89 接続部
100撮像装置
FD電荷蓄積ノード

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