図面 (/)

技術 半導体装置

出願人 株式会社デンソー
発明者 亀岡紘秦武廣村上嘉浩高田誠也
出願日 2016年3月17日 (4年8ヶ月経過) 出願番号 2016-054107
公開日 2017年9月21日 (3年2ヶ月経過) 公開番号 2017-168732
状態 特許登録済
技術分野 半導体集積回路装置の内部配線
主要キーワード 点在配置 シールリング構造 厚み方向全域 表面構造体 四角形枠 外周側端面 枠体形状 接合用金属
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年9月21日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (15)

課題

半導体基板の厚み方向の全域においてチッピング進展を防ぐことができ、かつ、基板強度の低下を抑制することができるシールリング構造とする。

解決手段

第1シールリング21のうち第1〜第3ビア22a〜22cおよび第1〜第3導体パターン23a〜23cにて構成される表面構造体が第1〜第6層間絶縁膜12a〜12fの厚み方向全域に形成されるようにする。また、第1シールリング21のうち裏面構造体を構成するTSV24が半導体基板11の厚み方向の全域に形成されるようにする。

概要

背景

従来より、半導体チップの外周をシールリングにて補強することで、ダイシング時や半導体チップのピックアップ時に半導体チップの外縁に生じたチッピングチップ内周のアクティブ領域に伝わることを抑制する技術がある。例えば、特許文献1では、半導体基板の表面上に形成される層間絶縁膜の内部に、半導体チップの外周に沿って、配線層およびスルーホールビア(以下、TSVという)によるガードリング構造を形成している。さらに、ガードリング構造と対応する位置において、半導体基板の裏面から凹部を形成している。このように、シールリングがガードリング構造と半導体基板の裏面側の凹部とによって構成されている。

このような構造によれば、層間絶縁膜に入ったチッピングについてはガードリング構造によってアクティブ領域への進展を止めることができ、半導体基板に入ったチッピングについては裏面側の凹部によってアクティブ領域への進展を止めることができる。

概要

半導体基板の厚み方向の全域においてチッピングの進展を防ぐことができ、かつ、基板強度の低下を抑制することができるシールリング構造とする。第1シールリング21のうち第1〜第3ビア22a〜22cおよび第1〜第3導体パターン23a〜23cにて構成される表面構造体が第1〜第6層間絶縁膜12a〜12fの厚み方向全域に形成されるようにする。また、第1シールリング21のうち裏面構造体を構成するTSV24が半導体基板11の厚み方向の全域に形成されるようにする。

目的

本発明は上記点に鑑みて、半導体基板の厚み方向の全域においてチッピングの進展を防ぐことができ、かつ、基板強度の低下を抑制することができるシールリング構造を備えた半導体装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

半導体チップの外周部にシールリング(20〜21)を備えた半導体装置であって、表面および裏面を有する半導体基板(11)と、前記半導体基板の表面側に配置され、貫通孔が形成された層間絶縁膜(12a〜12f)と、前記貫通孔内に形成された金属にて構成されるビア(22a〜22c、27a〜27c)と、前記層間絶縁膜の上に形成されると共に前記ビアに接続された金属にて構成された導体パターン(23a〜23c、28a〜28c)と、を含む表面構造体と、前記半導体基板の表面と裏面との間を貫通し、前記半導体基板を構成する半導体材料よりも高い強度を有すると共に前記表面構造体に接続されたスルーホールビア(24、29)を含む裏面構造体と、を有する前記シールリングと、を備える半導体装置。

請求項2

前記半導体基板の裏面側には、前記スルーホールビアに接続される金属にて構成されたバンプ部(25、30)が備えられている請求項1に記載の半導体装置。

請求項3

前記スルーホールビアは、前記半導体チップの外縁に沿って枠体形状とされている請求項1または2に記載の半導体装置。

請求項4

前記スルーホールビアは、前記半導体チップの外縁に沿って点線状複数個備えられている請求項1または2に記載の半導体装置。

請求項5

前記半導体チップのうち前記シールリングが備えられた領域を外周領域(R2)とし、該外周領域の内側をアクティブ領域(R1)として、前記スルーホールのうち前記アクティブ領域とされる前記半導体チップの内周側から外周側に向かう方向における寸法と比較して、前記導体パターンにおける同方向の寸法の方が大きくされている請求項1ないし4のいずれか1つに記載の半導体装置。

技術分野

0001

本発明は、半導体集積回路などが形成された半導体チップの外周をシールリングにて補強した半導体装置に関するものである。

背景技術

0002

従来より、半導体チップの外周をシールリングにて補強することで、ダイシング時や半導体チップのピックアップ時に半導体チップの外縁に生じたチッピングチップ内周のアクティブ領域に伝わることを抑制する技術がある。例えば、特許文献1では、半導体基板の表面上に形成される層間絶縁膜の内部に、半導体チップの外周に沿って、配線層およびスルーホールビア(以下、TSVという)によるガードリング構造を形成している。さらに、ガードリング構造と対応する位置において、半導体基板の裏面から凹部を形成している。このように、シールリングがガードリング構造と半導体基板の裏面側の凹部とによって構成されている。

0003

このような構造によれば、層間絶縁膜に入ったチッピングについてはガードリング構造によってアクティブ領域への進展を止めることができ、半導体基板に入ったチッピングについては裏面側の凹部によってアクティブ領域への進展を止めることができる。

先行技術

0004

特開2012−204618号公報

発明が解決しようとする課題

0005

しかしながら、特許文献1に開示されているシールリング構造では、半導体基板の表面側、つまりガードリング構造と裏面側の凹部との間においてはチッピングの進展を防ぐことができない。また、半導体基板の裏面側に凹部が残る状態になるため、凹部において基板厚さが薄くなり、基板強度が弱くなるという問題もある。

0006

本発明は上記点に鑑みて、半導体基板の厚み方向の全域においてチッピングの進展を防ぐことができ、かつ、基板強度の低下を抑制することができるシールリング構造を備えた半導体装置を提供することを目的とする。

課題を解決するための手段

0007

上記目的を達成するため、請求項1に記載の半導体装置は、半導体チップの外周部にシールリング(20〜21)を備えた半導体装置であって、表面および裏面を有する半導体基板(11)と、半導体基板の表面側に配置され、貫通孔が形成された層間絶縁膜(12a〜12f)と、貫通孔内に形成された金属にて構成されるビア(22a〜22c、27a〜27c)と、層間絶縁膜の上に形成されると共にビアに接続された金属にて構成された導体パターン(23a〜23c、28a〜28c)と、を含む表面構造体と、半導体基板の表面と裏面との間を貫通し、半導体基板を構成する半導体材料よりも高い強度を有すると共に表面構造体に接続されたTSV(24、29)を含む裏面構造体と、を有するシールリングと、を備える。

0008

このような構成によれば、シールリングが層間絶縁膜の厚み方向および半導体基板の厚み方向の全域に形成されているため、チッピングが発生してもアクティブ領域への進展を防ぐことができる。また、半導体基板の形成されたTSVは、貫通孔内を例えば絶縁膜や金属部によって充填した構造であるため、TSVが形成された部分の基板強度が弱くなることもない。よって、半導体基板11み方向の全域においてチッピングの進展を防ぐことができ、かつ、基板強度の低下を抑制することができるシールリング構造とすることができる。

0009

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

図面の簡単な説明

0010

第1実施形態にかかる半導体装置の上面図である。
図1中の一点鎖線で囲んだ領域IIの拡大レイアウト図である。
図2中のIII−III断面図である。
図2および図3中のIV−IV断面図である。
図1に示す半導体装置のダイシング前の様子を示した拡大上面図である。
図1に示す半導体装置のダイシング前の様子を示した拡大断面図である。
第2実施形態にかかる半導体装置における図1中の領域IIに相当する部分の拡大レイアウト図である。
図7中のVIII−VIII断面図である。
第2実施形態の変形例にかかる半導体装置における図1中の領域IIに相当する部分の拡大レイアウト図である。
第3実施形態にかかる半導体装置における図1中の領域IIに相当する部分の拡大レイアウト図である。
図10中のXI-XI断面図である。
図10中のXII-XII断面図である。
第3実施形態の変形例にかかる半導体装置における図1中の領域IIに相当する部分の拡大レイアウト図である。
図13中のXIV−XIV断面図である。

実施例

0011

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

0012

(第1実施形態)
第1実施形態にかかる半導体装置について図1図6を参照して説明する。なお、図1は断面図ではないが、図を見やすくするために部分的にハッチングを示してある。また、各図中に示したXYZ方向は、各図において対応しており、半導体装置における一方向をX方向、X方向に垂直な一方向をY方向、XY平面に対する法線方向をZ方向として表してある。

0013

図1および図2に示すように、本実施形態にかかる半導体装置10は、チップ単位に分割された半導体チップとされている。半導体装置10には、内周部のアクティブ領域R1に図示しない半導体集積回路などが形成されており、その半導体集積回路を囲むように、半導体チップの外周部R2にシールリング20が形成されている。

0014

図3図4に示すように、半導体装置10は、半導体基板11の表面に層間絶縁膜12が複数層形成され、さらに層間絶縁膜12の表面に保護膜13が形成されていると共に半導体基板11の裏面にも保護膜14が形成された構造とされている。図示していないが、半導体装置10のアクティブ領域R1には、半導体集積回路を構成する各種半導体素子が形成されていると共に、各層間絶縁膜12の間に形成される配線パターンや各層間絶縁膜12を穴あけ加工して形成されるビアを通じて配線構造が形成されている。そして、図1に示すように、アクティブ領域R1を囲む外周領域に、シールリング20が形成されている。

0015

なお、本実施形態では、層間絶縁膜12が第1〜第6層間絶縁膜12a〜12fまで形成され、配線パターンが3層構造とされている場合を例として挙げるが、これは単なる一例を示したに過ぎず、他の層数であっても構わない。

0016

シールリング20は、半導体装置10における外周側端面に沿って形成された第1シールリング21と第2シールリング26の2つを有した構成とされている。第1シールリング21は、半導体装置10の最も外周側に配置されたものであり、第2シールリング26よりも外側に配置されている。第2シールリング26は第1シールリング21より内側に形成されているが、アクティブ領域R1より外側に配置されている。

0017

第1シールリング21は、第1〜第3ビア22a〜22cと第1〜第3導体パターン23a〜23cおよびTSV24を有した構成とされている。これらのうち第1〜第3ビア22a〜22cおよび第1〜第3導体パターン23a〜23cが第1シールリング21における表面構造体を構成しており、TSV24が裏面構造体を構成している。

0018

第1〜第3ビア22a〜22cは、第1、第3、第5層間絶縁膜12a、12c、12eにそれぞれ形成されている。第1〜第3ビア22a〜22cは、半導体チップの内周側から外周側に向かう方向において複数個、例えば図2中では5個並べられて形成されており、半導体チップの外縁に沿って5列の四角形枠状に点在配置されている。ただし、第1ビア22aについては、TSV24と重なる部分において結合もしくは除去されており、その分、第2、第3ビア22b、22cよりも数が少なくなっている。

0019

第1〜第3ビア22a〜22cは、例えば、第1、第3、第5層間絶縁膜12a、12c、12eそれぞれに形成された貫通孔内に接合用金属を埋め込むことによって形成されている。第1〜第3ビア22a〜22cは、接合用金属として一般的に使用されている金属、例えば銅やタングステンなどによって構成されている。これら第1〜第3ビア22a〜22cは、アクティブ領域R1の配線構造を構成するビアと共に形成される。

0020

第1〜第3導体パターン23a〜23cは、それぞれ第1、第3、第5層間絶縁膜12a、12c、12eの表面上に形成されている。これら第1〜第3導体パターン23a〜23cは、アクティブ領域R1の配線構造を構成する配線パターンと共に形成され、配線パターンを構成する金属、例えばアルミニウムなどによって構成されている。また、第1〜第3導体パターン23a〜23cの周囲には、第2、第4、第6層間絶縁膜12b、12d、12fが形成されている。これら第2、第4、第6層間絶縁膜12b、12d、12fは、第1〜第3導体パターン23a〜23cの表面と同一平面となるように形成されており、その上に第3、第5層間絶縁膜12c、12eや保護膜13が形成されている。

0021

本実施形態の場合、第1〜第3導体パターン23a〜23cは、すべて同じ上面レイアウトで構成されており、第1〜第3ビア22a〜22cをすべて覆える幅とされている。換言すれば、第1〜第3導体パターン23a〜23cの幅、つまり半導体チップの内周側から外周側に向かう方向における寸法が、5列に並んだ第1〜第3ビア22a〜22cを覆える寸法とされている。また、この第1〜第3導体パターン23a〜23cの幅は、後述するTSV2の幅よりも大きな幅とされている。

0022

TSV24は、半導体基板11の裏面側から半導体基板11を貫通している。本実施形態の場合は、TSV24は、半導体基板11の裏面側の保護膜14から半導体基板11を貫通して、表面構造体に接続されている。本実施形態の場合、TSV24は、表面構造体のうちの第1導体パターン23aに接触させられているが、少なくとも表面構造体に接するように形成されていれば良く、第1ビア22aにのみ接触させられていても良い。TSV24は、半導体チップの外縁に沿って四角形枠状に形成されている。TSV24は、半導体基板11の裏面から第1〜第6層間絶縁膜12a〜12fのいずれかまで達する四角形枠状の貫通孔の内壁に絶縁膜24aを介して金属部24bが充填された構造とされている。絶縁膜24aは、例えば低温CVD(chemical vapor deposition)などによって貫通孔の内壁を覆うように形成され、シリコン酸化膜などによって構成される。金属部24bは、例えば銅などが充填されることによって構成されている。

0023

なお、TSV24を形成するための貫通孔は、半導体基板11の表面側の構造、例えば第1〜第6層間絶縁膜12a〜12fや第1シールリング21の表面構造体および第2シールリング26を形成した後に半導体基板11の裏面側からエッチングを施すことで形成される。このとき、第1〜第3導体パターン23a〜23cの幅が貫通孔の幅よりも大きくされていることから、第1〜第3導体パターン23a〜23cがエッチングストッパーとして機能し、第1〜第6層間絶縁膜12a〜12fまで貫通しないようになっている。

0024

第2シールリング26は、第1〜第3ビア27a〜27cと第1〜第3導体パターン28a〜28cとを有した構成とされている。

0025

第1〜第3ビア27a〜27cは、第1、第3、第5層間絶縁膜12a、12c、12eにそれぞれ形成されている。第1〜第3ビア27a〜27cは、半導体チップの内周側から外周側に向かう方向において複数個、例えば図2中では8個並べられて形成されており、半導体チップの外縁に沿って5列の四角形枠状に点在配置されている。

0026

第1〜第3ビア27a〜27cは、例えば、第1、第3、第5層間絶縁膜12a、12c、12eそれぞれに形成された貫通孔内に接合用金属を埋め込むことによって形成されている。第1〜第3ビア27a〜27cは、接合用金属として一般的に使用されている金属、例えば銅やタングステンなどによって構成されている。これら第1〜第3ビア27a〜27cは、アクティブ領域R1の配線構造を構成するビアや第1シールリング21に備えられる第1〜第3ビア22a〜22cと共に形成される。

0027

第1〜第3導体パターン28a〜28cは、それぞれ第1、第3、第5層間絶縁膜12a、12c、12eの表面上に形成されている。これら第1〜第3導体パターン28a〜28cは、アクティブ領域R1の配線構造を構成する配線パターンや第1シールリング21に備えられる第1〜第3導体パターン23a〜23cと共に形成される。また、第1〜第3導体パターン28a〜28cの周囲には、第2、第4、第6層間絶縁膜12b、12d、12fが形成されている。これら第2、第4、第6層間絶縁膜12b、12d、12fは、第1〜第3導体パターン28a〜28cの表面と同一平面となるように形成されており、その上に第3、第5層間絶縁膜12c、12eや保護膜13が形成されている。

0028

このように構成される半導体装置10では、第1シールリング21のうち第1〜第3ビア22a〜22cおよび第1〜第3導体パターン23a〜23cにて構成される表面構造体が第1〜第6層間絶縁膜12a〜12fの厚み方向全域に形成されている。また、第1シールリング21のうち裏面構造体を構成するTSV24が半導体基板11の厚み方向の全域に形成されている。

0029

このため、半導体基板11の厚み方向において第1シールリング21が形成されていない場所、つまり分離しているような場所が存在していない。したがって、チッピングが第1シールリング21の外側からアクティブ領域R1側に進展することを防止することができる。また、半導体基板11の形成されたTSV24は、貫通孔内を絶縁膜24aや金属部24bによって充填した構造であるため、TSV24が形成された部分の基板強度が弱くなることもない。よって、半導体基板11の厚み方向の全域においてチッピングの進展を防ぐことができ、かつ、基板強度の低下を抑制することができるシールリング構造とすることができる。

0030

このように構成される半導体装置10は、例えば、図5および図6に示されるように、スクライブラインを挟んで複数個連結されたウェハ状態のものをダイシングすることで形成される。このダイシング時やダイシング後のピックアップ時に半導体チップの外周側においてチッピングが生じ易い。しかしながら、上記したように、第1シールリング21が第1〜第6層間絶縁膜12a〜12fの厚み方向および半導体基板11の厚み方向の全域に形成されているため、チッピングが発生してもアクティブ領域R1への進展を防ぐことができる。

0031

(第2実施形態)
第2実施形態について説明する。本実施形態は、第1実施形態に対してTSV24の形状を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。

0032

図7および図8に示すように、本実施形態では、TSV24を四角柱形状で構成しており、半導体チップの外縁に沿って複数のTSV24が例えば等間隔の点線状点在させられた構造とされている。すなわち、半導体基板11の裏面から複数の貫通孔を形成し、複数の貫通孔それぞれに対して絶縁膜24aを介して金属部24bを充填した構造としている。各TSV24の幅、つまり半導体チップの内周側から外周側に向かう方向における寸法は、第1〜第3導体パターン23a〜23cの幅よりも小さくされている。

0033

このように、TSV24を第1実施形態のような1つで構成するのではなく、複数個によって構成することもできる。チッピングは、面状に入る亀裂であるため、TSV24が複数個に分けられていても進展を防ぐことは可能である。したがって、本実施形態のようシールリング構造であっても、第1実施形態と同様の効果を得ることができる。

0034

(第2実施形態の変形例)
上記第2実施形態では、TSV24を四角柱形状として複数個並べた構造としたが、図9に示すように、TSV24を円柱形上として複数個並べた構造としても良い。この場合、各TSV24の径は、第1〜第3導体パターン23a〜23cの幅よりも小さくされている。このような構造としても、第2実施形態と同様の効果を得ることができる。

0035

(第3実施形態)
第3実施形態について説明する。本実施形態は、第1、第2実施形態に対して第1シールリング21の構造を変更したものであり、その他については第1、第2実施形態と同様であるため、第1、第2実施形態と異なる部分についてのみ説明する。なお、ここでは第1実施形態のように、TSV24を1つの四角形枠状で形成する場合を例に挙げて説明するが、第2実施形態およびその変形例で説明したようにTSV24を複数個に分離した構造とする場合も同様の構造を適用できる。

0036

図10図12に示すように、本実施形態では、第1シールリング21を第1〜第3ビア22a〜22cと第1〜第3導体パターン23a〜23cおよびTSV24に加えて、バンプ部25を備えた構造としている。

0037

バンプ部25は、半導体基板11の裏面側においてTSV24と接続された導体パターンで構成されている。本実施形態の場合、バンプ部25は、保護膜14の表面に形成されており、第1〜第3導体パターン23a〜23cと同じ上面レイアウトとされている。

0038

このように、バンプ部25を備えることにより、TSV24のみとした場合と比較してシールリング20の強度を高められ、よりチッピングがアクティブ領域R1に進展することを防止することが可能となる。特に、半導体基板11の裏面側を伝ってチッピングが進展する形態においては、バンプ部25によって広範囲に半導体基板11の裏面側を覆えるため、さらにチッピングの進展を抑制することが可能となる。

0039

(第3実施形態の変形例)
上記第1〜第3実施形態では、第1シールリング21についてのみTSV24を設けたり、バンプ部25を備えたりしている。このような構造を第2シールリング26についても備えるようにすることができる。

0040

例えば、図13および図14に示すように、第2シールリング26も、第1〜第3ビア27a〜27cと第1〜第3導体パターン28a〜28cに加えて、TSV29およびバンプ部30を備えた構造とする。TSV29については、TSV24と同様に、貫通孔の内壁に絶縁膜29aを介して金属部29bが充填された構造によって構成される。図13に示す例では、TSV29およびバンプ部30を半導体チップの外縁に沿って四角形枠状としているが、これらを第2実施形態に示したように複数個に分離した構造としても良い。

0041

なお、図13および図14に示す例では、第2シールリング26をTSV29とバンプ部30の両方とも備えた構造としているが、TSV29のみとする構造としても良い。

0042

(他の実施形態)
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

0043

例えば、上記各実施形態で例示したシールリング20を構成する各ビア22a〜22c、27a〜27cや各導体パターン23a〜23c、28a〜28cの数は一例であり、他の数であっても構わない。また、第1シールリング21と第2シールリング26とで、各ビア22a〜22c、27a〜27cや各導体パターン23a〜23c、28a〜28cの数が同じ数であっても良い。また、第1シールリング21と第2シールリング26とで、各導体パターン23a〜23c、28a〜28cやTSV24、29やバンプ部25、30の幅が同じであっても良い。

0044

また、上記各実施形態では、シールリング20と半導体基板11との接続状態については説明していないが、シールリング20に備えられる導体部分と半導体基板11とを電気的に接続しても良い。その場合、例えば、TSV24を通じて半導体基板11を接地電位に固定するなど、半導体基板11を所望の電位とすることも可能である。

0045

また、上記各実施形態では、TSV24、29内に充填される充填材を金属部24b、29bによって構成する例を示しているが、充填材としては少なくとも半導体基板11を構成する半導体材料よりも強度が高い材料であれば良く、例えば樹脂であっても良い。

0046

また、上記各実施形態では、第1導体パターン23a、27aにTSV24、29が接続された構造としているが、第2、第3導体パターン23b、23c、29a、29bのいずれかに接続されていても良い。また、TSV24、29を導体パターンに接続しているが、ポリシリコンなどに接続するようにしても良い。その場合、TSV24、29を形成する際の貫通孔を形成する際にポリシリコンがエッチングされ得るため、エッチングを時間制御することで、貫通孔が層間絶縁膜を貫通してしまうことを防止すればよい。

0047

また、上記各実施形態では、図1に示すように半導体装置10を構成する半導体チップが四角形状となる例を示したが、必ずしも四角形状である必要はなく、例えば、角部が面取りされた多角形状などであっても良い。その場合でも、半導体チップの外縁に沿ってシールリング20を備え、TSV24、29を枠体形状もしくは点線状に点在させるように備えることで、上記各実施形態と同様の効果を得ることができる。

0048

10半導体装置
11半導体基板
12層間絶縁膜
20シールリング
21、26 第1、第2シールリング
22aビア
22a〜22c、27a〜27c ビア
23a〜23c、28a〜28c導体パターン
24、29 TSV
25バンプ部

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

該当するデータがありません

関連する公募課題

該当するデータがありません

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • 三井金属鉱業株式会社の「 配線構造及びターゲット材」が 公開されました。( 2020/09/24)

    【課題・解決手段】配線構造(10)は、ガラス基板(11)と、ガラス基板(11)上に設けられた中間層(12)と、中間層(12)上に設けられた配線層(13)とを備える。配線層(13)は銅を含む。中間層(1... 詳細

  • ルネサスエレクトロニクス株式会社の「 半導体装置とその製造方法」が 公開されました。( 2020/09/24)

    【課題】半導体装置の性能を向上させる。【解決手段】一実施の形態の半導体装置は、パワーMOSFET1と、そのドレイン・ソース間に接続されたスナバ容量とを有し、スナバ容量は、ドレインに接続された容量電極C... 詳細

  • 東京エレクトロン株式会社の「 半導体装置およびその製造方法」が 公開されました。( 2020/09/24)

    【課題】配線として金属シリサイド化合物を用いた際に、さらなる配線の低抵抗化を実現することができる半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、基板上に形成された第1の導電層と、配線... 詳細

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

該当するデータがありません

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ