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技術 半導体装置およびその製造方法

出願人 株式会社東芝
発明者 斎藤達朗磯林厚伸梶田明広
出願日 2016年3月14日 (5年8ヶ月経過) 出願番号 2016-049710
公開日 2017年9月21日 (4年2ヶ月経過) 公開番号 2017-168505
状態 未査定
技術分野 炭素・炭素化合物 半導体集積回路装置の内部配線
主要キーワード 超低抵抗 ダミープラグ 成長起点 単層グラフェン グラフェン層 RIEプロセス 非弾性散乱 埋込み性
関連する未来課題
重要な関連分野

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図面 (20)

課題

抵抗グラフェン層を含む配線を備える半導体装置を提供すること。

解決手段

半導体装置は、基板100と、基板100上に設けられた配線10とを含む。配線10は、第1の触媒層400と、第1の触媒層400の側面にコンタクトするグラフェン層500と、グラフェン層500の下面にコンタクトする非触媒層201とを含む。

概要

背景

近年、LSI配線構造において、配線微細化が進み、電子の界面非弾性散乱による電気抵抗率の上昇、電流密度の増加、ストレスマイグレーションまたはエレクトロマイグレーションによる信頼性の劣化等の問題が生じている。これを解決するために、LSIの配線材料として、低抵抗金属である銅が主に用いられている。しかし、今後、配線構造の微細化がさらに進むと、銅を用いても上記問題が生じる。

そこで、LSIの配線材料として、グラフェンを用いることが検討されている。グラフェンは、量子化伝導(いわゆる、バリスティック(ballistic)伝導)をすることが知られており、既存の金属材料に替わる超低抵抗材料として期待されている。

概要

抵抗グラフェン層を含む配線を備える半導体装置を提供すること。半導体装置は、基板100と、基板100上に設けられた配線10とを含む。配線10は、第1の触媒層400と、第1の触媒層400の側面にコンタクトするグラフェン層500と、グラフェン層500の下面にコンタクトする非触媒層201とを含む。 A

目的

本発明の目的は、低抵抗なグラフェン配線を備える半導体装置およびその製造方法を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

基板と、前記基板上に設けられた一つまたは複数の配線とを具備してなり、前記一つまたは複数の配線の各々は、第1の触媒層と、第1の触媒層の側面にコンタクトするグラフェン層と、前記グラフェン層の下面にコンタクトする非触媒層とを具備してなることを特徴とする半導体装置

請求項2

第2の触媒層をさらに具備してなり、前記第2の触媒層の側面に前記グラフェン層はコンタクトし、前記第2の触媒層は前記グラフェン層を介して前記第1の触媒層に接続されていることを特徴とする請求項1に記載の半導体装置。

請求項3

第1のプラグおよび第2のプラグをさらに具備してなり、前記第1の触媒層は前記第1のプラグを介して前記基板に接続され、前記第2の触媒層は前記第2のプラグを介して前記基板に接続されることを特徴とする請求項2に記載の半導体装置。

請求項4

前記非触媒層は絶縁性を有することを特徴とする請求項1ないし3のいずれか1項に記載の半導体装置。

請求項5

前記非触媒層は導電性を有することを特徴とする請求項請求項1ないし3のいずれか1項に記載の半導体装置。

請求項6

前記第1の触媒層と前記第2の触媒層との間の前記グラフェン層内に設けられた第3の触媒層と、前記第3の触媒層の下面にコンタクトする第3のプラグとをさらに具備してなり、前記第3のプラグは前記基板に達しないことを特徴とする請求項2ないし5のいずれ1項に記載の半導体装置。

請求項7

基板上に絶縁膜を形成する工程と、前記絶縁膜上に非触媒層を形成する工程と、前記非触媒層中に貫通孔を形成する工程と、前記非触媒層の前記貫通孔に対応する領域上に触媒層を形成する工程と、前記触媒層を成長起点としてグラフェン成長させ、前記非触媒層の上面上にグラフェン層を形成する工程とを具備してなることを特徴とする半導体装置の製造方法。

技術分野

0001

本発明の実施形態は、グラフェン層を含む配線グラフェン配線)を備える半導体装置およびその製造方法に関する。

背景技術

0002

近年、LSI配線構造において、配線の微細化が進み、電子の界面非弾性散乱による電気抵抗率の上昇、電流密度の増加、ストレスマイグレーションまたはエレクトロマイグレーションによる信頼性の劣化等の問題が生じている。これを解決するために、LSIの配線材料として、低抵抗金属である銅が主に用いられている。しかし、今後、配線構造の微細化がさらに進むと、銅を用いても上記問題が生じる。

0003

そこで、LSIの配線材料として、グラフェンを用いることが検討されている。グラフェンは、量子化伝導(いわゆる、バリスティック(ballistic)伝導)をすることが知られており、既存の金属材料に替わる超低抵抗材料として期待されている。

先行技術

0004

特開2014−183212号公報

発明が解決しようとする課題

0005

本発明の目的は、低抵抗なグラフェン配線を備える半導体装置およびその製造方法を提供することにある。

課題を解決するための手段

0006

実施形態の半導体装置は、基板と、前記基板上に設けられた一つまたは複数の配線とを具備してなる。前記一つまたは複数の配線の各々は、第1の触媒層と、第1の触媒層の側面にコンタクトするグラフェン層と、前記グラフェン層の下面にコンタクトする非触媒層とを具備してなる。

0007

実施形態の半導体装置の製造方法は、基板上に非触媒層を形成する工程と、前記非触媒層中に貫通孔を形成する工程と、前記非触媒層の前記貫通孔に対応する領域上に触媒層を形成する工程とを具備してなる。前記製造方法は、さらに、前記触媒層を成長起点としてグラフェンを成長させ、前記非触媒層の上面上にグラフェン層を形成する工程を具備してなる。

図面の簡単な説明

0008

図1は、第1の実施形態第に係る半導体装置を示す平面図である。
図2Aは、図1の一点鎖線2A−2Aに沿った断面図である。
図2Bは、図1の一点鎖線2B−2Bに沿った断面図である。
図2Cは、図1の一点鎖線2C−2Cに沿った断面図である。
図3は、第1の実施形態第に係る半導体装置の製造方法を説明するための平面図である。
図4Aは、図3の一点鎖線4A−4Aに沿った断面図である。
図4Bは、図3の一点鎖線4B−4Bに沿った断面図である。
図4Cは、図3の一点鎖線4C−4Cに沿った断面図である。
図5は、図3に続く第1の実施形態第に係る半導体装置の製造方法を説明するための平面図である。
図6Aは、図5の一点鎖線6A−6Aに沿った断面図である。
図6Bは、図5の一点鎖線6B−6Bに沿った断面図である。
図6Cは、図5の一点鎖線6C−6Cに沿った断面図である。
図7は、図5に続く第1の実施形態第に係る半導体装置の製造方法を説明するための平面図である。
図8Aは、図7の一点鎖線8A−8Aに沿った断面図である。
図8Bは、図7の一点鎖線8B−8Bに沿った断面図である。
図8Cは、図7の一点鎖線8C−8Cに沿った断面図である。
図9は、図7に続く第1の実施形態第に係る半導体装置の製造方法を説明するための平面図である。
図10Aは、図9の一点鎖線10A−10Aに沿った断面図である。
図10Bは、図9の一点鎖線10B−10Bに沿った断面図である。
図10Cは、図9の一点鎖線10C−10Cに沿った断面図である。
図11は、図9に続く第1の実施形態第に係る半導体装置の製造方法を説明するための平面図である。
図12Aは、図11の一点鎖線12A−12Aに沿った断面図である。
図12Bは、図11の一点鎖線12B−12Bに沿った断面図である。
図12Cは、図11の一点鎖線12C−12Cに沿った断面図である。
図12B破線で囲まれた領域内のグラフェン層の構造を模式的に示す断面図である。
図14は、グラフェンの触媒機能を持たない下地層上にグラフェン層が形成される様子を模式的に示す断面図である。
図15は、グラフェンの触媒機能を持つ下地層上に形成されたグラフェン層を模式的に示す断面図である。
図16は、第2の実施形態第に係る半導体装置を示す平面図である。
図17Aは、図16の一点鎖線17A−17Aに沿った断面図である。
図17Bは、図16の一点鎖線17B−17Bに沿った断面図である。
図17Cは、図16の一点鎖線17C−17Cに沿った断面図である。
図17Bの破線で囲まれた領域内のグラフェン層の構造を模式的に示す断面図である。
図19は、第3の実施形態第に係る半導体装置を示す平面図である。
図20Aは、図19の一点鎖線20A−20Aに沿った断面図である。
図20Bは、図19の一点鎖線20B−20Bに沿った断面図である。
図20Cは、図19の一点鎖線20C−20Cに沿った断面図である。
図20Dは、図19の一点鎖線20D−20Dに沿った断面図である。
図21は、図19に続く第3の実施形態第に係る半導体装置の製造方法を説明するための平面図である。
図22Aは、図21の一点鎖線22A−22Aに沿った断面図である。
図22Bは、図21の一点鎖線22B−22Bに沿った断面図である。
図22Cは、図21の一点鎖線22C−22Cに沿った断面図である。
図22Dは、図21の一点鎖線22D−22Dに沿った断面図である。
図23は、図21に続く第3の実施形態第に係る半導体装置の製造方法を説明するための平面図である。
図24Aは、図23の一点鎖線24A−24Aに沿った断面図である。
図24Bは、図23の一点鎖線24B−24Bに沿った断面図である。
図24Cは、図23の一点鎖線24C−24Cに沿った断面図である。
図24Dは、図23の一点鎖線24D−24Dに沿った断面図である。
図25は、図23に続く第3の実施形態第に係る半導体装置の製造方法を説明するための平面図である。
図26Aは、図25の一点鎖線26A−26Aに沿った断面図である。
図26Bは、図25の一点鎖線26B−26Bに沿った断面図である。
図26Cは、図25の一点鎖線26C−26Cに沿った断面図である。
図26Dは、図25の一点鎖線26D−26Dに沿った断面図である。
図27は、図25に続く第3の実施形態第に係る半導体装置の製造方法を説明するための平面図である。
図28Aは、図27の一点鎖線28A−28Aに沿った断面図である。
図28Bは、図27の一点鎖線28B−28Bに沿った断面図である。
図28Cは、図27の一点鎖線28C−28Cに沿った断面図である。
図28Dは、図27の一点鎖線28D−28Dに沿った断面図である。
図29は、第4の実施形態第に係る半導体装置を示す平面図である。
図30Aは、図29の一点鎖線30A−30Aに沿った断面図である。
図30Bは、図29の一点鎖線30B−30Bに沿った断面図である。
図30Cは、図29の一点鎖線30C−30Cに沿った断面図である。
図31は、第4の実施形態第に係る半導体装置の製造方法を説明するための平面図である。
図32Aは、図31の一点鎖線32A−32Aに沿った断面図である。
図32Bは、図31の一点鎖線32B−32Bに沿った断面図である。
図32Cは、図31の一点鎖線32C−32Cに沿った断面図である。
図33は、図31に続く第4の実施形態第に係る半導体装置の製造方法を説明するための平面図である。
図34Aは、図33の一点鎖線34A−34Aに沿った断面図である。
図34Bは、図33の一点鎖線34B−34Bに沿った断面図である。
図34Cは、図33の一点鎖線34C−34Cに沿った断面図である。
図35は、図33に続く第4の実施形態第に係る半導体装置の製造方法を説明するための平面図である。
図36Aは、図35の一点鎖線36A−36Aに沿った断面図である。
図36Bは、図35の一点鎖線36B−36Bに沿った断面図である。
図36Cは、図35の一点鎖線36C−36Cに沿った断面図である。

実施例

0009

以下、図面を参照しながら本発明の実施形態を説明する。図面は、模式的または概念的なものであり、各図面の寸法および比率等は、必ずしも現実のものと同一であるとは限らない。また、図面において、同一符号は同一または相当部分を付してあり、重複した説明は必要に応じて行う。

0010

(第1の実施形態)
図1は、第1の実施形態第に係る半導体装置を示す平面図である。図2A図2Bおよび図2Cは、それぞれ、図1の一点鎖線A−A、一点鎖線B−Bおよび一点鎖線C−Cに沿った断面図である。

0011

本実施形態の半導体装置は、複数のグラフェン配線10を備えている。図1には、例示として三本のライン状のグラフェン配線10が示されている。これらのグラフェン配線10は、その配線長手方向に対して垂直な方向に配置されている。なお、グラフェン配線10の数は、一本、二本または4本以上でも構わない。

0012

各グラフェン配線10は、一つのグラフェン層500、二つの触媒層400(第1の触媒層、第2の触媒層)および一つの下地層(非触媒層)201を含む。

0013

二つの触媒層400の間にはグラフェン層500が設けられている。二つの触媒層400はグラフェン層500によって接続されている。二つの触媒層400の互いに対向する側面S1,S2にグラフェン層500はコンタクトしている。グラフェン層500下には下地層201が設けられている。グラフェン層500の下面に下地層201はコンタクトしている。

0014

グラフェン層500は、二つの触媒層400の互いに対向する側面S1,S2の間以外の領域内にも設けられている。上記領域内のグラフェン層500はプロセス上の理由で形成されている。プロセス上の理由とは、図9の平面図の触媒層400の四つの側面からグラフェンが成長し、そして、図11の平面図の触媒層400の四つの側面を囲むようにグラフェン層500が形成されることである。

0015

同様に、上記領域内のグラフェン層500下の下地層201もプロセス上の理由で形成されている。プロセス上の理由とは、図9の平面図の露出している下地層201上にグラフェン層が形成されることである。上記露出している下地層201は、図9において、左右方向において対向する二つの触媒層400の間の領域(第1の領域)の下地層201と、それ以外の領域(第2の領域)の下地層201とに分けられる。上記領域内のグラフェン層500とは、上記第2の領域内のグラフェン層である。同様に、グラフェン層500が存在しない領域(例えば、層間絶縁膜300)下にも下地層201は設けられている。

0016

触媒層400は、グラフェンを成長させるための触媒としての機能を持つ。なお、本願明細書において、グラフェンは、単層グラフェン、および、複数の単層グラフェンが堆積された層(積層グラフェン)の少なくとも一方を含む。また、グラフェン層は、グラフェンを含む層である。

0017

触媒層400の材料は、例えば、コバルト(Co)、ニッケル(Ni)、Fe(鉄)、ルテニウム(Ru)もしくは銅(Cu)、または、Co、Ni、Fe、RuもしくはCuを含む合金、または、Co、Ni、Fe、RuもしくはCuの炭化物である。

0018

触媒層400は、上記材料を含む単層膜または積層膜である。触媒層400が分散して微粒子化した状態では、グラフェンがうまく成長せず、または、グラフェン層が不連続となって形成される可能性がある。そのため、触媒層400は連続膜であることが望ましい。

0019

二つの触媒層400の間の距離(配線10の長手方向の寸法)はグラフェン中の電子の平均自由長以上であり、例えば、0.1μm以上、好ましくは1μm以上である。なお、平均自由長以上のグラフェンを成長できるのであれば、触媒層400の数は一つでも構わない。

0020

本実施形態では、触媒層400の上面はグラフェン層500の上面よりも低いが、触媒層400の上面はグラフェン層500の上面よりも低くても構わない。また、触媒層400の上面はグラフェン層500の上面の高さと同じでも構わない。

0021

一方、下地層201はグラフェンを成長させるための触媒としての機能を持たない。本実施形態では、下地層201は絶縁性を有する。下地層201の材料は、例えば、酸化銅酸化ニッケル等の触媒層400の材料の酸化物、または、シリコン酸化物よりもグラフェンが吸着しやすい酸化アルミニウム(例えば、Al2 O3 )等の金属酸化物である。

0022

グラフェン層500上には層間絶縁膜600が設けられている。層間絶縁膜600中には触媒層400にコンタクトするプラグ(不図示)が設けられている場合もある。

0023

各グラフェン配線10は、本実施形態では、図2Aおよび図2Bに示されるように、二つのプラグ(第1のプラグ、第2のプラグ)202の上面に接続されている。より詳細には、グラフェン配線10の触媒層400の下面がプラグ202の上面に接続されている。プラグ202上に触媒層400を選択的に形成する方法を採用した場合、触媒層400の下面の面積とプラグ202の上面の面積は略同じである。触媒層400の下面の面積とプラグ202の上面の面積との大小関係は特に限定はない。

0024

本実施形態では、プラグ202の下面は基板100に接続されている。より詳細には、プラグ202の下面は、例えば、基板100内のMOSトランジスタ(不図示)のソース領域もしくはドレイン領域、または、配線(不図示)に接続される。層間絶縁膜200中に配線がある場合、プラグ202の下面は配線に接続される場合もある。なお、プラグ202の下面は、MOSトランジスタ以外の素子(例えば、キャパシタ)に接続されても構わない。

0025

以下、本実施形態の半導体装置をその製造方法に従いながらさらに説明する。

0026

図3は、本実施形態の半導体装置の製造方法を説明するための平面図を示している。図4A図4Bおよび図4Cは、それぞれ、図3の一点鎖線4A−4A、一点鎖線4B−4Bおよび一点鎖線4C−4Cに沿った断面図である。このような平面図および断面図の関係は、図5の平面図および図6A−6Cの断面図、図7の平面図および図8A−8Cの断面図、図9の平面図および図10A−10Cの断面図、ならびに、図11の平面図および図12A−12Cの断面図にもある。

0027

図3図4A図4B図4C
基板100上に層間絶縁膜200が形成される。基板100は、例えば、シリコン基板等の半導体基板を含む。半導体基板上にはMOSトランジスタやキャパシタ等の素子が形成されている。基板100は、半導体基板上に設けられた配線をさらに備えていても構わない。配線は、例えば、ダマシン型構造を有する配線である。

0028

層間絶縁膜200上に下地層201が形成される。ここでは、下地層201の材料は絶縁体であり、例えば、酸化アルミニウムである
図5図6A図6B図6C
下地層201および層間絶縁膜200を貫通し、基板100に達する接続孔203が形成され、その後、接続孔203を埋め込むように下地層201を含む領域上にプラグとなる導電膜202が形成される。層間絶縁膜200の材料は、例えば、TEOS(Tetra Ethyl Ortho Silicate)である。導電膜202の材料は、例えば、Cu、AlもしくはW、または、その合金である。

0029

図7図8A図8B図8C
CMP(Chemical Mechanical Polishing)プロセスにより、接続孔203外の導電膜202が除去されるとともに、下地層201および導電膜202を含む領域の表面は平坦化される。CMPプロセス後の導電膜202はプラグの形状を有する。以下、上記CMPプロセス後の導電膜202をプラグ202という。

0030

なお、プラグ202の材料によっては、その材料(例えば、Cu)が層間絶縁膜200中に拡散する。これを防止するには、プラグ202の底面および側面をバリアメタル膜(例えば、TiN膜)で覆う。

0031

その後、下地層201およびプラグ202を含む領域の上に層間絶縁膜(第1の絶縁膜)300が形成され、そして、CMPプロセスにより層間絶縁膜300の表面は平坦化される。

0032

図9図10A図10B図10C
フォトリソグラフィプロセスおよびエッチングプロセスを用いて、グラフェン配線が形成される部分の層間絶縁膜300は除去される。その結果、グラフェン配線が形成される部分のプラグ200および下地層201の上面は露出される。上記エッチングプロセスは、例えば、RIE(Reactive Ion Etching)プロセスである。

0033

本実施形態の場合、複数のグラフェン配線10の各々の下地層(非触媒層)201は、一つの下地層201の異なる部分である。

0034

次に、プラグ202の上面上に触媒層400が形成される。本実施形態では、プラグ202の上面の周囲の下地層201の上面上にも触媒層400は形成されている。したがって、プラグ202の上面上に触媒層400は略選択的に形成されている。言い換えれば、図6Aのプロセスで形成された接続孔203のうち、下地層201を貫通する部分(貫通孔)に対応する領域上に触媒層400は形成される。

0035

触媒層400を選択的に形成する方法は以下の通りである。

0036

触媒層400としてNi層を用いる場合、例えば、原料ガスとしてニッケルアミジネートを含むガス還元ガスとしてアンモニアを含むガスを用いたCVD(Chemical Vapor Deposition)プロセスにより、触媒層(Ni層)400は略選択的に形成される。成膜温度は、例えば、200−600℃である。また、Ni層は、例えば、ワット浴硫酸ニッケル塩化ニッケルおよびホウ酸を含むめっき浴(ワット浴)を用いたニッケルめっきによっても略選択的に形成される。

0037

なお、触媒層400は必ずしも選択的に形成される必要はない。例えば、触媒層400の材料がプラグ202の材料と同じ場合、以下のようにして触媒層400を形成しても構わない。すなわち、触媒層400となる導電膜を形成し、当該導電膜の表面をCMPプロセスにより平坦化し、そして、フォトリソグラフィプロセスおよびエッチングプロセス(例えばRIEプロセス)を用いて上記導電膜をパターニングすることで、触媒層400は得られる。

0038

なお、触媒層400はプラグ202の上面内に収まるように形成されても構わない。

0039

触媒層400はグラフェン層の高さ(厚さ)を制御する機能を有する。触媒層400の高さ(厚さ)は、例えば、10−30nm程度である。

0040

ここでは、触媒層400の上面は層間絶縁膜300の上面と略同じ高さであるが、触媒層400の上面は層間絶縁膜300の上面よりも高くても構わない。また、触媒層400の上面は層間絶縁膜300の上面よりも低くても構わない。すなわち、必要な高さのグラフェン層が得られるのであれば、触媒層400の上面と層間絶縁膜300の上面との間の高さの関係は特に制限されない。

0041

図11図12A図12B図12C
カーボンを含むソースガスを用いた低温CVDプロセスを用いて、低温(例えば650℃(下限は例えば以下300℃以上)で、触媒層400の側面からグラフェンを成長させることにより、下地層201上にグラフェン層500が形成される。

0042

配線長手方向のグラフェン層500の寸法(配線長)は、図9の工程で露出されるライン状の下地層201の表面の長辺の寸法によって制御することができる。例えば、当該長辺の寸法を大きくすることで、長い配線長を有するグラフェン層500を形成することが可能となる。

0043

同様に、配線幅方向のグラフェン層500の寸法(配線幅)は、図9の工程で露出されたライン状の下地層201の表面の短辺の寸法によって制御することができる。例えば、当該短辺の寸法を小さくすることで、配線幅が狭いグラフェン層500を形成することが可能となる。

0044

したがって、本実施形態によれば、配線長が長くて配線幅が狭いグラフェン層500を含むグラフェン配線10を容易に実現することができる。

0045

ここで、グラフェンは理想的には抵抗の幅依存性を持たない。そのため、微細化により配線幅が短くなっても、グラフェン配線10の抵抗の増加は抑制される。また、グラフェンは約100nm〜1μmの長いバリスティック長を有する。そのため、配線長が長くなってもグラフェン配線10の抵抗の増加は抑制される。グラフェン配線10の抵抗の増加を抑制するためには、グラフェン配線10の配線幅は、例えば、グラフェン配線10の配線長の1/10以下である。

0046

配線幅が短く、配線長が長い配線としては、例えば、ビット線がある。グラフェン配線10はビット線に適用できる。

0047

グラフェン層500の抵抗をより下げるために、グラフェン層500中に不純物を添加しても構わない。そのためには、例えば、上記ソースガス中に上記不純物を追加する。また、グラフェン層500を形成した後に、上記不純物を含む雰囲気下でアニール等の処理を行っても構わない。上記不純物は、例えば、14−17属の元素を含む。具体的には、N、ClもしくはBr、またはそれらの元素の一つを含む反応物である。上記不純物は、Feなどの金属を含んでいて構わない。

0048

図13は、図9Bの破線で囲まれた領域内のグラフェン層500の構造を模式的に示す断面図である。グラフェン層500は、触媒層400の上側の部分を囲むようにロール状に形成される。その結果、触媒層400の上面上にもグラフェン層500が形成されている。

0049

層間絶縁膜300の上面上に触媒層400はなく、そして、グラフェン層500は上記の通りにロール状に形成されるので、層間絶縁膜300の上面上にはグラフェン層500は形成されない。

0050

図14は、実施形態のグラフェンの触媒機能を持たない下地層201上に、グラフェン層500が形成される様子を模式的に示す断面図である。

0051

下地層201の表面は一般に完全には平坦ではなく、図11に示すように下地層201の表面には凹凸が存在する。触媒層(不図示)の側面からグラフェンが成長することで下地層201上にグラフェン層500は形成される。図11では、左から右に向かってグラフェンが成長し、グラフェン層500が形成される様子が示されている。グラフェン層500の表面は、下地層201の表面の凹凸が反映された凹凸を有する。

0052

図15は、グラフェンの触媒機能を持つ下地層201a上に形成された比較例としてのグラフェン層500aを模式的に示す断面図である。

0053

グラフェン層500aは、下地層201aのファセットを成長基点にして平面方向に成長する。しかし、グラフェン層500aは、下地層201aの表面の凸部210上には形成されない場合がある。したがって、グラフェン層500aは不連続となって形成される可能性がある。配線として利用されるグラフェン層500aが不連続となると、配線に断線が生じる。本実施形態の下地層201はグラフェンの触媒機能を持たないので、このような断線は防止される。

0054

グラフェン層500の形成後は、層間絶縁膜300およびグラフェン層500の上に層間絶縁膜(第2の絶縁膜)600を形成することにより、図1図2A図2Cに示された半導体装置が得られる。

0055

以上述べたように本実施形態によれば、グラフェンが形成される起点として触媒層400を用い、触媒層400から成長するグラフェンの下地として触媒機能を持たない下地層201とすることで、配線長が大きく、配線幅が小さいグラフェン層500を容易に形成できる。これにより、本実施形態によれば、低抵抗なグラフェン配線10を備えた半導体装置を提供できる。

0056

(第2の実施形態)
図16は、第2の実施形態第に係る半導体装置を示す平面図である。図17A図17Bおよび図17Cは、それぞれ、図16の一点鎖線17A−17A、一点鎖線17B−17Bおよび一点鎖線17C−17Cに沿った断面図である。また、図18は、図17Bの破線で囲まれた領域内のグラフェン層500の構造を模式的に示す断面図である。

0057

本実施形態が第1の実施形態と異なる点は、グラフェン層500の側面と層間絶縁膜300との間に空隙(cavity)700が設けられていることにある。

0058

空隙700により、隣接するグラフェン配線10間の容量(配線間容量)は低減される。これにより、グラフェン配線10を流れる信号の遅延(RC遅延)は低減される。

0059

配線間容量の低減のためには、図17Bおよび図17Cの断面(配線長手方向に垂直な面における断面)において見られる空隙700は必要であるが、図13Aの断面(配線長手方向に平行な面における断面)において見られる空隙700は必ずしも必要ではない。

0060

空隙700を形成するためには、例えば、グラフェンが吸着しにくい層間絶縁膜300が用いられる。そのためには、層間絶縁膜300としては例えばSiO2 膜が用いられる。層間絶縁膜600としては埋込み性が低い絶縁膜、例えば、SOD(Spin on Direct)法で形成されたSiO2 膜またはSiOC(silicon oxycarbide)膜が用いられる。これにより、層間絶縁膜600が空隙700内に形成されることは抑制される。下地層201としては、例えば、Al2 O3 層等の絶縁層が用いられる。層間絶縁膜200としては、例えば、原料ガスとしてTEOS(tetra ethyl ortho silicate)を用いてCVDプロセスで形成されたSiO2 膜が用いられる。プラグ202としては、例えば、Wプラグが用いられる。

0061

(第3の実施形態)
図19は、第3の実施形態第に係る半導体装置を示す平面図である。図20A図20B図20Cおよび図20Dは、それぞれ、図19の一点鎖線20A−20A、一点鎖線20B−20B、一点鎖線20C−20Cおよび一点鎖線20C−20Dに沿った断面図である。

0062

本実施形態が第1の実施形態と異なる点は、二つの触媒層400の間に触媒層(第3の触媒層)401が設けられていることにある。その理由は以下の通りである。

0063

触媒層400からグラフェンが成長することによって、グラフェン層500は形成される。そのため、二つのプラグ202間の距離が長いと、二つのプラグ202を繋ぐグラフェン層500を形成するために要する時間は長くなる。

0064

また、グラフェン層500が用いられるデバイスプロセス条件によっては、グラフェンを低温(例えば300℃未満)で成長させる必要がある。この場合も、グラフェン層500を形成するために要する時間は長くなる。

0065

そこで、二つの触媒層400の間に触媒層401を設け、この触媒層401からもグラフェンを成長させることによって、グラフェン層500を形成するために要する時間を短くする。

0066

なお、本実施形態では、配線長手方向の触媒層401の寸法は、配線長手方向の触媒層400の寸法よりも短い。これはグラフェン配線10の抵抗の増加を抑制するためである。また、本実施形態では、触媒層401の体積は、触媒層400の体積よりも小さい。

0067

触媒層401による抵抗の増加が問題なければ、配線長手方向の触媒層401の寸法は配線長手方向の触媒層400の寸法は同じでも構わないし、また、配線長手方向の触媒層401の寸法は配線長手方向の触媒層400の寸法よりも長くても構わない。

0068

本実施形態の半導体装置は、触媒層401下に設けられたダミープラグ(第3のプラグ)202dを備えている。ダミープラグ202dは層間絶縁膜200を貫通しておらず、ダミープラグ202dの下面は基板100には接続されていない。すなわち、ダミープラグ202dは下層上層とを電気的に接続する機能は持たない。本実施形態では、触媒層401は、ダミープラグ202dの上面およびその周囲の下地層201の上面の上に設けられている。

0069

本実施形態の半導体装置の製造方法の一例を以下に説明する。

0070

図21は、本実施形態の半導体装置の製造方法を説明するための平面図を示している。図22A図22B図22Cおよび図22Dは、それぞれ、図21の一点鎖線22A−22A、一点鎖線22B−22B、一点鎖線22C−22Cおよび一点鎖線22D−22Dに沿った断面図である。このような平面図および断面図の関係は、図23の平面図および図24A−24Dの断面図、図25の平面図および図26A−26Dの断面図、ならびに、図27の平面図および図28A−28Dの断面図にもある。

0071

図21図22A図22B図22C図22D
図3および図4A図4Cの工程後、フォトリソグラフィプロセスおよびエッチングプロセスを用いて、層間絶縁膜200および下地層201中に基板100に達する接続孔203が形成される。その後、フォトリソグラフィプロセスおよびエッチングプロセスを用いて、下地層201を貫通し、層間絶縁膜200の途中の深さまで達する溝204が形成される。逆に、溝204を形成した後に、接続孔203を形成しても構わない。

0072

図23図24A図24B図24C図24D
接続孔203および溝204を埋め込むように下地層201を含む領域上にプラグ202およびダミープラグ202dとなる導電膜が形成され、CMPプロセスにより接続孔203および溝204外の導電膜を除去することにより、接続孔203および溝204内にそれぞれプラグ202およびダミープラグ202dが形成される。

0073

図25図26A図26B図26C図26D
フォトリソグラフィプロセスおよびエッチングプロセスを用いて、グラフェン配線が形成される部分の層間絶縁膜300は除去される。その結果、グラフェン配線が形成される部分のプラグ202、ダミープラグ202dおよび下地層201の上面は露出される。その後、プラグ202およびダミープラグ202dの上面上にそれぞれ触媒層400および触媒層401が略選択的に形成される。本実施形態では、触媒層400および触媒層401は、それぞれ、プラグ202およびダミープラグ202dの上面の周囲の下地層201上にも形成されている。しかし、触媒層400および触媒層401は、それぞれ、プラグ202およびダミープラグ202dの上面内に収まるように形成されても構わない。

0074

触媒層400および触媒層401を選択的に形成しない場合、ダミープラグ202dは省いても構わない。この場合、触媒層400および触媒層401となる触媒層を形成し、その後、フォリソグラフィプロセスおよびエッチングプロセスを用いて上記触媒層をパターニングすることで、触媒層400および触媒層401は得られる。

0075

図27図28A図28B図28C図28D
カーボンを含むソースガスを用いた低温CVDプロセスを用いて、触媒層400および触媒層401の側面からグラフェンを成長させることにより、グラフェン層500が形成される。

0076

グラフェン層500の形成後は、層間絶縁膜300およびグラフェン層500の上に層間絶縁膜600を形成することにより、図19図20A図20Dに示された半導体装置が得られる。

0077

(第4の実施形態)
図29は、第4の実施形態第に係る半導体装置を示す平面図である。図30A図30Bおよび図30Cは、それぞれ、図29の一点鎖線30A−30A、一点鎖線30B−30Bおよび一点鎖線30C−30Cに沿った断面図である。

0078

本実施形態が第1−3の実施形態と異なる点は、下地層201aが導電性を有することにある。そのため、グラフェン配線10aは寄生容量や耐圧に影響しない。また、導電性を有する下地層201aを用いることで、グラフェン配線10aの抵抗は低減される。下地層201aの材料は、例えば、シリコン窒化物よりもグラフェンに吸着しやすい窒化チタンもしくは窒化タンタル等の金属窒化物である。

0079

本実施形態の半導体装置の製造方法の一例を以下に説明する。

0080

図31は、本実施形態の半導体装置の製造方法を説明するための平面図を示している。図32A図32Bおよび図32Cは、それぞれ、図31の一点鎖線32A−32A、一点鎖線32B−32Bおよび一点鎖線32C−32Cに沿った断面図である。このような平面図および断面図の関係は、図33の平面図および図34A−34Cの断面図、ならびに、図35の平面図および図36A−36Cの断面図にもある。

0081

図31図32A図32B図32C
基板100上に層間絶縁膜200が形成され、層間絶縁膜200中にプラグ202が形成される。その後、層間絶縁膜200およびプラグ202の上に導電層201aが形成される。

0082

図33図34A図34B図34C
フォトリソグラフィプロセスおよびエッチングプロセスを用いて導電層201aを加工することにより、プラグ202の上面およびその周囲の層間絶縁膜200の上面を露出させる貫通孔205を形成し、そして、複数のグラフェン配線に対応するように導電層201aを複数に分割する。以下、分割後の導電層201aを下地層201aという。

0083

ここで、分割前の図31の形状を有する導電層201a上に複数のグラフェン配線を形成すると、複数のグラフェン配線は短絡する。本実施形態では、複数のグラフェン配線10の各々の下地層201aは、一つの独立した下地層である。言い換えれば、複数のグラフェン配線10の数と同じ数の複数の下地層201aがあり、異なるグラフェン配線10は異なる下地層201aを含んでおり、複数のグラフェン配線10と複数の下地層201aとの間には1対1の対応関係がある。

0084

図35図36A図36B図36C
プラグ202の上面およびその周囲の層間絶縁膜200の上面の上に触媒層400が形成される。言い換えれば、図34A−34Cのプロセスで形成された貫通孔205に対応する領域上に触媒層400は形成される。

0085

その後、触媒層400の側面からグラフェンを成長させることにより、グラフェン層500が形成される。

0086

グラフェン層500の形成後は、層間絶縁膜200およびグラフェン層500の上に層間絶縁膜600を形成することにより、図29図30A図30Cに示された半導体装置が得られる。

0087

第1−第3の実施形態において、本実施形態と同様に、複数のグラフェン配線に対応するように下地層201となる絶縁層を複数に分割しても構わない。これにより、グラフェン配線間の寄生容量を低減できる。

0088

以上述べた実施形態の上位概念、中位概念および下位概念の一部または全ては、例えば以下のような付記1−20で表現できる。

0089

[付記1]
基板と、
前記基板上に設けられた一つまたは複数の配線とを具備してなり、
前記一つまたは複数の配線の各々は、
第1の触媒層と、
第1の触媒層の側面にコンタクトするグラフェン層と、
前記グラフェン層の下面にコンタクトする非触媒層と
を具備してなることを特徴とする半導体装置。

0090

[付記2]
第2の触媒層をさらに具備してなり、前記第2の触媒層の側面に前記グラフェン層はコンタクトし、前記第2の触媒層は前記グラフェン層を介して前記第1の触媒層に接続されていることを特徴とする付記1に記載の半導体装置。

0091

[付記3]
第1のプラグおよび第2のプラグをさらに具備してなり、
前記第1の触媒層は前記第1のプラグを介して前記基板に接続され、
前記第2の触媒層は前記第2のプラグを介して前記基板に接続されることを特徴とする付記2に記載の半導体装置。

0092

[付記4]
前記非触媒層は絶縁性を有することを特徴とする付記1ないし3のいずれか1項に記載の半導体装置。

0093

[付記5]
前記第1のプラグおよび前記第2のプラグは前記非触媒層を貫通することを特徴とする付記4に記載の半導体装置。

0094

[付記6]
前記非触媒層は、前記第1の触媒層の材料の酸化物を含むことを特徴とする付記4または5に記載の半導体装置。

0095

[付記7]
前記非触媒層は、酸化アルミニウム、酸化銅または酸化ニッケルを含むことを特徴とする付記4または5に記載の半導体装置。

0096

[付記8]
前記複数の配線の各々の前記非触媒層は、一つの非触媒層の異なる部分であることを特徴とする付記4ないし7のいずれか1項に記載の半導体装置。

0097

[付記9]
前記非触媒層は導電性を有することを特徴とする付記付記1ないし3のいずれか1項に記載の半導体装置。

0098

[付記10]
前記第1の触媒層および前記第2の触媒層は、前記非触媒層を貫通することを特徴とする付記9に記載の半導体装置。

0099

[付記11]
前記非触媒層は、窒化チタンまたは窒化タンタルを含むことを特徴とする付記9または10に記載の半導体装置。

0100

[付記12]
前記一つまたは複数の配線が複数の配線の場合、前記複数の配線は複数の非触媒層を具備し、前記複数の配線の個数と前記複数の非触媒層の個数とは同じであり、前記複数の配線と前記複数の非触媒層との間には1対1の対応関係があることを特徴とする付記9ないし11のいずれか1項に記載の半導体装置。

0101

[付記13]
前記第1の触媒層と前記第2の触媒層との間の前記グラフェン層内に設けられた第3の触媒層をさらに具備してなることを特徴とする付記2ないし12のいずれ1項に記載の半導体装置。付記3
[付記14]
前記第3の触媒層の下面にコンタクトする第3のプラグをさらに具備してなり、前記第3のプラグは前記基板に達しないことを特徴とする付記13に記載の半導体装置。

0102

[付記15]
前記一つまたは複数の配線の長手方向における前記第3の触媒層の寸法は、前記長手方向における前記第1および第2の触媒層の寸法よりも短いことを特徴とする付記13または14に記載の半導体装置。

0103

[付記16]
前記グラフェン層の側面を囲む第1の絶縁膜をさらに具備してなり、前記グラフェン層の前記側面と前記第1の絶縁膜との間には空隙があることを特徴とする付記1ないし15のいずれか1項に記載の半導体装置。

0104

[付記17]
前記グラフェン層の側面を囲む第1の絶縁膜と、前記グラフェン層および前記第1の絶縁膜の上に設けられた第2の絶縁膜とをさらに具備してなり、前記グラフェン層の前記側面と前記第1の絶縁膜との間には空隙があることを特徴とする付記1ないし15のいずれか1項に記載の半導体装置。

0105

[付記18]
前記第1の絶縁膜の材料は前記第2の絶縁膜の材料とは異なることを特徴とする付記17に記載の半導体装置。

0106

[付記19]
前記第1のプラグの材料、前記第2のプラグの材料、前記第1の触媒層の材料および前記第2の触媒層の材料は同じであることを特徴とする付記3ないし18のいずれか1項に記載の半導体装置。

0107

[付記20]
基板上に絶縁膜を形成する工程と、
前記絶縁膜上に非触媒層を形成する工程と、
前記非触媒層中に貫通孔を形成する工程と、
前記非触媒層の前記貫通孔に対応する領域上に触媒層を形成する工程と、
前記触媒層を成長起点としてグラフェンを成長させ、前記非触媒層の上面上にグラフェン層を形成する工程と
を具備してなることを特徴とする半導体装置の製造方法。

0108

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

0109

10…グラフェン配線、100…基板、200…層間絶縁膜、201…下地層(非触媒層)、202…プラグ(第1のプラグ、第2のプラグ)、202d…ダミープラグ(第3のプラグ)、203…接続孔、204…溝、205…貫通孔、300…層間絶縁膜(第1の絶縁膜)、400…触媒層(第1の触媒層、第2の触媒層)、401…触媒層(第3の触媒層)、500…グラフェン層、600…層間絶縁膜(第2の絶縁膜)、700…空隙。

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