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技術 測定システムの全信号帯域幅において動作することが可能なデジタルエッジトリガ検出回路を有する測定システム

出願人 キーサイトテクノロジーズ,インク.
発明者 アレン・モンティジョ
出願日 2017年1月25日 (5年0ヶ月経過) 出願番号 2017-011016
公開日 2017年9月21日 (4年5ヶ月経過) 公開番号 2017-167121
状態 特許登録済
技術分野 電気的変量または波形の表示装置
主要キーワード アームさ 時間変動波形 垂直システム 水平システム エッジ検出情報 トリガシステム トリガ位置 デジタルデータセット
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年9月21日)のものです。
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図面 (9)

課題

測定システムの全信号帯域幅において動作することが可能なデジタルエッジトリガ回路を有する測定システムを提供する。

解決手段

デジタルエッジトリガ回路は、それぞれの時間インタリーブされたADC111から出力された、時間インタリーブされたデジタルデータサンプルを処理してエッジトリガ検出を実行する複数のプロセッサ210を備える。プロセッサ210は、エッジ検出情報を互いに共有して、エッジトリガ検出が実行される速度を高め、デジタルエッジトリガ回路が測定システムの全信号帯域幅において動作することを可能にする。

概要

背景

デジタルオシロスコープ等の測定システムでは、印加波形を連続的にサンプリングした値は、デジタル化され、メモリに記憶され、その後、それらの記憶された値を読み出して処理することによって、波形表示可能な画像(「トレース」)として表示デバイス上に復元するのに用いられる。記憶されたデジタル値は通常、取得記録(acquisition record)と呼ばれ、その内容は、印加波形の履歴における明確な時間間隔に対応する。この時間間隔の長さは、信号取得専用化されたアドレス指定可能なメモリロケーションの数と、サンプルが取得されるレートとによって概ね決まる。

オシロスコープを用いて行われる多くのアクティビティは、取得記録の表示された部分が、例えば、波形の立ち上がりエッジ又は立ち下がりエッジ等の波形内の検出されたイベントと或る定義された関係にあることを必要とする。検出されたイベントは、トリガイベント又はトリガと一般に呼ばれる。検出されているトリガイベントが波形自体の状態であるとき、このイベントは内部トリガイベントと呼ばれる。検出されているトリガイベントが、別の波形等の、測定されている波形と或る関係を有するその波形以外の状態であるとき、このイベントは外部トリガイベントと呼ばれる。検出されたトリガに応答して、取得記録の或るサブセットは、通常、トレースのパン及びズームを可能にするために表示される。

図1は、立ち上がりエッジ3及び立ち下がりエッジ4を含む波形2の一部分の時間対電圧プロットを示している。このプロットは、エッジトリガという用語が本明細書において用いられるとき、この用語が意味するものを定義するのに用いられる。トリガ閾値電圧ベル5は、オシロスコープがトリガすべき電圧レベルである。立ち上がりエッジ3の場合、下側閾値電圧レベル6がヒステリシスバンドを規定する。立ち上がりエッジ3においてトリガを引き起こすには、信号が下側閾値電圧レベル6の下方にあり、その後、トリガ閾値電圧レベル5をその上方に向けて交差しなければならない。立ち下がりエッジ4の場合、上側閾値電圧レベル7がヒステリシスバンドを規定する。立ち下がりエッジ4がトリガを引き起こすには、信号は、上側閾値電圧レベル7の上方からトリガ閾値電圧レベル5の下方へ交差しなければならない。標準的なエッジトリガの場合、信号が下側閾値電圧レベル6とトリガ閾値電圧レベル5との間を交差するのに要する時間、及び上側閾値電圧レベル7とトリガ閾値電圧レベル5との間を交差するのに要する時間に時間制限はない。ただし、特殊なトリガモードは、そのような時間制限を有することができる。

近年まで、オシロスコープトリガは、指定されたトリガ帯域幅において動作するアナログ回路機構(circuitry)によって行われていた。デジタルトリガ回路が開発されているが、ほとんどのオシロスコープトリガ回路は、依然としてアナログ回路(すなわち、連続時間)である。デジタルトリガ回路は、アナログ信号直接作用するのではなく、アナログ信号がアナログデジタル変換器ADC)によってデジタル化された後のデータに作用し、したがって、離散時間領域で動作する。

オシロスコープの帯域幅が高いほど、アナログトリガ回路を開発することがより困難となる。アナログトリガ回路は比較器を備え、この比較器は、本質的に非常に高い利得の増幅器である。高帯域幅の比較器は、利用可能な技術の利得帯域幅積押し上げ、そのため、トリガ回路の帯域幅は通例、最も高い帯域幅のオシロスコープの信号帯域幅よりもはるかに低い。例えば、60ギガヘルツGHz)よりも高い信号帯域幅を有するオシロスコープは、僅か20GHzのトリガ回路BWしか有しない場合がある。

最も高い帯域幅のデジタルオシロスコープは、複数のADCを時間インタリーブして、必要とされるサンプルレートを達成する。既存のデジタルトリガ回路を用いると、信号が高側閾値レベルを上回っているのか、低側閾値レベルを下回っているのか、又は低側閾値レベルと高側閾値レベルとの間にあるのかを判断することによるトリガチャネルデジタル比較結果の全てを1箇所に集め、その後、オシロスコープのフルサンプルレートで処理しなければならない。非常に高いサンプルレート、例えば、100ギガサンプル毎秒(GSa/s)よりも大きなサンプルレートを用いると、これは、特に信号配信及び電力消費の観点から難題を引き起こす。

概要

測定システムの全信号帯域幅において動作することが可能なデジタルエッジトリガ回路を有する測定システムを提供する。デジタルエッジトリガ回路は、それぞれの時間インタリーブされたADC111から出力された、時間インタリーブされたデジタルデータサンプルを処理してエッジトリガ検出を実行する複数のプロセッサ210を備える。プロセッサ210は、エッジ検出情報を互いに共有して、エッジトリガ検出が実行される速度を高め、デジタルエッジトリガ回路が測定システムの全信号帯域幅において動作することを可能にする。

目的

図3に示すプロセッサがそれぞれのADCから出力されたサンプルを処理し、立ち上がりエッジトリガを検出する情報を共有する方法の一例を提供する

効果

実績

技術文献被引用数
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請求項1

時間変動波形をそれぞれ受信してサンプリングし、N個のデジタルデータセットを生成するN個の時間インタリーブされたアナログデジタル変換器(adc(1111))であって、Nは2以上の正の整数であり、各デジタルデータセットは、他の該デジタルデータセットのデジタルデータサンプルと時間インタリーブされたデジタルデータサンプルを含む、N個の時間インタリーブされたアナログ/デジタル変換器と、N個のプロセッサ(2101)を備えるデジタルエッジトリガステム(200)であって、各プロセッサ(112)は、それぞれのデジタルデータセットを受信し、該それぞれのデジタルデータセットを処理して、低側閾値THLを下回っているそれぞれの早期時刻サンプルが存在するか否かを判断し、THLを下回っているか又は高側閾値THHを上回っているそれぞれの遅期時刻のサンプルが存在するか否かを判断し、THHを上回っているそれぞれの早期時刻のサンプルが存在するか否かを判断するエッジトリガ検出アルゴリズムを実行し、前記プロセッサ(2101)は、THLを下回っているあらゆる早期時刻のサンプルと、THLを下回っているか又はTHHを上回っているあらゆる遅期時刻のサンプルと、THHを上回っているあらゆる早期時刻のサンプルとに関する情報を共有して、トリガ閾値ベルの交差が検出されたか否かを判断する、デジタルエッジトリガシステムとを備える、測定システム(100)。

請求項2

前記プロセッサ(2101)のうちの少なくとも1つは、前記共有された情報に基づいて、THLを下回っている早期時刻のサンプルが存在する場合には、このいずれのサンプルがTHLを下回っている最早時刻のサンプルであるのかを判断し、THLを下回っているか又はTHHを上回っている遅期時刻のサンプルが存在する場合には、このいずれのサンプルがTHLを下回っているか又はTHHを上回っている最遅時刻のサンプルであるのかを判断し、THHを上回っている早期時刻のサンプルが存在する場合には、このいずれのサンプルがTHHを上回っている最早時刻のサンプルであるのかを判断し、前記少なくとも1つのプロセッサ(112)は、THLを下回っている前記最早時刻のサンプルと、THLを下回っているか又はTHHを上回っている前記最遅時刻のサンプルと、THHを上回っており、かつTHLを下回っている前記最早時刻のサンプルの後における前記最早時刻のサンプルとを用いて、トリガ閾値レベルの交差が検出されたか否かを判断する、請求項1に記載の測定システム(100)。

請求項3

前記プロセッサ(2101)は、各プロセッサ(112)が2つの隣接するプロセッサ(2101)に接続されるようにデイジーチェーン構成で接続され、前記プロセッサ(2101)のうちの前記少なくとも1つは、前記デイジーチェーン構成のマスタプロセッサ(210a)として機能する、請求項2に記載の測定システム(100)。

請求項4

各プロセッサ(112)は、第1及び第2のシリアライザデシリアライザ(SERESインタフェース(201)を備え、該第1及び該第2のSERDESインタフェースは、他の前記プロセッサ(210b)のうちの少なくとも1つの該第1及び該第2のserdesインタフェース(201)にそれぞれに接続されて、前記プロセッサ(2101)間の前記デイジーチェーン相互接続が形成される、請求項3に記載の測定システム(100)。

請求項5

前記少なくとも1つのプロセッサ(112)は、マスタプロセッサ(210a)であり、他の前記プロセッサ(210b)の全てに直接接続されている、請求項2に記載の測定システム(100)。

請求項6

各プロセッサ(112)は、少なくとも1つのシリアライザ/デシリアライザ(SERDES)インタフェースを備え、該少なくとも1つのSERDESインタフェースは、前記マスタプロセッサ(210a)のそれぞれのSERDESインタフェースに接続されている、請求項5に記載の測定システム(100)。

請求項7

N個の時間インタリーブされたアナログ/デジタル変換器(adc(1111))であって、該adc(1111)は、互いに時間オフセットされた時刻において時間変動波形をサンプリングして、時間インタリーブされたN個のそれぞれのデジタルデータセットを生成し、各デジタルデータセットは、デジタルデータサンプルを含み、Nは2以上の正の整数である、N個の時間インタリーブされたアナログ/デジタル変換器と、N個のプロセッサ(2101)であって、各プロセッサ(112)は、それぞれのadc(111)と相互接続されて、前記それぞれのadc(111)からそれぞれのデジタルデータセットを受信し、該プロセッサ(2101)はデイジーチェーン構成で接続されて、各プロセッサ(112)が該デイジーチェーン構成において少なくとも1つの隣接するプロセッサ(210a)と通信するようになっており、各プロセッサ(112)は、前記それぞれのデジタルデータセットを処理して、低側閾値THLを下回っているそれぞれの早期時刻のサンプルが存在するか否かを判断し、THLを下回っているか又は高側閾値THHを上回っているそれぞれの遅期時刻のサンプルが存在するか否かを判断し、THHを上回っているそれぞれの早期時刻のサンプルが存在するか否かを判断するエッジトリガ検出アルゴリズムを実行し、前記プロセッサ(2101)は、前記デイジーチェーン構成を介して、THLを下回っているあらゆる早期時刻のサンプルと、THLを下回っているか又はTHHを上回っているあらゆる遅期時刻のサンプルと、THHを上回っているあらゆる早期時刻のサンプルとに関する情報を共有して、THLを下回っている早期時刻のサンプルが存在する場合には、このいずれのサンプルがTHLを下回っている最早時刻のサンプルであるのかを判断し、THLを下回っているか又はTHHを上回っている遅期時刻のサンプルが存在する場合には、このいずれのサンプルがTHLを下回っているか又はTHHを上回っている最遅時刻のサンプルであるのかを判断し、THHを上回っている早期時刻のサンプルが存在する場合には、このいずれのサンプルがTHHを上回っている最早時刻のサンプルであるのかを判断し、前記プロセッサ(2101)のうちの少なくとも1つは、THLを下回っている前記最早時刻のサンプルと、THLを下回っているか又はTHHを上回っている前記最遅時刻のサンプルと、THLを下回っている前記最早時刻のサンプルよりも遅いTHHを上回っている前記最早時刻のサンプルとを用いて、トリガ閾値レベルの交差が検出されたか否かを判断するマスタプロセッサ(210a)として機能する、N個のプロセッサとを備える、測定システム(100)。

請求項8

各プロセッサ(112)は、第1及び第2のシリアライザ/デシリアライザ(SERDES)インタフェース(201)を備え、該第1及び該第2のSERDESインタフェースは、他の前記プロセッサのうちの少なくとも1つ(210b)の該第1及び該第2のserdesインタフェース(201)にそれぞれに接続されて、前記デイジーチェーン構成が形成される、請求項7に記載の測定システム(100)。

請求項9

前記マスタプロセッサ(210a)は、先行タイムスロット(1)におけるTHLを下回っているか又はTHHを上回っている前記最遅時刻のサンプルが、THLを下回っているか否かを判断し、下回っている場合には、THHを上回っておりかつ前記先行タイムスロット(1)からのTHLを下回っている最遅サンプルよりも遅い時刻の現在のタイムスロット(1)における最早時刻のサンプルが存在するとき、トリガ閾値レベルの交差が前記現在のタイムスロット(1)において検出されたと判断し、前記マスタプロセッサ(210a)が、前記先行タイムスロット(1)におけるTHLを下回っているか又はTHHを上回っている前記最遅時刻のサンプルがTHHを上回っていると判断した場合には、前記マスタプロセッサ(210a)は、THHを上回っておりかつ前記現在のタイムスロット(1)においてTHLを下回っている前記最早サンプルよりも遅い時刻の前記現在のタイムスロット(1)における最早時刻のサンプルが存在するとき、トリガ閾値レベルの交差が前記現在のタイムスロット(1)において検出されたと判断し、前記マスタプロセッサ(210a)が、トリガ閾値の交差が検出されたと判断した場合、前記マスタプロセッサ(210a)は、前記トリガ閾値レベルの交差が、前記現在のタイムスロット(1)におけるTHHを上回っている前記最早サンプルと、THHを上回っている前記最早時刻のサンプルの直前のサンプルとの間の或る時刻に発生したと判定する、請求項6に記載の測定システム(100)。

請求項10

前記マスタプロセッサ(210a)が、トリガ閾値レベルの交差が発生したと判断した場合、前記マスタプロセッサ(210a)は、前記トリガ閾値レベルの交差が、THHを上回っている前記最早サンプルが発生した時刻と、THHを上回っている前記最早時刻のサンプルの直前の前記サンプルが発生した時刻との間の中点の時刻に発生したものと推定する推定アルゴリズムを実行する、請求項9に記載の測定システム(100)。

背景技術

0001

デジタルオシロスコープ等の測定システムでは、印加波形を連続的にサンプリングした値は、デジタル化され、メモリに記憶され、その後、それらの記憶された値を読み出して処理することによって、波形表示可能な画像(「トレース」)として表示デバイス上に復元するのに用いられる。記憶されたデジタル値は通常、取得記録(acquisition record)と呼ばれ、その内容は、印加波形の履歴における明確な時間間隔に対応する。この時間間隔の長さは、信号取得専用化されたアドレス指定可能なメモリロケーションの数と、サンプルが取得されるレートとによって概ね決まる。

0002

オシロスコープを用いて行われる多くのアクティビティは、取得記録の表示された部分が、例えば、波形の立ち上がりエッジ又は立ち下がりエッジ等の波形内の検出されたイベントと或る定義された関係にあることを必要とする。検出されたイベントは、トリガイベント又はトリガと一般に呼ばれる。検出されているトリガイベントが波形自体の状態であるとき、このイベントは内部トリガイベントと呼ばれる。検出されているトリガイベントが、別の波形等の、測定されている波形と或る関係を有するその波形以外の状態であるとき、このイベントは外部トリガイベントと呼ばれる。検出されたトリガに応答して、取得記録の或るサブセットは、通常、トレースのパン及びズームを可能にするために表示される。

0003

図1は、立ち上がりエッジ3及び立ち下がりエッジ4を含む波形2の一部分の時間対電圧プロットを示している。このプロットは、エッジトリガという用語が本明細書において用いられるとき、この用語が意味するものを定義するのに用いられる。トリガ閾値電圧ベル5は、オシロスコープがトリガすべき電圧レベルである。立ち上がりエッジ3の場合、下側閾値電圧レベル6がヒステリシスバンドを規定する。立ち上がりエッジ3においてトリガを引き起こすには、信号が下側閾値電圧レベル6の下方にあり、その後、トリガ閾値電圧レベル5をその上方に向けて交差しなければならない。立ち下がりエッジ4の場合、上側閾値電圧レベル7がヒステリシスバンドを規定する。立ち下がりエッジ4がトリガを引き起こすには、信号は、上側閾値電圧レベル7の上方からトリガ閾値電圧レベル5の下方へ交差しなければならない。標準的なエッジトリガの場合、信号が下側閾値電圧レベル6とトリガ閾値電圧レベル5との間を交差するのに要する時間、及び上側閾値電圧レベル7とトリガ閾値電圧レベル5との間を交差するのに要する時間に時間制限はない。ただし、特殊なトリガモードは、そのような時間制限を有することができる。

0004

近年まで、オシロスコープトリガは、指定されたトリガ帯域幅において動作するアナログ回路機構(circuitry)によって行われていた。デジタルトリガ回路が開発されているが、ほとんどのオシロスコープトリガ回路は、依然としてアナログ回路(すなわち、連続時間)である。デジタルトリガ回路は、アナログ信号直接作用するのではなく、アナログ信号がアナログデジタル変換器ADC)によってデジタル化された後のデータに作用し、したがって、離散時間領域で動作する。

0005

オシロスコープの帯域幅が高いほど、アナログトリガ回路を開発することがより困難となる。アナログトリガ回路は比較器を備え、この比較器は、本質的に非常に高い利得の増幅器である。高帯域幅の比較器は、利用可能な技術の利得帯域幅積押し上げ、そのため、トリガ回路の帯域幅は通例、最も高い帯域幅のオシロスコープの信号帯域幅よりもはるかに低い。例えば、60ギガヘルツGHz)よりも高い信号帯域幅を有するオシロスコープは、僅か20GHzのトリガ回路BWしか有しない場合がある。

0006

最も高い帯域幅のデジタルオシロスコープは、複数のADCを時間インタリーブして、必要とされるサンプルレートを達成する。既存のデジタルトリガ回路を用いると、信号が高側閾値レベルを上回っているのか、低側閾値レベルを下回っているのか、又は低側閾値レベルと高側閾値レベルとの間にあるのかを判断することによるトリガチャネルデジタル比較結果の全てを1箇所に集め、その後、オシロスコープのフルサンプルレートで処理しなければならない。非常に高いサンプルレート、例えば、100ギガサンプル毎秒(GSa/s)よりも大きなサンプルレートを用いると、これは、特に信号配信及び電力消費の観点から難題を引き起こす。

発明が解決しようとする課題

0007

測定システムの全信号帯域幅において動作することが可能であるととともに、前述の信号配信及び電力消費の観点からの難題を回避するデジタルエッジトリガ回路を有する高帯域幅測定システムが必要とされている。

課題を解決するための手段

0008

本実施の形態は、測定システムの全信号帯域幅において動作することが可能なデジタルエッジトリガ回路を有する測定システムと、エッジ検出方法とを対象としている。この測定システムは、N個の時間インタリーブされたADC及びN個のプロセッサを備える。時間インタリーブされたADCは、時間変動波形をそれぞれ受信してサンプリングし、N個のデジタルデータセットを生成する。ここで、Nは2以上の正の整数である。各デジタルデータセットは、他のデジタルデータセットのデジタルデータサンプルと時間インタリーブされたデジタルデータサンプルを含む。各プロセッサは、それぞれのデジタルデータセットを受信し、それぞれのデジタルデータセットを処理して、低側閾値THLを下回っているそれぞれの早期時刻のサンプルが存在するか否かを判断し、THLを下回っているか又は高側閾値THHを上回っているそれぞれの遅期時刻のサンプルが存在するか否かを判断し、THHを上回っているそれぞれの早期時刻のサンプルが存在するか否かを判断するエッジトリガ検出アルゴリズムを実行する。これらのプロセッサは、THLを下回っているあらゆる早期時刻のサンプルと、THLを下回っているか又はTHHを上回っているあらゆる遅期時刻のサンプルと、THHを上回っているあらゆる早期時刻のサンプルとに関する情報を共有して、トリガ閾値レベルの交差が検出されたか否かを判断する。

0009

実施の形態によれば、上記プロセッサは、各プロセッサが少なくとも1つの隣接するプロセッサとデイジーチェーン構成通信するようにデイジーチェーン構成で接続されている。各プロセッサは、それぞれのデジタルデータセットを処理して、低側閾値THLを下回っているそれぞれの早期時刻のサンプルが存在するか否かを判断し、THLを下回っているか又は高側閾値THHを上回っているそれぞれの遅期時刻のサンプルが存在するか否かを判断し、THHを上回っているそれぞれの早期時刻のサンプルが存在するか否かを判断するエッジトリガ検出アルゴリズムを実行する。これらのプロセッサは、デイジーチェーン構成を介して、THLを下回っているあらゆる早期時刻のサンプルと、THLを下回っているか又はTHHを上回っているあらゆる遅期時刻のサンプルと、THHを上回っているあらゆる早期時刻のサンプルとに関する情報を共有して、THLを下回っている早期時刻のサンプルが存在する場合には、このいずれのサンプルがTHLを下回っている最早時刻のサンプルであるのかを判断し、THLを下回っているか又はTHHを上回っている遅期時刻のサンプルが存在する場合には、このいずれのサンプルがTHLを下回っているか又はTHHを上回っている最遅時刻のサンプルであるのかを判断し、THHを上回っている早期時刻のサンプルが存在する場合には、このいずれのサンプルが、THHを上回っており、かつTHLを下回っている最早時刻のサンプルの後における最早時刻のサンプルであるのかを判断する。これらのプロセッサのうちの少なくとも1つは、THLを下回っている最早時刻のサンプルと、THLを下回っているか又はTHHを上回っている最遅時刻のサンプルと、THHを上回っており、かつTHLを下回っている最早時刻のサンプルの後における最早時刻のサンプルとを用いて、トリガ閾値レベルの交差が検出されたか否かを判断するマスタプロセッサとして機能する。

0010

上記方法は、一実施の形態によれば、
それぞれの時間インタリーブされたADCから出力される時間インタリーブされたサンプルを受信する複数のプロセッサにおいて、互いに協働してエッジトリガ検出アルゴリズムの第1のパスプロセスを実行することであって、該第1のパスプロセスは、
低側閾値レベルTHLを下回っている最早時刻のサンプルが複数のタイムスロットのそれぞれに存在するか否かを判断し、存在する場合には、前記最早サンプルを識別することと、
THLを下回っているか又は高側閾値レベルTHHを上回っている最遅時刻のサンプルが前記タイムスロットのそれぞれに存在するか否かを判断し、存在する場合には、前記最遅サンプルを識別することと、
前記最遅時刻のサンプルがTHLを下回っているのか又はTHHを上回っているのかを示す表示を生成することと、
を含む、第1のパスプロセスを実行することと、
前記複数のプロセッサにおいて、互いに協働して前記エッジ検出アルゴリズムの第2のパスプロセスを実行することであって、該第2のパスプロセスは、
各タイムスロットについて、前記表示が、前記先行タイムスロットからの前記最遅時刻のサンプルがTHLを下回っていることを示す場合には、THHを上回っている最早時刻のサンプルが前記現在のタイムスロットに存在するか否かを判断することによって、トリガ閾値レベルの交差を検出することと、
各タイムスロットについて、前記表示が、前記先行タイムスロットからの前記最遅時刻のサンプルがTHHを上回っていることを示す場合には、THHを上回っておりかつTHLを下回っている前記現在のタイムスロット内の前記最早時刻のサンプルよりも遅い時刻にある、最早時刻のサンプルが前記現在のタイムスロットに存在するか否かを判断することによって、トリガ閾値レベルの交差を検出することと、
を含む、第2のパスプロセスを実行することと、
を含む。

0011

これらの特徴及び利点並びに他の特徴及び利点は、以下の説明、特許請求の範囲及び図面から明らかになる。

0012

例示的な実施形態は、以下の詳細な説明を添付図面の図とともに読むことによって最もよく理解される。種々の特徴は必ずしも一律の縮尺で描かれていないことを強調しておく。実際には、寸法は、議論を明瞭にするために任意に増減させることができる。適用可能な箇所及び実際に役立つ箇所であればどの箇所でも、同様の参照符号は同様の要素を参照する。

図面の簡単な説明

0013

立ち上がりエッジ及び立ち下がりエッジを含むとともにエッジトリガを例示する波形の一部分の電圧対時間のトレースを示す図である。
一例示の実施形態による測定システムのブロック図である。
一例示の実施形態による、図2に示す測定システムの単一のチャネルに関連付けられた図2に示すトリガシステム200の構成部分200aのブロック図である。
エッジトリガの位置を特定するために図3に示すプロセッサによって実行されるエッジ検出アルゴリズムを表すフロー図である。
一例示の実施形態によるエッジ検出アルゴリズムの2パスのうちの第1のパスのフロー図である。
一例示の実施形態による2パスエッジ検出アルゴリズムの第2のパスのフロー図である。
図3に示すプロセッサがそれぞれのADCから出力されたサンプルを処理し、立ち上がりエッジトリガを検出する情報を共有する方法の一例を提供するのに用いられる、或る時間期間にわたって図3に示すADCから出力されたデジタルデータサンプルのプロットを示す図である。
図3に示すプロセッサがそれぞれのADCから出力されたサンプルを処理し、立ち上がりエッジトリガを検出する情報を共有する方法の別の例を提供するのに用いられる、或る時間期間にわたって図3に示すADCから出力されたデジタルデータサンプルのプロットを示す図である。

実施例

0014

以下の詳細な説明では、限定ではなく説明の目的で、本教示による一実施形態の十分な理解を提供するために、具体的な詳細を開示する例示的な実施形態が明らかにされる。しかしながら、本教示による他の実施形態は、本明細書に開示される具体的な詳細から逸脱しても、添付の特許請求の範囲の範囲内に依然として含まれることが、本開示の利益を有する当業者には明らかであろう。その上、よく知られた装置及び方法の説明は、例示的な実施形態の説明を不明瞭にしないために省略される場合がある。そのような方法及び装置は、明らかに本教示の範囲内にある。

0015

本明細書に用いられる術語は、特定の実施形態を説明するためのものにすぎず、限定することを意図するものではない。定義された用語は、本教示の技術分野において一般に理解されかつ受け入れられているようなこれらの定義された用語の技術的な意味及び科学的な意味に加えられるものである。

0016

「1つの(a, an)」及び「その(the)」という語は、本明細書及び添付の特許請求の範囲において用いられるとき、文脈が明らかにそうでないことを規定している場合を除き、単数指示対象及び複数の指示対象の双方を含む。したがって、例えば、「デバイス」は、1つのデバイス及び複数のデバイスを含む。

0017

対語は、添付図面を示すような種々の要素の相互の関係を説明するのに用いることができる。これらの相対語は、図面に示す方位に加えて、デバイス及び/又は要素の様々な方位を包含するように意図されている。

0018

或る要素が別の要素に「接続されている」又は「結合されている」若しくは「電気的に結合されている」というとき、この要素は、直接的に接続又は結合されている可能性もあるし、介在する要素が存在する場合もあることが理解されるであろう。

0019

図2は、デジタルエッジトリガ回路を備えるデータ取得システム110を有する一例示の実施形態による測定システム100の構成部分のブロック図を示している。測定システム100は、データ取得システム110、プローブ120、垂直システム130、水平システム140、表示システム150及び表示デバイス160、制御パネル180、並びにトリガシステム200も備える。プローブ120は、被試験デバイス(DUT)121から測定システム100に信号を配信する入力デバイスである。垂直システム130は、表示デバイス160上の電圧スケールを制御する。水平システム140は、表示デバイス160上の時間スケールを制御する。表示システム150は、表示デバイス160上の情報の表示を制御する。制御パネル180は、ユーザが、データ取得システム110のプロセッサ112が認識し、それに従って動作する選択を行うことによって測定システム100を制御することを可能にする入力デバイスである。

0020

データ取得システム110は、ADC111、メモリコントローラ113及びメモリデバイス114も備える。プロセッサ112は、データ取得システム110の動作を制御する。ADC111から出力されるデジタルデータサンプルは、メモリコントローラ113によってメモリデバイス114に書き込まれ、メモリデバイス114から読み出される。

0021

一例示の実施形態によれば、デジタルトリガ回路機構は、トリガシステム200の一部である。トリガシステム200は、トリガイベントを検出し、トリガイベントがいつ検出されたのかをデータ取得システム110に知らせる。また、トリガシステム200は、表示デバイス160上に表示されている波形が静的でぐらつかずに見えるように、測定システム100を安定及び集中させる。

0022

図3は、一例示の実施形態による、図2に示すトリガシステム200の構成部分200aのブロック図を示している。トリガシステム200は通常、測定システム100のチャネルごとに、図2に示す構成部分200aのうちの1つを有する。この実施形態によれば、トリガシステム構成部分200aは、ADC111a〜111dの出力を受信する4つのプロセッサ210a〜210dを備える。ADC111a〜111dは、データ取得システム110の一部であるが、それらの出力は、トリガシステム200によって用いられる。測定システム100は、任意の数のN個のADC1111〜111N及びプロセッサ2101〜210Nを有することができ、ここで、Nは、2以上の正の整数である。ADC111a〜111dは、それぞれが、時間のウィンドウ内で測定されている入力波形をサンプリングし、この時間のウィンドウが、他のADC111a〜111dが波形をサンプリングする時間のウィンドウから僅かにオフセットされているという点で、時間インタリーブされている。各ADC111a〜111dは、複数のデジタルデータサンプルを含むそれぞれの取得記録を生成する。

0023

ADC111a〜111dによって出力されたデジタルデータサンプルは、それぞれのプロセッサ210a〜210dによって受信される。この例示の実施形態によれば、各プロセッサ210a〜210dは、それぞれのADC111a〜111dから受信されたデジタルデータサンプルを処理してエッジトリガを見つけるエッジトリガ検出アルゴリズムを実行するように構成された個別のASICチップである。一例示の実施形態によれば、各プロセッサ210a〜210dは、第1のシリアライザデシリアライザ(SERESインタフェース201及び第2のSERDESインタフェース202をそれぞれ有し、これらのインタフェースによって、プロセッサ210a〜210dは、デイジーチェーン構成で相互接続されている。換言すれば、1番目のプロセッサ210aは2番目のプロセッサ210bに接続され、2番目のプロセッサ210bは3番目のプロセッサ210cに接続され、3番目のプロセッサ210cは4番目のプロセッサ210dに接続され、4番目のプロセッサ210dは1番目のプロセッサ210aに接続されている。

0024

SERDES技術はよく知られているので、SERDESインタフェース201及び202の詳細な論述は、簡略にするために本明細書では行わないことにする。一般に、SERDESインタフェース201は、並列ビットストリームを、受信側プロセッサ210a〜210dによる使用に備えて1つ又は複数の直列ビットストリームに変換し、SERDESインタフェース202は、1つ又は複数の直列ビットストリームを、隣接するプロセッサ210a〜210dへの送信に備えて並列ビットストリームに変換する。SERDESインタフェース201及び202によって、特定の限られた量の情報を、デイジーチェーン構成を介して非常に高速に通信することが可能になり、それによって、図4を参照して次に説明するように、プロセッサ210a〜210dは、互いに協働してエッジトリガの位置を高速に特定することが可能になる。

0025

図4は、単一のチャンク、すなわちタイムスロット内のエッジトリガの位置を特定する、プロセッサ210a〜210dによって実行されるエッジ検出アルゴリズムを表すフロー図を示している。プロセッサ210a〜210dは、タイムスロット、すなわちチャンク内のデータを処理する。これらのチャンクは、SERDESインタフェース201及び202の帯域幅と、ADC111a〜111dのサンプルレートとによって決まるサイズを有する。各チャンクは、ADC111a〜111dの全てのものからのサンプルで構成される。上記で示したように、ADC111a〜111dは、僅かに異なる時刻において波形をサンプリングするという点で、時間においてインタリーブされている。幾つかの場合には、レイテンシを限定するとともに、データを一時的に記憶するプロセッサ210a〜210dの内部のバッファ(図示せず)のサイズを限定するために、チャンクを可能な限り小さくすることが望ましい。この例の場合、エッジ検出アルゴリズムは、このアルゴリズム開始初期に「アームされる(活性化される)(armed)」ことも仮定される。以下でより詳細に説明するように、本アルゴリズムは、低側閾値レベルTHLを下回っている先行チャンク内の最遅時刻のサンプル又は現在のチャンク内の最早時刻のサンプルを検出した時にアームされる。

0026

プロセッサ210a〜210dのそれぞれは、ブロック221によって示すように、ADC111a〜111dのそれぞれ1つから受信されたデジタルデータサンプルを処理して、エッジトリガの存在を示すことができるサンプルの位置を特定する。このサンプルは、以下では「エッジトリガサンプル候補」と呼ばれる。「エッジトリガサンプル候補」という用語は、その用語が本明細書において用いられるとき、本アルゴリズムがアームされた後におけるTHHを上回っている最早時刻のサンプルを指す。上記で示したように、本アルゴリズムは、例示として、THLを下回っているサンプルの以前の検出に起因してアームされているものと仮定される。プロセッサ210a〜210dのいずれもが、THHを上回っておりかつ本アルゴリズムがアームされた後に発生したサンプルの位置を特定しない可能性があるが、この例の場合、プロセッサ210a〜210dのうちの少なくとも1つがエッジトリガサンプル候補を検出しているものと仮定されることになる。例示として、プロセッサ210aがマスタプロセッサとして動作しているものと仮定すると、他のプロセッサ210b〜210dは、ブロック222によって示すように、それらのエッジトリガサンプル候補についての情報を、デイジーチェーン構成を介して当該プロセッサ間で共有するとともに、マスタプロセッサ210aと共有する。マスタプロセッサ210aは、その後、ブロック223によって示すように、エッジトリガサンプル候補のうちのいずれが最早時刻に発生したのかをこの共有された情報に基づいて判断する。以下でより詳細に説明するように、プロセッサ210a〜210dのうちのいずれがマスタプロセッサとして動作するのかは、エッジトリガ検出アルゴリズムの動作中に変更することができる。

0027

一例示の実施形態によれば、エッジトリガ検出アルゴリズムは、このアルゴリズムをいつアームするのかを決定する第1のパスと、トリガ閾値レベルの交差が発生した箇所を求める第2のパスとを実行するという点で2パスアルゴリズムである。プロセッサ210a〜210dのそれぞれは、処理しているサンプルの相対時間オフセットを知っている。例えば、データが、図3に示す4ウェイインタリーブシステムにおいて5ナノ秒(ns)のチャンク内で処理されている場合、各プロセッサ210a〜210dは、サンプリング時間順序が1番目であるのか、2番目であるのか、3番目であるのか、又は4番目であるのかを知っている。また、プロセッサは、処理順序が1番目であるのか、最後であるのか、又はそれ以外であるのかも知っている。幾つかの実施形態では、処理順序が最後から2番目であるか否か等の他の情報が、プロセッサ210a〜210dのそれぞれに知られている場合がある。

0028

1番目の処理順序のプロセッサは、第1のパスの間に得られた情報を渡すことを開始し、他のプロセッサは、当該プロセッサの第1のパス情報を次の処理順序のプロセッサに渡す前に、前の処理順序のプロセッサから第1のパス情報を受信するまで待機する。各プロセッサは、図5A及び図5Bを参照して以下で説明するように、その後、第1のパス情報を次のプロセッサに伝える前にその情報を変更するか、又はその情報を変更することなく伝える。最後の処理順序のプロセッサは、第1のパスプロセスを完了し、したがって、第2のパスプロセスを開始するためにこのプロセッサに利用可能な完全に解明された第1のパス情報を有する。したがって、第2のパスプロセスは、2番目の処理順序から最後の処理順序に至るプロセッサによって完全に解明することができる。

0029

説明を簡略にするために、本明細書において説明する例示の実施形態の全てにおいて、プロセッサ210aはマスタプロセッサとして説明され、プロセッサ210bは1番目の処理順序のプロセッサとして説明される。しかしながら、マスタプロセッサは、各パスの後、処理順序が1つ前の位置であるプロセッサが次のパスのマスタプロセッサとなるように変更することがより効率的であるが、通常は、チャンク間でマスタプロセッサを循環させることによって利点は得られない。また、第1のパスプロセス及び第2のパスプロセスは、第2のパスプロセスが現在のチャンクに対して完了すると、第1のパスプロセスが次のチャンクに対して開始するかのように本明細書では説明されるが、これは、通常は当てはまらない。例えば、第1のパスプロセス及び第2のパスプロセスは、第2のパスプロセスがチャンク#1に対して実行されるのと同時に第1のパスプロセスがチャンク#51に対して実行されるように、50個のチャンクを隔てて処理することができる。

0030

ブロック222によって表されるステップにおいて共有される情報は通常、マルチビットインデックスである。例えば、一例示の実施形態によれば、このインデックスは10ビットインデックスである。このインデックスの下位ビットは、データがADC111a〜111dのいずれから時間順に出力されたのかを示す。インデックスの上位ビットは、ADC111a〜111dごとのいずれのサンプルがインデックスによって参照されるのかを示す。例えば、ADC111a〜111dごとのチャンクに160個のサンプルが存在し、4ウェイ時間インタリーブが行われている場合、チャンクには640個のサンプルが存在する。上位ビットは、640個のサンプルのうちの160個のサンプルのいずれがインデックスによって参照されるのかを示す。

0031

図5A及び図5Bは、図3に示すトリガシステム構成部分200aによって実行されるエッジ検出アルゴリズムの第1のパスプロセス及び第2のパスプロセスのフロー図をそれぞれ示している。本アルゴリズムは、低側閾値電圧レベルTHL及び高側閾値電圧レベルTHHをヒステリシスに用いる。立ち上がりエッジトリガの場合、トリガ閾値レベルはTHHである。第1のパスにおいて、1番目の処理順序のプロセッサは、ブロック271によって示すように、THLを下回っている当該プロセッサの最早時刻のサンプルのインデックスを求める。例示として、1番目の処理順序のプロセッサはプロセッサ210bであり、最後の処理順序のプロセッサはプロセッサ210aであると仮定される。また、プロセッサ210aがマスタプロセッサであると仮定される。第1のパスプロセスの間にTHLを下回っている最早時刻のサンプルを求めることは、本アルゴリズムを可能な限り早期にアームして、トリガ閾値レベルがその後の第2のパスプロセスの間にタイムスロット内で交差することを検出するように本アルゴリズムに準備させることの一部である。

0032

1番目のプロセッサ210bは、ブロック272によって示すように、THHを上回っているか又はTHLを下回っているその最遅時刻のサンプルのインデックスも求める。このTHLを下回っているか又はTHHを上回っている最遅時刻のサンプルは、以下では、最遅適格(qualified)サンプルと呼ばれる。第1のパスプロセスの間に最遅適格サンプルを求めることは、本アルゴリズムが次のチャンクの処理を開始する時刻にアームされるか否かを示すのに用いられる開始状態を決定することの一部である。最遅適格サンプルがTHLを下回っている場合、本アルゴリズムは、次のチャンクの処理を開始する前にアームされ、したがって、次のチャンクを処理するとき、第1のパスプロセスは省略することができる。現在のチャンク内の最遅時刻のサンプルがTHHを上回っている場合、本アルゴリズムは、次のチャンクの処理を開始する時刻にアームされず、したがって、第1のパスプロセスが次のチャンクに対して実行され、THLを下回っている最早サンプルが求められる。このサンプルは、本アルゴリズムがそのチャンクについてアームされるタイミングを決定する。

0033

1番目のプロセッサ210bは、次に、ブロック273によって示すように、最早サンプル及び最遅サンプルの対応するインデックスを次の処理順序のプロセッサ210cに送信する。1番目のプロセッサ210bは、ブロック272において求められた最遅適格サンプルがTHHを上回っているのか又はTHLを下回っているのかを示す表示(例えば、ビット)、及びこのサンプルが「有効」であるのか又は「無効」であるのかを示す表示(例えば、ビット)も送信する。この例では、利用可能なインデックスの全てが必要とされるわけではなく、したがって、全てが1である等の通常ならば未使用のインデックスを、無効を示すのに用いることができる。「無効」な表示のうちの1つは、プロセッサ210bが、THLを下回っているサンプルを見つけなかったことを示す。無効な表示のうちの1つは、プロセッサ210bが最遅適格サンプルを見つけなかったことを示す。「有効」な表示は、無効な表示の逆を示す。論述を簡略にするために、これらの表示の全て及びインデックス自体が「インデックス情報」を含むと仮定される。

0034

ブロック274によって表されるステップにおいて、プロセッサ210c〜210d及び210aのそれぞれは、デイジーチェーン構成における先行プロセッサ210b〜210dからそれぞれ受信されたインデックス情報を解析し、当該プロセッサのインデックス情報又は受信されたインデックス情報が、THLを下回っている最早時刻のサンプルに対応するか否かを判断する。上記で示したように、各プロセッサ210c〜210d及び210aは、当該プロセッサの判断を行う前に、当該プロセッサにそれぞれ先行する処理順序のプロセッサ210b〜210dによって求められたインデックス情報の受信を待機する。レイテンシを低減するために、各プロセッサは、先行する処理順序のプロセッサからインデックス情報を受信する時刻までに、THLを下回っているその最早時刻のサンプルを既に求めている。ブロック274によって表されるプロセスは、次のようなシーケンスで実行される。すなわち、プロセッサ210bが、プロセスを実行し、その結果のインデックス情報をプロセッサ210cに送信する、プロセッサ210cが、プロセスを実行し、その結果のインデックス情報をプロセッサ210dに送信する、プロセッサ210dが、プロセスを実行し、そのインデックス情報をプロセッサ210aに送信する。

0035

ブロック275によって表されるステップにおいて、プロセッサ210c〜210d及び210aのそれぞれは、デイジーチェーンにおける先行プロセッサ210b〜210dからそれぞれ受信されたインデックス情報を解析し、当該プロセッサのインデックス情報又は受信されたインデックス情報が、THHを上回っているか又はTHLを下回っている最遅時刻のサンプルに対応するか否かを判断する。ブロック274によって表されるプロセスと同様に、ブロック275によって表されるプロセスは、処理順序に従ったシーケンスでプロセッサ210c〜210d及び210aによって実行される。

0036

ブロック276によって表されるステップにおいて、プロセッサ210b〜210dのそれぞれは、最早サンプルのインデックス情報及び最遅適格サンプルのインデックス情報を、デイジーチェーン構成における当該プロセッサの後続プロセッサに送信する。上記で示したように、インデックス情報は、最早サンプル及び最遅適格サンプルが有効であるのか又は無効であるのかの表示(例えば、1つ又は複数のビット)と、最遅サンプルがTHLを下回っているか又はTHHを上回っているかの表示(例えば、1つ又は複数のビット)とを含む。プロセッサ210aは、この例では、マスタプロセッサであるとともに最後の処理順序のプロセッサであるので、インデックス情報をプロセッサ210bに転送しない。マスタプロセッサ210aは、先行チャンクからの最遅適格サンプルの経過を追跡し、この最遅サンプルがTHLを下回っている場合に、現在のチャンクに用いられる開始状態が分かるようにする。例えば、チャンクNにおける最遅適格サンプルがTHLを上回っており、信号が、多くの後続のチャンク、すなわちタイムスロットについて、THLとTHHとの間のヒステリシス領域に入って留まっていたものと仮定すると、マスタプロセッサ210aは、タイムスロットN+1の第1のパス処理を完了すると、インデックス情報とともに送信された対応する無効ビットに基づいて、タイムスロットN+1についてTHLを下回っているか又はTHHを上回っている最遅サンプルが存在しないことを確認することになる。マスタプロセッサ210aは、この情報をタイムスロットN+1の最終状態として保持し、後続のタイムスロットの後続の処理における開始状態を求める際の使用に必要な数のタイムスロットを通じてこの情報を伝達する。その場合、本アルゴリズムは、THLを下回っている最早時刻のサンプルを見つけるまでアームしない。

0037

ブロック277によって表されるステップにおいて、マスタプロセッサ210aは、デイジーチェーンにおける先行プロセッサ、この例ではプロセッサ210dから受信されたインデックス情報を解析し、当該マスタプロセッサのインデックス情報又は受信されたインデックス情報がTHLを下回っている最早時刻のサンプルに対応するか否かを判断する。ブロック278によって表されるステップにおいて、マスタプロセッサ210aは、プロセッサ210dから受信されたインデックス情報を解析し、当該マスタプロセッサのインデックス情報又は受信されたインデックス情報が最遅適格サンプルに対応するか否かを判断する。ステップ277及び278は、有効なビット及び無効なビットを解析することを含み、ステップ278は、最遅適格サンプルがTHLを下回っているのか又はTHHを上回っているのかを示すビットを解析することも含む。

0038

ステップ277において求められた最早サンプルに対応するインデックス情報は、この例ではプロセッサ210bである1番目の処理順序のプロセッサによって、第2のパスプロセスを開始するために用いられる基準インデックス情報になる。このインデックス情報は、本アルゴリズムがアームされる時点に対応する。したがって、状態277において求められた基準インデックスは、ブロック279によって示すように、1番目の処理順序のプロセッサに送信される。基準インデックスが無効である場合、第2のパスプロセスを実行する必要はない。ただし、第2のパスプロセスを実行することもできる。

0039

図5Bを参照すると、本アルゴリズムの第2のパスの間、1番目のプロセッサ210bは、ブロック281によって示すように、基準インデックスを用いて、基準インデックスよりも遅くかつTHHを上回っている最早サンプルを求める。1番目のプロセッサ210bは、次に、ブロック282によって示すように、対応するインデックス情報及び基準インデックスを次のプロセッサ210cに送信する。1番目のプロセッサ以外のプロセッサは、次に、ブロック284によって示すように、いずれのインデックスが基準インデックスよりも遅くかつTHHを上回っている最早サンプルに対応するのかを順次求める。「順次」という用語は、プロセッサ210cが、当該プロセッサの早期のインデックスとプロセッサ210bによって渡されたインデックスとの間でいずれが最早であるのかを判断し、この最早インデックス情報及び基準インデックスをプロセッサ210dに転送し、プロセッサ210dが、その後、当該プロセッサの早期のインデックスと当該プロセッサに渡されたインデックス情報との間でいずれが最早インデックスであるのかを判断し、この最早インデックス及び基準インデックスをプロセッサ210aに転送することを意味する。

0040

ブロック285において、マスタプロセッサ210aは、当該マスタプロセッサが受信したインデックス又は当該マスタプロセッサ自身のインデックスが基準インデックスよりも遅くかつTHHを上回っている最早インデックスであるか否かを判断する。これらのインデックスのうちの一方が基準インデックスよりも遅くかつTHHを上回っていると仮定すると、マスタプロセッサ210aは、ブロック286において、有効なトリガが発生したと判断する。このインデックスは、信号がTHHと交差した後の最早サンプルに対応する。この情報に基づいて、マスタプロセッサ210aは、トリガ閾値レベルの交差が、ステップ285において求められたサンプルと直前のサンプルとの間で発生したことを知る。

0041

図6は、或る時間期間にわたってADC111a〜111dから出力されたデジタルデータサンプルのプロットを示し、プロセッサ210a〜210dがサンプルを処理し、立ち上がりエッジトリガを検出する情報を共有する方法の一例を提供するのに用いられる。高いサンプルレートを達成するために、ADC111a〜111dから出力されるデジタルデータサンプルは時間インタリーブされている。この例の場合、3つのタイムスロット、すなわち、タイムスロット0、タイムスロット1及びタイムスロット2が用いられる。タイムスロット0は最後の部分のみ、及びタイムスロット2は最初の部分のみが示されている。縦の点線は、隣接するタイムスロットの間の境界を表している。横の点線は、THL及びTHHを表している。各タイムスロット内において、トリガ閾値レベルの交差が発生したか否かに関する判断が行われる。この実施形態によれば、次のタイムスロットの開始状態も、上記で説明したように、各タイムスロット内で求められる。この例の場合、プロセッサ210aがマスタプロセッサとして動作し、前述の2パスアルゴリズムが実行されるものと仮定される。

0042

このプロットは、複数のデジタルデータサンプルから構成された5つの波形を示している。プロットにおける最上部の波形301は、時間インタリーブされたADC111a〜111dからの時間インタリーブされたサンプルを示している。最上部の波形301は、サンプルの互いの時間関係を明らかに示すために組み合わされたサンプルを示しているが、サンプルは、実際には、プロセッサ210a〜200dのいずれにおいても組み合わされていない。上記で示したように、既知のデジタルトリガ回路は、トリガ検出を行うために、デジタル比較結果の全てを1つのロケーション収集することを必要とするが、これは、本明細書で説明する例示の実施形態の要件ではない。

0043

サンプルA0〜A6から構成されたプロットの最上部から2番目の波形302は、ADC111aの出力に対応する。サンプルB0〜B6から構成されたプロットの最上部から3番目の波形303は、ADC111bの出力に対応する。サンプルC0〜C6から構成されたプロットの最上部から4番目の波形304は、ADC111cの出力に対応する。サンプルD0〜D6から構成されたプロットの最上部から5番目の波形305は、ADC111dの出力に対応する。2番目の波形302はプロセッサ210aに入力される。3番目の波形303はプロセッサ210bに入力される。4番目の波形304はプロセッサ210cに入力される。5番目の波形305はプロセッサ210dに入力される。

0044

この例の場合、最遅時刻の適格サンプルの位置を特定する本アルゴリズムの第1のパスの部分のみがタイムスロット0について説明される。上記で示したように、第1のパスは、THLを下回っている最早時刻のサンプルも求めるが、第1のパスのその部分は、説明を簡略にするためにタイムスロット0について説明されない。第1のパスの間、プロセッサ210a〜210dは、それぞれの最遅時刻の適格サンプルの位置を特定する。タイムスロット0では、4つの全てのサンプルA0、B0、C0及びD0が、それらのそれぞれのプロセッサ210a〜210d内において適格である。プロセッサ210bは、サンプルB0のインデックスをプロセッサ210cに送信する。このサンプルインデックスは、サンプルが発生した時を示す。この情報に基づいて、プロセッサ210cは、当該プロセッサの最遅時刻のサンプルであるサンプルC0がサンプルB0よりも遅い時刻であると判断し、したがって、サンプルC0のインデックスをプロセッサ210dに送信する。この情報に基づいて、プロセッサ210dは、当該プロセッサの最遅時刻のサンプルD0が、サンプルC0よりも遅い時刻であると判断し、したがって、サンプルD0のインデックスをプロセッサ210aに送信する。この情報に基づいて、マスタプロセッサとして動作するプロセッサ210aは、サンプルD0がサンプルA0よりも遅い時刻であると判断し、したがって、最遅適格サンプルがタイムスロット0に存在すること、及びこのサンプルがTHLを下回っていることを示す情報を保存する。最遅適格サンプルの存在及びこのサンプルがTHLを下回っているのか又はTHHを上回っているのかは、プロセッサ210aが、その後、タイムスロット1内のいずれかのサンプルがTHHを上回っていると判断した場合に、トリガがタイムスロット1に存在すると判断するためにプロセッサ210aによって必要とされる全てのものである。このため、所与のタイムスロットについて第1のパスの間に見つかった最遅適格サンプルは、トリガが、本アルゴリズムをディスアーム(disarms)する後続のタイムスロットのうちの1つにおいて発生しない限り、後続のタイムスロット内のサンプルを処理する開始状態を求めるのに用いられる。

0045

説明を簡略にするためにタイムスロット0の一部分しか示されていないが、タイムスロット0からの第1のパス情報は、最遅時刻の適格サンプルがサンプルD0であること、及びこのサンプルがTHLを下回っていることを示す。例えば、サンプルA1がTHHを上回っている場合、トリガは、サンプルD0とサンプルA1との間のどこかに存在する。タイムスロット1の第1のパスは、次のように実行される。プロセッサ210a〜210d内において、プロセッサ210a〜210dは、サンプルA1、B1、C1及びD1がそれぞれ、THLを下回っている最早時刻のサンプルであると判断する。プロセッサ210bは、サンプルB1のインデックス情報をプロセッサ210cに送信する。この情報に基づいて、プロセッサ210cは、当該プロセッサの最早時刻のサンプルC1がサンプルB1よりも遅い時刻であると判断し、したがって、サンプルB1のインデックス情報をプロセッサ210dに送信する。この情報に基づいて、プロセッサ210dは、当該プロセッサの最早時刻のサンプルD1がサンプルB1よりも遅い時刻であると判断し、したがって、サンプルB1のインデックス情報をプロセッサ210aに送信する。この情報に基づいて、プロセッサ210aは、サンプルB1がサンプルA1よりも遅い時刻であると判断し、したがって、サンプルA1がタイムスロット1内でTHLを下回っている最早サンプルであると判断する。しかしながら、プロセッサ210aが有するインデックス情報は、THLを下回っているより早期のサンプルがタイムスロット0内で見つかっていたことを示すので、プロセッサ210aはサンプルA1を無視する。換言すれば、本アルゴリズムは、タイムスロット0内の最遅適格サンプルであるサンプルD0がTHLを下回っていることに起因してタイムスロット1の処理を開始した時に既にアームされている。

0046

また、タイムスロット1における第1のパスの間に、プロセッサ210a〜210dは、それらのそれぞれの最遅時刻の適格サンプルの位置を特定する。上記で示したように、タイムスロット1内の最遅適格サンプルは、タイムスロット2の開始状態を求めるのに用いられる。タイムスロット1では、サンプルA4、B4、C4、及びD4が、それらのそれぞれのプロセッサ210a〜210d内の最遅適格サンプルである。しかしながら、これらの場合の全てにおいて、それらのサンプルはTHHを上回っている。タイムスロット1内の完全に処理された最終的な適格サンプルはTHHを上回っているので、タイムスロット2の第1のパス処理には、トリガを検出することが可能であるように本アルゴリズムをアームする前にTHLを下回っているサンプルを見つけることが必要となる。

0047

タイムスロット1の本アルゴリズムの第2のパスは、THHを上回っており、かつTHLを下回っている最早時刻のサンプルの後における最早時刻のサンプルの位置を特定する。このTHLを下回っている最早時刻のサンプルは、サンプルD0である。上記で示したように、この最早サンプルは、先行タイムスロットからのものとすることができ、この先行タイムスロットは、この場合、タイムスロット0である。このため、先行タイムスロットインデックスは、図5Aのステップ279においてマスタプロセッサ210aから1番目のプロセッサ210bに送信された基準インデックスである。しかしながら、基準インデックス全体を送信する必要はない。先行タイムスロットからの基準インデックスがTHLを下回っている最早サンプルであることを示す単一のビットを送信することで十分である。上述したように、無効な指示子を用いると、一意のビットではなく、通常ならば未使用のインデックスを用いてこの状態を表すことができる。タイムスロット1では、サンプルA4、B4、C4、及びD3が、THHを上回っておりかつ時刻がD0の後における最早時刻のサンプルとして、それらのそれぞれのプロセッサ210a〜210d内で適格である。プロセッサ210bは、サンプルB4のインデックス情報をプロセッサ210cに送信する。この情報に基づいて、プロセッサ210cは、当該プロセッサの最早時刻のサンプルC4がサンプルB4よりも早い時刻でないと判断し、したがって、サンプルB4のインデックス情報をプロセッサ210dに送信する。この情報に基づいて、プロセッサ210dは、当該プロセッサの最早時刻のサンプルD3がサンプルB4よりも早い時刻であると判断し、したがって、サンプルD3のインデックス情報をプロセッサ210aに送信する。

0048

この時点において、プロセッサ210aは、トリガがサンプルD3とその直前のサンプルとの間で発生したことを知る。この直前のサンプルはサンプルC3である。本アルゴリズムは、少なくともサンプルC3及びD3の実際のサンプル値を取得する追加のパスを実行するように構成することができる。上記で示したように、補間を用いて、トリガ閾値レベルの交差がサンプルC3とD3との間で発生した時刻を求めることもできるし、サンプルC3が発生した時刻とサンプルD3が発生した時刻との間の中点の時刻にトリガが発生したと仮定することもできる。本明細書で提供した論述を考慮すると、当業者によって理解されるように、本アルゴリズムは、トリガ閾値レベルの交差の位置を所望の精度内で特定するように多くの方法で変更することができる。

0049

より多くの周囲のサンプルを共有して、より高精度の補間技法を用いることを可能にすることができる。レイテンシとトリガ位置特定精度との間にトレードオフが存在する場合があり、例えば、用いられるSERDESの数及びデータレートと、正確なトリガ閾値レベルの交差ロケーションを求める際に遭遇するレイテンシの量との間にトレードオフが存在する場合がある。

0050

ジッタフリー(Jitter Free)」技術として知られている技術が、米国特許第6,753,677号において本出願の譲受人に対して特許されている。この米国特許は、引用することによってその全体が本明細書の一部をなすものとする。ジッタフリー技術は、オシロスコープ又は他のデータ取得システムにおいて水平ノイズ及びトリガイベントのアナログ信号経路不完全な応答によって引き起こされたトリガジッタを補正するのに用いることができる。このジッタフリー法は、標準的なトリガハードウェアに依拠して、或る小さな誤差、例えば1ナノ秒(ns)以下の範囲内で波形内のトリガイベントの位置を特定する。トリガイベントの位置が特定されると、ジッタフリー法は、次に、トリガイベントの周囲で取得されたデータを処理し、オプションとしてチャネルの信号経路における種々の減損について信号を補正し、その後、そのデータにおいてトリガ閾値交差の時刻を特定する。トリガ閾値交差の時刻は、その後、例えば、プロッティング測定実行及び更なる信号処理等の他の目的に用いることができる。トリガ閾値レベルの交差が、サンプルC3が発生した時刻と、サンプルD3が発生した時刻との間の中点の時刻に発生したと仮定する上記場合では、本明細書に開示したシステム及び方法と併せてジッタフリー技術を用いることによって、この仮定は、より満足のいくものとなる。

0051

説明を簡略にするために、タイムスロット0及び2は、一部分しか示されていない。タイムスロット2では、先行タイムスロットが、THHを上回っている適格サンプルで終了しており、THLを下回っているサンプルはタイムスロット2に存在しない。したがって、図6に示すタイムスロット2の部分には、トリガは存在することはできない。これは、本アルゴリズムの第1のパスにおいて高速に判断される。サンプルA6がTHLを下回っている場合、本アルゴリズムは、サンプルA6とサンプルB6との間でトリガを見つける。その場合、サンプルA6は、THLを下回っている最初のサンプルであり、サンプルB6は、THHを上回っているサンプルA6の後の最早サンプルである。

0052

本明細書で説明する例示の実施形態によれば、本アルゴリズムは、タイムスロットごとに1つのトリガしか見つけず、この実施形態によれば、本アルゴリズムは、タイムスロットごとに最初のトリガを見つけるが、これで十分である。なぜならば、例えば、オシロスコープ等の測定システムは、1秒当たり限られた数のトリガの処理が可能であるにすぎず、高帯域幅オシロスコープの全信号帯域幅においてトリガすることが可能である、今日利用可能な既存の解決策は存在しないからである。本アルゴリズムは、各タイムスロットにおいて最後のトリガの位置を特定するように容易に構成することができる。

0053

図7は、或る時間期間にわたってADC111a〜111dから出力されたデジタルデータサンプルのプロットを示し、プロセッサ210a〜210dがサンプルを処理し、立ち上がりエッジトリガを検出する情報を共有する方法の別の例を提供するのに用いられる。サンプリングされた波形311は、この例では、高周波正弦波である。波形312〜315は、ADC111a〜111dからそれぞれ出力されて、プロセッサ210a〜210dにそれぞれ入力されるデジタルデータサンプルA〜Dからそれぞれ構成されている。正弦波形311は、4つのサンプルの周期を有し、したがって、インタリーブされたサンプルレートの4分の1である周波数を有する。プロセッサ210a〜210dのそれぞれには、信号は、THLを下回っているA及びDのサンプルと、THHを上回っているB及びCのサンプルとを有する直流(DC)信号のように見える。

0054

タイムスロット0〜2の本アルゴリズムの第1のパスにおいて、プロセッサ210aは、プロセッサ210a〜210dのデイジーチェーン構成を介してプロセッサ210aと共有されるインデックス情報に基づいて、THLを下回っている最早サンプルがプロセッサ210aからのものであると判断し、最遅適格サンプルがプロセッサ210dからのものであると判断する。本アルゴリズムの第1のパスにおいて、プロセッサ210bは、THLを下回っているサンプルを有していないことをプロセッサ210cに知らせる。上記で示したように、無効表示がこの目的で送信される。プロセッサ210cは、同じ情報をプロセッサ210dに送信する。プロセッサ210dは、当該プロセッサの早期のサンプルインデックス及び遅期のサンプルインデックスをプロセッサ210aに送信する。プロセッサ210aは、THLを下回っている当該プロセッサの最早サンプルとしてタイムスロット1に用いる基準インデックスが先行タイムスロットからのサンプルD0のインデックスであると判断し、最遅適格サンプルがサンプルD4であると判断し、サンプルD4がTHLを下回っていると判断する。THLを下回っている当該プロセッサの最早サンプルとしてタイムスロット2に用いる基準インデックスは、先行タイムスロットからのサンプルD4のインデックスである。

0055

本アルゴリズムの第2のパスにおいて、プロセッサ210cは、プロセッサ210a〜210dのデイジーチェーン構成を介してプロセッサ210cと共有されるインデックス情報を通じて、THHを上回っておりかつサンプルD0の後におけるタイムスロット1内の最早サンプルがサンプルB1であると判断し、THHを上回っておりかつサンプルD4の後におけるタイムスロット2内の当該プロセッサの最早サンプルがサンプルB5であると判断する。本アルゴリズムの第1のパス及び第2のパスの間にプロセッサ210aによって取得されたこの情報の全てに基づいて、プロセッサ210aは、プロセッサ210bからのサンプルB1及びB5が、トリガ閾値レベルの交差が、タイムスロット1におけるサンプルA1とサンプルB1との間、及びタイムスロット2におけるサンプルA5とサンプルB5との間で発生したことを示すと判断する。

0056

例示の実施形態は、立ち上がりエッジトリガの検出に関して説明されているが、当業者であれば、本明細書に提供した説明を考慮して、プロセッサ210a〜210dが、立ち下がりエッジトリガ及びより複雑なエッジトリガを含む他のタイプのエッジトリガを測定システム100のフルレートで検出する情報を同様に共有することができる方法を理解するであろう。例えば、立ち下がりエッジトリガを検出するために、プロセッサ210a〜210dは、マスタプロセッサ、例えばプロセッサ210aが、最遅時刻の適格デジタルデータサンプルと、THHを上回っている最早時刻のデジタルデータサンプルとを求めることができる情報を、図3に示すデイジーチェーン構成を介して共有する。「いずれのエッジ」トリガも、同様に検出することができる。

0057

図3に示すデイジーチェーン構成は、プロセッサ210a〜210dの間で情報を渡すのに用いることができる複数の構成のうちの1つであることにも留意すべきである。用いることができる別の構成例は、付加的なSERDESインタフェースをマスタプロセッサ上で用いて、プロセッサのそれぞれをマスタプロセッサに直接接続することである。その場合、各プロセッサは、当該プロセッサのインデックス情報をマスタプロセッサに直接渡し、マスタプロセッサは、次のパスのインデックス情報を他のプロセッサのそれぞれに直接渡す。

0058

図2図7を参照して上記で説明した本アルゴリズムは、プロセッサ210a〜210dによって実行されるか又は実行させられる。これらのアルゴリズムの実行に関連付けられたタスク遂行するために、プロセッサ210a〜210dは、ソフトウェア及び/又はファームウェアの形態のコンピュータ命令、すなわちコードを実行するように構成されているか、又はタスクのうちの幾つか若しくは全てをハードウェアのみで実行するように構成されている。ソフトウェア及び/又はファームウェアで実行されるタスクの場合、命令は、測定システム100の内部又は外部にある1つ又は複数のメモリデバイスに記憶される。そのようなメモリデバイスは、非一時的コンピュータ可読媒体を構成する。例えば、固体記憶デバイス磁気記憶デバイス及び光記憶デバイスを含む様々な非一時的コンピュータ可読媒体が、本発明とともに用いるのに適している。

0059

本発明は、例示の実施形態又は代表的な実施形態を参照して説明されていること、及び本発明は、開示された実施形態に限定されるものでないことに留意すべきである。本明細書に提供された説明、図面、及び添付の特許請求の範囲を考慮すると当業者によって理解されるように、本発明の範囲から逸脱することなく、開示された実施形態に多くの変形を行うことができる。

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