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技術 撮像装置、撮像素子および読出方法

出願人 株式会社ニコン
発明者 綱井史郎
出願日 2017年5月1日 (4年4ヶ月経過) 出願番号 2017-091487
公開日 2017年9月14日 (3年11ヶ月経過) 公開番号 2017-163588
状態 特許登録済
技術分野 固体撮像素子 光信号から電気信号への変換
主要キーワード 単位グループ 信号処理チップ シリコン貫通電極 負荷電流源 選択配線 転送配線 シャッタ速 蓄積終了後
関連する未来課題
重要な関連分野

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図面 (11)

課題

高解像度の要求に伴ってセルに含まれる画素の数を多くした場合には、セル内では行ごとに画素を制御するいわゆるローリングシャッタ方式となるので、セルごとに動体撮像したときの歪が現れるという課題がある。

解決手段

撮像ユニットであって、複数の画素が二次元的に配された単位グループを複数有する撮像部と、単位グループのそれぞれに含まれる互いに隣接する少なくとも2つの画素が連続して選択されない順序で複数の画素から選択して画素信号を出力させる制御部とを備える。

概要

背景

裏面照射型撮像チップ信号処理チップが、複数画素をまとめたセル単位ごとにマイクロバンプを介して接続された撮像ユニットが知られている。
先行技術文献]
[特許文献]
[特許文献1]特開2006−49361号公報

概要

高解像度の要求に伴ってセルに含まれる画素の数を多くした場合には、セル内では行ごとに画素を制御するいわゆるローリングシャッタ方式となるので、セルごとに動体撮像したときの歪が現れるという課題がある。撮像ユニットであって、複数の画素が二次元的に配された単位グループを複数有する撮像部と、単位グループのそれぞれに含まれる互いに隣接する少なくとも2つの画素が連続して選択されない順序で複数の画素から選択して画素信号を出力させる制御部とを備える。

目的

効果

実績

技術文献被引用数
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牽制数
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請求項1

第1方向と前記第1方向とは異なる第2方向とに複数配置され、光電変換された電荷により信号を生成する画素と、前記画素で生成された信号を出力する出力配線と、を含む領域が前記第1方向と前記第2方向とに複数配置された画素領域を有する撮像素子と、前記画素領域に配置された複数の前記領域のうち第1領域に配置された前記画素からの信号を、前記画素領域に配置された複数の前記領域のうち、前記第1領域とは異なる第2領域に配置された前記画素からの信号を前記第2領域の前記出力配線に出力する順序とは異なる順序で前記第1領域の前記出力配線に出力するように前記撮像素子を制御する制御部と、を備える撮像装置

技術分野

0001

本発明は、撮像素子撮像装置および制御方法に関する。

背景技術

0002

裏面照射型撮像チップ信号処理チップが、複数画素をまとめたセル単位ごとにマイクロバンプを介して接続された撮像ユニットが知られている。
先行技術文献]
[特許文献]
[特許文献1]特開2006−49361号公報

発明が解決しようとする課題

0003

上記撮像ユニットにあって、電荷蓄積時間の制御および画素信号読み出しの制御はセルごとに行われている。しかしながら、高解像度の要求に伴ってセルに含まれる画素の数を多くした場合には、セル内では行ごとに画素を制御するいわゆるローリングシャッタ方式となるので、動体撮像したときの歪がセル単位で現れるという課題がある。

課題を解決するための手段

0004

本発明の第1の態様においては、撮像装置であって、複数の画素が配置された第1領域と複数の画素が配置された第1領域とは異なる第2領域とを有する撮像素子と、第1領域に配置された画素からの信号を、第2領域に配置された画素からの信号とは異なる順序で読み出すように撮像素子を制御する制御部と、を備える。

0005

本発明の第2の態様においては、撮像素子であって、複数の画素が配置された第1領域と、複数の画素が配置された第1領域とは異なる第2領域と、を備え、第1領域に配置された画素からの信号は、第2領域に配置された画素からの信号とは異なる順序で読み出される。

0006

本発明の第3の態様においては、読出方法であって、撮像素子の第1領域に複数配置された画素からの信号と、撮像素子の第1領域とは異なる第2領域に複数配置された画素からの信号と、を読み出す読出方法であって、第1領域に配置された画素からの信号を、第2領域に配置された画素からの信号とは異なる順序で読み出させる。

0007

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群サブコンビネーションもまた、発明となりうる。

図面の簡単な説明

0008

本実施形態に係る裏面照射型の撮像素子の断面図である。
撮像チップの画素配列単位グループを説明する図である。
画素の等価回路図を示す。
単位グループにおける上記画素の接続関係を示す回路図である。
本実施形態に係る撮像装置の構成を示すブロック図である。
順序テーブルの一例である。
撮像素子の機能的構成を示すブロック図である。
複数の単位グループの電荷蓄積の制御の順序を示す概念図である。
他の画素の等価回路を示す。
他の駆動部を有する撮像装置の構成を示すブロック図である。

実施例

0009

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

0010

図1は、本実施形態に係る裏面照射型の撮像素子100の断面図である。撮像素子100は、入射光に対応した画素信号を出力する撮像チップと113と、画素信号を処理する信号処理チップ111と、画素信号を記憶するメモリチップ112とを備える。これら撮像チップ113、信号処理チップ111およびメモリチップ112は積層されており、Cu等の導電性を有するバンプ109により互いに電気的に接続される。

0011

なお、図示するように、入射光は主に白抜き矢印で示すZ軸プラス方向へ向かって入射する。本実施形態においては、撮像チップ113において、入射光が入射する側の面を裏面と称する。また、座標軸に示すように、Z軸に直交する紙面右方向をX軸プラス方向、Z軸およびX軸に直交する紙面手前方向をY軸プラス方向とする。以降のいくつかの図においては、図1の座標軸を基準として、それぞれの図の向きがわかるように座標軸を表示する。

0012

撮像チップ113の一例は、裏面照射型のMOSイメージセンサである。PD層は、配線層108の裏面側に配されている。PD層106は、二次元的に配された複数のPD(フォトダイオード)104、および、PD104に対応して設けられたトランジスタ105を有する。PD104は光電変換素子の一例である。

0013

PD層106における入射光の入射側にはパッシベーション膜103を介してカラーフィルタ102が設けられる。カラーフィルタ102は、互いに異なる波長領域を透過する複数の種類を有しており、PD104のそれぞれに対応して特定の配列を有している。カラーフィルタ102の配列については後述する。カラーフィルタ102、PD104およびトランジスタ105の組が一つの画素を形成する。

0014

カラーフィルタ102における入射光の入射側には、それぞれの画素に対応して、マイクロレンズ101が設けられる。マイクロレンズ101は、対応するPD104へ向けて入射光を集光する。

0015

配線層108は、PD層106からの画素信号を信号処理チップ111に伝送する配線107を有する。配線107は多層であってもよく、また、受動素子および能動素子が設けられてもよい。

0016

配線層108の表面には複数のバンプ109が配される。当該複数のバンプ109が信号処理チップ111の対向する面に設けられた複数のバンプ109と位置合わせされて、撮像チップ113と信号処理チップ111とが加圧等されることにより、位置合わせされたバンプ109同士が接合されて、電気的に接続される。

0017

同様に、信号処理チップ111およびメモリチップ112の互いに対向する面には、複数のバンプ109が配される。これらのバンプ109が互いに位置合わせされて、信号処理チップ111とメモリチップ112とが加圧等されることにより、位置合わせされたバンプ109同士が接合されて、電気的に接続される。

0018

なお、バンプ109間の接合には、固相拡散によるCuバンプ接合に限らず、はんだ溶融によるマイクロバンプ結合を採用しても良い。また、バンプ109は、例えば後述する一つの出力配線に対して一つ程度設ければ良い。したがって、バンプ109の大きさは、PD104のピッチよりも大きくても良い。また、画素が配列された画素領域以外の周辺領域において、画素領域に対応するバンプ109よりも大きなバンプを併せて設けても良い。

0019

信号処理チップ111は、表裏面にそれぞれ設けられた回路を互いに接続するTSVシリコン貫通電極)110を有する。TSV110は、周辺領域に設けられることが好ましい。また、TSV110は、撮像チップ113の周辺領域、メモリチップ112にも設けられて良い。

0020

図2は、撮像チップ113の画素配列と単位グループ131を説明する図である。特に、撮像チップ113を裏面側から観察した様子を示す。画素領域には2000万個以上もの画素がマトリックス状に配列されている。図2の例においては、隣接する4画素×4画素の16画素が一つのグループを形成する。図の格子線は、隣接する画素がグループ化されて単位グループ131を形成する概念を示す。いいかえると、複数の単位グループ131が二次元的に配列されることにより、画素領域が形成される。

0021

画素領域の部分拡大図に示すように、単位グループ131は、緑色画素Gb、Gr、青色画素Bおよび赤色画素Rの4画素から成るいわゆるベイヤー配列を、上下左右に4つ内包する。緑色画素Gb、Grは、カラーフィルタ102として緑色フィルタを有し、入射光のうち緑色波長帯の光を受光する。同様に、青色画素Bは、カラーフィルタ102として青色フィルタを有し、青色波長帯の光を受光し、赤色画素Rは、カラーフィルタ102として赤色フィルタを有し、赤色波長帯の光を受光する。

0022

図3は、画素150の等価回路図を示す。上記複数の画素150の各々は、上記PD104、転送トランジスタ152、リセットトランジスタ154、増幅トランジスタ156および選択トランジスタ158を有する。これらのトランジスタの少なくとも一部は図1のトランジスタ105に対応する。さらに、画素150には、リセットトランジスタ154のオン信号が供給されるリセット配線300、転送トランジスタ152のオン信号が供給される転送配線302、電源Vddから電力の供給を受ける電源配線304、選択トランジスタ158のオン信号が供給される選択配線306、および、画素信号を出力する出力配線308が配される。

0023

転送トランジスタ152のソースゲートドレインはそれぞれ、PD104の一端、転送配線302、増幅トランジスタ156のゲートに接続される。リセットトランジスタ154のドレインは電源配線304に接続され、ソースは増幅トランジスタ156のゲートに接続される。転送トランジスタ152のドレインとリセットトランジスタ154のソース間は、いわゆるフローティングディフュージョンFDを形成する。

0024

増幅トランジスタ156のドレインは電源配線304に接続され、ソースは選択トランジスタ158のドレインに接続される。選択トランジスタ158のゲートは選択配線306に接続され、ソースは出力配線308に接続されている。負荷電流源309は、出力配線308に電流を供給する。すなわち、選択トランジスタ158に対する出力配線308は、ソースフォロアにより形成される。なお、負荷電流源309は、撮像チップ113側に設けても良いし、信号処理チップ111側に設けても良い。

0025

ここで、電荷の蓄積開始から蓄積終了後画素出力までの流れを説明する。リセット配線300を通じてリセットパルスがリセットトランジスタ154に印加され、同時に転送配線302を通じて転送パルスが転送トランジスタ152に印加されると、PD104およびフローティングディフュージョンFDの電位リセットされる。

0026

PD104は、転送パルスの印加が解除されると、受光する入射光に応じた電荷を蓄積する。その後、リセットパルスが印加されていない状態で再び転送パルスが印加されると、蓄積された電荷はフローティングディフュージョンFDへ転送され、フローティングディフュージョンFDの電位は、リセット電位から電荷蓄積後の信号電位になる。そして、選択配線306を通じて選択パルスが選択トランジスタ158に印加されると、フローティングディフュージョンFDの信号電位の変動が、増幅トランジスタ156および選択トランジスタ158を介して出力配線308に伝わる。これにより、リセット電位と信号電位とに対応する画素信号は、単位画素から出力配線308に出力される。

0027

図4は、単位グループ133における上記画素150の接続関係を示す回路図である。なお、図面を見やすくする目的で各トランジスタの参照番号を省略したが、図4の各画素の各トランジスタは、図3の画素150における対応する位置に配された各トランジスタと同じ構成および機能を有する。

0028

図4の単位グループ133は、隣接する3画素×3画素の9画素により形成される。なお、単位グループ133に含まれる画素の数はこれに限られない。単位グループ133の二次元的な位置を画素A等で示し、当該画素A等を制御する順序を(1)等で示す。

0029

単位グループ133に含まれる画素のリセットトランジスタは画素ごとに個別にオンオフされる。図4に示す例において、画素Aのリセットトランジスタをオンオフするリセット配線300が設けられており、画素Bのリセットトランジスタをオンオフするリセット配線310が、上記リセット配線300とは別個に設けられている。同様に画素Cのリセットトランジスタをオンオフするリセット配線320が、上記リセット配線300、310とは別個に設けられている。他の画素DからIに対しても、それぞれのリセットトランジスタをオンオフする専用線路が配されている。

0030

単位グループ133に含まれる画素の転送トランジスタも画素ごとに個別にオンオフされる。図4に示す例において、画素Aの転送トランジスタをオンオフする転送配線302、画素Bの転送トランジスタをオンオフする転送配線312、画素Cの転送トランジスタをオンオフする転送配線322が、別個に設けられている。他の画素DからIに対しても、それぞれの転送トランジスタを選択する専用線路が配されている。

0031

単位グループ133に含まれる画素の選択トランジスタも画素ごとに個別にオンオフされる。図4に示す例において、画素Aの選択トランジスタをオンオフする選択配線306、画素Bの選択トランジスタをオンオフする選択配線316、画素Cの選択トランジスタをオンオフする選択配線326が、別個に設けられている。他の画素DからIに対しても、それぞれの選択トランジスタを選択する専用線路が配されている。

0032

なお、電源配線304は、単位グループ133に含まる各画素AからIで共通に接続されている。同様に、出力配線308は、単位グループ133に含まる各画素AからIで共通に接続されている。さらに、電源配線304は複数の単位グループ間で共通に接続されるが、出力配線308は単位グループごとに設けられる。

0033

単位グループ133のリセットトランジスタおよび転送トランジスタを個別にオンオフすることにより、単位グループ133に含まれる各画素AからIに対して独立して、電荷の蓄積開始時間、蓄積終了時間、転送タイミングを含む電荷蓄積を制御することができる。また、単位グループ133の選択トランジスタを個別にオンオフすることにより、各画素AからIの画素信号を共通の出力配線308を介して出力することができる。

0034

ここで単位グループ133に含まれる各画素AからIについて、行および列に対して規則的な順序で電荷蓄積を制御する、いわゆるローリングシャッタ方式がある。ローリングシャッタ方式では行ごとに画素を選択してから列を指定するので、図4の例において「ABCDEFGHI」の順序で画素信号が出力される。しかし、ローリングシャッタ方式では動体を撮像した場合に、単位グループ133内の画素について当該動体が斜めに歪んだ画像が生成される。

0035

これに対し、本実施形態は、上記ローリングシャッタ方式とは異なる順序として、互いに隣接する少なくとも2つの画素が連続して選択されない順序で画素信号が出力される。図4に示す例において、「AICGFDHBE」の順序で画素信号が出力される。これにより動体を撮像した場合の歪を分散させて画像上で目立たなくすることができる。

0036

図5は、本実施形態に係る撮像装置500の構成を示すブロック図である。撮像装置500は、撮影光学系としての撮影レンズ520を備え、撮影レンズ520は、光軸OAに沿って入射する被写体光束を撮像素子100へ導く。撮影レンズ520は、撮像装置500に対して着脱できる交換式レンズであっても構わない。撮像装置500は、撮像素子100、システム制御部501、駆動部502、測光部503、ワークメモリ504、記録部505、および表示部506を主に備える。

0037

撮影レンズ520は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍結像させる。なお、図5では瞳近傍に配置された仮想的な1枚のレンズで代表して表している。駆動部502は、システム制御部501からの指示に従って撮像素子100のタイミング制御領域制御等の電荷蓄積制御を実行する制御回路である。この意味において駆動部502は、撮像素子100に対して電荷蓄積を実行させて画素信号を出力させる撮像素子制御部の機能を担うと言える。駆動部502は、撮像素子100と組み合わされて撮像ユニットを形成する。駆動部502を形成する制御回路は、チップ化されて、撮像素子100に積層されても良い。

0038

撮像素子100は、画素信号をシステム制御部501の画像処理部511へ引き渡す。画像処理部511は、ワークメモリ504をワークスペースとして種々の画像処理を施し、画像データを生成する。例えば、JPEGファイル形式の画像データを生成する場合は、ホワイトバランス処理ガンマ処理等を施した後に圧縮処理を実行する。生成された画像データは、記録部505に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部506に表示される。

0039

測光部503は、画像データを生成する一連撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部503は、例えば100万画素程度のAEセンサを含む。システム制御部501の演算部512は、測光部503の出力を受けてシーンの領域ごとの輝度を算出する。演算部512は、算出した輝度分布に従ってシャッタ速度、絞り値、ISO感度を決定する。なお、上記AEセンサに用いられる画素を撮像素子100内に設けてもよく、この場合には当該撮像素子100とは別個の測光部503を設けなくてもよい。

0040

上記駆動部502は、順序設定部514と順序テーブル516とを有する。順序設定部514は、システム制御部501から撮像素子100の撮像の指示を受けた場合に、順序テーブル516を参照して、単位グループ133に含まれる各画素A等を制御する順序を設定する。

0041

図6は順序テーブル516の一例である。順序テーブル516は、画素を制御する順序に対応付けて画素の位置を識別する情報が格納されている。図6の例においては、図4の単位グループ133に対応して画素の位置を識別する情報AからIが順序に対応付けて格納されている。

0042

当該順序は、単位グループ内の互いに隣接する少なくとも2つの画素が選択されない順序を含む。例えば、順序1において、画素A、画素I、画素Cの順序を含む。画素Aは単位グループ133において1行1列目に配されており、画素Iは3行3列目に配されており、画素Cは1行3列目に配されている。よって、画素Aの次に画素Bも画素Dも選択されていない。また、画素A、画素I、画素Cの順序は、少なくとも行を行き来する順序となっている。さらに当該順序は、同一の行または列が連続的に並ばない方が好ましい。

0043

なお、順序1において画素Aの次に画素Iが制御されるが、いずれの画素もいずれかの順番では制御される。このように、順序テーブル516の順序はいわゆる間引き読出しとは異なるが、間引き読み出しの場合に適用してもよい。この場合に例えば、画素の半分を読み出す間引きの場合に、1番目から5番目までの画素を制御してこれらから画素信号を読み出してもよい。

0044

図7は、撮像素子100の機能的構成を示すブロック図である。アナログマルチプレクサ411は、上記順序設定部514が順序テーブル516を参照して決定した順序で単位グループ133の各画素AからIを順番に選択して、それぞれの画素信号を出力配線308へ出力させる。

0045

マルチプレクサ411を介して出力された画素信号は、出力配線308を介して、相関二重サンプリング(CDS)・アナログ/デジタル(A/D)変換を行う信号処理回路412により、CDSおよびA/D変換が行われる。A/D変換によりデジタル化された画素信号は、出力配線330を介してデマルチプレクサ413に引き渡され、それぞれの画素に対応する画素メモリ414に格納される。この場合に、画素メモリ414は画素の二次元的な配列の位置に対応付けられている。

0046

図7に示す例において、図6の順序テーブル516の順序1に従って、マルチプレクサ411は、単位グループ133の画素A等の電荷蓄積を制御し、画素信号を出力させる。例えばマルチプレクサ411は、1番目に画素Aの画素信号を出力させ、2番目に画素Iの画素信号を出力させる。デマルチプレクサ413は、A/D変換された画素Aの画素信号をメモリAに格納し、次にA/D変換された画素Iの画素信号をメモリIに格納する。

0047

マルチプレクサ411は、撮像チップ113に形成される。信号処理回路412は、信号処理チップ111に形成される。デマルチプレクサ413および画素メモリ414は、メモリチップ112に形成される。

0048

単位グループ133に対応して出力配線308、330が設けられている。撮像素子100は撮像チップ113、信号処理チップ111およびメモリチップ112を積層しているので、これらの配線をバンプ109を用いたチップ間電気的接続とすることにより、各チップを面方向に大きくすることなく配線を引き回すことができる。

0049

演算回路415は、画素メモリ414に格納された画素信号を処理して後段の画像処理部に引き渡す。演算回路415は、信号処理チップ111に設けられても良いし、メモリチップ112に設けられても良い。なお、図では1グループ分の接続を示すが、実際にはこれらがグループごとに存在して、並列で動作する。ただし、演算回路415はグループごとに存在しなくても良く、例えば、一つの演算回路415がそれぞれのグループに対応する画素メモリ414の値を順に参照しながらシーケンシャルに処理しても良い。

0050

図8は、複数の単位グループ133、135の電荷蓄積の制御の順序を示す概念図である。単位グループ133と単位グループ135とで、対応する位置の画素の少なくとも一部について電荷蓄積の制御の順序が異なる。

0051

図8に示す例において、単位グループ133の制御の順序は、図6の順序テーブル516の順序1に従って「AICGFDHBE」である。一方、単位グループ135の制御の順序は、順序テーブル516の順序2に従って「IAGCDFBIE」である。単位グループ133の画素Aは1番目に制御されるのに対し、単位グループ133の画素Aは2番目に制御される。

0052

図8に示す実施形態によれば、複数の単位グループ133、135で、対応する位置の画素の少なくとも一部について電荷蓄積の制御の順序が異なる。よって、動体を撮像した場合の歪をより分散させて画像上で目立たなくすることができる。

0053

図9は、他の画素170の等価回路を示す。図9において図3の画素150と同じ構成については同じ参照番号を付して説明を省略する。なお、出力配線308には図3の例と同様に、負荷電流源が接続されるが図示を省略した。

0054

画素170は、転送配線302と転送トランジスタ152のゲートとの間に行選択トランジスタ171および列選択トランジスタ172が設けられている。行選択トランジスタ171のゲートは行選択配線391に接続されており、列選択トランジスタ172のゲートは列選択配線392に接続されている。当該行選択配線391には例えば少なくとも単位グループ133内における当該画素170と行方向に並んだ複数の画素の行選択トランジスタのゲートが共通に配されている。同様に、当該列選択配線392には例えば少なくとも単位グループ133内における当該画素170と列方向に並んだ複数の画素の列選択トランジスタのゲートが共通に配されている。

0055

上記構成によれば、行選択配線391と列選択配線392とにオン信号が付加された場合に当該配線で特定される画素170の転送トランジスタ152をオンにすることができる。これにより、画素単位で転送トランジスタのオンオフを制御することができる。

0056

さらに、画素170には、画素150の一個の選択トランジスタ158に代えて、行選択トランジスタ174および列選択トランジスタ175が設けられている。行選択トランジスタ174のゲートは行選択配線394に接続されており、列選択トランジスタ175のゲートは列選択配線395に接続されている。当該行選択配線394には例えば少なくとも単位グループ133内における当該画素170と行方向に並んだ複数の画素の行選択トランジスタのゲートが共通に配されている。同様に、当該列選択配線395には例えば少なくとも単位グループ133内における当該画素170と列方向に並んだ複数の画素の列選択トランジスタのゲートが共通に配されている。

0057

上記構成によれば、行選択配線394と列選択配線395とにオン信号が付加された場合に当該配線で特定される画素170の画素信号を出力配線308に出力することができる。これにより、画素150のように選択トランジスタ158と一対一に対応した選択配線306よりも、配線数を減らすことができる。

0058

画素170には、画素150の一個のリセットトランジスタ154に代えて、行選択トランジスタ176および列選択トランジスタ177が設けられている。行選択トランジスタ176のゲートは行選択配線396に接続されており、列選択トランジスタ177のゲートは列選択配線397に接続されている。当該行選択配線396には例えば少なくとも単位グループ133内における当該画素170と行方向に並んだ複数の画素の行選択トランジスタのゲートが共通に配されている。同様に、当該列選択配線397には例えば少なくとも単位グループ133内における当該画素170と列方向に並んだ複数の画素の列選択トランジスタのゲートが共通に配されている。

0059

上記構成によれば、行選択配線396と列選択配線397とにオン信号が付加された場合に当該配線で特定される画素170のリセットを実行することができる。これにより、画素単位でリセットを制御することができる。

0060

なお、転送トランジスタ152に対する行選択配線391および列選択配線392と、リセットのための行選択配線396および列選択配線397と、出力配線308に対する行選択配線394および列選択配線395とは組で用いられなくてよい。いずれかに対して画素150の構成を用いてよい。また、転送と出力を同時に行うことがない場合には、行選択配線391、394を一本にして転送と出力とで共通に用いるとともに、列選択配線392、395も一本にして転送と出力とで共通に用いてもよい。

0061

上記実施形態にはいずれも、電源配線304は単位グループ133で共通である。これに加えて、電源配線304は複数の単位グループ131間で共通であってもよい。

0062

図10は、他の駆動部522を有する撮像装置500の構成を示すブロック図である。図10の撮像装置500において図5の撮像装置500と同じ構成については同じ参照番号を付して説明を省略する。

0063

駆動部522は、図5の駆動部502の順序テーブル516に代えて、乱数発生部518を有する。乱数発生部518は、システム制御部501からの指示により疑似乱数を発生させる。順序設定部514は、乱数発生部518により発生した疑似乱数に基づいて単位グループ133に含まれる各画素A等を制御する順序を設定する。

0064

疑似乱数が示す数値と画素の二次元的な位置とを予め対応付けておくことにより、順序設定部514は、乱数発生部518により発生した疑似乱数で示される画素を制御する。これにより、疑似乱数を用いて、単位グループのそれぞれに含まれる互いに隣接する少なくとも2つの画素が連続して選択されない順序で各画素が制御される。

0065

これに代えて、またはこれに加えて、順序設定部514は、図6に示した順序テーブル516において複数の順序のいずれを用いるかを、乱数発生部518により発生した疑似乱数を用いて決定してもよい。

0066

以上、本実施形態によれば、単位グループ内において互いに隣接する少なくとも2つの画素が連続して選択されない順序で画素信号が出力されるので、動体を撮像した場合の歪を分散させて画像上で目立たなくすることができる。

0067

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

0068

特許請求の範囲、明細書、および図面中において示した装置、システムプログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

0069

100撮像素子、101マイクロレンズ、102カラーフィルタ、103パッシベーション膜、104 PD、105トランジスタ、106 PD層、107配線、108配線層、109バンプ、110 TSV、111信号処理チップ、112メモリチップ、113撮像チップ、131単位グループ、133 単位グループ、135 単位グループ、150画素、152転送トランジスタ、154リセットトランジスタ、156増幅トランジスタ、158選択トランジスタ、170 画素、171行選択トランジスタ、172列選択トランジスタ、174 行選択トランジスタ、175 列選択トランジスタ、176 行選択トランジスタ、177 列選択トランジスタ、300リセット配線、302転送配線、304電源配線、306選択配線、308出力配線、309負荷電流源、310 リセット配線、312 転送配線、316 選択配線、320 リセット配線、322 転送配線、326 選択配線、330 出力配線、391行選択配線、392列選択配線、394 行選択配線、395 列選択配線、396 行選択配線、397 列選択配線、411マルチプレクサ、412信号処理回路、413デマルチプレクサ、414画素メモリ、415演算回路、500撮像装置、520撮影レンズ、501システム制御部、502 駆動部、503測光部、504ワークメモリ、505 記録部、506 表示部、511画像処理部、512演算部、514順序設定部、516順序テーブル、518乱数発生部、522 駆動部

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