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技術 コンパレータで用いる回路

出願人 株式会社ソシオネクスト
発明者 デェディッチ・イアンジュソレベロ・プラブーアシュウィンハロルドダンソン・ジョンジェームス
出願日 2017年3月10日 (4年9ヶ月経過) 出願番号 2017-045938
公開日 2017年9月14日 (4年3ヶ月経過) 公開番号 2017-163547
状態 特許登録済
技術分野 アナログ←→デジタル変換 パルスの操作 増幅器一般
主要キーワード 校正ユニット ローノイズ化 デジタル近似 デジタルユニット デジタルコンバータ回路 比較トランジスタ H回路 初期設定段階
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重要な関連分野

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図面 (10)

課題

高速低パワー低ノイズを実施できるようにする、コンパレータ回路前置増幅回路を提供する。

解決手段

前置増幅回路500は、第1と第2の入力信号IN、/INの強度の間の差分をキャプチャするコンパレータにおいて用いる電荷モード回路である。キャプチャ動作中に、電荷パケットを受け取るように構成されたテールノード406と、それぞれ第1と第2のパスに沿ってテールノードに導電的接続可能な第1と第2のノードOUT、/OUTと、キャプチャ動作中、第1と第2の入力信号の強度間の差分に応じて、電荷パケットが第1と第2のパスに分割されるように、第1と第2の入力信号に基づいて、テールノードと第1及び第2のノードとの間の接続を制御するように構成された制御回路と、を有する。

概要

背景

コンパレータは一般的に2つの電圧又は電流を比較して、その2つのうちどちらが大きいか(又は小さいか)示す信号を出力する。コンパレータは、特にクロックを供給されるコンパレータは、一般的に、ADCアナログデジタルコンバータ)とメモリ回路で用いられる。

例えば、逐次近似レジスタSAR)ADCは、一般的に、サブ変換動作(sub−conversion operations)のそれぞれでコンパレータを用いる。逐次近似変換は、一連のサブ変換動作よりなる変換プロセスの一例と考えられかかるADC回路ミクス信号回路)は、例えば、特許文献1に開示されたサンプリング回路においてパス終端で用いるADC回路(サブADCユニット)として、具体的な使用方法がある。

言うまでもなく、かかるADC回路におけるコンパレータ(及びその回路)の利用は単なる一アプリケーション例であり、ここに開示される回路はコンパレータ一般に適用してもよく、実際、一般に2つの入力信号間の強度の差分を捕捉又は測定又は増幅する回路に適用してもよい。

背景として、ADC回路における本発明の回路の適用を説明するため、特許文献1に開示されたサンプリング回路の態様をここで検討する。

図1は、アナログ・デジタル回路40の模式図であり、本発明が適用され得るものである。回路40は、サンプラ42、クロック信号ジェネレータの一例としての電圧制御オシレータVCO)44、デマルチプレクサ46、ADCバンク48、デジタルユニット50及び校正ユニット52を有する。

サンプラ42は、4つの時間インターリービングされたサンプルストリームAないしDに電流ステアリングすることにより、入力電流IINを分割するため、四重または四段階時間インターリービングを行うように構成されている。この目的のため、VCO44は、例えば、互いに90°位相がずれた4つのクロック信号を、例えば4つのレイズド余弦信号として出力するように動作可能な直交VCOである。VCO44は、例えば、シェアード16GHz直交VCOであってもよく、回路40の総サンプルレートを64GS/sにする。

ストリームAないしDは、図1に示したように直列に接続されたデマルチプレクサ46とADCバンク48とを有する。サンプラ42は、電流モードで動作し、したがってストリームAないしDは、入力電流IINから生じる(入力電流IINをなす)有効な4つの時間インターリービングされた電流パルスのストリームである。各ストリームは総サンプルレートの1/4のサンプルレートを有する。総サンプルレートが64GS/sの例を続けると、各ストリームAないしDのサンプルレートは16GS/sである。

例としてストリームAにフォーカスするが、電流パルスのストリームは、まず、n重(n−way)デマルチプレクサ46によりデマルチプレクスされる。デマルチプレクサ46は電流ステアリングデマルチプレクサであり、これはサンプラ42と同様の機能を果たし、ストリームAをn個の時間インターリービングされたストリームに分割する。

デマルチプレクサ46から出力されたn本のストリームは、ADCバンク48におくられる。ADCバンク48はn個のADCサブユニットを含み、各サブユニットは入来パルスストリームデジタル信号に、例えば、8ビットデジタル値に変換する。したがって、n本のデジタルストリームはADCバンク48からデジタルユニット50に行く。

ストリームB、C及びDは、ストリームAと同様であり、説明は省略する。n=80であれば、回路40は、4つのADCバンク48に分かれた320個のADCサブユニットを有すると考え得る。

校正ユニット52は、デジタルユニット50から一以上の信号を受け取るように接続され、その信号に基づいて、サンプラ42、VCO44、デマルチプレクサ46及びADCバンク48のうち一以上に印加される制御信号を決定する。

図2は、ADCバンク48の動作原理を理解するのに有用な模式図である。単純化のため、デマルチプレクサ46の出力60を1つだけ示し、図示したADC回路48はその出力に必要なADC回路(サブADCユニット(sub−ADC unit))のみである。同様なADC回路48(サブADCユニット)がデマルチプレクサ46のすべての出力に設けられても良い。

ADC回路48は一般的にはキャパシタンス150の形式である。図2に示したように、キャパシタンス150は値が可変であり、その値は校正時又は初期設定段階時に調節可能である。一般的に、キャパシタンス150は、出力60からの電流パルスを電圧値VOUTに変換するのに利用される。すなわち、各パルスは、キャパシタンス150を、パルスの面積に比例する電圧まで電荷する。これは、各電流パルスの電荷量はその面積(Q=∫Idt)により決まり、キャパシタンス150の両端の電圧はその電荷量Qとキャパシタンス値Cにより決まる(V=Q/C)からである。

あるパルスの電圧VOUTは、回路48がリセットスイッチ152によりリセットされるまで、キャパシタンス150の両端に保持される。あるパルスの電圧VOUTが保持されている間に、例えば逐次近似レジスタ(SAR)を備えたADC回路を用いて、このアナログ出力値デジタル出力値に変換できる。差動回路の場合、明示的には図示していないが、図1の回路がそうであるが、各VOUTは相補的VOUTを有し、そのペア差動コンパレータに印加され、そのペアに対する1つのデジタル出力が出力される。

この動作モードの利点は、デマルチプレクサ46で遅延が生じても、各パルスの電荷は、少し長い時間がかかるが、関連出力に到達することである。その場合、パルスにより生じる電圧VOUTは影響されない。この点を例示するため、同じ電流パルスの2つの例154と156を図2に示す。第1のパルス154は最小の遅延が生じた場合を表す。第2のパルス156は、例えば、回路中の線路キャパシタンス(track capacitance)により、幾分かの遅延/拡散が生じた場合を表す。結果として、パルス156はパルス154と比較して、時間的に伸びている。重要なことは、2つのパルス154と156の面積がほぼ等しく、両方の場合で出力電圧VOUTが等しいことである。

図3は、図6の回路48の各サブADCユニット中のSAR−ADC(逐次近似レジスタ−アナログ・デジタル変換)回路の適用可能性を理解するのに有用な模式図である。かかる回路は、図3に示したように、Reset(R)、Sample(S)、1、2、3、4、5、6、7及び8という形式のサブ変換動作(段階/ステップ)のサイクルを有し得る。各サンプルサブ変換動作において、電流パルスは、出力電圧VOUTに変換されてもよく、その後、その電圧VOUTは、続く8つのSARサブ変換動作で、8ビットデジタル値にされる。次のリセット(Reset)サブ変換動作は、回路を、次の電流パルスに対して準備する。

図4は、図1と図2の回路で利用されても良い、すなわち、ADCバンク48のサブADCユニットの一部として利用されても良いSAR−ADC回路の例を表す。主な要素は、図2からVOUTをキャプチャするS/H回路170、電圧コンパレータ180、内部DAC190及びSAR200である。コンパレータ180は、保持されたVOUTを、内部DAC190の出力と比較し、比較結果をSAR200に出力する。SAR200は、デジタルコード近似したVOUTを内部DAC190に供給するように設計されている。DAC190は、SAR200からのデジタルコード入力に基づいて、コンパレータにアナログ電圧を供給する。

SAR200は、そのMSBがデジタル1(他のビットはデジタル0)となるように初期化される。このコードはDAC190に入力される。その出力アナログ電圧はコンパレータ180に供給される。このアナログ電圧がVOUTより大きいとき、コンパレータ180はSAR200がこのビットをリセットするようにする。そうでなければ、ビットは1とされる。次いで、次のビットが1に設定され、同じ手順(サブ変換動作)が行われ、SAR200中のすべてのビットがテストされるまで、このバイナリサーチが続く(これらの「テスト」は、図3のサブ変換動作1ないし8にそれぞれ対応する)。SAR200からのデジタルコード出力は、サンプル電圧VOUTのデジタル近似であり、変換が完了すると、最終的に出力される。

言うまでもなく、かかる「テスト」はそれぞれ、コンパレータにより行われる比較動作を含む。一般的には、かかるサブ変換動作は、同期して実行され、すなわち各サブ変換動作はクロック信号により調節(regulated)され同じ時間かかる。これは、各サブ変換が「比較」期間を有し、その間に必要な比較が実行され、その終わりに比較結果が周辺回路に配信されることを意味する。この「比較」期間の次に「リセット」期間が来て、この期間にコンパレータが次の比較、すなわち次のサブ変換動作のための準備をする。これは、コンパレータに、入力が電圧レベルにおいて非常に近くても、与えられた時間内に常に正しい出力をするプレッシャを与える。コンパレータの性能は、サブADCの、それゆえ、図1のアナログ・デジタル回路40全体の性能全体に影響する。

概要

高速低パワー低ノイズを実施できるようにする、コンパレータ回路前置増幅回路を提供する。前置増幅回路500は、第1と第2の入力信号IN、/INの強度の間の差分をキャプチャするコンパレータにおいて用いる電荷モード回路である。キャプチャ動作中に、電荷パケットを受け取るように構成されたテールノード406と、それぞれ第1と第2のパスに沿ってテールノードに導電的接続可能な第1と第2のノードOUT、/OUTと、キャプチャ動作中、第1と第2の入力信号の強度間の差分に応じて、電荷パケットが第1と第2のパスに分割されるように、第1と第2の入力信号に基づいて、テールノードと第1及び第2のノードとの間の接続を制御するように構成された制御回路と、を有する。

目的

この動作モードの利点は、デマルチプレクサ46で遅延が生じても、各パルスの電荷は、少し長い時間がかかるが、関連出力に到達することである

効果

実績

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請求項1

第1と第2の入力信号の強度の間の差分をキャプチャするコンパレータにおいて用いる電荷モード回路であって、キャプチャ動作中に、電荷パケットを受け取るように構成されたテールノードと、それぞれ第1と第2のパスに沿って前記テールノードに導電的接続可能な第1と第2のノードと、前記キャプチャ動作中、前記第1と第2の入力信号の強度間の差分に応じて、前記電荷パケットが前記第1と第2のパスに分割されるように、前記第1と第2の入力信号に基づいて、前記テールノードと前記第1及び第2のノードとの間の接続を制御するように構成された制御回路と、を有する電荷モード回路。

請求項2

記入力信号電圧モード信号であり、前記強度は電圧レベルである、又は前記入力信号は電流モード信号であり、前記強度は電流値である、又は前記入力信号は電荷モード信号であり、前記強度は電荷量である、又は前記第1と第2の入力信号はアナログ信号である、請求項1に記載のチャージモード回路

請求項3

上記制御回路は前記パスに沿って設けられたスイッチング回路を有し、前記スイッチング回路は、前記テールノードと前記第1及び第2のノードとの間の接続の導通が前記第1と第2の入力信号の大きさにより制御されるように構成されている、請求項1又は2に記載のチャージモード回路。

請求項4

前記スイッチング回路は、チャネルが前記第1のパスの一部を構成する第1のトランジスタと、チャネルが前記第2のパスの一部を構成する第2のトランジスタとを有し、これらのトランジスタのゲートは前記第1と第2の入力信号により制御される、請求項3に記載の電荷モード回路。

請求項5

前記制御回路は、前記電荷パケットを、前記電荷パケットの一部が前記第1と第2のパスにそって同時に通るように分割されるように構成され、前記一部の相対的サイズが前記第1と第2の入力信号の大きさの間の差に依存する、請求項1ないし4いずれか一項に記載の電荷モード回路。

請求項6

キャプチャ動作中に、前記チャージパケットを提供するように構成された制御可能チャージポンプを有する、請求項1ないし5いずれか一項に記載のチャージモード回路。

請求項7

前記制御可能電荷ポンプは、前記電荷パケットが所定のサイズを有するように構成される、請求項6に記載のチャージモード回路。

請求項8

前記制御可能電荷ポンプは前記所定のサイズを制御するように構成され、及び/又は前記所定のサイズは、前記第1と第2のノードにおける電圧レベルが、前記キャプチャ動作において、前記第1と第2の入力信号の大きさの間の差に応じて、第1と第2の異なる値に安定するようになっている、請求項7に記載のチャージモード回路。

請求項9

前記制御可能電荷ポンプは、前記チャージパケットが前記キャプチャ動作において前記テールノードに供給されるように接続される、請求項6ないし8いずれか一項に記載のチャージモード回路。

請求項10

前記制御可能電荷ポンプは、キャパシタと、前記キャプチャ動作前に前記キャパシタに充電させ、前記キャプチャ動作中に前記電荷パケットを提供するように前記キャパシタを放電させるように動作可能なスイッチング回路とを有する、請求項6ないし9いずれか一項に記載の電荷モード回路。

請求項11

クロック信号を受けとるように接続され、前記クロック信号に基づいてキャプチャ動作を実行するように構成される、請求項1ないし10いずれか一項に記載の電荷モード回路。

請求項12

請求項1ないし11いずれか一項に記載のチャージモード回路を有するコンパレータ。

請求項13

strongARMラッチ回路などの差動入力ダイナミック又はクロックを供給されたラッチ回路を有し、前記ラッチ回路は前記電荷モード回路から、任意的に前記チャージモード回路の第1と第2のノードから、入力を受け取るように接続される、請求項12に記載のコンパレータ。

請求項14

請求項1ないし11いずれか一項に記載の電荷モード回路、又は請求項12又は13に記載のコンパレータを有する、アナログデジタルコンバータ回路

請求項15

請求項1ないし11いずれか一項に記載の電荷モード回路、又は請求項12又は13に記載のコンパレータ、又は請求項14に記載のアナログ・デジタルコンバータ回路を有する、フリップチップなどのICチップ

技術分野

0001

本発明は、2つの入力信号間の差分、例えばその強度の間の差分を捕捉するのに有用な回路に関する。かかる強度は、例えば、入力電圧信号の場合には電圧レベルであってもよい。かかる回路はコンパレータにおいて有用であり得る。

背景技術

0002

コンパレータは一般的に2つの電圧又は電流を比較して、その2つのうちどちらが大きいか(又は小さいか)示す信号を出力する。コンパレータは、特にクロックを供給されるコンパレータは、一般的に、ADCアナログデジタルコンバータ)とメモリ回路で用いられる。

0003

例えば、逐次近似レジスタSAR)ADCは、一般的に、サブ変換動作(sub−conversion operations)のそれぞれでコンパレータを用いる。逐次近似変換は、一連のサブ変換動作よりなる変換プロセスの一例と考えられかかるADC回路ミクス信号回路)は、例えば、特許文献1に開示されたサンプリング回路においてパス終端で用いるADC回路(サブADCユニット)として、具体的な使用方法がある。

0004

言うまでもなく、かかるADC回路におけるコンパレータ(及びその回路)の利用は単なる一アプリケーション例であり、ここに開示される回路はコンパレータ一般に適用してもよく、実際、一般に2つの入力信号間の強度の差分を捕捉又は測定又は増幅する回路に適用してもよい。

0005

背景として、ADC回路における本発明の回路の適用を説明するため、特許文献1に開示されたサンプリング回路の態様をここで検討する。

0006

図1は、アナログ・デジタル回路40の模式図であり、本発明が適用され得るものである。回路40は、サンプラ42、クロック信号ジェネレータの一例としての電圧制御オシレータVCO)44、デマルチプレクサ46、ADCバンク48、デジタルユニット50及び校正ユニット52を有する。

0007

サンプラ42は、4つの時間インターリービングされたサンプルストリームAないしDに電流ステアリングすることにより、入力電流IINを分割するため、四重または四段階時間インターリービングを行うように構成されている。この目的のため、VCO44は、例えば、互いに90°位相がずれた4つのクロック信号を、例えば4つのレイズド余弦信号として出力するように動作可能な直交VCOである。VCO44は、例えば、シェアード16GHz直交VCOであってもよく、回路40の総サンプルレートを64GS/sにする。

0008

ストリームAないしDは、図1に示したように直列に接続されたデマルチプレクサ46とADCバンク48とを有する。サンプラ42は、電流モードで動作し、したがってストリームAないしDは、入力電流IINから生じる(入力電流IINをなす)有効な4つの時間インターリービングされた電流パルスのストリームである。各ストリームは総サンプルレートの1/4のサンプルレートを有する。総サンプルレートが64GS/sの例を続けると、各ストリームAないしDのサンプルレートは16GS/sである。

0009

例としてストリームAにフォーカスするが、電流パルスのストリームは、まず、n重(n−way)デマルチプレクサ46によりデマルチプレクスされる。デマルチプレクサ46は電流ステアリングデマルチプレクサであり、これはサンプラ42と同様の機能を果たし、ストリームAをn個の時間インターリービングされたストリームに分割する。

0010

デマルチプレクサ46から出力されたn本のストリームは、ADCバンク48におくられる。ADCバンク48はn個のADCサブユニットを含み、各サブユニットは入来パルスストリームデジタル信号に、例えば、8ビットデジタル値に変換する。したがって、n本のデジタルストリームはADCバンク48からデジタルユニット50に行く。

0011

ストリームB、C及びDは、ストリームAと同様であり、説明は省略する。n=80であれば、回路40は、4つのADCバンク48に分かれた320個のADCサブユニットを有すると考え得る。

0012

校正ユニット52は、デジタルユニット50から一以上の信号を受け取るように接続され、その信号に基づいて、サンプラ42、VCO44、デマルチプレクサ46及びADCバンク48のうち一以上に印加される制御信号を決定する。

0013

図2は、ADCバンク48の動作原理を理解するのに有用な模式図である。単純化のため、デマルチプレクサ46の出力60を1つだけ示し、図示したADC回路48はその出力に必要なADC回路(サブADCユニット(sub−ADC unit))のみである。同様なADC回路48(サブADCユニット)がデマルチプレクサ46のすべての出力に設けられても良い。

0014

ADC回路48は一般的にはキャパシタンス150の形式である。図2に示したように、キャパシタンス150は値が可変であり、その値は校正時又は初期設定段階時に調節可能である。一般的に、キャパシタンス150は、出力60からの電流パルスを電圧値VOUTに変換するのに利用される。すなわち、各パルスは、キャパシタンス150を、パルスの面積に比例する電圧まで電荷する。これは、各電流パルスの電荷量はその面積(Q=∫Idt)により決まり、キャパシタンス150の両端の電圧はその電荷量Qとキャパシタンス値Cにより決まる(V=Q/C)からである。

0015

あるパルスの電圧VOUTは、回路48がリセットスイッチ152によりリセットされるまで、キャパシタンス150の両端に保持される。あるパルスの電圧VOUTが保持されている間に、例えば逐次近似レジスタ(SAR)を備えたADC回路を用いて、このアナログ出力値デジタル出力値に変換できる。差動回路の場合、明示的には図示していないが、図1の回路がそうであるが、各VOUTは相補的VOUTを有し、そのペア差動コンパレータに印加され、そのペアに対する1つのデジタル出力が出力される。

0016

この動作モードの利点は、デマルチプレクサ46で遅延が生じても、各パルスの電荷は、少し長い時間がかかるが、関連出力に到達することである。その場合、パルスにより生じる電圧VOUTは影響されない。この点を例示するため、同じ電流パルスの2つの例154と156を図2に示す。第1のパルス154は最小の遅延が生じた場合を表す。第2のパルス156は、例えば、回路中の線路キャパシタンス(track capacitance)により、幾分かの遅延/拡散が生じた場合を表す。結果として、パルス156はパルス154と比較して、時間的に伸びている。重要なことは、2つのパルス154と156の面積がほぼ等しく、両方の場合で出力電圧VOUTが等しいことである。

0017

図3は、図6の回路48の各サブADCユニット中のSAR−ADC(逐次近似レジスタ−アナログ・デジタル変換)回路の適用可能性を理解するのに有用な模式図である。かかる回路は、図3に示したように、Reset(R)、Sample(S)、1、2、3、4、5、6、7及び8という形式のサブ変換動作(段階/ステップ)のサイクルを有し得る。各サンプルサブ変換動作において、電流パルスは、出力電圧VOUTに変換されてもよく、その後、その電圧VOUTは、続く8つのSARサブ変換動作で、8ビットデジタル値にされる。次のリセット(Reset)サブ変換動作は、回路を、次の電流パルスに対して準備する。

0018

図4は、図1図2の回路で利用されても良い、すなわち、ADCバンク48のサブADCユニットの一部として利用されても良いSAR−ADC回路の例を表す。主な要素は、図2からVOUTをキャプチャするS/H回路170、電圧コンパレータ180、内部DAC190及びSAR200である。コンパレータ180は、保持されたVOUTを、内部DAC190の出力と比較し、比較結果をSAR200に出力する。SAR200は、デジタルコード近似したVOUTを内部DAC190に供給するように設計されている。DAC190は、SAR200からのデジタルコード入力に基づいて、コンパレータにアナログ電圧を供給する。

0019

SAR200は、そのMSBがデジタル1(他のビットはデジタル0)となるように初期化される。このコードはDAC190に入力される。その出力アナログ電圧はコンパレータ180に供給される。このアナログ電圧がVOUTより大きいとき、コンパレータ180はSAR200がこのビットをリセットするようにする。そうでなければ、ビットは1とされる。次いで、次のビットが1に設定され、同じ手順(サブ変換動作)が行われ、SAR200中のすべてのビットがテストされるまで、このバイナリサーチが続く(これらの「テスト」は、図3のサブ変換動作1ないし8にそれぞれ対応する)。SAR200からのデジタルコード出力は、サンプル電圧VOUTのデジタル近似であり、変換が完了すると、最終的に出力される。

0020

言うまでもなく、かかる「テスト」はそれぞれ、コンパレータにより行われる比較動作を含む。一般的には、かかるサブ変換動作は、同期して実行され、すなわち各サブ変換動作はクロック信号により調節(regulated)され同じ時間かかる。これは、各サブ変換が「比較」期間を有し、その間に必要な比較が実行され、その終わりに比較結果が周辺回路に配信されることを意味する。この「比較」期間の次に「リセット」期間が来て、この期間にコンパレータが次の比較、すなわち次のサブ変換動作のための準備をする。これは、コンパレータに、入力が電圧レベルにおいて非常に近くても、与えられた時間内に常に正しい出力をするプレッシャを与える。コンパレータの性能は、サブADCの、それゆえ、図1のアナログ・デジタル回路40全体の性能全体に影響する。

先行技術

0021

EP−A1−2211468

0022

望ましくは、高速低パワー低ノイズコンパレータ回路を実施できるようにする回路を提供することである。望ましくは、かかる回路が(例えば、可変のプロセス、電圧などにわたり)一貫した性能を有することである。かかる回路は、コンパレータで用いるものであってもよく、他のタイプの回路(例えば、メモリ)で用いるものであってもよい。

0023

本発明の第1の態様の一実施形態により、第1と第2の入力信号の強度の間の差分をキャプチャするコンパレータにおいて用いる電荷モード回路がここに開示される。かかる回路は、キャプチャ動作中に、電荷パケットを受け取るように構成されたテールノードと、それぞれ第1と第2のパスに沿って前記テールノードに導電的接続可能な第1と第2のノードと、前記キャプチャ動作中、前記第1と第2の入力信号の強度間の差分に応じて、前記電荷パケット(すなわち、前記電荷パケットにより構成される電流)が前記第1と第2のパスに分割されるように、前記第1と第2の入力信号に基づいて、前記テールノードと前記第1及び第2のノードとの間の接続を制御するように構成された制御回路と、を有する。

0024

かかるチャージパケットは電荷のパケット、すなわち電流パルスと読んでもよい所定量の電荷である。かかる回路は、電荷パケットの分割すること、及びそのパケットを形成する電荷がどう分割されるかによるという点で、電荷モード回路であると考えても良い。かかる回路は、同様の理由で電流モード回路であるとも考えて良い。

0025

電荷パケット又は電流パルスは、時間的及び強度的に限定された電流信号に対する、確定された(例えば、所定の)又は境界を有する又は限定された電荷のパケットと考えてもよい。かかる電荷のパケットは、不連続な又はパルス状の電流信号、すなわち、始まり、その後停止して、電荷パケットを確定する結果として生じる。

0026

かかる境界を有する電荷のパケットを用いることにより、第1と第2のパスをどれだけの電荷が流れるか、例えば、寄生キャパシタンスにかかる、その電荷により生じる(例えば、グラウンドに対する)電位差を制限してもよい。さらに、かかる電荷が流れなくなると、電位差は、少なくともそれらが有用に比較され得る時間にわたって保持され得る。このように、電荷モード回路はコンパレータで用いてもよい。

0027

例えば、電荷パケットのサイズは、かかる電位差の平均(電荷モード回路の出力信号を形成する)が定義された(または所定の)値を有するように制御されてもよい(または予め定められているか、または限定されている)。その値は、チャージモード回路の供給(例えばVDD)電圧レベルとグラウンド(GND)電圧レベルとの間、例えば0.2ないし0.8VDDの間、または0.5ないし0.8VDDの間、または約0.7VDDであってもよい。言い換えれば、その値は、無制限の電流が流れることが許されている場合には、かかる電位差がキャプチャ動作において上昇する値よりも低いレベルにあるか、あるいはかかる電位差は、無制限の電流が流れることが許されていれば、キャプチャ動作中に落ちる値よりも高いレベルにある。電荷パケットのサイズは、電流の流れが制限されない場合、キャプチャ動作において流れる電荷の量より小さくてもよい。

0028

別の一例として、電荷パケットのサイズは、前記第1および第2のノードにおける電圧レベルが、キャプチャ動作の間に第1および第2の異なる値(に近づき、その値)で安定化または安定するようなものであってもよい。これらの異なる値の平均は、電荷パケットのサイズによって確定されてもよい。これらの値間の差(例えば、差の大きさ)は、第1および第2の入力信号の大きさの差に依存してもよい。

0029

入力信号は、大きさが電圧レベルである電圧モード(または単に電圧)信号であってもよい。入力信号は、大きさが電流値である電流モード(または電流)信号であってもよい。入力信号は、大きさが電荷量である電荷モード信号であってもよい。前記第1と第2の入力信号はアナログ信号であってもよい。もちろん、電流または電荷に基づく信号は、電圧モードの信号に変換されてもよく、これらの電圧モードの信号を入力信号として使用してもよい。

0030

上記制御回路は前記パスに沿って設けられたスイッチング回路を有してもよく、前記スイッチング回路は、前記テールノードと前記第1及び第2のノードとの間の接続の導通が前記第1と第2の入力信号の大きさにより制御されるように構成されている。かかるスイッチング回路は、MOSFETのようなトランジスタを含むことができる。

0031

スイッチング回路は、そのチャネルが第1のパスの一部を形成する第1のトランジスタと、そのチャネルが第2のパスの一部を形成する第2のトランジスタとを含むことができる。これらのトランジスタのゲート端子は、第1および第2の入力信号によって制御され、これらのパスに沿った電流または電荷の流れに影響を及ぼしてもよい。

0032

制御回路は、電荷パケットまたは電流パルスが、その一部が第1および第2のパスに沿って同時に通過するように分割されるように、構成されてもよい。それらの部分の相対的なサイズは、第1および第2の入力信号の大きさの差に依存してもよい。

0033

電流モード回路は、キャプチャ動作の間に電荷パケット(または電流パルス)を供給するように構成された制御可能な電荷ポンプまたは電流源を含むことができる。制御可能な電荷ポンプまたは電流源は、電荷パケットが供給されるとき、及び/又は電荷パケットのサイズを制御することができるという意味で制御可能であり得る。

0034

制御可能な電荷ポンプは、電荷パケットが所定の又は所与のサイズを有するように構成されてもよい。制御可能な電荷ポンプは、例えば、制御信号または基準信号に基づいて、所定のまたは所与のサイズを調整することができるように構成してもよい。制御可能な電荷ポンプは、電荷パケットがキャプチャ動作中にテールノードに供給されるように接続することができる。所与のまたは所定のサイズは、第1および第2のノードにおける電圧レベルが、第1および第2の入力信号の大きさの差に応じて、キャプチャ動作中に第1および第2の異なる値に安定するものであってもよい。

0035

制御可能な電荷ポンプは、キャプチャ動作に先立ってキャパシタ充電し、キャプチャ動作中にキャパシタを放電して電荷パケットを提供するように動作可能なキャパシタおよびスイッチング回路を含むことができる。制御可能なチャージポンプは、他の方法で構成することができる。電荷ポンプは、電荷パケット内の電荷量を調整して、例えば、キャパシタンスまたは電源電圧の変化を補償してもよい。

0036

電荷モード回路は、クロック信号(または他のそのような制御信号)を受け取り、クロック信号に基づいてキャプチャ動作を実行するように構成されてもよい。このように、電荷モード回路は、その動作がクロック信号に同期したクロック回路みなすことができる。

0037

電荷モード回路は、例えばクロック信号に同期した一連の前記キャプチャ動作を実行するように構成することができる。かかるキャプチャ動作は、回路がリセットされる(例えば、第1および第2ノードの電圧レベルが初期値になるという意味の)リセット動作と交互に行われてもよい。したがって、電荷モード回路は、第1および第2のノードにおける電圧レベルを、そのキャプチャ動作または各キャプチャ動作の(直)前に(または開始のために)初期値にする又は設定するように構成されてもよい。

0038

本発明の第2の態様の一実施形態によると、本発明の第1の態様の記した電荷モード回路を有するコンパレータが提供される。

0039

かかるコンパレータは、strongARMラッチ回路などの差動入力ダイナミック又はクロックを供給されたラッチ回路を含んでもよく、ラッチ回路はその入力を電荷モード回路から受け取ってもよい。例えば、これらの入力は、電荷モード回路の出力から提供されてもよく、その出力は、電荷モード回路の第1と第2のノードに供給されてもよい。例えば、これらの入力は、電荷モード回路の第1と第2のノードに接続されてもよい。

0040

本発明の第3の態様の一実施形態によると、アナログ・デジタルコンバータ回路が提供され、該回路は、前述の本発明の第1の態様による電荷モード回路、又は本発明の第2の態様によるコンパレータを含む。

0041

本発明の第4の態様の一実施形態によると、
本発明の第1の態様による電荷モード回路、又は本発明の第2の態様によるコンパレータ、又は本発明の第3の態様によるアナログ・デジタルコンバータ回路を有する、フリップチップなどのICチップを提供する。

0042

本発明の第5の態様の一実施形態によると、
本発明の第1の態様による電荷モード回路、又は本発明の第2の態様によるコンパレータ、又は本発明の第3の態様によるアナログ・デジタルコンバータ回路を有する、メモリデバイスを提供する。

0043

本発明は、装置の態様に対応する範囲の方法の態様に及ぶ。

図面の簡単な説明

0044

ここで、例として添付した図面を参照する。
上記の通り、アナログ・デジタル回路の模式図であり、本発明が適用され得るものである。
上記の通り、図1のADCバンクのADCユニットの動作原理を理解するのに有用な模式図である。
上記の通り、図2の各サブADCユニット中のSAR−ADC回路の適用を理解するのに有用な模式図である。
上記の通り、サブADCユニットの一部として、図1及び図2の回路と共に利用してもよいSAR−ADC回路の例を示す模式図である。
先に検討した、クロックを供給されたコンパレータ回路の例を示す模式図である。
図5の回路と用いる、先に検討した、クロックを供給された前置増幅回路の例を示す模式図である。
本発明を実施するクロックを供給された前置増幅回路を示す模式図である。
図7の回路の動作を理解するのに有用なグラフである。
本発明を実施するクロックを供給された前置増幅回路を示す模式図である。

実施例

0045

図5は、先に検討した、クロックを供給されたコンパレータ回路300を示す模式図である。クロックを供給されたコンパレータ回路300は、ラッチされたコンパレータ回路300と呼ばれても良く、strongARMラッチとして一般に知られているラッチ回路と比較される。この回路の動作は、提供され、以下に詳しく説明するグラフにより理解できる。

0046

回路900は、入力トランジスタ302と304の差動ペア、トランジスタ306、308、310及び312の2つのクロスカップルされたペア、出力ノード314と316、中間ノード318、320、第1の基準電圧源322、テールノード324、クロックを供給されたプリチャージトランジスタ326と328、クロックを供給された「比較」トランジスタ330、第2の基準電圧源332を有し、これらは図5のように接続されている。

0047

より具体的に、入力トランジスタ302と304の作動ペアは、そのゲート端子が入力信号INと/INを受け取る差動入力のペアとして機能するように接続されている。これらは、互いに比較される2つのコンパレータ入力である(例えば、図4のコンパレータ180の2つの入力を参照)。

0048

トランジスタ306,308,310,312の2つのクロスカップルされたペアは、2つのクロスカップルされたインバータを構成するように結合され、トランジスタ306と310が、出力が出力ノード314に接続された一方のインバータを構成し、トランジスタ308と312が、出力が出力ノード316に接続された他方のインバータを構成する。トランジスタ306と310により構成されるインバータは、中間ノード318と第1の基準電圧源322(この場合はVDD)との間に接続されている。トランジスタ308と312により構成されるインバータは、中間ノード320と第1の基準電圧源322との間に接続されている。インバータの出力は、出力ノード314と316において、コンパレータ回路300の出力を提供する。

0049

入力トランジスタ302と304の作動ペアは、中間ノード318及び320と、共通テールノード324との間にそれぞれ接続される。

0050

プリ電荷(すなわちリセット)トランジスタ326と328は、それぞれ、出力ノード314及び316と、第1の基準電圧源322との間に接続されている。比較(すなわち再生)トランジスタ330は、共通テールノード324と第2の基準電圧源332(この場合はグラウンド(GND))との間に接続される。プリ電荷トランジスタ326と328及び比較トランジスタ330は、クロック信号CLKを受け取るように接続されている。クロック信号CLKは、この場合、関連するグラフに示したように、論理ハイ(VDD)と論理ロー(GND)との間で交替する、スイッチングされた論理レベル(例えば、方形波)信号である。

0051

トランジスタ302,304,306,308及び330はNMOSMOSFETであり、トランジスタ310,312,326及び328はPMOS MOSFETである。

0052

動作中、この回路は、図5に示したグラフから分かるように、クロック信号CLKに同期して、(クロック信号CLKがローの時)「リセット」と(クロック信号CLKがハイの時)「再生」で交互に動作する。再生段階は、「比較」又は、特に後で開示する回路を考慮して、「キャプチャ」段階と呼ばれてもよい。

0053

「リセット」段階において、クロック信号CLKがローである時、プリ電荷トランジスタ326と328はオンであり、出力ノード314と316を論理ハイすなわちVDDにプルする。この時、比較トランジスタ330はオフであり、電流が例えば中間ノード318と320を通って流れないようにする。

0054

クロック信号CLKがハイになり再生段階になるとすぐに、プリ電荷トランジスタ326と328がオフになり、比較トランジスタ330はオンになる。重要なことには、入力トランジスタ302と304も、その入力信号(コンパレータ入力)が互いに少し違うと、異なる程度でオンである。(少しだけなら)必ずオンになるからである。

0055

電流が流れ始めると、出力ノード314と316の電圧レベルは下がる。しかし、トランジスタ302と304は異なる程度で必ずオンになるので(実際には、まったく同じ程度でオンにはならない)、中間ノード318と320を通って流れる異なる電流により、一方の電圧は他方より速く(おそらく、少しだけ)低下する。クロスカップルされたインバータは、この差分を加速及び増幅するように(増加するレートで、この差分を増大するという意味で)機能し、一方の出力ノードにおける電圧レベルを論理ローすなわちグラウンド(GND)に低下させ、他方の出力の電圧レベルを論理ハイすなわちVDDに再び上昇させる。この動作、及び共通テールノード324を通る関連する電流は、図5のグラフから分かる。

0056

出力ノード314と316とのどちらが論理ハイになり、どちらが論理ローになるかは、(例えばノイズがない理想的な場合には)入力信号INと/INとのどちらが大きいかにより、出力信号OUTと/OUTの電圧レベルが、再生段階の終わりに比較結果を提供する。回路300の精度は、出力ノード314と316における電圧レベルがクロスカップルされたインバータの加速の下に分岐する時にされる正しい「決定」に依存する。

0057

もちろん、次の「リセット」段階が始まる時、すなわちクロック信号CLKがローになる時、プリ電荷トランジスタ326と328はオンに戻り、比較トランジスタ330はオフに戻り、(静電流が無いように)電流を止め、出力ノード314と316を再び論理ハイすなわちVDDにプリチャージする。

0058

それゆえ、言うまでもなく、クロックを供給されたコンパレータ回路300は、クロックサイクルごとの比較演算を行う。特に、クロック信号CLKがハイである各再生段階中に行う。比較動作は、その時に入力信号INと/INとの電圧レベルを比較し、入力信号INと/INとのどちらが高い電圧レベルを有するかに応じて、論理ハイと論理ロー、又はその逆である出力信号OUTと/OUTを与える。

0059

上記の通り、この動作は、回路300の上半分のクロスカップルされたインバータにより支配されている。入力信号INと/INとの間の差分に基づき、入力においてトランジスタ302と304を最初に流れる電流間の差分のため、一方のインバータは他方より少し早く、ある方向への同期引き込み(pulling in)を開始する。これにより、2つのインバータは、両側の間の差分を加速/増幅させ、その出力は急速に分岐する。CMOSインバータ回路のように、供給電流は回路がアクティブな時にだけ流れる。

0060

回路300には欠点がある。発明者は、特に動作を高速にして、例えば各再生段階を10ないし50psしかかからないようにすることを考えた。また、発明者は、動作を低電圧にし、例えばVDDを1V以下にすることを考えた。問題は、入力トランジスタ302と304は、低ノイズに寄与するようにするには、比較的大きくすればよいが、しかしこれでは(キャパシタンスが大きくなり)動作が遅くなる。

0061

回路300には次の欠点があると考えられるかも知れない。すなわち:(1)コモンモード入力電圧に敏感であり、(2)例えば、デバイスVTHの変化に敏感であり(入力トランジスタ302と304について)、(3)比較的ノイズ性能がよくなく(多くのトランジスタがノイズに寄与し、それらのトランジスタはスイッチングを速くするため、小型化されている)、(4)クロックエッジの後の入力信号INと/INの変化に敏感である。

0062

図6は、クロックを供給されたコンパレータ回路300と用いる、先に検討した、クロックを供給された前置増幅回路400の例を示す模式図である。この回路400の動作は、回路300として提供され、以下に詳しく説明するグラフにより理解できる。

0063

回路400は、入力トランジスタ402と404の差動ペア、共通テールノード406、中間ノード408と410、クロックを供給されたトランジスタ412、414及び416、第1の基準電圧源418及び第2の基準電圧源420を有し、これらは図6に示すように接続されている。

0064

より具体的に、入力トランジスタ402と404の作動ペアは、そのゲート端子が入力信号INと/INを受け取る差動入力のペアとして機能するように接続されている。前述のように、これらは、互いに比較される2つのコンパレータ入力である(例えば、図4のコンパレータ180の2つの入力を参照)。しかし、クロックを供給された前置増幅回路400は、クロックを供給されたコンパレータ回路300とともに用いられ、(後述する)回路400の出力信号OUTと/OUTが回路300の入力信号INと/INになるようにする。

0065

入力トランジスタ402と404は、共通テールノード406と中間ノード408及び410との間にそれぞれ接続されている。クロックを供給されたトランジスタ412と414はそれぞれ、中間ノード408及び410と第2の基準電圧源420、この場合にはグラウンド(GND)との間に接続される。クロックを供給されたトランジスタ416は、共通テールノード406と第1の基準電圧源418、この場合にはVDDとの間に接続される。回路300と400との間のグラウンドとVDDレベルは、同じであるが、これはもちろん必須ではない。

0066

クロックを供給されたトランジスタ412、414及び416は、クロック信号/CLK、すなわち図5のクロック信号CLKの反対を受け取るように接続されている。トランジスタ412と414はNMOSMOSFETであり、トランジスタ402、404及び416はPMOS MOSFETである。

0067

中間ノード408と410は、前述の通り、図5のトランジスタ304と302に出力信号OUTと/OUTを提供する。

0068

動作中、回路400はクロック信号/CLKに基づき動作する。それゆえ、比較を容易にするため、図5の「リセット」及び「再生」段階を、図6のグラフに示す。「理想」及び「実際」の両方の場合を、出力信号OUTと/OUT(VOUT)について示す。「実際」の場合は、回路400に対応し、「理想」の場合は図7ないし9を参照して後で説明する。

0069

「リセット」段階では、クロック信号/CLKがハイであり(クロック信号CLKがロー)であるとき、クロックを供給されたトランジスタ412と414はオフであり、クロックを供給されたトランジスタ416はオンである。このように、CMOSインバータのように、ノード408と410における出力信号OUTと/OUTは、論理ローすなわちグラウンド(GND)である。「再生」段階では、クロック信号/CLKがローであるとき、クロックを供給されたトランジスタ412と414はオフであり、クロックを供給されたトランジスタ416はオンである。このように、再びCMOSインバータと同様に、ノード408と410における出力信号OUTと/OUTは、両方とも論理ハイすなわちVDDに上昇する。

0070

入力信号INと/INの電圧レベルは、トランジスタ402と404がオンである程度を制御し、再生段階中、これはノード408と410を流れる電流を制御し、その結果、それらのノードにおける電圧レベルがどのくらい速く論理ハイになるか、すなわち同じ電圧レベルまで上昇するか制御する。一例を図6の「実際」グラフに示した。出力信号/OUTは出力信号OUTより速くVDDに上昇し、一番下のグラフに示した、短い時間に出力信号OUTと/OUTの間の対応する電圧差ΔVOUTがある。この期間は例えば、前述の10−50psの再生段階の例では、10psくらい短い。言うまでもなく、クロックを供給された前置増幅回路400は、図5の回路300の入力端子に(すなわち、入力信号INと/INの間に)、増幅された電圧差ΔVOUTを提供できる。これは、そうでなければ回路300に直接(すなわち、回路400がなければ)提供されたであろう、図6の回路400の入力信号INと/INの間の電圧差より大きい。この増幅により、ノイズ性能が少しよくなるが、欠点もある。

0071

利点と欠点とをここでさらに説明する。

0072

図6のクロックを供給された前置増幅回路400の利点は、その利得が、図5の回路300と図6の回路400を含む回路全体におけるノイズリダクションノックオン効果(knock−on effect)を有することである。例えば、クロックを供給された前置増幅回路400における利得3(a gain of 3)により、3倍(a factor of 3)の、ラッチ回路300のノイズリダクションにつながる。また、図6回路400の入力にあるPMOSトランジスタ402と404は、再生を送らせることなく大きく(ローノイズ化)できる。

0073

図6の回路に関連する欠点を、図6の右側のグラフに示す。

0074

「理想」の場合に、出力信号OUTと/OUTは、クロック信号/CLKがローになると、(利得を有し)入力信号INと/INに応じて上昇し、その後のクロックの立ち上がりエッジまで値を維持する。しかし、クロック信号/CLKがローのとき、一番上のPMOSトランジスタ416はオンのままなので、前述のように、回路400に対応する「実際」の場合は、出力信号OUTと/OUTが論理ハイすなわちVDDに素早く上昇する(すなわち、同じ電圧レベルになるように)。これがどのくらい早く生じるかのバリエーションは一番上のPMOSトランジスタ416を流れる電流に依存する(すなわち、コモンモード電圧VCMと、入力NMOSトランジスタ又はスイッチ402及び404の閾値電圧VTHと、一番上のPMOSトランジスタ416の閾値電圧VTHとに依存する)。「速い」場合と「遅い」場合の例を図6の「実際」グラフに示す。

0075

このように、図6の一番下のグラフに示した、増幅されたΔVOUT信号(出力信号OUTと/OUTとの差分)は、差がまったくなくなる前の、非常に短時間(例えば、10ps)だけの差分を示す。そのプロファイルは、出力信号OUTと/OUTがどのくらい速く論理ハイすなわちVDDに引き上げられるかにより変わる。この電圧は、図5のラッチ回路300が、再生によりそれに応答する時間を持つ前に消えてしまうかも知れない。またこれは、回路400の有効前置増幅利得が、ラッチ回路300のノイズをこれ以上低減しないところまで低下したことを意味する。

0076

このように、図6の回路は上記の欠点(3)と(4)の解消の役に立つが、それ自体の欠点があり(例えば、回路400のΔVOUTがなくなると、回路300の入力信号INと/INとの間の電圧差ΔVがなくなるとの欠点(5))が生じ、上記の欠点(1)と(2)も残る。

0077

図7は、本発明を実施する、改良された、クロックを供給された前置増幅回路500を示す模式図である。この回路500の動作は後で説明する図8のグラフから理解できる。留意点として、図8のグラフは図6に示した「理想」の場合と類似している。

0078

回路500は回路400と類似しており、同様の要素は同様に示し、重複する説明は省略する。回路500の回路400との相違点は、クロックを供給されたトランジスタ416が、電荷ポンプとリセット機能を有する、クロックを供給されたユニット502で置き換えられた点にある。

0079

大まかなアイデアは、再生段階において電荷を測定し、入力信号INと/INとに基づいて共通テールノード406において分離して、ノード408と410における出力信号OUTと/OUTの出力電圧が、「設計上の」目標レベルの近くまで上昇し、VDDまでは上昇し続けないようにすることである。これは図8に示され、出力信号OUTと/OUTがVDDに向けて上昇するが、中間(midline)値のどちらかの側で安定(level out)している。中間値では、入力信号INと/INが等しければ、両方が安定すると期待される。クロックを供給された電荷ポンプが、共通テールノード406と第1の基準電圧源418、すなわちVDDとの間に接続されたユニット502により模式的に示されている。このユニット502は、リセット段階において共通テールノード406の電圧をリセットする機能を有する。

0080

図7に示すように、一定量の電荷2Qinを供給(deliver)するユニット502の電荷ポンプの側面を設計することが可能である。この電荷がテールノードで等しく分離されれば、電荷量Qinが出力OUTと/OUTとに供給され、ラッチ回路300への入力の有効寄生容量(CPARASITIC)に電圧(VOUT=Qin/CPARASITIC)を生成する。これは、前述の中間値で安定する出力信号OUTと/OUTの両方に対応するだろう。この一定電荷量2Qinは、例えば、中間値VOUT=約0.7VDDを供給(deliver)するように設計してもよく、図5のラッチ位階路300の動作を最も良くするのに最適などんな電圧を供給するように設計してもよい。

0081

当然、入力信号INと/INとの間に差があるので、電荷2Qinは共通テールノード406において等しく分割されず、ΔVOUT(図8に示した出力信号OUTと/OUTとの間の差)が生じるだろう。すなわち、出力信号OUTと/OUTとの電圧レベルは、入力信号INと/INとに応じて異なる値に落ち着く。有利にも、このΔVOUTは維持される。出力信号OUTと/OUTとが、図6の「実際」の場合のように、VDDまで上昇し続けないからである。また、回路は、電流自体ではなく分割される電荷に基づいて動作するので、コモンモード電圧VCMと閾値電圧VTHには敏感ではない。そのため、この回路は上記の欠点(1)から(5)をすべて解決する。

0082

図9は、図7の回路500に対応する、クロックを供給された前置増幅回路600を示す模式図である。この回路の動作は、図8に示したものと対応する。

0083

回路600は回路500と類似しており、同様の要素は同様に示し、重複する説明は省略する。回路600の回路500との相違点は、クロックを供給されたユニット502の実装例が明示的に示されている点にある。

0084

回路600のクロックを供給されたユニット502は、ノード604と606の間に接続されたCPUMP602を有する。ノード604は、「比較」スイッチ608を介して第1の基準電圧源418「VDD」に接続され、「リセット」スイッチ(RST)610を介して第2の基準電圧源420「GND(グラウンド)」に接続されている。ノード606は、「リセット」スイッチ612を介して第1の基準電圧源418に接続され、「比較」スイッチ614を介して共通テールノード406に接続されている。

0085

「比較」スイッチは、「再生」(「比較」または「キャプチャ」)段階中にクローズ(導通)され、「リセット」段階中にオープンされる。反対に、「リセット」(RST)スイッチは、「再生」段階中にオープンとされ、「リセット」段階中にクローズとされる。クロックを供給されたNMOS又はPMOSトランジスタの任意の好適な構成を用いて、かかる「比較」及び「リセット」スイッチの機能を提供できる。

0086

「リセット」(RST)段階中、キャパシタ(すなわちキャパシタンス)CPUMP602にかかる電圧VCAPはVDDに等しい。キャパシタCPUMP602の左右の端はそれぞれグラウンド420とVDD418に有効に接続されているからである。「再生」段階中、電圧VCAPはVTAIマイナスVDDとなる。ここで、VTAILは(再生段階の終わりにおける)共通テールノード406の電圧である。キャパシタCPUMP602の左右端はそれぞれVDD418と共通テールノード406とに有効に接続されているからである。キャパシタCPUMP602の値は、前述のように、ある電荷2Qinとなるように設定され得る。また、この値はVDDにより決まり、閾値電圧VTHとコモンモード電圧VCMへの敏感性が低下する。

0087

ちなみに、キャパシタCPUMP602は、「比較」スイッチ608を介して、VDD418ではなく、別の基準電圧源VREF(図示せず)に接続されていてもよく、その別の基準電圧源VREFが、CPUMP、VDD、VTH、VCMの値及び第2段階の入力電圧(すなわち、図5のラッチ回路300のもの)のバリエーションを無くすように調整されてもよい。

0088

前述の通り、回路500又は600は、図5の回路300などのラッチ回路と共に用いてコンパレータを提供することができる。かかるコンパレータは、上記の問題(1)から(5)に煩わされることなく動作し、有利であると考えられる。

0089

かかるコンパレータは、ADC回路において利用して、例えば図1のADC回路40において用いるのに適したサブADCユニットを構成してもよい。したがって、本発明の実施形態は、回路500と600の場合の入力電圧信号間の差分をキャプチャするチャージモード回路に、コンパレータ回路に、及びADC回路に広がる。

0090

それゆえ、言うまでもなく、ここに開示の回路は、コンパレータに用いる回路として、コンパレータ自体として、又はADCとして、説明することもできる。本発明の回路は、例えば、フリップチップなどのIC上の、集積回路として実装してもよい。本発明は、上記の通り、集積回路及びICチップ、かかるICチップを含む回路基板、及びかかる回路基板を含む通信ネットワーク(例えば、インターネット光ファイバネットワーク無線ネットワーク)、及びかかるネットワークネットワーク機器に広がる。

0091

本発明は、添付した請求項の精神と範囲において、上記開示を考慮して多くの異なる方法で実施することができる。

0092

400回路
402、404入力トランジスタ
406共通テールノード
408、410中間ノード
412、414トランジスタ
416PMOSトランジスタ
500 回路
502 ユニット

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