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図面 (9)

課題

第1信号と第2信号との間のタイミング差異を測定するための正確性を伴う回路を提供する。

解決手段

測定オペレーションの最中に、第1信号Q1に基づいて電流パルスを受け取るように構成されているテールノード32と、第1及び第2パスのそれぞれに沿ってテールノードに対して伝導的接続可能な第1ノード34及び第2ノード36と、第2信号Q2に基づいて、テールノードと、第1及び第2ノードとの間のそうした接続をコントロールするように構成されている操縦回路24であり、第1第2信号の間のタイミング差異に基づいて電流パルスの第1部分が第1パスに沿って進み、かつ、電流パルスの第2部分が第2パスに沿って進むように電流パルスを操縦する操縦回路と、第1第2部分のうち一つまたは両方に基づいて、タイミング差異の測定を示している測定結果信号を出力するように構成されている信号出力ユニット50とを含む。

概要

背景

図1は、PLL回路の例の模式的なダイヤグラムである。PLL回路1は、基準クロック(REFCLK)源2、位相比較器(phase comparator)4、チャージポンプ6、ループフィルタ8、電圧制御発振器VCO)10、クロック制御回路(closk−controlled circuit)12、および、分周器(divider)14を含んでいる。

チャージポンプ6は、位相比較器4の出力によってコントロールされるように接続されている。チャージポンプ6の出力は、ループフィルタ8によってフィルタされた後で、VCO10をコントロールする。VCO10は、一つまたはそれ以上のクロック信号(図1の事例では、4つのクロック信号)をクロック制御回路12に対して出力する。VCOから出力された一つまたはそれ以上のクロック信号(VCOCLK)は、また、分周器14を介して、クロック信号VCODIVとして、位相比較器に対してもフィードバックされる。位相比較器は、また、基準クロック源2からの入力も受け取る。従って、一般的なPLL理論から知られるように、PLL回路11は、クロック信号又はVCO10によって出力されるクロック信号を、基準クロック信号REFCLKとの位相合せ(phase alignment)へとロックするように働く。分周器14における分周率セット(divider ratio set)に応じて、クロック信号REFCLKとVCOCLLとの間で周波数におけるいくらか差異を伴うものである。

典型的なVCO回路は、1つのクロック信号を出力するが、VCO10は、上述のように、4つのクロック信号を出力しているように示されている。このことは、PLL回路1(そして、実際に本発明の実施例に係るもの)が、欧州特許出願公開第2211468号、その全ての内容がここにおいて参照によって包含されているもの、に係るアナログ−デジタル変換器について、および、欧州特許出願公開第2849345号、再びその全ての内容がここにおいて参照によって包含されているもの、に係るデジタルアナログ変換器についての適用性を示している。欧州特許出願公開第2211468号の図9−13から明らかなように、ADC回路は、直角位相(quadrature)(4位相)のクロック信号に基づいて動作する。0°、90°、180°、および270°の相対位相を有している4つの時間インターリーブされた(time−interleaved)実質的に正弦波状のクロック信号を含むものである。欧州特許出願公開第22849345号のDAC回路についても全く同じであり、例えば、この文書の図15Bを参照のこと。従って、図1のクロック制御回路12は、例として、ADCまたはDACであるものとして示されている。そして、この例は、クロック制御回路12が一つまたはそれ以上のクロック信号に基づいて動作可能なあらゆる回路であり得るという理解をもって、ここにおいて実行例として継続されよう。

ここで、図1の位相比較器(位相検出器)4に焦点をあてると、図2は、その入力クロック信号の信号ダイヤグラムを表している。つまり、分周器14を介してVCO10からフィードバックされたクロック信号であるクロック信号VCODIVと、基準クロック信号REFCLKである。

典型的に、PLL回路1といったPLL回路のタスクは、クロック信号VCODIVと基準クロック信号REFCLKとの間の関係を維持することである。クロック制御回路12に対してフィードされるクロック信号VCOCLKと基準クロック信号REFCLKとの間の(要求される又はターゲットの)関係も、また、存在するようにである。

この要求される関係は、例えば、分周器14によって適用される分割ファクタをコントロールすることにより、または、自身のための位相比較器といったPLL回路1におけるいくつかの他のエレメントをコントロールすることによって設定され得る。従って、位相比較器4(位相検出器)の仕事は、図2に示されるように、基準クロック信号REFCLKの各1サイクルについて、望まれるXサイクルのクロック信号VCODIVが生じるように、VCO10へのパス(path)に沿ってフィードされるべき出力信号を生成することであるとして集約されてよい。ちなみに、クロック信号VCODIVが図2に示されているが、同様に、クロック信号VCO自身、または、そこから生じるクロック信号が示され得るものであり、値Xがそれに応じて調整される。こういう理由で、そうした信号は、これ以降、VCOであるとして一般的に示される。

値Xは、整数コンポーネント分数コンポーネントの両方を有し得ることを心に留めておくと、チャレンジは、意図されたVCOクロック周波数を出力する(つまり、ターゲットのロック状態を達成する)ために、PLL回路1について、そうした整数と分数の関係をできる限り正確に維持することである。このことは、もちろん、クロック制御回路12のオペレーションに影響する。

概要

第1信号と第2信号との間のタイミング差異を測定するための正確性を伴う回路を提供する。測定オペレーションの最中に、第1信号Q1に基づいて電流パルスを受け取るように構成されているテールノード32と、第1及び第2パスのそれぞれに沿ってテールノードに対して伝導的接続可能な第1ノード34及び第2ノード36と、第2信号Q2に基づいて、テールノードと、第1及び第2ノードとの間のそうした接続をコントロールするように構成されている操縦回路24であり、第1第2信号の間のタイミング差異に基づいて電流パルスの第1部分が第1パスに沿って進み、かつ、電流パルスの第2部分が第2パスに沿って進むように電流パルスを操縦する操縦回路と、第1第2部分のうち一つまたは両方に基づいて、タイミング差異の測定を示している測定結果信号を出力するように構成されている信号出力ユニット50とを含む。

目的

典型的に、PLL回路1といったPLL回路のタスクは、クロック信号VCODIVと基準クロック信号REFCLKとの間の関係を維持することである

効果

実績

技術文献被引用数
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牽制数
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請求項1

第1信号と第2信号との間のタイミング差異を測定するための電流モード回路であって、測定オペレーションの最中に、前記第1信号に基づいて電流パルスを受け取る、ように構成されているテールノードと、第1パスおよび第2パスのそれぞれに沿って、前記テールノードに対して伝導的接続可能な第1ノードおよび第2ノードと、前記測定オペレーションの最中に、前記第2信号に基づいて、前記テールノードと、前記第1ノードおよび第2ノードとの間のそうした接続をコントロールする、ように構成されている操縦回路であり、前記第1信号と第2信号との間のタイミング差異に基づいて、前記電流パルスの第1部分が前記第1パスに沿って進み、かつ、前記電流パルスの第2部分が前記第2パスに沿って進むように、前記電流パルスを操縦する、操縦回路と、前記第1部分と前記第2部分のうち一つまたは両方に基づいて、前記タイミング差異の測定を示している測定結果信号を出力するように構成されている信号出力ユニットと、を含む、電流モード回路。

請求項2

前記操縦回路は、前記第1部分が前記第1パスに沿って進み、次に、前記第2部分が前記第2パスに沿って進むように、前記電流を操縦するように構成されている、請求項1に記載の電流モード回路。

請求項3

制御回路は、パスに沿って備えられたスイッチング回路を含み、前記スイッチング回路は、前記テールノードと、前記第1ノードおよび第2ノードとの間の前記接続の伝導性が前記第2信号によってコントロールされるように構成されている、請求項1または2に記載の電流モード回路。

請求項4

前記スイッチング回路は、チャンネルが前記第1パスの一部を形成する第1トランジスタ、および、チャンネルが前記第2パスの一部を形成する第2トランジスタを含み、かつ、これらのトランジスタのゲート端子は、前記第2信号によってコントロールされる、請求項3に記載の電流モード回路。

請求項5

前記電流モード回路は、前記第1信号に基づいて、前記電流パルスを提供するように構成されているコントロール可能な電流源、を含む、請求項1乃至4いずれか一項に記載の電流モード回路。

請求項6

前記信号出力ユニットは、前記第1部分と前記第2部分のサイズにおける差異に基づいて、または、前記第1部分と前記第2部分のうち一つのサイズに基づいて、測定結果信号を出力するように構成されている、請求項1乃至5いずれか一項に記載の電流モード回路。

請求項7

前記信号出力ユニットは、前記電流パルスの前記第1部分と前記第2部分を、対応する第1ポテンシャル差異と第2ポテンシャル差異へと変換するために、前記第1ノードと前記第2ノード、それぞれに、接続されている第1キャパシタと第2キャパシタ、を含む請求項1乃至6いずれか一項に記載の電流モード回路。

請求項8

前記信号出力ユニットは、アナログ−デジタル変換器回路を含み、かつ、前記測定結果信号は、デジタル信号である、請求項1乃至7いずれか一項に記載の電流モード回路。

請求項9

前記第1信号と前記第2信号のうち一つ、または、両方は、スイッチされた論理レベル信号であり、及び/又は、前記第1信号と前記第2信号は、クロック信号、または、他の反復的な信号である、請求項1乃至8いずれか一項に記載の電流モード回路。

請求項10

請求項1乃至9いずれか一項に記載の電流モード回路、を含む、位相検出器

請求項11

前記電流モード回路は、前記第1信号と前記第2信号との間のタイミング差異を繰り返し測定するように構成されており、前記タイミング差異の一連測定値を生成するものであり、前記位相検出器は、前記第1信号と前記第2信号との間のターゲットの関係に基づいて、前記ターゲットの関係に対応して、前記第1信号と前記第2信号との間のタイミング差異を示している一連の基準値を生成するように動作可能である、基準回路と、前記一連の測定値を前記一連の基準値と比較するように構成されている比較回路と、前記比較の結果に基づいて、位相検出信号を出力するように動作可能である信号出力ユニットと、を含む、請求項10に記載の位相検出器。

請求項12

前記位相検出器は、さらに、前記一連の測定値と前記一連の基準値に基づいて、前記位相検出器の動作を較正するように動作可能である、較正回路、を含む、請求項11に記載の位相検出器。

請求項13

請求項10乃至12いずれか一項に記載の位相検出器、を含む、位相同期ループ回路

請求項14

請求項1乃至9いずれか一項に記載の電流モード回路、または、請求項10乃至12いずれか一項に記載の位相検出器、もしくは、請求項13に記載の位相同期ループ回路、を含む、デジタルアナログ変換器回路またはアナログーデジタル変換器回路。

請求項15

請求項1乃至9いずれか一項に記載の電流モード回路または請求項10乃至12いずれか一項に記載の位相検出器、または、請求項13に記載の位相同期ループ回路、もしくは、請求項14に記載のデジタル−アナログ変換器回路またはアナログーデジタル変換器回路、を含む、フリップチップといった、ICチップ

技術分野

0001

本発明は、信号間のタイミング差異を測定するための回路に関する。例えば、位相同期ループ(phase−locked loop)または位相同期ループ(PLL)回路における使用のためのものである。

背景技術

0002

図1は、PLL回路の例の模式的なダイヤグラムである。PLL回路1は、基準クロック(REFCLK)源2、位相比較器(phase comparator)4、チャージポンプ6、ループフィルタ8、電圧制御発振器VCO)10、クロック制御回路(closk−controlled circuit)12、および、分周器(divider)14を含んでいる。

0003

チャージポンプ6は、位相比較器4の出力によってコントロールされるように接続されている。チャージポンプ6の出力は、ループフィルタ8によってフィルタされた後で、VCO10をコントロールする。VCO10は、一つまたはそれ以上のクロック信号図1の事例では、4つのクロック信号)をクロック制御回路12に対して出力する。VCOから出力された一つまたはそれ以上のクロック信号(VCOCLK)は、また、分周器14を介して、クロック信号VCODIVとして、位相比較器に対してもフィードバックされる。位相比較器は、また、基準クロック源2からの入力も受け取る。従って、一般的なPLL理論から知られるように、PLL回路11は、クロック信号又はVCO10によって出力されるクロック信号を、基準クロック信号REFCLKとの位相合せ(phase alignment)へとロックするように働く。分周器14における分周率セット(divider ratio set)に応じて、クロック信号REFCLKとVCOCLLとの間で周波数におけるいくらか差異を伴うものである。

0004

典型的なVCO回路は、1つのクロック信号を出力するが、VCO10は、上述のように、4つのクロック信号を出力しているように示されている。このことは、PLL回路1(そして、実際に本発明の実施例に係るもの)が、欧州特許出願公開第2211468号、その全ての内容がここにおいて参照によって包含されているもの、に係るアナログ−デジタル変換器について、および、欧州特許出願公開第2849345号、再びその全ての内容がここにおいて参照によって包含されているもの、に係るデジタルアナログ変換器についての適用性を示している。欧州特許出願公開第2211468号の図9−13から明らかなように、ADC回路は、直角位相(quadrature)(4位相)のクロック信号に基づいて動作する。0°、90°、180°、および270°の相対位相を有している4つの時間インターリーブされた(time−interleaved)実質的に正弦波状のクロック信号を含むものである。欧州特許出願公開第22849345号のDAC回路についても全く同じであり、例えば、この文書の図15Bを参照のこと。従って、図1のクロック制御回路12は、例として、ADCまたはDACであるものとして示されている。そして、この例は、クロック制御回路12が一つまたはそれ以上のクロック信号に基づいて動作可能なあらゆる回路であり得るという理解をもって、ここにおいて実行例として継続されよう。

0005

ここで、図1の位相比較器(位相検出器)4に焦点をあてると、図2は、その入力クロック信号の信号ダイヤグラムを表している。つまり、分周器14を介してVCO10からフィードバックされたクロック信号であるクロック信号VCODIVと、基準クロック信号REFCLKである。

0006

典型的に、PLL回路1といったPLL回路のタスクは、クロック信号VCODIVと基準クロック信号REFCLKとの間の関係を維持することである。クロック制御回路12に対してフィードされるクロック信号VCOCLKと基準クロック信号REFCLKとの間の(要求される又はターゲットの)関係も、また、存在するようにである。

0007

この要求される関係は、例えば、分周器14によって適用される分割ファクタをコントロールすることにより、または、自身のための位相比較器といったPLL回路1におけるいくつかの他のエレメントをコントロールすることによって設定され得る。従って、位相比較器4(位相検出器)の仕事は、図2に示されるように、基準クロック信号REFCLKの各1サイクルについて、望まれるXサイクルのクロック信号VCODIVが生じるように、VCO10へのパス(path)に沿ってフィードされるべき出力信号を生成することであるとして集約されてよい。ちなみに、クロック信号VCODIVが図2に示されているが、同様に、クロック信号VCO自身、または、そこから生じるクロック信号が示され得るものであり、値Xがそれに応じて調整される。こういう理由で、そうした信号は、これ以降、VCOであるとして一般的に示される。

0008

値Xは、整数コンポーネント分数コンポーネントの両方を有し得ることを心に留めておくと、チャレンジは、意図されたVCOクロック周波数を出力する(つまり、ターゲットのロック状態を達成する)ために、PLL回路1について、そうした整数と分数の関係をできる限り正確に維持することである。このことは、もちろん、クロック制御回路12のオペレーションに影響する。

発明が解決しようとする課題

0009

位相検出器における使用のための既知の回路は、いくつかのアプリケーション、特には高周波数アプリケーションにとって、十分には正確でないことが分かってきた。従って、PLL回路における使用のための改善された正確性を伴う回路を提供することが望ましい。

課題を解決するための手段

0010

本発明の第1の態様に係る実施例に従って、第1信号と第2信号との間のタイミング差異を測定するための電流モード回路が提供される。本回路は、測定オペレーションの最中に第1信号に基づいて電流パルスを受け取るように構成されているテールノードと、第1パスおよび第2パスのそれぞれに沿ってテールノードに対して伝導的接続可能な第1ノードおよび第2ノードと、測定オペレーションの最中に第2信号に基づいてテールノードと、第1ノードおよび第2ノードとの間のそうした接続をコントロールするように構成されている操縦回路(steering circuitry)であり、第1信号と第2信号との間のタイミング差異に基づいて、電流パルスの第1部分が第1パスに沿って進み、かつ、電流パルスの第2部分が第2パスに沿って進むように電流パルスを操縦する操縦回路と、を含む。

0011

電流モード回路への参照は、チャージモード回路に対する参照のように表現され得ることが正しく理解されよう。例えば、チャージは、パルス期間にわたる電流の積分である。電流パルスは、また、いくつかの実施例においては、単純に電流として説明されてよい。

0012

そうした回路は、第1部分と第2部分のうち一つまたは両方に基づいて、タイミング差異の測定を示している測定結果信号を出力するように構成されている信号出力ユニット、を含む。

0013

第1信号と第2信号との間のタイミング差異に基づいて電流を分割する技術は、有利にも、正確な測定が捉えられるようにできる。例えば、電流分割は、高周波数信号を用いてさえも正確に行われ得るものである。

0014

操縦回路は、第1部分が第1パスに沿って進み、かつ、第2部分が第2パスに沿って進むように、電流パルスを操縦するように構成されている。つまり、電流は、最初にパスのうち一方に沿って進み、そして、次に、他方に沿って進む。おそらく立上り立下り時間、等に関して)いくらかの電流が同時に両方のパスに沿って進む、過渡的な期間だけを伴うものである。

0015

制御回路は、パスに沿って備えられたスイッチング回路を含み、スイッチング回路は、テールノードと、第1ノードおよび第2ノードとの間の接続の伝導性が第2信号によってコントロールされるように構成されている。そうしたスイッチング回路は、MOSFETといったトランジスタを含んでよい。

0016

スイッチング回路は、チャンネルが第1パスの一部を形成する第1トランジスタ、および、チャンネルが第2パスの一部を形成する第2トランジスタを含んでいる。これらのトランジスタのゲート端子は、第2信号によってコントロールされる。

0017

本回路は、第1信号に基づいて、電流パルスを提供するように構成されているコントロール可能(例えば、電圧制御)な電流源を含む。第1信号は、望ましくは、矩形波またはスイッチされた論理レベルの信号であり、電流パルスは、スイッチされた論理レベルのフォーム、つまり、少なくともパルスの中心部の上がフラットトップである。このことは、回路の線形オペレーションをできるようにし、測定における正確性を改善している。

0018

信号出力ユニットは、第1部分と第2部分のサイズにおける差異に基づいて、または、第1部分と第2部分のうち一つのサイズに基づいて、測定結果信号を出力するように構成されてよい。

0019

信号出力ユニットは、電流パルスの第1部分と第2部分を、対応する第1ポテンシャル差異と第2ポテンシャル差異へと変換するために、第1ノードと第2ノード、それぞれに、接続されている第1キャパシタと第2キャパシタを含む。そうしたポテンシャル差異または電圧は、さらなる回路によって直ちに採用され得るものである。

0020

信号出力ユニットは、アナログ−デジタル変換器回路を含んでよく、かつ、測定結果信号は、デジタル信号であってよい。従って、本発明の態様に従った回路は、時間−デジタル変換器(TDC)回路として参照され得る。

0021

上記のように、第1信号と第2信号のうち一つまたは両方は、スイッチされた論理レベル信号であってよい。望ましくは、少なくとも第1信号は論理レベル信号である。電流パルス幅変調のフォームをコントロールするからである。スイッチされたレベル、または、スイッチされた論理レベルのフォームを伴う電流パルスは、本発明の態様に従って、回路の線形オペレーションを促進し得るものである。そうしたスイッチされたレベルの信号は、立上りと立下りエッジを有しており、例えば、直ちに検出され得るものである。

0022

第1信号と第2信号は、クロック信号、または、他の反復的な信号であってよい。例えば、エッジ繰り返しパターンを伴うものである。

0023

本発明の第2の態様に係る実施例に従って、位相検出器が提供される。上記された本発明の第1の態様に従った、電流モード回路を含むものである。

0024

そうした位相検出器において、電流モード回路は、第1信号と第2信号との間のそうしたタイミング差異を繰り返し測定するように構成されてよく、タイミング差異の一連測定値を生成している。

0025

そうした位相検出器は、第1信号と第2信号との間のターゲットの(または要求される、もしくは、入力または基準の)関係に基づいて、ターゲットの関係に対応して(または満たして、もしくは配慮して、または満足して)、第1信号と第2信号との間のタイミング差異を示している一連の基準値を生成するように動作可能である基準回路と、一連の測定値を一連の基準値と比較するように構成されている比較回路と、比較の結果に基づいて位相検出信号を出力するように動作可能である信号出力ユニットと、を含んでよい。

0026

そうした位相検出器は、また、一連の測定値と一連の基準値に基づいて、位相検出器の動作を較正するように動作可能である較正回路も含んでよい。例えば、そうした回路は、それぞれの基準値と測定との間の差異に対応している、誤差値に基づいて動作し得る。較正回路は、ゲイン、及び/又は、オフセット誤差を検出するように構成されてよい。較正回路は−較正をもたらすために−電流モード回路のADC基準値またはテール電流を調整するように、または、電流モード回路のADC回路の中の比較器におけるオフセットトリムを調整するように構成されてよく、もしくは、使用されるクロック信号のタイミングを調整し、または、出力される測定に対してオフセットを付加するように構成されてよい。

0027

本発明の第3の態様に係る実施例に従って、位相同期ループ回路が提供される。上記された本発明の第2の態様に従った、位相検出器を含むものである。

0028

本発明の第4の態様に係る実施例に従って、デジタル−アナログ変換器回路またはアナログーデジタル変換器回路が提供される。上記された本発明の第1の態様に従った電流モード回路、または、上記された本発明の第2の態様に従った位相検出器、もしくは、上記された本発明の第3の態様に従った位相同期ループ回路を含むものである。

0029

本発明の第5の態様に係る実施例に従って、フリップチップといった、ICチップが提供される。上記された本発明の第1の態様に従った電流モード回路か、上記された本発明の第2の態様に従った位相検出器、または、上記された本発明の第3の態様に従った位相同期ループ回路、もしくは、上記された本発明の第4の態様に従ったデジタル−アナログ変換器回路またはアナログーデジタル変換器回路、を含むものである。

0030

本発明は、装置の態様に対応している方法の態様まで拡張するものである。

図面の簡単な説明

0031

これから、例として、添付の図面が参照される。
図1は、上述のように、PLL回路の例の模式的なダイヤグラムである。
図2は、上述のように、図1の回路の意図されたオペレーションを理解するために役立つ信号ダイヤグラムを表している。
図3は、本発明の背後にある一般的な原理を理解するために役立つ模式的なダイヤグラムである。
図4は、本発明の一つの実施例を表している模式的なダイヤグラムである。
図5は、本発明の一つの実施例を表している模式的なダイヤグラムである。
図6は、クロック信号θSELに関してクロック信号REFCLKを示している信号タイミングダイヤグラムである。
図7は、本発明を具現しているPLL回路70を示している模式的なダイヤグラムである。
図8は、図7の回路がどのようにコントロールされ得るかを理解するために役立つグラフを表している。

実施例

0032

図3は、本発明の背後にある一般的な原理を理解するために役立つ模式的なダイヤグラムである。

0033

第1信号と第2信号との間のタイミング差異(timing difference)を測定する必要性が存在することを考慮すると、一般的なアイデアは、第1信号に基づいて電流パルスを生成し、そして、次に、その第1部分が第1パスに沿って進み、かつ、その第2部分が第2パスに沿って進むように、電流パルスを操縦するために第2信号を使用することである。それらの部分は、次に、タイミング差異の尺度(measure)を示している測定信号を出力するために使用され得る。

0034

図3においては、従って、「全体の(”total”)」電流ITが示されている。例えば、VCO12による出力のような、VCOクロック信号に基づいて電流パルス(つまり、チャージに係るパルスまたはパケット)QTを生成するように流れているものである。クロック信号REFCLKも、また、一つのエッジと共に示されている。この例においては立上りエッジ(rising edge)であり、その電流パルスが流れている間に発生している。クロック信号REFCLKは、パルスQTの一つの(第1)部分Q1を第1パスに沿って方向付け(direct)、かつ、別の(第2)部分Q2を第2パスに沿って方向付けるために使用されるとの理解を伴うものである。この例において、2つの部分Q1とQ2は、一緒に全体パルスQTを作り上げている。部分Q1とQ2の相対的なサイズは、クロックREFCLKの立上りエッジが電流パルスQTと比べてどこで降下するか、そして、従って、クロック信号REFCLKとVCOクロック信号との間のタイミング差異(つまり、相対的タイミング、または、位相差)に依存することが正しく理解されよう。

0035

図4図5は、本発明の一つの実施例を表している模式的なダイヤグラムである。

0036

図4(a)と図4(b)は、回路配置20と30をそれぞれに表している。明らかになるように、回路配置20と30は、組み合わされて使用され得る。しかしながら、本発明のいくつかの実施例において、回路配置30は、回路配置20なしで使用されてよい。図5(a)から図5(c)は、回路配置20と30のオペレーションを理解するために役立つ信号タイミングダイヤグラムである。

0037

図4(a)の回路配置20は、信号セレクタ(selector)22とクロック配給回路24を含んでいる。

0038

信号セレクタ22は、選択信号SELに基づいて複数の入力信号のうち一つを選択し、そして、選択された信号を出力するように動作可能である。

0039

図5(a)を見ると、VCO出力クロック信号は、直角位相(quadrature)クロック信号、すなわち、示されるようにθ0、θ1、θ2、およびθ3の4つの時間インターリーブされた実質的に正弦波状のクロック信号のセットであり得ることが正しく理解されよう。上述の欧州特許出願公開第2211468号および第22849345号について対応するものである。既に上記に述べたように、これらの信号θ0からθ3のうちあらゆる一つが、クロック信号VCOとして参照され得ることが正しく理解されよう。

0040

図5(b)は、論理レベルのクロック信号に転換された均等な(eqivalent)直角位相の矩形波を表しており、また、θ0、θ1、θ2、およびθ3にラベル付けされている。VCO10が、アプリケーションと使用されるクロック周波数に応じて、異なるタイプのクロック信号を出力し得ることを示すためである。分周器14からのクロック信号出力は、また、入力信号が正弦波信号である場合でも、そうした矩形波信号であってもよい。

0041

本発明の実施例は、正弦波または矩形波のクロック信号において動作し得る(他の形状のクロック信号も同様である)。しかしながら、本発明の理解を容易にするために、そうした矩形波クロック信号を(例えば、分周器14による出力として)参照するものである。ここにおいて開示される技術と回路は正弦波または矩形波クロック信号に基づいて動作し得ることが正しく理解されるだろうが、そうした矩形波信号に関連して著しい利点(例えば、オペレーションにおける線形性)が存在することが明らかになるだろう。

0042

図5(c)に示されるように、直角位相の、時間インターリーブされたクロック信号θ0、θ1、θ2、およびθ3を用いて、それらのうちの一つを選択することが可能である。クロック信号REFCLKの立上りエッジが、矩形波信号の場合には信号がハイ(high)である間(または、正弦波信号の場合は、谷間(trough)部分より、むしろピークにおいて)の時間期間の中央に向かって、または、中央部分の中に現れるものである。このことの利点は、以降に明らかになるだろう。θ0からθ3のクロック信号のうちどれを選択するか決定するために単純なエッジ検出器が使用され得る。もしくは、(例えば、PLL回路全体が近く、または、ロックオンにあるときには)これらの信号のうちどれが選択されるべきかが知られ得る。または、これらのクロック信号全てが、どれについてクロック信号REFCLKの立上りエッジが望ましい期間の中に配置されているかを判断するための探索(search)オペレーションにおいてテストされてよい。

0043

ちなみに、ここでは便利のために立上りエッジが注目されているが、立下りエッジも同様に使用され得るものである。信号θ0からθ3のロー(low)/谷の期間も同様である。

0044

従って、図5(c)の信号セレクタ22は、クロック信号θ0からθ3が供給され、そして、選択信号SELに基づいて、それらのうち望ましい一つを選択し、かつ、選択された信号をクロック信号θSELとして出力するために使用されてよい。

0045

回路30は、共通テールノード32、および、第1ノードと第2ノード34と36を含んでいる。第1信号パス38は、共通テールノード32を第1ノード34に対して接続し、かつ、第2信号パス40は、共通テールノード32を第2ノード36に対して接続している。

0046

コントロール可能な電流源42が、共通テールノード32に対して接続されており、かつ、コントロール信号として選択されたクロック信号θSELを受け取るように接続されている。そのように、コントロール可能な電流源42は、電流IT(図3を参照)から形成された電流パルスQTが、選択されたクロック信号θSELに基づいて、共通テールノード32を通じて流れるようにさせるよう構成されている。

0047

図5(b)におけるクロック信号θ3をクロック信号θSELとして捉えると、クロック信号θ3がハイである期間の中で図5(c)におけるクロック信号REFCLKの立上りエッジが快適に立下がるとすれば、コントロール可能な電流源42は、クロック信号θ3がハイであるときに電流ITが流れるようにさせるものと考えられてよい。図5(b)におけるクロック信号θ3のクロスハッチングされた部分の形状を鏡に映すように電流パルスQTを生成するものである。

0048

スイッチ44と46が、第1パスと第2パスに沿って、それぞれ備えられている。それらのスイッチ44と46は、また、図4(a)におけるクロック配給回路24から提供されるクロック信号/REFCLKとREFCLKに、それぞれに、基づいて、コントロールされるようにも接続されている。スイッチ44は、REFCLKがローのときにクローズし(伝導性あり)、かつ、REFCLKがハイのときにオープンするように構成されており、そして、逆に、スイッチ46は、REFCLKがローのときにオープンし、かつ、REFCLKがハイのときにクローズ(伝導性あり)するように構成されている。スイッチ44と46は、NOMSMOSFETとして実施され得ることが正しく理解されよう。そのチャンネルは、38と40に沿ってそれぞれに接続されており、かつ、そのゲート端子は、クロック信号/REFCLKとREFCLKによって、それぞれに、コントロールされるものである。

0049

従って、クロックREFCLKの立上りエッジの前の電流パルスQTの部分Q1は、図3と一致して、第1パス38に沿って流れるようにされ、そして、クロック信号REFCLKの立上りエッジの後の電流パルスQTの部分Q2は、第2パス40に沿って流れるようにされる。つまり、回路30、そして特定的には、共通テールノード32に接続されている第1パスおよび第2パス38と40に沿ったスイッチ44と46の配置は、クロック信号REFCLKに基づいて、一つのパスから次へ電流パルスQTを時間にわたり操縦するように構成されている。この電流モードオペレーションは、高度な正確性を与える。電流パルスQTの全てが、第1パスおよび第2パス38と40の一方または他方を流下(flow down)することを要するからである。つまり、電圧モードオペレーションとは対照的に、電流の損失が存在しない。電圧モードオペレーションは、損失を受け、かつ、不一致に対して敏感であり得るものであり、不正確性を導くものである。スイッチ44と46との間、および、キャパシタ62と64(以下に説明されるもの)との間の不一致は、以降に解説されるように修正され得る変換におけるゲインまたはオフセット誤差を導くであろう。時間−デジタル変換における線形誤差ではない。

0050

回路30は、さらに、出力信号ユニット50を含んでいる。キャパシタバンク52とADCユニット54を含むものである。

0051

キャパシタバンク52は、キャパシタ62と64、および、リセットスイッチ66と68を含んでいる。キャパシタ62と64は、第1ノードと第2ノード34と36において、それぞれに、パス38と40の端に接続されている。従って、パルス部分Q1とQ2は、キャパシタ62と64にかかる対応するポテンシャル差異(potential difference)V1とV2を生成する。キャパシタ62と64が、同等なキャパシタンスを有する場合には、そして、ポテンシャル差異V1とV2は、パルス部分Q1とQ2におけるチャージ量に比例しており、かつ、その結果として、電流パルスQTに関してクロック信号REFCLKの立上りエッジの位置、そして、従って、クロック信号REFCLKとθSELとの間のタイミング差異(または位相差、もしくは位相遅れ)を反映している。

0052

例えば、クロック信号REFCLKの立上りエッジが、クロック信号θSELがハイである期間の正確に真ん中にある場合には、そして、パルス部分Q1とパルス部分Q2は、お互いに同一のサイズであり(つまり、同一のチャージ量を有しており、同一の面積を有する電流パルスで構成されているものである)、キャパシタ62と64のキャパシタンスが同じであると仮定すれば、V1=V2を導くものである。REFCLKの立上りエッジが僅かに早く来る場合には、そして、関係がV1<V2であり、かつ、僅かに遅く来る場合には、そして、関係がV1>V2である。従って、V1とV2を検査することによって、例えば差異V1−V2を見ることにより、またその逆も同様に、クロック信号θSELの立上りエッジに関するクロック信号REFCLKの立上りエッジの位置にアクセスすることができる。

0053

図2に戻ってみると、このことは、値Xの分数部アセスメントについて貢献することができる(整数部は、例えば単純なエッジカウントによってアセスされ得るだろう)。さらに、Xの信号値を得るために、REFCLKの連続した立上りエッジの相対的位置を見つけることが可能である。しかしながら、より実用的なスキームは、クロック信号θSELと比較したこれらのエッジの相対的位置に係る一連の測定値を得るように、クロック信号REFCLKの立上りエッジを継続的に「見守る(”watch”)」ことである。つまり、これらの信号間のタイミング差異に係る測定値である。そうしたスキームが、以下により詳細に説明される。回路30のリセットスイッチ66と68は、REFCLKとθSELとの間のタイミング差異のそうした測定値を獲得している合間に、キャパシタ62と64にかかるポテンシャル差異をリセットするために使用され得ることに留意する。複数の変換の結果を見ることによって、位相間またはサイクル間の差異を修正するために較正(calibration)が使用され得ることが理解されよう。

0054

ADCユニット54は、ポテンシャル差異V1とV2、または、それらから生成される、V2−V1といった、ポテンシャル差異を受け取るように、そして、供給されるポテンシャル差異を示すデジタル値を出力するように接続されている。出力デジタル値(電圧V1及び/又はV2、または、実際にV2−V1と同一のやり方におけるもの)は、クロック信号REFCLKとθSELとの間のタイミング差異の測定値である。そのように、回路30は、時間−デジタル変換器(TDC)として参照され得るだろう。

0055

図6は、クロック信号θSELに関してクロック信号REFCLKを示している信号タイミングダイヤグラムであり、そして、従って、図5の部分に類似している。

0056

図5(b)と図5(c)に戻ってみると、クロック信号θ0からθ3までのうち一つを選択すること、クロック信号REFCLKの立上りエッジをハイ期間図5(b)の事例においてはクロック信号θ3のクロスハッチされた部分、の真ん中に向かって置くことの利点は、ADCユニット54(そして、実際には電圧信号V1とV2、および、V2−V1の差異)が、図6において示されるように、線形領域に在ることである。

0057

例えば、電流パルスQTが正確な長方形、つまり、完璧な立上りおよび立下りエッジを伴うもの、ではないことを考慮すると、そして、従って、真ん中部分(つまり、リーディングエッジトレーリングエッジの部分をマイナスしたもの)は、パルスに係るより線形な部分であろう。電流パルスを生成するために、図5(b)の矩形波信号を使用することは、また、図5(a)の正弦波信号を使用することより望ましいことにも留意する。結果として生じる電流パルスが、フラットトップ、正弦波、または、長方形状を有するからであり、(a)θSELに関してREFCLKが現れるところと、(b)電圧信号V1とV2におけるチャージとの間の線形な関係を支援している。

0058

もちろん、図4(a)の回路20を採用するよりむしろ、回路30の4つのセットを提供することが可能であろう。つまり、対応するクロック信号θ0からθ3までのうち一つによってそれぞれコントロールされる、コントロール可能な電源42を伴うものである。

0059

このことは、回路30のそうしたセットのうち少なくとも一つが、クロック信号REFCLKの立上りエッジをその線形領域において捉えるであろうことで利点を有し、回路30の4つのセットの結果を見ることによって立上りエッジを(捜すことが)できるようにしている。また、ADCユニット54がデジタル出力を生成する間に、キャパシタ62と64に係る電圧V1とV2を保持すること(例えば、SARADCの事例においては継続的な近似によるもの)、そして、次に、図6に示されるように、次の測定値が取られる以前に、リセットスイッチ66と68を使用して、こうした電圧をリセットすることの必要性を考慮する。上述のように、回路30の4つのセットを用いて、このリニアホールドリセット(linear−hold−reset)のサイクルは、それぞれのセットが自身の線形期間について測定を捉える準備ができているように、4つのセット間スタッガされる(staggered)であろう。

0060

しかしながら、図1のPLL回路1を再び考慮し、そして、回路30は位相比較器40において採用され得ることを心に留めておくと、PLL回路がロックしている又はロックに近いときにクロック信号REFCLKの各立上りエッジについて、クロックθ0からθ3までのどれが線形期間の中にあるだろうかを知ることができる(図2ご参照)。クロック信号REFCLKの各立上りエッジについてクロック信号θ0からθ3までのうち適切な一つを選択するために、回路20が使用され得るようにであり、従って、回路30の4つのセットを提供する必要性を無くしている。

0061

PLL回路が、ロック、またはロックに近い状態にあるとき、値Xの整数部が知られ(安定であり、測定を要するというより、むしろ算出され得るという意味において)、そして、クロック信号REFCLKの立上りエッジがやって来る度に分数部だけが測定される必要がある。

0062

さらに、クロック信号REFCLKのそれぞれの立上りエッジの相対的な位置を測定することを要しない。所定のそうしたエッジに係る相対的なタイミング位置だけを測定することが可能であり得る。例えば、一つ置き、または、さらに100エッジ毎に1回である。これは、もちろん、実施の細部である。しかしながら、精度を犠牲にして、それぞれの立上りエッジを考慮しないことにおいて、いくらかの電力消費削減があり得るものである。

0063

さらに、図3図6の背後にある理論を考慮すると、いくつかの実施例において、回路30によって測定される値は、Q1−Q2、事実上V1−V2である。REFCLKエッジがチャージパルスの真ん中に正確に居る場合に、結果はゼロである(そして、これがADCミッドスケール(midscale)として設定され得る)。図5(b)を考慮すると、4つのクロックフェイズが存在しており、そして、この選択は、粗い(coarse)TDCと同等視するものと考えられ得る。一旦、一つのフェイズ、つまりθSEL、にフォーカスされると、回路30におけるADCは90°をカバーする必要があり、これは、細かな(fine)TDCと同等視するものである。この90°は、一つのチャージパルスの全体幅の約半分である(つまり、各チャージパルスは、サイクル幅の概ね半分であり、180°と同一視している)。従って、パルスの開始および終了に近いパルスの部分を使用する必要が無い。上述のように、スイッチング効果、立上り/立下り時間、等のせいで、正確には線形(一定電流)でないところである。パルス形状が最も正確かつ線形である各パルスの真ん中部分にフォーカスすることが望ましい。この場所においては、予測可能フラットトップ形状を有し、スイッチング効果、立上り/立下り時間、等が実質的に存在しないからである。

0064

4つのフェイズによってカバーされる範囲間でのあらゆるオーバーラップの必要性を無視することで、次に、25%:75%(REFCLK早期(early))のチャージパルス分割(split)が、ADCネガティブフルスケール(例えば、8ビット(b)ADCについて−128コード)として設定され得る。そして、75%:25%(REFCLK末期(late))が、ADCポジティブフルスケール(例えば、8ビット(b)ADCについて+127コード)として設定され得る。

0065

万一、いくらかのオーバーラップを許すためには、正しいパルス、つまり図5(b)における正しいフェイズ、を選択することにおいていくらかのエラーが存在していた。90°が全体のADC範囲(256LSB)を占有しないように、ADCゲインをこれより低くなるように設定することが可能である(例えば、チャージ:コードゲインを設定する基準電圧を調整することによる)。一つの例として、ゲインは、227LSBが90°に対応するようであってよい。出力ADCコードを伴い、次に、計算のために256のデジタル範囲に戻すように9/8を掛け算されているものである。このようにして、ADC範囲は、90*9/8=101°をカバーするように調整されてよい。それぞれの端において概ね5°の「余分(”extra”)」、または、隣接するパルス/フェイズ間において10°の全体的なオーバーラップが存在することを意味しているものである。

0066

図7は、本発明を具現しているPLL回路70の模式的なダイヤグラムである。PLL回路70は、当然に、図1のPLL回路といくらかの類似性を有している。そして、従って、類似のエレメントは同一のやり方で表示され、かつ、重複する説明は省略される。

0067

回路70と回路1との間の著しい差異は、位相比較器4が位相比較器71と置き換えられたことであり、それ自身が本発明を具現している。位相比較器71は、時間−デジタル変換器(TDC)72、カウンタ74、および減算器76を含んでいる。TDC72それ自身は、本発明を具現するものである。

0068

位相比較器71は、基準クロック信号REFCLKと、VCOからフィードバックされたクロック信号、この事例においては分周器14を介したもの、とを受け取るように接続されている。位相比較器71の中の、TDC72も、または、これらの信号を受け取る。

0069

TDC72は、受け取った信号に基づいて、一つの整数+分数の値を出力するように動作可能である。図3から図6に関して上記された技術を使用して、REFCLKの立上りエッジがどこにあるかを測定し、かつ、デジタル出力を生成してきたものである。従って、TDC72は、図4の回路30、または、回路20と回路30を組み合せて含むものと考えられてよい。上述のように、そうした回路は、基準クロック信号(REFCLK)の1サイクルに対応するのは、VCOクロック信号のいくつのサイクル(請求整数+分数)であるかを(例えば、カウンタを使用して、VCODIVをモニタリングすることを介して)判断するように動作可能である。

0070

上述のように、ADC72は、また、そうした整数+分数の値を繰り返して出力するように動作可能である。つまり、入力信号間のタイミング差異を繰り返し測定するものである。すなわち、基準クロック信号REFCLKおよびVCOクロック信号の立上りエッジ間の関係を繰り返し測定してよい。

0071

カウンタ74は、「デマンド(”demand”)」または目標値を受け取るように接続されている。基準クロック信号(REFCLK)の1サイクルについてVCOクロック信号のいくつのサイクル(整数+分数)が対応すべきかとして表現された所望の出力周波数を示すものである。図7における例において、デマンド値は、73.2169である。カウンタ74は、このデマンド値をアナログ信号として受け取るように構成されてよい。しかしながら、デジタル値として受け取られることが望ましい。

0072

カウンタ74は、また、信号REFCLKによってクロックされるようにも接続されており、そして、クロックされる度毎にデマンド値による出力をインクリメント(increment)する。従って、この例における出力Aは(図7ご参照)、連続するREFCLKクロックサイクル(例えば、立上りエッジ)に関するターゲット値として、73.2169、146.4338、219.6507、等である。

0073

TDC72は、上述のように、対応する実際に測定された値に係る出力Bを出力するように構成されており、この例においては、出力Aの値に関する同一の連続的なREFCLKクロックサイクルに対応している。減算器76は、示されるように、出力AとBを受け取るため、そして、図7にまた示されるように、差異出力Cを生成するために接続されている。出力A、B、およびCについて例の値は、図7において一緒に示されており、そして、これら全てはデジタル値として取り扱われ得るものである。

0074

出力Cは,位相比較器71の出力であり、そして、VCO10をコントロールするために、(ノイズを平均化するように)ループフィルタ8を介してフィードされる。図1に関連して既に説明されたものと同様なやり方においてである。

0075

上述のように、一旦PLL回路70がロック(又はロックに近く)されると、入力信号間のタイミング差異の整数部を測定することは、もはやTDC72にとって必要ではない。つまり、整数部は効果的に知られ得るので、分数部だけが実際に測定される必要がある。さらに、図4図5に関して説明したように、一旦PLL回路70がロック(又はロックに近く)されると、REFCLKの各立上りエッジがどのフェイズ(図5(b)ご参照)において降下することになるかが知られ得る。線形オペレーションを達成するため、REFCLKの各立上りエッジについて使用されるべき適切なフェイズを順番に選択するためにセレクタ22が使用され得るようにである。

0076

図8は、本発明を具現している回路が、そのパフォーマンスを改善するために、どのように較正またはコントロールされ得るかを表している。

0077

例えば、予測される(または要求される、もしくは、ターゲット又は基準の)分数値、および、対応している測定された実際の分数値を記録に残すことが可能であろう。これらは、図8における上側のグラフのようにプロットされ得るだろう。

0078

予測される分数値に対するX軸は、ここでは、図5(b)におけるようなVCOクロックフェイズθ0からθ3のうち特定の一つ、例えばフェイズθ0、によってカバーされる90°フェイズ範囲に関して示されている。X軸は、(図8には明示的に示されていないが)同様なやり方で他の3つのフェイズをカバーするように連続し得ることが正しく理解されよう。測定された分数値に対するY軸は、ここでは、一つの例として、0から255までのADC範囲の中のADC出力コード(つまり、デジタル値)として示されている。そうした軸の両方は、もちろん、ADC出力コードまたはフェイズ範囲の観点において表わされ得る。

0079

このように、可能な範囲の4分の1だけ(フェイズにおいて0°から90°まで、分数値の観点で0から0.25.まで)が、簡素化のために図8において示されている。(TDCの)ADC範囲内に安全に保持するために、複数のADCのカバー範囲は、または、示されるように、オーバーラップされてもよい(示されたオーバー範囲(over−range)領域も参照のこと)。一旦PLL回路がロックされると、予測される分数値に基づいて、次に測定された値がどの範囲において降下するかが、もちろん、知られ得る。

0080

TDC72を含み、PLL回路70が、完全に、かつ、ロックして動作している場合には、予測された値と測定された値は同一であることが期待され得る。そして、そのように、プロットされた値は、示される対角線(実際上は、X値=Y値)において降下するだろう。実際には、プロットされた値(クロス(cross)として示されているもの)は、示されるように、これらの対角線の近くで降下する。

0081

図8における下側のグラフは、上側グラフに対するのと同じフェイズ範囲に対応しており、そして、同様に、他の3つのフェイズをカバーするように、(簡素化のために示されていないが)同様なやり方において拡張し得るものである。この下側グラフは、しかしながら、グラフにおいてプロットされた値に対応する誤差値(error value)をプロットするために提供されるものである。例えば、測定された分数−予測される分数、と同じである。

0082

図8が複雑になり過ぎるのを避けるために、特定のそうした誤差値は、下側のグラフにおいてプロットされていない。しかしながら、これらの誤差値が作成する可能性のあるパターンが、破線で示されている。これらの値がどのようなフォームまたはパターンを作成するかは、(TDCの)ADCのゲインがあまりに高い又は低いか否か、もしくは、オフセット誤差が存在するか否かを示すものである。例えば、そうしたパターンの傾き(slope)は、ゲイン誤差(例えば、あまりに高い、または、あまりに低いゲイン)を示し、そして、そうしたパターンの垂直方向オフセットは、オフセット誤差を示し得る。

0083

下側グラフにおけるトレースのフォームまたはパターン(例えば、傾きとオフセット)は、実際には、例えば、時間にわたり、上側グラフの左側半分(つまり、90°フェイズ範囲)に関する誤差を一つのレジスタの中に、そして、上側グラフの右側半分に関する誤差を別のレジスタの中に累積すること/保管することによって、アセスされ得るものである。これらの値の時間にわたる合計または平均は、そして、フォームまたはパターンを示し得るものであり、グラフそれ自体を実際にプロットして、分析する必要性を無くしている。

0084

従って、上記の回路は、予測された値と測定された値に係るそうした分析または比較に基づいて、動作可能な制御回路を備え得るものであり、TDC72、もしくは、回路71または70の他の部分をコントロールし、経験する誤差を低減する。ゲイン誤差は、例えば、ADC基準値またはテール電流(tail current)(つまり、ITの大きさ)をトリミングすることによって補償され得る。オフセット誤差は、クロックにおけるタイミングを調整し、または、さらにTDC出力においてデジタルオフセットを追加して、ADC比較器におけるオフセットトリムによって補償され得る。これらは、もちろん、単なる例である。

0085

ここにおいて開示された回路は、時間−デジタル変換器として、位相検出器または位相比較器として、もしくは、PLL回路として、第1信号と第2信号との間のタイミング差異を測定するための回路として説明され得ることが正しく理解されよう。そうした回路は、例えば、DACまたはADC回路といった、ミックス信号(mixed−signal)回路をコントロールするために、クロック源として提供されてよい。本発明に係る回路は、DACまたはADC回路として実施されてよい。

0086

本発明に係る回路は、集積回路として実施されてよい。例えば、フリップチップといったICチップである。本発明は、上述のような集積回路またはICチップ、そうしたICチップを含む回路基板、および、通信ネットワーク(例えば、インターネット光ファイバーネットワーク無線ネットワーク)、そして、そうした回路基板を含んでいる、そうしたネットワークに係るネットワーク装置、へと広がる。

0087

本発明は、添付の請求項の精神および範囲の中で、上記の開示に照らして多くの異なるやり方において具現され得るものである。

0088

2基準クロック源
4位相比較器
6チャージポンプ
8ループフィルタ
10電圧制御発振器
14分周器
20回路配置
22信号セレクタ
24クロック配給回路
30 回路配置
70 PLL回路

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