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技術 電圧検出装置

出願人 株式会社デンソー
発明者 本多一隆根塚智裕
出願日 2016年3月11日 (4年11ヶ月経過) 出願番号 2016-048343
公開日 2017年9月14日 (3年5ヶ月経過) 公開番号 2017-163473
状態 特許登録済
技術分野 アナログ←→デジタル変換 電流・電圧の測定
主要キーワード 残余電荷 巡回方式 車両製造メーカ デジタル積分器 デジタル積分 監視スケジュール 繰返し動作 出力デジタル値
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図面 (20)

課題

A/D変換装置検出精度及び処理時間を、検出対象の変更に応じて柔軟に対応できるようにした電圧検出装置を提供する。

解決手段

制御部9は、A/D変換装置6が電池セル3の端子間信号を監視するとときにはΔΣモード又はハイブリッドモードによりA/D変換処理し、故障診断時故障診断用信号を監視するときには、A/D変換装置6に巡回モード又はハイブリッドモードによりA/D変換処理させる。

概要

背景

一般的に電圧検出装置は、例えば複雑な信号処理マイクロプロセッサとのインターフェースのためA/D変換装置を用いて検出する。このA/D変換装置としては、例えばΔΣ方式やパイプライン方式を組み合わせたマルチモードで使用することが提案されている(例えば、特許文献1参照)。また、その他、本願出願人はΔΣ方式と巡回方式とを組み合わせたハイブリッドモードで用いる技術を提案している(例えば、特許文献2参照)。

概要

A/D変換装置の検出精度及び処理時間を、検出対象の変更に応じて柔軟に対応できるようにした電圧検出装置を提供する。制御部9は、A/D変換装置6が電池セル3の端子間信号を監視するとときにはΔΣモード又はハイブリッドモードによりA/D変換処理し、故障診断時故障診断用信号を監視するときには、A/D変換装置6に巡回モード又はハイブリッドモードによりA/D変換処理させる。

目的

本発明の目的は、A/D変換装置の検出精度及び処理時間を、検出対象の変更に応じて柔軟に変更対応できるようにした電圧検出装置を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

組電池(2)を構成する複数の電池セル(3)の電圧を検出する電圧検出装置(1)であって、前記電池セルの電圧を検出するときに前記複数の電池セルのうち1又は2以上の電池セルの端子間信号、又は、故障診断時故障診断用信号を取得してA/D変換する装置であって、ΔΣ型のA/D変換処理するΔΣモードと、巡回型のA/D変換処理する巡回モードと、又は/及び、上位ビットを前記ΔΣ型でA/D変換処理した後にその残存ビットを取得するときに前記巡回型でA/D変換処理するハイブリッドモードと、を備えるA/D変換装置(6;106;206)と、前記A/D変換装置が処理する前記ΔΣモードと前記巡回モードと前記ハイブリッドモードと、を切替え制御する制御部(9;109;209)と、を備え、前記制御部は、前記電池セルの端子間信号を検出するときには、前記A/D変換装置に前記ΔΣモード又は前記ハイブリッドモードによりA/D変換処理させ、故障診断時に故障診断用信号を検出するときには、前記A/D変換装置に前記巡回モード又は前記ハイブリッドモードによりA/D変換処理させる電圧検出装置。

請求項2

請求項1記載の電圧検出装置であって、前記制御部は、前記A/D変換装置が前記電池セルの端子間信号をアナログ入力信号(Vin)としてA/D変換するときには前記ΔΣ型の処理と前記巡回型の処理との割合を所定の第1割合としてA/D変換処理させ、前記故障診断時に前記故障診断用信号を前記アナログ入力信号(Vin)としてA/D変換するときには前記第1割合よりも前記ΔΣ型の処理割合を低くした第2割合としてA/D変換処理させる電圧検出装置。

請求項3

請求項1または2記載の電圧検出装置において、前記A/D変換装置(6;106)は、A/D変換器(27a、27b)を備えた量子化部(13)と、第1のD/A変換器(25a、26a)を備え、前記制御部(9;109)によりスイッチが切替えられることに応じて第1の前記キャパシタ(C1a、C2a、C3a)の蓄積電荷を前記第1のD/A変換器の出力に応じて充放電する第1のキャパシタ切替回路(20a、21a、22a;20a、121a、122a)と、前記第1のキャパシタ切替回路の第1のキャパシタの蓄積電荷に応じた処理を行う第1の演算増幅器(24a)と、を備え、アナログ入力信号(Vin)を入力する第1ブロック(14;114)と、第2のD/A変換器(25b、26b)を備え、前記制御部(9;109)によりスイッチが切替えられることに応じて第2の前記キャパシタ(C1b、C2b、C3b)の蓄積電荷を充放電する第2のキャパシタ切替回路(20b、21b、22b;20a、121b、122b)と、前記第2のキャパシタ切替回路の第2のキャパシタの蓄積電荷に応じた処理を行う第2の演算増幅器(24b)と、を備え、前記第1ブロックの第1の演算増幅器(24a)の出力電圧を入力する第2ブロック(15;115)と、を備え、前記制御部(9;109)によりスイッチが切替えられることに応じて前記量子化部のA/D変換器のデジタル出力を前記第1又は/及び第2のD/A変換器を通じて前記第1又は/及び第2のキャパシタ切替回路の第1又は/及び第2のキャパシタに接続し、前記第1又は第2の演算増幅器を用いて積分する2段のブロックの構成とされている電圧検出装置。

請求項4

請求項1または2記載の電圧検出装置において、前記A/D変換装置(206)は、D/A変換器(25a、26a)を備え前記制御部(209)によりスイッチが切替えられることに応じて前記キャパシタ(C1a、C2a、C3a)の蓄積電荷を充放電するキャパシタ切替回路(20a、221a、222a)と、前記キャパシタ切替回路のキャパシタの蓄積電荷に応じた処理を行う演算増幅器(24a)と、前記演算増幅器により処理される出力電圧をA/D変換処理するA/D変換器(227)を備える量子化部(13)と、を備え、前記量子化部のA/D変換器のデジタル出力をD/A変換器(25a、26a)を通じて前記キャパシタ切替回路のキャパシタに接続し、前記演算増幅器を用いて積分する1段のブロック(214)の構成とされている電圧検出装置。

請求項5

請求項3または4記載の電圧検出装置において、前記A/D変換装置(6;106;206)は、前記ΔΣモード、前記巡回モード、及び前記ハイブリッドモードの何れも同一の演算増幅器(24a、24b;24a、24b;24a)を用いてA/D変換処理する電圧検出装置。

請求項6

請求項3から5の何れか一項に記載の電圧検出装置において、前記A/D変換装置(6;106;206)は、前記量子化部のA/D変換器によるA/D変換結果をデジタルフィルタ処理するデジタルフィルタ(8)をさらに備え、前記制御部(9;109;209)は、前記A/D変換装置(6;106;206)に前記ΔΣモードでA/D変換処理させるときには前記デジタルフィルタを通じてデータ出力させる電圧検出装置。

請求項7

請求項1記載の電圧検出装置において、前記A/D変換装置(6)は、A/D変換器(27a、27b)を備えた量子化部(13)を備え、前記制御部(9)は、前記A/D変換装置(6)を前記巡回モードで動作させるとき、前記アナログ入力信号(Vin)を第1の前記キャパシタ切替回路(21a、22a)のキャパシタ(C2a、C3a)に入力サンプル動作させると共に前記量子化部(13)のA/D変換器(27b)に前記アナログ入力信号を入力させ、このとき得られる前記A/D変換器(27b)のデジタル出力を第1の前記D/A変換器(26a)を通じて前記第1のキャパシタ切替回路(21a、22a)のキャパシタ(C2a、C3a)に接続し、第1の前記演算増幅器(24a)によりMDAC動作させると共に、前記第1の演算増幅器(24a)の出力電圧を第2のキャパシタ切替回路(21b、22b)のキャパシタ(C2b、C3b)にサンプル動作させ、さらに前記第1の演算増幅器(24a)の出力電圧を前記A/D変換器(27a)に入力させて得られるデジタル出力を上位ビットとし、このとき得られる前記A/D変換器(27a)のデジタル出力を第2の前記D/A変換器(26b)を通じて前記第2のキャパシタ切替回路(21b、22b)のキャパシタ(C2b、C3b)に接続し、第2の前記演算増幅器(24b)によりMDAC動作させると共に、前記第2の演算増幅器(24b)の出力電圧を前記第1のキャパシタ切替回路(21a、22a)のキャパシタ(C2a、C3a)に巡回サンプル動作させ、さらに前記第2の演算増幅器(24b)の出力電圧を前記A/D変換器(27b)に入力させて得られるデジタル出力を前記上位ビットの下位ビットとし、前記上位ビット及び前記下位ビットの取得処理最上位から最下位まで繰り返す電圧検出装置。

請求項8

請求項1記載の電圧検出装置において、前記A/D変換装置(106)は、A/D変換器(27a、27b)を備えた量子化部(13)を備え、前記制御部(109)は、前記A/D変換装置(106)を前記巡回モードで動作させるとき、前記アナログ入力信号(Vin)をアナログ信号入力用の前記キャパシタ切替回路(20a)のキャパシタ(C1a)に当初サンプルする動作、前記D/A変換器(25a)を通じて所定の中間固定値(VM)を前記アナログ信号入力用のキャパシタ切替回路(20a)のキャパシタ(C1a)に印加して第1の前記演算増幅器(24a)により積分させて前記第1の演算増幅器の出力電圧を当初ホールドする動作、前記第1の演算増幅器の出力電圧を信号入力用の前記キャパシタ切替回路(20b)のキャパシタ(C1b)に当初サンプルする動作、前記D/A変換器(25b)を通じて前記中間固定値(VM)を前記信号入力用のキャパシタ切替回路(20b)のキャパシタ(C1b)に印加して第2の前記演算増幅器(24b)により積分させて前記第2の演算増幅器の出力電圧を当初ホールドする動作、を複数回繰り返した後、第1の前記キャパシタ切替回路(21a、22a)のキャパシタ(C2a、C3a)の蓄積電荷を放電させ、その後、前記第2の演算増幅器の出力電圧を前記A/D変換器(27b)に入力させることにより得られるデジタル出力を前記D/A変換器(26a)を通じて前記キャパシタ切替回路(21a、22a)のキャパシタ(C2a、C3a)に接続し、前記第1の演算増幅器(24a)にMDAC(Multiplying-DAC)動作させ、前記第1の演算増幅器(24a)の出力電圧を第2の前記キャパシタ切替回路(21b、22b)のキャパシタ(C2b、C3b)に巡回サンプル動作させ、さらに前記演算増幅器(24a)の出力電圧を前記A/D変換器(27a)に入力させて得られるデジタル出力を前記上位ビットとして取得し、このとき取得される前記A/D変換器(27a)のデジタル出力を前記D/A変換器(26b)を通じて前記キャパシタ切替回路(21b、22b)のキャパシタ(C2b、C3b)に接続し、前記第2の演算増幅器(24b)にMDAC動作させると共に、前記第2の演算増幅器(24b)の出力電圧を前記第1のキャパシタ切替回路(21a、22a)のキャパシタ(C2a、C3a)に巡回サンプル動作させ、さらに前記第2の演算増幅器(24b)の出力電圧を前記A/D変換器(27b)に入力させて得られるデジタル出力を前記上位ビットの下位の下位ビットとして取得し、前記上位ビット及び前記下位ビットの取得処理を最上位から最下位まで繰り返す電圧検出装置。

技術分野

0001

本発明は、組電池充電電圧等を検出するための電圧検出装置に関する。

背景技術

0002

一般的に電圧検出装置は、例えば複雑な信号処理マイクロプロセッサとのインターフェースのためA/D変換装置を用いて検出する。このA/D変換装置としては、例えばΔΣ方式やパイプライン方式を組み合わせたマルチモードで使用することが提案されている(例えば、特許文献1参照)。また、その他、本願出願人はΔΣ方式と巡回方式とを組み合わせたハイブリッドモードで用いる技術を提案している(例えば、特許文献2参照)。

先行技術

0003

特開2011−66626号公報
特開2015−133626号公報

発明が解決しようとする課題

0004

このようなA/D変換装置を、組電池の電池セルの充電電圧の検出処理及び故障診断時電圧検出処理に適用することを考慮する。電池セルの充電状態監視充電量の算出性能の向上を図るために電圧検出精度を高めると、故障診断時の電圧検出処理に用いたときにも高い電圧検出精度でA/D変換処理することになる。

0005

すると、システムの安全性の観点から、より数多くの回路ブロック故障診断する場合に、故障診断に関わる処理時間を多く要し、診断スケジュール過密となることで、所定期間内に全診断処理を完了できずシステムの安全性が損なわれる可能性を生じることが考えられる。このため、電圧セルの電圧検出精度を向上しつつ、システムの安全性を確保できるように求められている。このような場合の他にも、検出精度と処理時間を様々な状況に対応させることが必要であり、検出対象に応じて検出精度及び処理時間を柔軟に変更可能にすることが求められている。

0006

本発明の目的は、A/D変換装置の検出精度及び処理時間を、検出対象の変更に応じて柔軟に変更対応できるようにした電圧検出装置を提供することにある。

課題を解決するための手段

0007

請求項1記載の発明は組電池を構成する複数の電池セルの電圧を検出する電圧検出装置を対象としている。この電圧検出装置にはA/D変換装置、制御部が備えられている。A/D変換装置は、電池セルの電圧を検出するときに複数の電池セルのうち1又は2以上の電池セルの端子間信号、又は、故障診断時に故障診断用信号を取得してA/D変換する装置であり、ΔΣ型としてA/D変換処理するΔΣモードと、巡回型としてA/D変換処理する巡回モードと、上位ビットをΔΣ型のA/D変換処理した後にその残存ビットを巡回型でA/D変換処理するハイブリッドモードと、を備える。

0008

制御部は、電池セルの端子間信号を検出するときには、A/D変換装置にΔΣモード又はハイブリッドモードによりA/D変換処理させ、故障診断時に故障診断用信号を検出するときには、A/D変換装置に巡回モード又はハイブリッドモードによりA/D変換処理させる。これらのΔΣモード、巡回モード、ハイブリッドモードでは、そのA/D変換装置の検出精度及び処理時間が互いに異なることが確認されている。このため、A/D変換装置の検出精度及び処理時間を、検出対象の変更に応じて柔軟に変更対応できるようになる。

図面の簡単な説明

0009

第1実施形態におけるシステム構成を概略的に示す図
A/D変換装置の電気的構成
ΔΣモードにおける1サイクル分の処理手順を概略的に示すタイミングチャート
ΔΣモードにおける一動作段階を概略的に示す説明図(その1)
ΔΣモードにおける一動作段階を概略的に示す説明図(その2)
ΔΣモードにおける一動作段階を概略的に示す説明図(その3)
巡回モードにおける1サイクル分の処理手順を概略的に示すタイミングチャート
巡回モードにおける一動作段階を概略的に示す説明図(その1)
巡回モードにおける一動作段階を概略的に示す説明図(その2)
巡回モードにおける一動作段階を概略的に示す説明図(その3)
ハイブリッドモードにおける1サイクル分の処理手順を模式的に示すタイミングチャート
ΔΣモード、巡回モード、ハイブリッドモードを比較したときのシミュレーション結果
検出対象の変更に応じたモード変更処理の一例を概略的に示すフローチャート
第2実施形態について示すA/D変換装置の電気的構成図
巡回モードにおける1サイクル分の処理手順を概略的に示すタイミングチャート
巡回モードにおける一動作段階を概略的に示す説明図(その1)
巡回モードにおける一動作段階を概略的に示す説明図(その2)
第3実施形態について示すA/D変換装置の電気的構成図
ΔΣモードにおける1サイクル分の処理手順を概略的に示すタイミングチャート
ΔΣモードにおける一動作段階を概略的に示す説明図(その1)
ΔΣモードにおける一動作段階を概略的に示す説明図(その2)
ΔΣモードにおける一動作段階を概略的に示す説明図(その3)
巡回モードにおける一動作段階を概略的に示す説明図(その1)
巡回モードにおける一動作段階を概略的に示す説明図(その2)
巡回モードにおける一動作段階を概略的に示す説明図(その3)
巡回モードにおける一動作段階を概略的に示す説明図(その4)
巡回モードにおける一動作段階を概略的に示す説明図(その5)

実施例

0010

以下、電圧検出装置の幾つかの実施形態について図面を参照しながら説明する。以下に説明する各実施形態において、同一又は類似の動作を行う構成については、同一又は類似の符号を付して必要に応じて説明を省略する。なお、下記の実施形態において同一又は類似する構成には、符号の十の位と一の位とさらに添え字に同一符号を付して説明を行っている。

0011

(第1実施形態)
図1から図13は第1実施形態の説明図を示す。図1は車両に搭載される電圧検出装置の電気的構成例を概略的に示している。この電圧検出装置1は、組電池2を構成する各電圧セル3の端子間電圧等の状態や、電圧検出装置1を構成する要素の故障を監視するものである。組電池2は、例えば電気自動車走行用モータ電源として搭載されるものであり、リチウムイオン二次電池による複数の電池セル3を直列接続して構成される。

0012

この電圧検出装置1は、1又は複数のマルチプレクサ4、5、ハイブリッドA/D変換装置(以下A/D変換装置と称す)6、スイッチ7、デジタルフィルタ8、及び、制御部9を備え、その他周辺回路10、11を接続して構成される。マルチプレクサ4は複数直列接続された電池セル3の各端子電圧を入力し、制御部9の制御信号に基づいて、これらの入力電圧切替えてA/D変換装置6に出力する。またマルチプレクサ5は、周辺回路10、11から出力される電圧を入力し、制御部9の制御信号に基づいて、これらの入力電圧を切り替えてA/D変換装置6に出力する。周辺回路10は組電池2の総電圧分圧する分圧回路により構成され、組電池2の総電圧の分圧電圧ブロック電圧として入力する。また周辺回路11は、温度センサIC内電源や外部信号を入力するブロックにより構成され、これらの入力信号を切替えてA/D変換装置6に出力する。周辺回路10、11は前述した内容に限られない。

0013

マルチプレクサ5が、マルチプレクサ4の電圧入力経路別経路で総電圧の分圧電圧をブロック電圧として入力しているが、これはマルチプレクサ4を通じて選択出力される各電池セル3の端子間電圧の総和と、周辺回路10が出力するブロック電圧とを比較することで、制御部9が電池セル3の検出経路リーク故障が存在するか否かを判定するために設けられる。

0014

A/D変換装置6は、このように切替え入力された電圧をA/D変換処理する。A/D変換装置6は、ΔΣ型のA/D変換処理するΔΣモード、巡回型のA/D変換処理する巡回モード、及び、上位ビットをΔΣ型でA/D変換処理した後にその残存ビットを取得するときに巡回型でA/D変換処理するハイブリッドモード、により動作可能に構成され、制御部9がこれらのモードを切替制御する。これらのモードの詳細動作は後述する。

0015

スイッチ7は制御部9の制御信号に応じて切替可能に構成されている。制御部9が、A/D変換装置6をΔΣモードで動作させるときには、A/D変換装置6とデジタルフィルタ8とを接続するようにスイッチ7を切替え、これによりデジタルフィルタ8の出力をデータ出力Doとする。また制御部9が、A/D変換装置6を巡回モード、ハイブリッドモードで動作させるときには、スイッチ7を切替え、A/D変換装置6の出力からデジタルフィルタ8を介在させないように接続し、そのままデータ出力Doとする。以下、A/D変換装置6の構成と、ΔΣモード、巡回モード、ハイブリッドモードの動作の説明を行う。

0016

なお、ハイブリッドモードではデジタル積分器を用いて処理を行っている。このデジタル積分器は、ΔΣ型A/D変換処理による上位ビットと巡回型A/D変換処理による下位ビットを結合させるときに用いられる。このデジタル積分器もデジタルフィルタに分類されるが、デジタル積分器は上位ビットと下位ビットとの結合処理に必要な機能であるため、ここでは、任意のフィルタ特性に変更可能にした前記のデジタルフィルタ8とは区別して説明する。

0017

<A/D変換装置6の構成>
図2に示すように、A/D変換装置6は、信号処理部12と、量子化部13と、を備える。信号処理部12は、第1ブロック14と第2ブロック15とを備えた二次構成とされている。第1ブロック14および第2ブロック15は同様の構成を備えるため、以下の説明では、第1ブロック14の構成説明を行う。第1ブロック14は回路入出力端子として2つの入力端子Tis、Ticと出力端子Toとを備える。

0018

第1ブロック14の入力端子Tisにはアナログ入力信号Vinが入力される。第1ブロック14は、第1のキャパシタ切替回路20a、21a、22a、グランドスイッチ回路23a、及び、演算増幅器24aを備える。演算増幅器24aの非反転入力端子は、グランド電位が与えられるアナロググランド線に接続されている。演算増幅器24aの反転入力端子は、キャパシタ切替回路20a、21a、22aの共通出力ノードNaに接続されると共に、このノードNaを通じてグランドスイッチ回路23aに接続されている。演算増幅器24aの出力は第1ブロック14の出力端子Toに接続されている。グランドスイッチ回路23aは、アナロググランド線とノードNaとの間に介在したスイッチS0aを備える。

0019

キャパシタ切替回路20aは、キャパシタC1a、スイッチS1a〜S4a、及び、D/A変換器25aを備える。キャパシタC1aは、制御部9によりスイッチがオンオフに切り替えられることに応じて電荷充放電するように構成される。キャパシタC1aの一方の端子は、スイッチS3aを介在してノードNaに接続されると共に、スイッチS2aを介在してアナロググランド線に接続されている。また、キャパシタC1aの他方の端子はスイッチS1aを介在して入力端子Tisに接続されると共に、スイッチS4aを介在してアナロググランド線に接続されている。

0020

また、このキャパシタC1aの他方の端子はD/A変換器25aに接続されている。D/A変換器25aは複数のスイッチS5a〜S7aを備える。制御部9はこれらのスイッチS5a〜S7aを切り替えることで量子化部13の出力の変換出力VT、VM、VBの何れかをキャパシタC1aの他方の端子に印加する。これらの量子化部13の変換出力VT、VM、VBは、量子化部13の出力デジタル値をD/A変換処理したアナログ電圧に相当し、例えばVT>VM>VBの関係を備える。以下では選択された変換出力をVRaとして表記する。

0021

キャパシタ切替回路21aは、キャパシタC2a、スイッチS8a〜S10a、S14a、及び、D/A変換器26aを備える。キャパシタC2aは、制御部9によりスイッチS8a〜S10a、S14aがオン/オフに切り替えられ、又は、D/A変換器26aが駆動することに応じて電荷を充放電するように構成される。キャパシタC2aの一方の端子はノードNaに直接接続されている。また、キャパシタC2aの他方の端子はスイッチS8aを介在して入力端子Ticに接続されると共に、スイッチS9aを介在してアナロググランド線に接続されている。キャパシタC2aの他方の端子はスイッチS10aを介在して入力端子Tisに接続されている。

0022

また、このキャパシタC2aの他方の端子はD/A変換器26aに接続されている。D/A変換器26aは複数のスイッチS11a〜S13aを備える。制御部9は、これらのスイッチS11a〜S13aを切り替えることで量子化部13の変換出力VT、VM、VBの何れかをキャパシタC2aの他方の端子に印加する。これらの量子化部13の変換出力VT、VM、VBは、D/A変換器25aと同様に、量子化部13の出力デジタル値をD/A変換処理したアナログ電圧に相当する。また、D/A変換器26aの出力はスイッチS14aを介在して、第1ブロック14の演算増幅器24aの出力端子Toに接続されている。

0023

キャパシタ切替回路22aは、キャパシタC3a、及び、スイッチS15a〜S18aを備える。キャパシタC3aは、制御部9によりスイッチS15a〜S18aがオン/オフに切り替えられることに応じて電荷を充放電するように構成される。キャパシタC3aの一方の端子はノードNaに直接接続されている。キャパシタC3aの他方の端子はスイッチS15aを介在して入力端子Ticに接続されると共に、スイッチS16aを介在して第1ブロック14の出力端子Toに接続されている。また、キャパシタC3aの他方の端子はスイッチS17aを介在して入力端子に接続されている。また、キャパシタC3aの他方の端子はスイッチS18aを介在してアナロググランド線に接続されている。

0024

第2ブロック15は第1ブロック14と同様の構成とされており第1ブロック14に縦続接続されている。このため、その接続関係の説明を省略する。なお同一機能を備える部分には、第1ブロック14では添え字「a」を付すと共に第2ブロック15では添え字「a」に代えて「b」を付して説明を省略するが、第2ブロック15では、スイッチS10a、S17aに相当するスイッチは、キャパシタ切替回路21b、22bにはそれぞれ設けられていない。図2に示すように、第2ブロック15のD/A変換器25b、26bによる変換出力はVRbとして表記する。

0025

第1ブロック14の出力端子Toは第2ブロック15の2つの入力端子Tis、Ticに接続されている。そして、第2ブロック15の出力端子Toは第1ブロック14の入力端子Ticに接続されている。量子化部13は、第1A/D変換器27a、第2A/D変換器27bを備える。第1ブロック14の出力は量子化部13の第1A/D変換器27aに入力されている。第2ブロック15の出力はスイッチS20を介在して量子化部13の第2A/D変換器27bに入力されている。これらのA/D変換器27a、27bは、いずれも3レベル(1.5ビット)のデジタル出力として量子化値Qo1、Qo2を生成する。また、第1ブロック14の入力端子Tisは、スイッチS21を介在して量子化部13の第2A/D変換器27bに入力されている。

0026

第1A/D変換器27aは、それぞれ第1ブロック14の出力端子Toの出力電圧Vo1を入力してA/D変換処理して制御部9に出力する。量子化部13の第2A/D変換器27bは、スイッチS20がオンされているときには第2ブロック15の出力端子Toの出力電圧Vo2をA/D変換処理して制御部9に出力し、スイッチS21がオンされているときにはアナログ入力信号をA/D変換処理して制御部9に出力する。

0027

制御部9はスイッチ7、S1a〜S18a、S1b〜S18b、S20及びS21をオン/オフ制御することで、信号処理部12及び量子化部13を、ΔΣ型のA/D変換処理を行うΔΣモード、巡回型のA/D変換処理を行う巡回モード、ΔΣ型でA/D変換処理した後にその残存ビットを巡回型でA/D変換処理するハイブリッドモードの何れかで動作させる。そして、制御部9は、量子化部13により生成された量子化値Qo1、Qo2に基づいてA/D変換結果とし、ΔΣモードの場合にはデジタルフィルタ8を介在させてデータ出力Doとする。デジタルフィルタ8はローパスフィルタ処理するように構成される。

0028

以下では、まずΔΣモード、巡回モード、ハイブリッドモードにおける第1ブロック14及び第2ブロック15の動作説明を行う。これらの各モードにおいて、第1ブロック14、第2ブロック15は、「リセット動作」、「ΔΣサンプル動作」、「ΔΣホールド動作」、「入力動作」、「巡回サンプル動作」、「巡回ホールド動作」の何れかの動作を行う。
(1)ΔΣモード
図3はΔΣモードにおける動作をタイミングチャートにより示している。ΔΣモードおにおいては、A/D変換装置6は所謂オーバーサンプリング型のA/D変換処理を行うようになっている。図3中にハッチングのない「Reset」「Sample」「Hold」は、それぞれリセット動作、ΔΣサンプル動作、ΔΣホールド動作を行うタイミングを示している。図3に示すように、第1ブロック14及び第2ブロック15は、リセット動作、ΔΣサンプル動作、ΔΣホールド動作を同時並行して行う。また、第1ブロック14及び第2ブロック15は、ステップT1においてリセット動作した後、ステップT2においてΔΣサンプル動作し、その後、ステップT3においてΔΣホールド動作する。そして、ステップT4、T5…に示すように、ΔΣサンプル動作、ΔΣホールド動作を繰り返し行う。このとき、所定回これらの動作をオーバーサンプリングして行いつつ、量子化部13がデジタル出力し続け、デジタルフィルタ8がこの量子化部13の出力値をローパスフィルタ処理してデータ出力Doとする。

0029

<リセット動作>
図4に示すように、第1ブロック14のリセット動作においては、制御部9がスイッチS0a、S2a、S4a、S9a、S18aをオンしそれ以外のスイッチをオフすることでキャパシタC1a〜C3aの蓄積電荷をアナロググランド線に放電させる動作を行う。第2ブロック15のリセット動作では、制御部9がスイッチS0b、S2b、S4b、S9b、S18bをオンしそれ以外のスイッチをオフすることでキャパシタC1b〜C3bの蓄積電荷をアナロググランド線に放電させる動作を行う。なお、制御部9は、ΔΣモードとする前にデジタルフィルタ8をリセット処理している。

0030

<ΔΣサンプル動作>
図5に示すように、第1ブロック14のΔΣサンプル動作においては、制御部9がスイッチS1a、S2a、S14a、S16aをオンしそれ以外のスイッチをオフすることで、キャパシタC1aにアナログ入力信号Vinを充電させる。また、スイッチS14a、S16aがオンするため、キャパシタC2a、C3aは演算増幅器24aの反転入力端子と出力端子との間に並列接続される。これにより第1ブロック14は、キャパシタC2a、C3aの蓄積電荷に応じて演算増幅器24aを用いて積分処理された電圧を出力端子Toから出力する。

0031

第2ブロック15のΔΣサンプル動作においては、制御部9がスイッチS1b、S2b、S14b、S16bをオンしそれ以外のスイッチをオフすることでキャパシタC1bの他方の端子に第1ブロック14の出力端子Toの出力電圧Vo1を入力させる。このとき、キャパシタC1bには第1ブロック14の出力電圧Vo1が充電される。他方、キャパシタC2b、C3bは、演算増幅器24bの反転入力端子と出力端子との間に並列接続される。これにより、第2ブロック15は、キャパシタC2b、C3bの蓄積電荷に応じて演算増幅器24bを用いて積分処理された電圧を出力端子Toから出力する。このとき、制御部9はスイッチS20をオンし、出力端子Toと量子化部13の第2A/D変換器27bとを接続する。図3に示すように、量子化部13は、第2A/D変換器27bにより量子化して制御部9にビット出力すると共に、その後のΔΣホールド動作で用いられる変換出力VRa、VRbを、第1及び第2A/D変換器27a及び27bにより生成する。図3中の「#1」「#2」はそれぞれ第1ブロック14、第2ブロック15を示す。

0032

<ΔΣホールド動作>
図6に示すように、第1ブロック14のΔΣホールド動作においては、制御部9がスイッチS3a、S14a、S16aをオンし、それ以外のスイッチをオフすることで演算増幅器24aの反転入力端子にスイッチS3aを介在したキャパシタC1aの一端を接続させる。このとき、演算増幅器24a及びキャパシタC1a〜C3aが電荷分配回路、積分回路を構成する。前述のΔΣサンプル動作時にキャパシタC1aに蓄積された電荷から、D/A変換器25aの変換出力VRaに応じた電荷を減算してフィードバックされた残余電荷がキャパシタC2a、C3aに移動する。これにより、この残余電荷がキャパシタC2a、C3aに蓄積される。

0033

第2ブロック15のΔΣホールド動作においては、制御部9がスイッチS3b、S14b、S16bをオンしそれ以外のスイッチをオフする。このとき、演算増幅器24b及びキャパシタC1b〜C3bが電荷分配回路、積分回路を構成することになり、前述のΔΣサンプル動作時に、キャパシタC1bに蓄積された電荷から、D/A変換器25bの変換出力VRbに応じた電荷を減算してフィードバックされた残余電荷がキャパシタC2b、C3bに移動する。これにより、この残余電荷がキャパシタC2b、C3bに蓄積される。

0034

図3に示すように、第1ブロック14及び第2ブロック15は同時にリセット動作した後、前述のΔΣサンプル動作、ΔΣホールド動作を同時に所定回だけ交互に繰り返し実行する。このΔΣモードでは同一タイミングにおいて第1及び第2ブロック14及び15は同じ動作状態となる。

0035

A/D変換装置6の制御部9はこれらの動作をオーバーサンプリングして行いつつ、量子化部13が値を出力し続け、デジタルフィルタ8がこの量子化部13の出力値を出力することでローパスフィルタ処理してデータ出力Doとする。ΔΣモードではこのような処理が実行される。
(2)巡回モード
図7は巡回モードにおける動作をタイミングチャートにより示している。図7において、ハッチングの付された「Input」、「Sample」、「Hold」は、それぞれ、入力動作、巡回サンプル動作、巡回ホールド動作を行うタイミングを示している。図7に示すように、第1ブロック14及び第2ブロック15は、ステップT11において同時にリセット動作した後、ステップT12において第2ブロック15がリセット動作を保持したまま第1ブロック14が入力動作し、その後、ステップT13において第1ブロック14が巡回ホールド動作するときには第2ブロック15が巡回サンプル動作し、ステップT14において第2ブロック15が巡回ホールド動作するときには第1ブロック14が巡回サンプル動作する。そして、第1ブロック14及び第2ブロック15は、ステップT15、T16…に示すように、ステップT13、T14の処理を繰り返し行う。

0036

両ブロックのリセット動作>
巡回モードにおける第1ブロック14及び第2ブロック15のリセット動作は、図4に示すΔΣモードにおける第1ブロック14及び第2ブロック15のリセット動作と同じであり説明を省略する。なお、ここで制御部9は、巡回モードにおいてデータ出力Doを得るに先立ち図8に示すように量子化器13の出力とデジタルフィルタ8との間をスイッチ7を用いて切断し、そのままデータ出力Doとするようにスイッチ7を切替える。

0037

<第1ブロックの入力サンプル動作>
図8に示すように、第1ブロック14の入力サンプル動作においては、制御部9がスイッチS10a、S17aをオンしそれ以外のスイッチをオフすることでキャパシタC2a、C3aの他方の端子にアナログ入力信号Vinを入力させる。このとき、キャパシタC2a、C3aは入力端子Tisのアナログ入力信号Vinにより充電される。制御部9はスイッチS2a、S4aをオンしなくても良いが、キャパシタC1aの両端子間電圧の変動を防止するためキャパシタC1aの両端子をアナロググランド線に接続すると良い。このとき制御部9が、スイッチS21をオンすることによりアナログ入力信号Vinを量子化部13の第2A/D変換器27bに入力させ、この第2A/D変換器27bの量子化値Qo2に基づいて、次回の第1ブロック14の巡回ホールド動作をさせるための変換出力VRaを設定する。

0038

<第1ブロックの巡回ホールド動作>
図9に示すように、第1ブロック14の巡回ホールド動作においては、制御部9がスイッチS2a、S4a、S16aをオンすると共にスイッチS11a、S12a、S13aの何れかをオンし、それ以外のスイッチをオフすることで演算増幅器24aの反転入力端子と出力端子との間にキャパシタC3aの両端を接続する。このとき前述の第1ブロック14の入力動作時(2回目以降に繰り返すときには、第1ブロック14の巡回サンプル動作時)にキャパシタC2a、C3aに蓄積された電荷から、演算増幅器24aが量子化器13のデジタル出力に基づくD/A変換部26aの変換出力VRaに応じた電荷を減算して、残余電荷をキャパシタC3aに蓄積するMDAC(Multiplying-DAC)処理が行われる。そして、MDAC処理された出力電圧Vo1が出力端子Toから出力される。

0039

<第2ブロックの巡回サンプル動作>
図9に示すように、第2ブロック15の巡回サンプル動作においては、制御部9がスイッチS0b、S2b、S4b、S8b、S15bをオンしそれ以外のスイッチをオフすることで第2ブロック15の入力端子Ticに第1ブロック14の出力端子Toの出力電圧Vo1を入力させると共に、入力端子Ticと演算増幅器24bの反転入力端子との間にキャパシタC2b、C3bを介在させ、反転入力端子をアナロググランド線に接続させる。これにより、キャパシタC2b、C3bが第1ブロック14の出力端子Toの出力電圧Vo1により充電されることになる。スイッチS2b、S4bはオンされていなくても良いが、キャパシタC1bの両端子間電圧の変動を防止するためキャパシタC1bの両端子をアナロググランド線に接続すると良い。

0040

<第1ブロックの巡回サンプル動作>
図10に示すように、第1ブロック14の巡回サンプル動作においては、制御部9がスイッチS0a、S2a、S4a、S8a、S15aをオンしそれ以外のスイッチをオフすることで第1ブロック14の入力端子Ticに第2ブロック15の出力端子Toの出力電圧Vo2を入力させると共に、入力端子Ticと演算増幅器24aの反転入力端子との間にキャパシタC3aを介在させ、反転入力端子をアナロググランド線に接続させる。これにより、キャパシタC2a、C3aが第2ブロック15の出力端子Toの出力電圧Vo2により充電されることになる。スイッチS2a、S4aはオンされていなくても良いが、キャパシタC1aの両端子間電圧の変動を防止するためキャパシタC1aの両端子をアナロググランド線に接続すると良い。

0041

<第2ブロックの巡回ホールド動作>
図10に示すように、第2ブロック15の巡回ホールド動作においては、制御部9がスイッチS2b、S4b、S16bをオンすると共にスイッチS11b、S12b、S13bの何れかをオンし、それ以外のスイッチをオフすることで演算増幅器24aの両入力端子にキャパシタC3bの両端を接続すると共に、反転入力端子にスイッチを介在したキャパシタC2bの一端を入力させる。このとき、前述の第2ブロック15の巡回サンプル動作時にキャパシタC2b、C3aに蓄積された電荷から、演算増幅器24aが、量子化器13のデジタル出力に基づくD/A変換部26aの変換出力VRaに応じた電荷を減算して、残余電荷をキャパシタC3aに蓄積するMDAC(Multiplying-DAC)処理が行われる。そして、MDAC処理された出力電圧Vo2が出力端子Toから出力される。

0042

図7のタイミングチャートに示すように、第1及び第2ブロック14及び15は、図8に示すように、共にリセット動作した後、図8に示すように第1ブロック14がアナログ入力信号Vinを入力動作し、その後、図9に示すように、「第1ブロック14の巡回ホールド動作」、「第2ブロック15の巡回サンプル動作」を行い、さらにその後、図10に示すように、「第1ブロック14の巡回サンプル動作」、「第2ブロック15の巡回ホールド動作」を行う。その後、図9に示す動作と、図10に示す動作を繰り返すことで、信号処理部12の第1及び第2ブロック14及び15は交互に電圧を出力する。すなわち、第1ブロック14と第2ブロック15は互いに異なる動作状態となる。

0043

量子化部13は最上位ビットから最下位ビットまで第1A/D変換器27aと第2A/D変換器27bとにより量子化された値Qo1、Qo2を制御部9に出力し、制御部9はこれらの上位ビットの値から下位ビットの値までこれらの値を交互に組み合わせて、このデータ出力Doとする。巡回モードではこのような処理が実行される。

0044

量子化ビット数を同一(例えば14ビット)とした条件では、ΔΣモードでは少なくとも<ΔΣサンプル動作><ΔΣホールド動作>を数十〜数千回程度繰り返すのに対し、巡回モードでは量子化ビット分だけ<巡回サンプル動作><巡回ホールド動作>を繰り返すことでA/D変換できるため、巡回モードの方がA/D変換処理を素早く完了できる。
(3)ハイブリッドモード
図11はA/D変換結果を出力する1サイクル分の処理手順をタイミングチャートにより概略的に示している。この図11においては、ハッチングが付されていない部分がΔΣモードの処理と同じようにΔΣ型のA/D変換処理を行う部分であり、ハッチングが付されている部分が巡回モードの処理と同じ巡回型のA/D変換処理を行う部分を示す。この図11に示すように、A/D変換装置6は、ハイブリッドモードにおいて処理当初にΔΣ型のA/D変換処理を行い、その後、その量子化の残余値を処理対象として、前述の巡回型のA/D変換処理を行う。まず、第1ブロック14及び第2ブロック15はステップT21において同時にリセット動作した後、ステップT22において同時にΔΣサンプル動作、ステップT23において同時にΔΣホールド動作を行う。その後、ステップT24〜T27に示すように、この一連の処理を所定回(例えば数十回)だけ交互に繰り返しオーバーサンプリング処理して実行する。このΔΣ型のA/D変換処理を行うときには、第1ブロック14及び第2ブロック15は前述したように同一タイミングにおいて同じ動作状態となる。

0045

その後、巡回型のA/D変換処理に移行する直前のステップT28においては、制御部9は第2ブロック15をΔΣサンプル動作させるが、第1ブロック14をリセット状態とする。このとき、制御部9は、第2及び第3キャパシタ切替回路21a、22aのスイッチS14a、S16aをオフすると共にスイッチS9a、S18aをオンに切替え、そしてグランド切替回路23aのスイッチS0aをオンに切り替えて、キャパシタC2a、C3aの両端子をアナロググランド線に接続し、これによりリセット状態とする。

0046

その後、ステップT29において、第1ブロック14は巡回モードにおける巡回サンプル動作から処理を開始し、第2ブロック15はΔΣホールド動作を行う。この第2ブロック15のΔΣホールド動作は巡回ホールド動作と同一となる。したがって、ステップT29では巡回型のA/D変換処理を行うことになる。このステップT29の第1ブロック14の巡回サンプル動作においては、図10に示したように入力端子TicにキャパシタC2a、C3aを介して第2ブロック15の出力電圧Vo2を入力させる。このため、この直前のステップT28においては、キャパシタC2a、C3aの両端子をアナロググランド線に接続してリセット状態としている。

0047

その後、第1ブロック14及び第2ブロック15は、ステップT30、T31、T32、T33…において、図9に示す「第1ブロック14の巡回ホールド動作」、「第2ブロック15の巡回サンプル動作」と、図10に示す「第1ブロックの巡回サンプル動作」、「第2ブロックの巡回ホールド動作」と、を繰り返す。制御部9は、ステップT21〜T28及びT29のΔΣ型のA/D変換処理を用いて生成された量子化値に対し、デジタル積分器により所定のデジタル積分処理を行うことで上位ビットを生成し、この生成された上位ビットの値に、ステップT30以降の巡回型のA/D変換処理により得られた量子化値Qo1、Qo2について桁をずらしながら順次加算して組み合わせて、この加算結果をA/D変換結果として出力する。このようにして最終的なA/D変換結果が得られるようになる。

0048

図12は(1)ΔΣモード、(2)巡回モード、(3)ハイブリッドモードの各動作モードにおけるA/D変換速度とその精度についてのシミュレーション結果を示す。ここで、シミュレーションの条件として各キャパシタの容量値相対精度を±0.1%と実用的な値となるように設定しており、(3)ハイブリッドモードでは、14ビットのうちΔΣモードの処理を行う量子化ビット数をn(但しn=1〜13)ビット、巡回モードで処理を行う量子化ビット数を14−nビットとしている。

0049

前述したように、A/D変換装置6が巡回モードにおいて量子化したとき処理速度はΔΣモードの量子化処理速度に比較して速くなる。逆に、A/D変換装置6が(1)ΔΣモードにおいてアナログ信号Vinを量子化処理したときの変換精度は、(2)巡回モードの変換精度に比較して高くなる。また、これらの(1)ΔΣモード、(2)巡回モードの中間に相当する(3)ハイブリッドモードでは、(1)ΔΣモード、(2)巡回モードの相互の利点を享受できることが確認されている。このとき、(3)ハイブリッドモードでは、ΔΣ型A/D変換による処理ビット数を多くすれば変換精度を良好にすることができ、逆に巡回型A/D変換の処理ビット数を多くすれば処理速度を速くすることができる。これらの相互の利点を享受するように用途に応じて処理速度と変換精度を変更することが望ましい。条件付きモード切替を行いながらA/D変換処理を行う事例を図13に示す。

0050

電圧検出装置1の制御部9は、ステップS1において電池セル3の電圧検出処理を行うか、ステップS3において故障診断処理を行うか、を判断する。制御部9がステップS1においてYESと判断し電池セル3の電圧を検出するときには、複数の電池セル3のうち1又は2以上の電池セル3の端子間信号を検出する。このような場合には、比較的高い変換精度が要求される。例えば、電池セル3の電圧検出処理は数百μsec程度の低速処理であっても良いが、変換精度は例えば14〜16ビットの高精度で要求される場合もある。このとき、制御部9は、A/D変換装置6の動作モードとして例えばΔΣ型の処理割合を高くし巡回型の処理割合を低くした第1割合とする。制御部9が、最も変換精度を高くするときには、ΔΣ型の処理割合を100%とし巡回型の処理割合を0%とした(1)ΔΣモードで動作させると良い。このときA/D変換装置6は、ステップS2においてΔΣ型と巡回型との処理割合を第1割合としてA/D変換処理する。

0051

逆に、電圧検出装置1の制御部9がステップS4において故障診断処理を行うと判定し、故障診断時に故障診断用信号を取得し故障の有無等を監視するときには、故障を素早く検知するためにも変換精度よりも処理速度を重視すると良い。電圧検出装置1が、故障診断処理するときには、例えば10〜14ビットの中精度で且つ数十secの中速で処理することが要求される。このとき、制御部9は、A/D変換装置6の動作モードとして例えばΔΣ型の処理割合を低くし巡回型の処理割合を高くした第2割合とする。制御部9が、A/D変換装置6に最も素早く処理させるためには、ΔΣ型の処理割合を0%とし巡回型の処理割合を100%とした(2)巡回モードで動作させると良い。このように、検出用途に応じて検出精度及び処理速度を柔軟に調整できる。

0052

なお「(1)ΔΣモード」はΔΣ型と巡回型のA/D変換処理の割合をそれぞれ100%、0%とし、「(2)巡回モード」は、ΔΣ型と巡回型のA/D変換処理の割合をそれぞれ0%、100%とし、ハイブリッドモードは、ΔΣ型と巡回型のA/D変換処理の割合を何れもそれ以外の割合(0%を超え100%未満)とするモードである。

0053

本実施形態では、(1)ΔΣモードと(2)巡回モードと、ΔΣ型及び巡回型を組み合わせた(3)ハイブリッドモードとにおけるA/D変換処理特性を利用し、電池セル3の電圧検出用途と故障検出時の電圧検出用途とに応じて、ΔΣ型と巡回型とのA/D変換処理割合を切り替えるようにした。これにより検出用途に合わせて処理速度及び検出精度を柔軟に変更できる。

0054

本実施形態では、制御部9がΔΣ型の処理割合を0%、巡回型の処理割合を100%とした巡回モードとすることで、A/D変換装置6が(2)巡回モードの処理を完結して処理できるようにしている。このため、処理速度を最大限高めることができる。

0055

本実施形態では、制御部9がΔΣ型の処理割合を100%、巡回型の処理割合を0%としたΔΣモードとし、スイッチ7を切り替えて高次のデジタルフィルタ8を後段に接続することで、A/D変換装置6が(1)ΔΣモードを完結して処理できるようにしている。このとき(1)ΔΣモードでA/D変換処理し、デジタルフィルタ8がA/D変換器27bのA/D変換結果を高次のデジタルフィルタ処理をすることで、(3)ハイブリッドモードにおける変換精度を上回る精度を実現できる。このため、A/D変換装置6が(1)ΔΣモードの処理を完結して処理すれば変換精度を最大限高めることができる。

0056

例えば従来、ΔΣ方式やパイプライン方式を組み合わせたマルチモードのA/D変換装置が特許文献1に提案されている。この方式ではパイプライン方式を用いるときに4段のブロックを必要とし、ΔΣ型の処理を行うときに2段のブロックを必要とする。この場合、ΔΣ型A/D変換処理するときには不使用のブロックが存在するため回路使用効率が悪い。またそれぞれの段に演算増幅器を必要とするため消費電流も多くなる。

0057

本実施形態によれば、(1)ΔΣモードの動作ブロック14、15で計2段ブロックとし、(2)巡回モードの動作ブロック14、15で計2段としている。さらに、(3)ハイブリッドモードの動作ブロック14、15で計2段としている。このため、何れのモードにおいても動作する回路構成共用化することができ、従来方式に比較しても回路使用効率を良好にできる。ハイブリッドモードにおけるブロックの段数を考慮した場合、2段のブロックにすることによってハイブリッドモード機能のバランス最良にできる。

0058

より詳細には、(1)ΔΣモード、(2)巡回モード、(3)ハイブリッドモードにおいて、各ブロック14及び15の演算増幅器24aを共用化して動作させている。このため、回路使用効率を良好にでき消費電流も少なくなる。さらに言及すれば、A/D変換装置6は同一の回路構成を用いて、(1)ΔΣ型の処理割合を100%及び巡回型の処理割合を0%としたΔΣモード、(2)ΔΣ型の処理割合を0%及び巡回型の処理割合を100%とした巡回モード、(3)その間のハイブリッドモードを実現できるため、各モードに応じた回路を大幅に追加することなく各モードを実行できる。

0059

また、本実施形態における巡回モードを作用的に記載すると、以下のようにまとめることができる。制御部9は、A/D変換装置6を巡回モードで動作させるとき、第1ブロック14を入力サンプル動作させると共に第2ブロック15をリセット動作させる。制御部9はこのときアナログ入力信号Vinをキャパシタ切替回路21a、22aのキャパシタC2a、C2bに入力サンプル動作させると共に量子化部13のA/D変換器27bにアナログ入力信号Vinを入力させ、このとき得られるA/D変換器27bのデジタル出力をD/A変換器26aを通じてキャパシタ切替回路21a、22aのキャパシタC2aに接続し、演算増幅器24aにMDAC処理させる。このとき、制御部9は、第2ブロック15の演算増幅器24aの出力電圧Vo1を第2のキャパシタ切替回路21b、22bのキャパシタC2b、C3bに巡回サンプル動作させる。

0060

このとき得られるA/D変換器27aのデジタル出力をD/A変換器26bを通じてキャパシタ切替回路21b、22bのキャパシタC2bに接続し、演算増幅器24bにMDAC処理させると共に、演算増幅器24bの出力電圧Vo2をキャパシタ切替回路21a、22aのキャパシタC2a、C3aに巡回サンプル動作させる。さらに制御部9は、演算増幅器24bの出力電圧Vo2をA/D変換器27bに入力させて得られるデジタル出力を下位ビットとする。そして、前述の上位ビットの取得処理と下位ビットの取得処理とを最上位から最下位まで繰り返して量子化する。これにより全てのビットを巡回モードにより完結して処理できる。

0061

また、車両製造メーカは種々のアルゴリズムを用いて様々な車種の車両の内部の制御処理を行うようになっているが、これらの内部に組み込まれる電圧検出装置1の監視スケジュール車両制御処理に応じて様々に変化する。本実施形態によれば、制御部9が各スイッチの切替制御状態を変更することでΔΣ型と巡回型のA/D変換処理割合を変更でき、A/D変換装置6の処理速度及び検出精度を柔軟に変更できる。このため、種々の車両制御処理を行う電子制御装置に組み込みやすくなる。

0062

(第2実施形態)
図14から図17は第2実施形態の追加説明図を示す。第1実施形態の説明と同一機能を備える部分には同一符号を付して説明を省略する。図14はA/D変換装置106の構成例を示している。この図14に示すA/D変換装置106は、信号処理部112と、量子化部13と、制御部109と、を備える。信号処理部112は、第1ブロック114及び第2ブロック115を備える。第1ブロック114はキャパシタ切替回路20a、121a、122aを備え、第2ブロック115はキャパシタ切替回路20b、121b、122bを備える。キャパシタ切替回路121aはキャパシタC2aと共に、スイッチS8a、S9a、S11a〜S14aを備え、キャパシタ切替回路122aは、キャパシタC3aと共にスイッチS15a、S16a、S18aを備える。

0063

A/D変換装置106が、第1実施形態のA/D変換装置6と異なるところは、入力端子Tisと各回路21a、22a、13との間にスイッチS10a、S17a、S21を構成していないところであり、第2ブロック115の出力端子Toと量子化部13との間にスイッチS20を構成していないところも第1実施形態と異なるところである。

0064

第1実施形態の図2に示すスイッチS10a、S17a、S21は、図8を用いて説明した「巡回モードの第1ブロック14の入力サンプル動作」時にオンされるスイッチである。この「巡回モードの第1ブロック14の入力サンプル動作」は、アナログ入力信号Vinをキャパシタ切替回路21a、22aのキャパシタC2a、C3aに入力させるときに行われる処理であり、このとき制御部9はスイッチS10a、S17a、S21をオンする。その後の巡回モードにおける動作やΔΣモードの動作、さらにハイブリッドモードの動作時には、制御部9はこれらのスイッチS10a、S17a、S21をオフする。また、スイッチS20はリセット状態以外には全てオン動作する。

0065

本実施形態のA/D変換装置106は、スイッチS10a、S17a、S21をオフしているときと同じ動作状態となる。本実施形態のA/D変換装置106は、「巡回モードの第1ブロック14の入力サンプル動作」以外の処理は第1実施形態で説明した動作と同一の動作を行うため、その動作の詳細説明は省略する。本実施形態では、「巡回モード」の最初のタイミングにおいて、アナログ入力信号VinをキャパシタC2a、C3aに入力させる動作に代わる動作について主に説明する。

0066

図15は巡回モードにおける1サイクル分の処理手順をタイミングチャートにより示している。図15において、ハッチングの付されていない「Reset」「Sample」「Hold」は、それぞれ、リセット動作、当初サンプル動作、当初ホールド動作、を示している。また、ハッチングの付された「Sample」「Hold」は、それぞれ巡回サンプル動作、巡回ホールド動作を行うタイミングを示している。図15に示すように、第1ブロック114及び第2ブロック115は、ステップT41において同時にリセット動作した後、ステップT42において同時に当初サンプル動作する。その後、第1ブロック114及び第2ブロック115はステップT43において同時に当初ホールド動作する。第1ブロック114及び第2ブロック115は、ステップT44〜T47において、これらの当初サンプル動作及び当初ホールド動作を複数回(例えば図15では3回)繰り返す。

0067

そして、その後、ステップT48において第1ブロック114がリセット動作すると同時に第2ブロック115が当初サンプル動作する。その後、ステップT49において第1ブロック114が巡回サンプル動作すると同時に第2ブロック115が巡回ホールド動作し、その後、ステップT50において第1ブロック114が巡回ホールド動作すると同時に第2ブロック115が巡回サンプル動作する。そして、これらのステップT49、T50と同様の処理をステップT51、T52、T53…において繰り返し行う。このとき第1実施形態にて説明した巡回モードの処理を行う。

0068

<両ブロック14及び15のリセット動作>
巡回モードにおける第1ブロック114及び第2ブロック115のリセット動作は、図4に示すΔΣモードにおける第1ブロック114及び第2ブロック115のリセット動作と同じであり、説明を省略する。なお、ここで制御部9は、巡回モードにおいてデータ出力Doを得るに先立ち、制御部109とデジタルフィルタ8との間を切断してそのままデータ出力Doとするようにスイッチ7を切替える。

0069

<第1ブロック14の当初サンプル動作>
図16に示すように、第1ブロック114の当初サンプル動作においては、制御部109がスイッチS1a、S2a、S14a、S16aをオンしその他のスイッチをオフさせる。制御部109がスイッチS1a、S2aをオンすることでキャパシタC1aの他方の端子にアナログ入力信号Vinを入力させる。これによりキャパシタC1aにはアナログ入力信号Vinが充電される。他方、制御部109がスイッチS14a、S16aをオンすることで、キャパシタC2a、C3aは、演算増幅器24aの反転入力端子と出力端子との間に並列接続される。

0070

<第2ブロック15の当初サンプル動作>
図16に示すように、第2ブロック115の当初サンプル動作においては、制御部109がスイッチS1b、S2b、S14b、S16bをオンしその他のスイッチをオフさせる。このとき制御部109がスイッチS1b、S2bをオンすることでキャパシタC1bの他方の端子に第1ブロック114の出力端子Toの出力電圧Vo1を入力させる。このときキャパシタC1bには第1ブロック114の出力電圧Vo1が充電される。他方、キャパシタC2b、C3bは、演算増幅器24bの反転入力端子と出力端子との間に並列接続される。

0071

<第1ブロック114の当初ホールド動作>
図17に示すように、第1ブロック114の当初ホールド動作においては、制御部109がスイッチS6a、S14a、S16aをオンし、それ以外のスイッチをオフする。制御部9が、スイッチS6aをオンすることで、キャパシタC1aの他方の端子にD/A変換器25aから所定の中間固定値となる中間レベルVMを印加する。このとき、キャパシタC2a、C3aは演算増幅器24aの反転入力端子及び出力端子間に介在させたまま保持される。

0072

このとき、演算増幅器24a及びキャパシタC1a〜C3aにより電荷分配回路、積分回路が構成されることになり、当初サンプル動作時にキャパシタC1aに蓄積された電荷から、D/A変換器25aの変換出力VMに応じた電荷を減算してフィードバックされた残余電荷がキャパシタC2a、C3aに再分配される。

0073

<第2ブロック115の当初ホールド動作>
図17に示すように、第2ブロック115の当初ホールド動作においては、制御部9がスイッチS6b、S14b、S16bをオンし、それ以外のスイッチをオフする。制御部9がスイッチS6bをオンすることで、キャパシタC1bの他方の端子にD/A変換器25bから所定の中間固定値となる中間レベルVMを印加する。このときキャパシタC2b、C3bは演算増幅器24aの反転入力端子及び出力端子間に介在したまま保持される。

0074

このとき、演算増幅器24b及びキャパシタC1b〜C3bにより電荷分配回路、積分回路が構成されることになり、当初サンプル動作時にキャパシタC1bに蓄積された電荷から、D/A変換器25bの変換出力VMに応じた電荷を減算してフィードバックされた残余電荷に応じてキャパシタC2b、C3bに再分配される。

0075

図15に示すように、第1ブロック114及び第2ブロック115は当初サンプル動作、当初ホールド動作を複数回(例えば3回)繰り返す。このとき、第1ブロック114の電圧ゲインをa1、第2ブロック115の電圧ゲインをa2とすると、3回繰り返すことで、出力電圧Vo2はアナログ入力信号Vinの3×a1×a2倍の電圧となる。この詳細を記載すると、以下のように表すことができる。

0076

リセット直後には、第1ブロック114の出力電圧Vo1(0)=0、第2ブロック115の出力電圧Vo2(0)=0となる。1回目の当初ホールド動作後には、第1ブロック114の出力電圧Vo1(1)=a1×Vin+Vo1(0)、第2ブロック115の出力電圧Vo2(1)=a2×Vo1(0)+Vo2(0)となる。2回目の当初ホールド動作後には、第1ブロック114の出力電圧Vo1(2)=a1×Vin+Vo1(1)、第2ブロック115の出力電圧Vo2(2)=a2×Vo1(1)+Vo2(1)となる。3回目の当初ホールド動作後には、第1ブロック114の出力電圧Vo1(3)=a1×Vin+Vo1(2)、第2ブロック115の出力電圧Vo2(3)=a2×Vo1(2)+Vo2(2)となる。このため、3回目の当初ホールド動作後の第2ブロック115の出力電圧Vo2(3)は3×a1×a2×Vinとなる。

0077

図15に示すように、当初サンプル動作、当初ホールド動作を複数回繰り返す。その後、(3)ハイブリッドモードのΔΣ型のA/D変換処理終了時と同様の状態となり、その後には、巡回モードによる巡回サンプル動作、巡回ホールド動作の処理を行う。この内容は、ハイブリッドモードにおける巡回型の巡回サンプル動作、巡回ホールド動作と同様の処理内容となる。

0078

そして制御部109は、量子化値Qo1、Qo2の変換出力を、桁をずらしながら順次加算し、この加算結果をA/D変換結果とする。そして制御部109は、得られたA/D変換結果から前述したゲインの影響(3×a1×a2×Vin)をデジタル演算処理することで補正し、最終的なA/D変換結果として出力する。これにより、たとえスイッチS10a、S17a、S21を設けなくても巡回モードの処理を完結して行うことができる。

0079

要するに、本実施形態の巡回モードは作用的には次のように表すことができる。制御部109は巡回モードになるとき、アナログ入力信号Vinをアナログ信号入力用のキャパシタ切替回路20aのキャパシタC1aに当初サンプルする動作、D/A変換器25aを通じて所定の中間固定値VMをアナログ信号入力用のキャパシタ切替回路20aのキャパシタC1aに印加して演算増幅器24aにより積分させて演算増幅器24aの出力電圧を当初ホールドする動作、演算増幅器24aの出力電圧を信号入力用のキャパシタ切替回路20bのキャパシタC1bに当初サンプルする動作、D/A変換器25bを通じて所定の中間固定値VMを信号入力用のキャパシタ切替回路20bのキャパシタC1bに印加して演算増幅器24bにより積分させて演算増幅器24bの出力電圧を当初ホールドする動作、を複数回行う。その後、制御部109は、キャパシタ切替回路21a、22aのキャパシタC2a、C3aの蓄積電荷を放電させる。

0080

他方、演算増幅器24bの出力電圧をA/D変換器27bに入力させることにより得られるデジタル出力をD/A変換器26aを通じてキャパシタ切替回路21a、22aのキャパシタC2a、C3aに接続し、演算増幅器24aにMDAC動作させ、演算増幅器24aの出力電圧をキャパシタ切替回路21b、22bのキャパシタC2b、C3bに巡回サンプル動作させ、さらに演算増幅器24aの出力電圧をA/D変換器27aに入力させて得られるデジタル出力を上位ビットとして取得する。

0081

そして、制御部109は、このとき取得されるA/D変換器27aのデジタル出力をD/A変換器26bを通じてキャパシタ切替回路21b、22bのキャパシタC2b、C3bに接続し、演算増幅器24bにMDAC動作させると共に、演算増幅器24bの出力電圧をキャパシタ切替回路21a、22aのキャパシタC2a、C3aに巡回サンプル動作させ、さらに演算増幅器24bの出力電圧をA/D変換器27bに入力させて得られるデジタル出力を上位ビットの下位の下位ビットとして取得し、上位ビット及び下位ビットの取得処理を、さらに最上位から最下位まで繰り返している。これにより、巡回モードを完結して動作させることができる。

0082

本実施形態でも同様に、電池セル3の端子間信号をアナログ入力信号VinとしてA/D変換するときにはΔΣ型と巡回型との処理割合を第1割合とし、故障診断時に故障診断用信号をアナログ入力信号VinとしてA/D変換処理するときにはΔΣ型と巡回型との処理割合を第2割合として設定して動作させることで、第1実施形態と同様の作用効果を得ることができる。また、スイッチS10a、S17a、S21を設けずに構成できるため、第1実施形態に比較して回路を簡素化でき回路規模縮小化できる。

0083

(第3実施形態)
図18から図22は第3実施形態の追加説明図を示す。例えば第1実施形態の「(1)ΔΣモード」は、縦続接続するブロック14、15の段数を増やすほど単位時間当たりの精度を上げやすい。このため、より検出精度、変換精度を上げるためにはブロック14、15の段数を増やすと良い。しかしブロック14、15の段数を4段以上に増やすと、系が不安定になりやすく、D/A変換器の精度設計が困難になりやすいため、ブロック14、15を1〜3段程度で用いることが望ましい。第3実施形態のA/D変換装置206は1段のブロック214を用いた形態を示す。

0084

A/D変換装置206は、信号処理部212と、量子化部213と、制御部209と、を備える。信号処理部212は、本実施形態では、1つのブロック214による一次構成とされている。このブロック214が、第1実施形態の第1ブロック14と異なる部分を中心に説明する。ブロック214は、ブロック14の入力端子Ticと同一機能の端子も構成されておらず、信号処理部212は、1つの入力端子Tisだけを備える。

0085

このブロック214は、キャパシタ切替回路20a、221a、222aを備える。キャパシタ切替回路221aはD/A変換器26aとスイッチS9a、S14a、キャパシタC2aを備える。これらのD/A変換器26a、スイッチS9a、S14a、キャパシタC2aの結線関係は、第1実施形態の第1ブロック14の内部と同様であり説明を省略する。キャパシタ切替回路221aには、第1実施形態のキャパシタ切替回路21aと比較してスイッチS8a、S10aが構成されていない。

0086

また、キャパシタ切替回路222aは、キャパシタC3aとスイッチS16a、S18aとを備える。これらのキャパシタC3aとスイッチS16a、S18aの結線関係は、第1実施形態の第1ブロック14と同様であり説明を省略する。キャパシタ切替回路222aには、第1実施形態のキャパシタ切替回路22aと比較してスイッチS15a、S17aが構成されていない。量子化部213は、1つのA/D変換器227を用いて構成される。
(1)ΔΣモード
図19はΔΣモードにおける1サイクル分の処理手順を概略的に示すタイミングチャートである。図19に示す「Reset」「Sample」「Hold」は、それぞれリセット動作、ΔΣサンプル動作、ΔΣホールド動作を示す。信号処理部212のブロック214は、ステップT61においてリセット動作し、その後、ステップT62、T63…においてΔΣサンプル動作及びΔΣホールド動作を繰り返す。このとき、所定回これらの動作をオーバーサンプリングして行いつつ、量子化部213がデジタル出力し続け、デジタルフィルタ8がこの量子化部13の出力値をローパスフィルタ処理してデータ出力Doとする。

0087

<リセット動作>
図20に示すように、ブロック214のリセット動作は、第1実施形態の第1ブロック14のリセット動作と同様であり説明を省略する。なお、制御部9は、ΔΣモードとする前にデジタルフィルタ8をリセット処理している。

0088

<ΔΣサンプル動作>
図21に示すように、ブロック214のΔΣサンプル動作は、第1実施形態における第1ブロック14のΔΣサンプル動作、第2実施形態における第1ブロック14の当初サンプル動作と同様である。

0089

<ΔΣホールド動作>
図22に示すように、ブロック214のΔΣホールド動作は、第1実施形態における第1ブロック14のΔΣホールド動作、第2実施形態における第1ブロック14の当初ホールド動作と同様である。
(2)巡回モード
図23から図27は巡回モードを実行するときの各動作状態を示している。ブロック214は、リセット動作を行い、その後、初回サンプル動作を行い、その後、初回ホールド及び初回巡回サンプル動作を行う。その後、ブロック214は巡回ホールド動作、及び巡回サンプル動作を繰り返し行う。

0090

<リセット動作>
図23に示すように、ブロック214のリセット動作は、図20に示したΔΣモードのリセット動作と同様である。ただし、制御部209はA/D変換器227の変換出力とデジタルフィルタ8を切離すようにスイッチ7を切り替える。

0091

<初回サンプル動作>
図24に示すように、ブロック214の初回サンプル動作においては、制御部9がスイッチS1a、S2a、S14a、S16aをオンし、それ以外のスイッチをオフさせる。このときの動作は、第2実施形態における第1ブロック14の当初サンプル動作と同様となり説明を省略する。

0092

<初回ホールド及び初回巡回サンプル動作>
図25に示すように、ブロック214の初回積分ホールド及び初回巡回サンプル動作においては、制御部209がスイッチS5a〜S7aの何れか、S14a、S16aをオンし、それ以外のスイッチをオフする。制御部209がD/A変換器25aのスイッチS5a〜S7aの何れかをオンすることで、D/A変換器25aの変換出力VRaをキャパシタC1aの他端に入力させる。このとき、前述のブロック14の初回サンプル動作時にキャパシタC1aに蓄積された電荷から、D/A変換部25aの変換出力VRaに応じた電荷を減算してフィードバックされた残余電荷がキャパシタC2a、C3aに移動する。これにより、この残余電荷がキャパシタC2a、C3aに蓄積される。このとき、出力端子Toの出力電圧Voはブロックの電圧ゲインをa1とすればa1×Vinとなる。

0093

<巡回ホールド動作>
図26に示すように、ブロック214の巡回ホールド動作においては、制御部209が量子化器213の量子化値Qo1に応じてD/A変換器25aのスイッチS11a〜S13aの何れかをオンすると共に、スイッチS2a、S4a、S16aをオンし、それ以外のスイッチをオフする。制御部209がD/A変換器26aのスイッチS11a〜S13aの何れかをオンすることで、D/A変換器26aの変換出力VRaをキャパシタC2aの他端に入力させる。このとき、前述の図25に示す動作時にキャパシタC1a〜C3aに蓄積された電荷から、演算増幅器24aが、量子化器213のデジタル出力に基づくD/A変換部26aの変換出力VRaに応じた電荷を減算して、残余電荷をキャパシタC3aに蓄積するMDAC処理が行われる。このときの出力電圧Voは2×a1×Vin−変換出力VRaとなり、量子化部213がこの出力電圧VoをA/D変換器227により量子化し出力する。また、制御部209がスイッチS2a、S4aをオンすることでキャパシタC1aの両端をアナロググランド線に接続して放電させる。

0094

<巡回サンプル動作>
図27に示すように、ブロック214の巡回サンプル動作においては、制御部9がスイッチS2a、S4a、S14a、S16aをオンしそれ以外のスイッチをオフする。これにより制御部9が出力電圧VoをキャパシタC2aにも入力させ充電させる。このとき、前述の出力電圧Vo=2×a1×Vin−変換出力VRaがキャパシタC2に入力されることになる。

0095

この後、制御部9は、前述のスイッチをオン/オフ制御することで<巡回ホールド動作><巡回サンプル動作>を繰り返し、上位ビットから下位ビットまで量子化部213のA/D変換器227により量子化しながら出力する。これにより、巡回モードにより完結して動作させることができる。
(3)ハイブリッドモード
ハイブリッドモードを実行するときの各動作状態について図23図27を参照しながら説明する。ハイブリッドモードにおいて、制御部9は、量子化部213のA/D変換器227とデジタルフィルタ8とを切り離すようにスイッチ7を切替える。ブロック214は、まず図23に示すリセット動作を行い、その後、図24に示す<初回サンプル動作>、続く、図25に示す<初回ホールド動作及び初回巡回サンプル動作>を所定の複数回繰り返し行う。

0096

ハイブリッドモードでは、これらの<初回サンプル動作><初回ホールド動作及び初回巡回サンプル動作>の複数回の繰返し動作がΔΣ型のA/D変換処理として行われ、このA/D変換処理を用いて生成された量子化値にデジタル積分器を用いて所定のデジタル積分処理を行って生成された値を上位ビットの値とする。このとき、D/A変換器25aは、A/D変換器227のデジタル出力に応じて変換出力VT、VM、VBの何れかに対応するスイッチS5a、S6a、S7aを選択してオンする。そして、残差分の出力電圧Voが次に説明する<巡回ホールド動作><巡回サンプル動作>に引き渡される。その後、ブロック214は、図26に示す<巡回ホールド動作>、図27に示す<巡回サンプル動作>を残存ビット数分繰り返し行う。

0097

すなわち、図24及び図25に示す動作を複数回繰り返すときにΔΣ型のA/D変換処理が行われ、その後、図26及び図27に示す動作を繰り返すときに巡回型のA/D変換処理が行われることになる。これによりハイブリッドモードで動作させることができる。

0098

そして、制御部9は、前述したように得られた上位ビットの値に、<巡回ホールド動作><巡回サンプル動作>を必要に応じて繰り返して得られた下位ビットの値を組み合わせて、この加算結果をデータ出力Doとする。このようなハイブリッドモードにおいても最終的なデータ出力Doを取得できる。

0099

本実施形態に示されるように、A/D変換装置206が、ブロック214を1段に備えた一次構成のものであったとしても、(1)ΔΣモード、(2)巡回モード、(3)ハイブリッドモードの各モードで動作させることができ、前述実施形態に示したように、用途に合わせてΔΣ型及び巡回型の処理割合を設定して動作させることにより、第1実施形態と同様の作用効果を得られる。

0100

本実施形態によれば、A/D変換装置206のブロック214を1段としたので、第1及び第2実施形態に比較して、回路を簡素化することができ、回路規模を縮小化できる。その他、第1、第2実施形態と同様の作用効果が得られる。

0101

(他の実施形態)
本発明は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。例えば以下に示す変形又は拡張が可能である。各構成要素は概念的なものであり、前述の実施形態に限定されるものではない。

0102

電圧検出装置1の検出内容は第1実施形態に示した内容に限られない。例えば、周辺回路11を、例えば各電池セル3の端子間電圧又はその総電圧を入力して検出する回路により構成しても良く、この場合、組電池2に故障が発生した場合に備えて、周辺回路11に組電池2の端子間電圧に基づいた基準電圧を出力する機能を設け、この参照電圧が規定の範囲に入っていることを条件として故障していないと判断する用途のものに適用しても良い。この場合のマルチプレクサ5は、この判断方法を適用した場合の参照電圧を入力し、この参照電圧をA/D変換装置6に出力する。また、電池セル3の同一の端子間電圧を複数のマルチプレクサ4、5に入力させ、これらのマルチプレクサ4、5の出力を相互に比較する。このようにすることで、マルチプレクサ4、5の故障の有無を検出する用途に適用しても良い。

0103

前述においては、A/D変換装置6、106、206は、電池セル3のうち1又は2以上の端子間信号をアナログ入力信号VinとしてA/D変換するときに、ΔΣ型と巡回型のA/D変換処理割合を所定の第1割合としてA/D変換処理し、故障診断時に故障診断用信号をアナログ入力信号VinとしてA/D変換するときには第1割合よりもΔΣ型A/D変換処理の割合を低くした第2割合としてA/D変換処理する形態を示した。

0104

しかしながら、このような形態に限定されるものではなく、これらの電池セル3の端子間信号の監視用途と故障監視用途との間で、第1割合と第2割合の比率逆転しても良いし、何れもハイブリッドモードとして同一又は異なる比率としてA/D変換処理する形態に適用しても良い。このため、A/D変換装置6、106、206の変換精度及び処理時間を、監視用途に応じて柔軟に変更できる。

0105

量子化部13の変換出力VRa、VRbは、3レベルに限るものではなく、量子化部13における量子化値のレベル数に応じて適宜設定すればよい。このレベル数に応じて第1のキャパシタ切替回路20a、21a、22aの第1D/A変換器25a、26aの変換出力VRa、第2のキャパシタ切替回路20b、21b、22bの第2D/A変換器25b、26bの変換出力VRbのレベル数も変更すると良い。

0106

前述実施形態において、量子化部13はブロック14、15毎に個別にA/D変換器27a、27bを備えている。しかし、前述実施形態に示すように、両ブロック14、15の出力電圧Vo1,Vo2を同時に量子化しなくても良いため、量子化部13は、出力電圧Vo1、Vo2のいずれか一方を選択可能な選択回路と、選択回路で選択された出力をA/D変換する単一のA/D変換器と、により構成してもよい。

0107

第1、第2実施形態では、信号処理部12はブロック14、15及び量子化部13とによるΔΣ変調器により構成したが、ΔΣ変調器の形式は前述の形態に限られるものではない。例えば、フィードフォワード型ΔΣ変調器の代表的な例である2次のCIFF(Cascade of Integrators with FeedForward)型ΔΣ変調器として動作するように構成してもよい。

0108

前述実施形態では、第1ブロック14、第2ブロック15、ブロック214として、演算増幅器24a、25aの一方の入力である反転入力端子に信号を入力し、他方の入力である非反転入力端子にアナロググランド線に接続するシングルエンドタイプの回路を用いているが、完全差動型もしくは擬似差動型の演算増幅器に差動の信号を入力する差動タイプで構成してもよい。

0109

例えば、一つの構成要素が有する機能を複数の構成要素に分散させたり、複数の構成要素が有する機能を一つの構成要素に統合させたりしてもよい。また前述の実施形態の構成の少なくとも一部を、同様の機能を有する公知の構成に置き換えてもよい。また、前述の2以上の実施形態の構成の一部又は全部を互いに組み合わせて付加しても置換しても良い。

0110

なお、特許請求の範囲に記載した括弧内の符号は、本発明の一つの態様として前述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。

0111

図面中、1は電圧検出装置、2は組電池、3は電池セル、6、106、206はA/D変換装置、8はデジタルフィルタ、9、109、209は制御部、13は量子化部、14は第1ブロック、15は第2ブロック、214はブロック(1段のブロック)、20a、21a、22a、121a、122a、221a、222aはキャパシタ切替回路(第1のキャパシタ切替回路、20aは信号入力用のキャパシタ切替回路)、20b、21b、22b、121b、122b、221b、222bはキャパシタ切替回路(第2のキャパシタ切替回路、20bは信号入力用のキャパシタ切替回路)、24aは演算増幅器(第1の演算増幅器)、24bは演算増幅器(第2の演算増幅器)、25a、26aはD/A変換器(第1のD/A変換器)、25b、26bはD/A変換器(第2のD/A変換器)、27a、27bはA/D変換器、C1a、C2a、C3aはキャパシタ(第1のキャパシタ)、C1b、C2b、C3bはキャパシタ(第2のキャパシタ)、を示す。

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