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技術 不揮発性半導体記憶装置及びその製造方法

出願人 東芝メモリ株式会社
発明者 澤敬一森伸二田中正幸虎谷健一郎古橋貢至
出願日 2016年3月11日 (4年9ヶ月経過) 出願番号 2016-048816
公開日 2017年9月14日 (3年3ヶ月経過) 公開番号 2017-163110
状態 特許登録済
技術分野 不揮発性半導体メモリ 半導体メモリ
主要キーワード シリコン窒化物膜 リプレイス 工程順模式的断面図 低電力動作 ランタン酸化物 シリコン酸化物膜 浮遊電極 メモリホール
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年9月14日)のものです。
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図面 (10)

課題

信頼性を向上できる不揮発性半導体記憶装置及びその製造方法を提供する。

解決手段

実施形態に係る不揮発性半導体記憶装置は、第1第2ゲート電極層層間絶縁層チャネル層トンネル絶縁層、第1、第2電荷蓄積部、及び、ブロック絶縁層を含む。チャネル層は、第1ゲート電極層、第2ゲート電極層及び層間絶縁層と第1方向と交差する第2方向に離れる。トンネル絶縁層は、第1ゲート電極層とチャネル層との間、第2ゲート電極層とチャネル層との間に設けられる。第1電荷蓄積部は第1ゲート電極層とトンネル絶縁層との間に設けられる。第2電荷蓄積部は第2ゲート電極層とトンネル絶縁層との間に設けられる。ブロック絶縁層は、第1ゲート電極層と第1電荷蓄積部との間、層間絶縁層と第1電荷蓄積部との間、層間絶縁層と第2電荷蓄積部との間、第2ゲート電極層と第2電荷蓄積部との間に設けられる。

概要

背景

メモリセルを3次元的に集積させた不揮発性半導体記憶装置が提案されている。不揮発性半導体記憶装置において、信頼性の向上が望まれる。

概要

信頼性を向上できる不揮発性半導体記憶装置及びその製造方法を提供する。実施形態に係る不揮発性半導体記憶装置は、第1第2ゲート電極層層間絶縁層チャネル層トンネル絶縁層、第1、第2電荷蓄積部、及び、ブロック絶縁層を含む。チャネル層は、第1ゲート電極層、第2ゲート電極層及び層間絶縁層と第1方向と交差する第2方向に離れる。トンネル絶縁層は、第1ゲート電極層とチャネル層との間、第2ゲート電極層とチャネル層との間に設けられる。第1電荷蓄積部は第1ゲート電極層とトンネル絶縁層との間に設けられる。第2電荷蓄積部は第2ゲート電極層とトンネル絶縁層との間に設けられる。ブロック絶縁層は、第1ゲート電極層と第1電荷蓄積部との間、層間絶縁層と第1電荷蓄積部との間、層間絶縁層と第2電荷蓄積部との間、第2ゲート電極層と第2電荷蓄積部との間に設けられる。

目的

本発明の実施形態は、信頼性を向上できる不揮発性半導体記憶装置及びその製造方法を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

第1ゲート電極層と、第1方向において前記第1ゲート電極層と離れた第2ゲート電極層と、前記第1ゲート電極層と前記第2ゲート電極層との間に設けられた層間絶縁層と、前記第1ゲート電極層、前記第2ゲート電極層及び前記層間絶縁層と前記第1方向と交差する第2方向において離れたチャネル層と、前記第1ゲート電極層と前記チャネル層との間、及び、前記第2ゲート電極層と前記チャネル層との間に設けられたトンネル絶縁層と、前記第1ゲート電極層と前記トンネル絶縁層との間に設けられ第1半導体層を含む第1電荷蓄積部と、前記第2ゲート電極層と前記トンネル絶縁層との間に設けられ第2半導体層を含む第2電荷蓄積部と、前記層間絶縁膜と前記トンネル絶縁層との間、前記第1ゲート電極層と前記第1電荷蓄積部との間、前記層間絶縁層と前記第1電荷蓄積部との間、前記層間絶縁層と前記第2電荷蓄積部との間、及び、前記第2ゲート電極層と前記第2電荷蓄積部との間に設けられたブロック絶縁層と、を備えた不揮発性半導体記憶装置

請求項2

半導体基板をさらに備え、前記第1ゲート電極層、前記層間絶縁層、前記第2ゲート電極層、前記チャネル層、前記トンネル層、前記第1電荷蓄積部、前記第2電荷蓄積部及び前記ブロック絶縁層は前記半導体基板上に設けられ、前記半導体基板の主面は前記第1方向と交差する請求項1記載の不揮発性半導体記憶装置。

請求項3

前記ブロック絶縁層は、前記層間絶縁層と前記トンネル絶縁層との間の部分、前記第1ゲート電極層と前記第1電荷蓄積部との間の部分、前記層間絶縁層と前記第1電荷蓄積部との間の部分、前記層間絶縁層と前記第2電荷蓄積部との間の部分、及び、前記第2ゲート電極層と前記第2電荷蓄積部との間の部分が一体に設けられた請求項1または2記載の不揮発性半導体記憶装置。

請求項4

前記第1電荷蓄積部は前記第1半導体層と前記トンネル絶縁層との間に設けられた第1電荷蓄積層をさらに含み、前記第2電荷蓄積部は前記第2半導体層と前記トンネル絶縁層との間に設けられた第2電荷蓄積層をさらに含む、請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置。

請求項5

前記第1電荷蓄積層及び前記第2電荷蓄積層は、シリコン窒化物を含み、前記第1半導体層と前記第1電荷蓄積層との間及び前記第2半導体層と前記第2電荷蓄積層との間に窒素濃度が変化する領域がある請求項4記載の不揮発性半導体記憶装置。

請求項6

前記ブロック絶縁層は、第1ブロック膜及び第2ブロック膜を含み、前記第1ブロック膜は、前記第1ゲート電極層と前記第1電荷蓄積部との間、前記層間絶縁層と前記第1電荷蓄積部との間、前記層間絶縁層と前記第2電荷蓄積部との間、及び、前記第2ゲート電極層と前記第2電荷蓄積部との間に設けられ、前記第2ブロック膜は、前記第1ブロック膜と前記第1電荷蓄積部との間、及び、前記第1ブロック膜と前記第2電荷蓄積部との間に設けられた請求項1〜5のいずれか1つに記載の不揮発性半導体記憶装置。

請求項7

前記第1ブロック膜は、アルミニウム酸化物ハフニウム酸化物ランタン酸化物及びジルコニア酸化物からなる群より選択された少なくとも1つを含み、前記第2ブロック膜は、シリコン酸化物を含む請求項6記載の不揮発性半導体記憶装置。

請求項8

前記ブロック絶縁層の一部は前記第1電荷蓄積層の少なくとも一部と前記第1方向において並ぶ請求項1〜7のいずれか1つに記載の不揮発性半導体記憶装置。

請求項9

第1膜の上に層間絶縁層を形成し、前記層間絶縁層の上に第2膜を形成する工程と、前記第1膜の第1側面及び前記第2膜の第2側面を後退させて、前記層間絶縁層の上面の一部及び前記層間絶縁層の下面の一部を露出させる工程と、前記後退させられた前記第1側面、前記後退させられた前記第2側面、前記上面の前記一部、前記下面の前記一部、及び、前記層間絶縁層の側面にブロック絶縁層を形成する工程と、前記ブロック絶縁層を覆う半導体膜を形成する工程であって、前記半導体膜は、前記第1膜から前記第2膜に向かう方向と交差する第2方向において前記第1膜と重なる第1部分と、前記第2方向において前記第2膜と重なる第2部分と、前記第2方向において前記層間絶縁層と重なる第3部分と、を含む、前記半導体膜を形成する前記工程と、前記第3部分を除去して前記ブロック絶縁層の一部を露出させる工程と、前記第1部分の一部及び前記第2部分の一部を窒化して前記第1部分の前記一部から第1電荷蓄積層を形成し前記第2部分の前記一部から第2電荷蓄積層を形成する工程と、前記第1電荷蓄積層、前記第2電荷蓄積層、及び、前記露出された前記ブロック絶縁層の前記一部に、トンネル絶縁層を形成する工程と、前記トンネル絶縁層の一部にチャネル層を形成する工程と、を備えた、不揮発性半導体記憶装置の製造方法。

請求項10

前記第1膜の上に前記層間絶縁層を形成し、前記層間絶縁層の上に前記第2膜を形成する前記工程の後であって、前記層間絶縁層の上面の前記一部及び前記層間絶縁層の下面の前記一部を露出させる前記工程の前に、前記第1膜、前記層間絶縁層及び前記第2膜を貫通するホールを形成する工程をさらに備え、前記層間絶縁層の上面の前記一部及び前記層間絶縁層の下面の前記一部を露出させる前記工程は、前記メモリホール内において前記第1膜及び前記第2膜をエッチングする工程を含む、請求項9記載の不揮発性半導体記憶装置の製造方法。

請求項11

前記第1膜、前記層間絶縁層及び前記第2膜を貫通するスリットを形成する工程と、前記スリット内において前記第1膜及び前記第2膜を除去する工程と、前記第1膜が除去された空間に第1ゲート電極層を形成し、前記第2膜が除去された空間に第2ゲート電極層を形成する工程と、をさらに備えた請求項9または10記載の不揮発性半導体記憶装置の製造方法。

請求項12

前記ブロック絶縁層を形成する工程は、アルミニウム酸化物、ハフニウム酸化物、ランタン酸化物及びジルコニア酸化物からなる群より選択された少なくとも1つを含む第1ブロック膜を形成する工程と、シリコン酸化物を含む第2ブロック膜を形成する工程と、を含む請求項9〜11のいずれか1つに記載の不揮発性半導体記憶装置の製造方法。

技術分野

0001

本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。

背景技術

0002

メモリセルを3次元的に集積させた不揮発性半導体記憶装置が提案されている。不揮発性半導体記憶装置において、信頼性の向上が望まれる。

先行技術

0003

特開2013−197546号公報

発明が解決しようとする課題

0004

本発明の実施形態は、信頼性を向上できる不揮発性半導体記憶装置及びその製造方法を提供する。

課題を解決するための手段

0005

実施形態に係る不揮発性半導体記憶装置は、第1ゲート電極層、第2ゲート電極層、層間絶縁層チャネル層トンネル絶縁層、第1電荷蓄積部、第2電荷蓄積部及びブロック絶縁層を含む。前記第2ゲート電極層は、第1方向において前記第1ゲート電極層と離れる。前記層間絶縁層は、前記第1ゲート電極層と前記第2ゲート電極層との間に設けられる。前記チャネル層は、前記第1ゲート電極層、前記第2ゲート電極層及び前記層間絶縁層と、前記第1方向と交差する第2方向において離れる。前記トンネル絶縁層は、前記第1ゲート電極層と前記チャネル層との間、及び、前記第2ゲート電極層と前記チャネル層との間に設けられる。前記第1電荷蓄積部は、前記第1ゲート電極層と前記トンネル絶縁層との間に設けられ、第1半導体層を含む。前記第2電荷蓄積部は、前記第2ゲート電極層と前記トンネル絶縁層との間に設けられ、第2半導体層を含む。前記ブロック絶縁層は、前記第1ゲート電極層と前記第1電荷蓄積部との間、前記層間絶縁層と前記第1電荷蓄積部との間、前記層間絶縁層と前記第2電荷蓄積部との間、及び、前記第2ゲート電極層と前記第2電荷蓄積部との間に設けられる。

図面の簡単な説明

0006

第1の実施形態に係る不揮発性半導体記憶装置を例示する模式的断面図である。
図2(a)〜図2(f)は、第1の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図3(a)及び図3(b)は、第1の実施形態に係る不揮発性半導体記憶装置の別の製造方法を例示する工程順模式的断面図である。
図4(a)及び図4(b)は、第1の実施形態に係る別の不揮発性半導体記憶装置を例示する断面図である。
図5(a)〜図5(f)は、第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図6(a)及び図6(b)は、実施形態に係る不揮発性半導体記憶装置を例示する模式図である。
実施形態に係る別の不揮発性半導体記憶装置を例示する模式的断面図である。
実施形態に係る別の不揮発性半導体記憶装置を例示する模式的斜視図である。
実施形態に係る別の不揮発性半導体記憶装置を例示する模式的斜視図である。

実施例

0007

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

0008

(第1の実施形態)
図1は、第1の実施形態に係る不揮発性半導体記憶装置を例示する模式的断面図である。
図1に示すように、本実施形態に係る不揮発性半導体記憶装置101は、積層体MLと、チャネル層51と、トンネル絶縁層33と、電荷蓄積部CSと、ブロック絶縁層31と、を含む。この例では、積層体ML、チャネル層51、トンネル絶縁層33、電荷蓄積部CS及びブロック絶縁層31は、基板10(半導体基板)の主面10sの上に設けられる。主面10sと積層体MLとの間には、中間層10Mが設けられてもよい。

0009

積層体MLにおいて、複数のゲート電極層WL(導電層)と複数の層間絶縁層41とが交互に積層される。

0010

複数のゲート電極層WLは、例えば、第1ゲート電極層WL1及び第2ゲート電極層WL2を含む。複数の層間絶縁層41は、例えば、第1層間絶縁層IL1、第2層間絶縁層IL2及び第3層間絶縁層IL3を含む。第1層間絶縁層IL1と第2層間絶縁層IL2との間に、第1ゲート電極層WL1が設けられる。第2層間絶縁層IL2と第3層間絶縁層IL3との間に第2ゲート電極層WL2が設けられる。

0011

第2ゲート電極層WL2は第1方向において、第1ゲート電極層WL1と離れる。
第2ゲート電極層WL2から第1ゲート電極層WL1に向かう方向(第1方向)をZ方向とする。Z方向に対して垂直な1つの方向をX方向とする。Z方向及びX方向に対して垂直な方向をY方向とする。例えば、基板10の主面10sは、第1方向と交差する。この例では、第1方向は、主面10sに対して垂直である。X−Y平面は、主面10sに沿う(例えば平行)。

0012

複数のゲート電極層WL及び複数の層間絶縁層41が並ぶ方向が、Z方向(第1方向)に対応する。

0013

チャネル層51は、第1層間絶縁層IL1、第1ゲート電極層WL1、第2層間絶縁層IL2、第2ゲート電極層WL2及び第3層間絶縁層IL3と、第2方向において離れている。第2方向は、上記のZ方向と交差する任意の方向である。この例では、第2方向は、X方向である。実施形態において、チャネル層51と積層体MLとは、Z方向と交差する任意の複数の方向(第2方向)で重なってもよい。チャネル層51は、例えば、Z方向に沿って延びる。チャネル層51は、積層体MLの側面に対向する。

0014

トンネル絶縁層33は、複数のゲート電極層WLのそれぞれと、チャネル層51と、の間に設けられる。例えば、トンネル絶縁層33は、第1ゲート電極層WL1とチャネル層51との間、及び、第2ゲート電極層WL2とチャネル層51との間に設けられる。この例では、トンネル絶縁層33は、Z方向に沿って連続的に延びる。すなわち、トンネル絶縁層33は、第1層間絶縁層IL1とチャネル層51との間、第2層間絶縁層IL2とチャネル層51との間、及び、第3層間絶縁層IL3とチャネル層51との間にも設けられる。

0015

電荷蓄積部CSは、複数のゲート電極層WLのそれぞれと、トンネル絶縁層33と、の間に設けられる。例えば、電荷蓄積部CSは、第1電荷蓄積部CS1及び第2電荷蓄積部CS2を含む。第1電荷蓄積部CS1は、第1ゲート電極層WL1とトンネル絶縁層33との間に設けられる。第2電荷蓄積部CS2は、第2ゲート電極層WL2とトンネル絶縁層33との間に設けられる。

0016

実施形態においては、電荷蓄積部CSは、半導体層20を含む。第1電荷蓄積部CS1は、第1半導体層21を含む。第2電荷蓄積部CS2は、第2半導体層22を含む。これらの半導体層20は、例えば、浮遊電極フローティングゲート)となる。

0017

この例では、第1電荷蓄積部CS1は、第1半導体層21に加えて、第1電荷蓄積層21Nをさらに含む。この第1電荷蓄積層21Nは、第1半導体層21とトンネル絶縁層33との間に設けられる。同様に、第2電荷蓄積部CS2は、第2半導体層22に加えて、第2電荷蓄積層22Nをさらに含む。第2電荷蓄積層22Nは、第2半導体層22とトンネル絶縁層33との間に設けられる。第1電荷蓄積層21N及び第2電荷蓄積層22Nは、例えば、窒化物(例えばSiNなど)を含む。

0018

ブロック絶縁層31は、複数のゲート電極層WLのそれぞれと、複数の電荷蓄積部CSのそれぞれと、の間に設けられる。例えば、ブロック絶縁層31は、第2方向(X方向)において、第1ゲート電極層WL1と第1電荷蓄積部CS1(第1半導体層21)との間に設けられる。さらに、ブロック絶縁層31は、第2方向(X方向)において、第2ゲート電極層WL2と第2電荷蓄積部CS2(第2半導体層22)との間に設けられる。

0019

実施形態においては、さらに、ブロック絶縁層31は、電荷蓄積部CSの、図1における上面及び下面にも設けられる。すなわち、ブロック絶縁層31は、第1方向(Z方向)において、第1層間絶縁層IL1と第1電荷蓄積部CS1との間、第2層間絶縁層IL2と第1電荷蓄積部CS1との間、第2層間絶縁層IL2と第2電荷蓄積部CS2との間、及び、第3層間絶縁層IL3と第2電荷蓄積部CS2との間に設けられる。

0020

この例では、ブロック絶縁層31は、複数の電荷蓄積部CSの間において、連続的である。すなわち、ブロック絶縁層31は、第2方向(X方向)において、第2層間絶縁層IL2とトンネル絶縁層33との間にも設けられる。この例では、ブロック絶縁層31は、第2方向(X方向)において、第1層間絶縁層IL1とトンネル絶縁層33との間、及び、第3層間絶縁層IL3とトンネル絶縁層33との間にも設けられる。

0021

実施形態に係る不揮発性半導体記憶装置101において、複数のゲート電極層WLのそれぞれとチャネル層51とが交差する部分が、1つのメモリセルとなる。実施形態においては、電荷蓄積部CSは、複数のメモリセルのそれぞれにおいて、独立している。

0022

実施形態に係る不揮発性半導体記憶装置101においては、ブロック絶縁層31の一部が、ゲート電極層WLと電荷蓄積部CSとの間に設けられる。これにより、ゲート電極層WLと電荷蓄積部CSとの間における電荷の移動が抑制される。ゲート電極層WLと電荷蓄積部CSとを結ぶ方向(例えばX方向)において、良好な保持特性が得られる。

0023

さらに、実施形態においては、ブロック絶縁層31の一部は、電荷蓄積部CSの、図1における上面及び下面にも設けられる。これにより、2つの電荷蓄積部CSの間における電荷の移動(Z方向での移動)が抑制される。2つの電荷蓄積部CSを結ぶ方向(Z方向)において、良好な保持特性が得られる。

0024

さらに、ブロック絶縁層31は、複数の電荷蓄積部CSの間において連続的である。ブロック絶縁層31が連続していることで、ブロック絶縁層31において、高い絶縁性が得られる。ブロック絶縁層31におけるブロック性が高まる。

0025

電荷蓄積部が、複数のメモリセルにおいて連続している第1参考例がある。例えば、シリコン窒化層などの電荷蓄積層が、Z方向に連続的に設けられる。この場合、1つのメモリセル(電荷蓄積層の一部)に保持された電荷が別のメモリセル(電荷蓄積層の別の一部)に移動し易い。

0026

一方、電荷蓄積部CSが、複数のメモリセルにおいて独立しており、ブロック絶縁層31が、ゲート電極層WLと電荷蓄積部CSとの間にだけに設けられている第2参考例がある。この場合、ブロック絶縁層31は、電荷蓄積部CSの上面及び下面に設けられない。第2参考例においては、2つの電荷蓄積部CSの間における電荷の移動が移動し易い。例えば、「電荷横抜け」が生じやすい。

0027

これに対して、実施形態においては、第1電荷蓄積部CS1と第2電荷蓄積部CS2とは、Z方向に離れており、電荷蓄積部CSは、メモリセルごとに独立している。これにより、メモリセル間における電荷の移動が抑制される。さらに、ブロック絶縁層31は、電荷蓄積部CSの、図1における上面及び下面にも設けられている。これにより、メモリセル間における電荷の移動がさらに抑制され、電荷保持特性が向上する。記憶したデータが長時間適正に維持でき、不揮発性半導体記憶装置の信頼性が向上する。さらに、実施形態においては、ブロック絶縁層31は2つの電荷蓄積部CSの間において連続的である。これにより、ブロック絶縁層31の絶縁性が高く、電荷の移動の抑制効果がさらに高まる。

0028

実施形態においては、電荷が他のメモリセルへ移動することが抑制されるため、例えば、2つゲート電極層WLの間の距離を短くすることができる。これにより、メモリセルを高集積化することができる。記憶密度を向上できる。

0029

図1の例では、電荷蓄積部CSにおいて、半導体層20(例えば浮遊電極)と電荷蓄積層20Nとが設けられている。半導体層20と電荷蓄積層20Nとが設けられている場合、電荷蓄積層20Nのみが設けられている場合よりも、書き込み状態におけるしきい値電圧消去状態におけるしきい値電圧との差を大きくできる。例えば、書き込み効率及び消去効率が向上する。書き込み/消去動作低電圧で行うことができる。低電力動作が可能になる。

0030

図1に例示した不揮発性半導体記憶装置101においては、Z方向において、半導体層20(例えば浮遊電極)と層間絶縁層41との間にブロック絶縁層31が設けられている。これにより、半導体層20で発生するフリンジ電界がZ方向に広がることが抑制される。例えば、チャネルの制御効率が向上する。

0031

後述するように、チャネル層51は、積層体ML中を第1方向(Z方向)に延びてもよい。例えば、積層体ML中をチャネル層51が貫通してもよい。この場合、図1に例示したように、コア絶縁膜52が設けられてもよい。コア絶縁膜52と積層体MLとの間にチャネル層51、トンネル絶縁層33及び電荷蓄積部CSが設けられる。

0032

図1に示すように、ブロック絶縁層31は、多層膜を含んでも良い。ブロック絶縁層31は、例えば、第1ブロック膜31aと第2ブロック膜31bとを含む。第1ブロック膜31aは、第1層間絶縁層IL1、第1ゲート電極層WL1、第2層間絶縁層IL2、第2ゲート電極層WL2及び第3層間絶縁層IL3のそれぞれと、第2ブロック膜31bとの間に配置される。第1ブロック膜31a及び第2ブロック膜31bは、それぞれ連続的である。

0033

すなわち、例えば、第1ブロック膜31aは、X方向において第1層間絶縁層IL1とトンネル絶縁層33との間、Z方向において第1層間絶縁層IL1と第1半導体層21との間、X方向において第1ゲート電極層WL1と第1半導体層21との間、Z方向において第2層間絶縁層IL2と第1半導体層21との間、X方向において第2層間絶縁層IL2とトンネル絶縁層33との間、Z方向において第2層間絶縁層IL2と第2半導体層22との間、X方向において第2ゲート電極層WL2と第2半導体層22との間、Z方向において第3層間絶縁層IL3と第2半導体層22との間、及び、X方向において第3層間絶縁層IL3とトンネル絶縁層33との間に設けられる。

0034

この例では、第2ブロック膜31bは、X方向において、第1層間絶縁層IL1、第1ゲート電極層WL1、第2層間絶縁層IL2、第2ゲート電極層WL2及び第3層間絶縁層IL3のそれぞれの層と、トンネル絶縁層33と、の間において、それぞれの層とトンネル絶縁層33との間に設けられる。さらに、Z方向において、第1層間絶縁層IL1と第1ゲート電極層WL1との間、第2層間絶縁層IL2と第1ゲート電極層WL1との間、第2層間絶縁層IL2と第2ゲート電極層WL2との間、及び、第3層間絶縁層IL3と第2ゲート電極層WL2との間において、第1ブロック膜31aとトンネル絶縁層33との間に設けられる。後述するように、第2ブロック膜31bは、第1層間絶縁層IL1、第2層間絶縁層IL2及び第3層間絶縁層IL3のそれぞれと、トンネル絶縁層33との間と、の間の少なくとも一部には、設けられなくても良い。

0035

第1ブロック膜31aは、例えば、アルミニウム酸化物ハフニウム酸化物ランタン酸化物ジルコニア酸化物及びシリコン窒化物の少なくとも1つを含む。第2ブロック膜31bは、例えば、シリコン酸化物を含む。

0036

電荷蓄積層20Nは、例えばシリコン窒化物を含む。

0037

半導体層20は、例えばシリコンを含む。例えば、半導体層20(例えば浮遊電極)は、不純物を含んでいてもよい。不純物は、例えば、ホウ素などである。例えば、浮遊電極として機能する半導体層20の仕事関数は、不純物によって制御できる。例えば、メモリセルを多値化する際に適した不純物の濃度分布が形成される。さらに、半導体層20(浮遊電極)に不純物を添加することで、半導体層20(浮遊電極)の空乏層を制御することができる。これにより、メモリセルにおける電気的膜厚EOT:Equivalent oxide thickness)を低減することができる。これにより、例えば、デバイス動作電圧を低減できる。例えば、不純物としてホウ素を用いた場合、半導体層20の仕事関数を深くすることができる。これにより、電荷保持性が向上する。

0038

例えば、半導体層20は、シリサイドメタルシリサイド)を含んでも良い。半導体層20は、ニッケルコバルトルテニウム及びチタンの少なくとも1つを含んでもよい。

0039

実施形態において、例えば、半導体層20と電荷蓄積層20Nとの間に、中間領域20Mが設けられてもよい。中間領域20Mにおいて、半導体層20から電荷蓄積層20Nに向かう方向(この例ではX方向)において、窒素の濃度が変化する。例えば、中間領域20Mにおける窒素の濃度のプロファイルが制御される。例えば、メモリセルにおける電荷保持特性と消去特性とを適正化できる。半導体層20がシリサイド(メタルシリサイド)を含む場合、中間領域20Mは、半導体層20から電荷蓄積層20Nへのシリサイド(メタルシリサイド)の拡散を抑制する。例えば、中間領域20Mは、酸素及び炭素を含んでもよい。中間領域20がシリコン窒化物を含む場合、例えば、シリコン窒化物起因でのトラップ準位が形成されるため、シリサイドが拡散することが抑制し易くなる。

0040

実施形態において、ゲート電極層WLは、例えば、タングステン、ニッケル及び銅の少なくとも1つを含む。

0041

本実施形態に係る不揮発性半導体記憶装置の製造方法の例について説明する。
図2(a)〜図2(f)は、第1の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。

0042

図2(a)に示すように、基板10の主面10sの上に、ゲート電極層WLとなる膜WLfと、層間絶縁層41と、を交互に積層する。これにより、積層母体MLfが形成される。例えば、積層母体MLfにおいて、最上層は膜WLfでもよい。

0043

ゲート電極層WLとなる膜WLfは、例えば、CVD(Chemical Vapor Deposition)法により、約2000Pa以下で六フッ化タングステンを用いて形成される。圧力は、例えば、約2000Pa以下である。層間絶縁層41は、例えば、CVD法により、オルトケイ酸テトラエチルを用いて形成される。温度は、例えば、300℃以上700℃以下であり、圧力は例えば、約2000Pa以下である。

0044

図2(b)に示すように、積層母体MLfに孔MH(例えばメモリホール)を形成し、さらに、孔MHを介して膜WLfの一部を除去する。この孔MHの形成には、例えば、マスク(図示しない)を用いたRIE(Reactive Ion Etching)などの異方性エッチングを行うことにより孔MHが形成される。マスクとして、例えばポリシリコン層が用いられる。

0045

孔MHを介して膜WLfの一部を除去(エッチング)する際には、エッチング液として、例えばアンモニアなどのアルカリエッチング液が用いられる。これにより、膜WLfを選択的にエッチングすることができる。孔MH内において、膜WLfの側面は後退する。これにより、ゲート電極層WL及び層間絶縁層41が形成され、積層体MLが形成される。例えば、第1ゲート電極層WL1の第1側面WLs1及び第2ゲート電極層WL2の第2側面WLs2が、後退している。孔MH内において、膜WLfが除去された場所に空間SPが形成される。積層母体MLfの最上層に膜WLfが形成された場合は、このエッチング処理によって最上層の膜WLfは、除去される。

0046

図2(c)に示すように、孔MHの側壁にブロック絶縁層31を形成し、さらに、半導体膜20fを形成する。このブロック絶縁層31の形成においては、例えば、孔MHの側壁に、第1ブロック膜31a(例えばシリコン窒化物膜)を形成し、その後、第2ブロック膜31b(例えばシリコン酸化物膜など)をさらに形成する。これにより、孔MHの側壁にブロック絶縁層31が形成される。積層体MLの最上層にも、ブロック絶縁層31の一部が形成されてもよい。

0047

この第1ブロック膜31aの形成においては、例えば、ジクロロシラン及びアンモニアを用いたALD(Atomic Layer Deposition)により、シリコン窒化物を含む膜を堆積させる。温度は、例えば、300℃以上800℃以下であり、圧力は、例えば、約2000Pa以下である。

0048

第2ブロック膜31bの形成においては、例えば、トリスジメチルアミノシラン及びオゾンを用いたALDによりシリコン酸化物を含む膜を堆積させる。温度は、例えば、400℃以上800℃以下であり、圧力は、例えば、約2000Pa以下である。

0049

半導体膜20fの形成においては、例えば、シランを用いたCVDによりシリコンを含む膜を堆積させる。温度は、例えば、400℃以上800℃以下であり、圧力は、例えば、2000Pa以下である。半導体膜20fの一部により、空間SPが埋め込まれる。これにより、半導体膜20fが形成される。

0050

図2(d)に示すように、孔MHの残余の空間を介して、半導体膜20fの一部を酸化して、酸化膜20foを形成する。酸化においては、例えば、温度500℃以上1000℃以下の酸素雰囲気下で、半導体膜20fの一部(部分20fb)を酸化する。このとき、半導体膜20fのうちの空間SP内に設けられた部分20faは、酸化されない。半導体膜20fのうちの酸化された部分20fbが、酸化膜20foとなる。

0051

図2(e)に示すように、孔MHの残余の空間を介して酸化膜20foをエッチングして除去する。例えば、エッチャントとして、フッ酸などが用いられる。酸化膜20foが除去されることにより、半導体層20は、孔MH内に露出する。ブロック絶縁層31のうちの層間絶縁層41の側壁に形成された部分31pが、孔MH内に露出する。

0052

図2(f)に示すように、孔MHを介して、半導体膜20fの一部(部分20faの一部)を窒化して、電荷蓄積層20Nを形成する。例えば、孔MH内にアンモニアガス注入する。これにより、半導体膜20fの一部が窒化され、窒化された部分が電荷蓄積層20Nとなる。半導体膜20f(部分20fa)のうちの残る部分が、半導体層20(例えば第1半導体層21及び第2半導体層22)となる。このとき、半導体層20と電荷蓄積層20Nとの間に中間領域20Mが形成されてもよい。

0053

この後、孔MHの残余の空間にトンネル絶縁層33を形成する(図1参照)。トンネル絶縁層33の形成においては、例えば、トリスジメチルアミノシラン及びオゾンを用いたALDによりシリコン酸化物を含む層を堆積させる。温度は、例えば、400℃以上800℃以下であり、圧力は、例えば、約2000Pa以下である。これにより、トンネル絶縁層33が形成される。

0054

さらに、トンネル絶縁層33の側壁にチャネル層51を形成する(図1参照)。チャネル層51の形成においては、例えば、シランを用いたCVDによりシリコンを含む層を堆積される。温度は、例えば、400℃以上800℃以下であり、圧力は約2000Pa以下である。さらに、コア絶縁膜52を形成する。これにより、孔MH内にチャネル層51が形成される。必要に応じて、コア絶縁膜52を形成する。
以上の工程により、不揮発性半導体記憶装置101が製造される。

0055

このように、この製造方法では、第1膜(第1ゲート電極層WL1となる膜WLf)の上に、層間絶縁層41を形成し、層間絶縁層41の上に第2膜(第2ゲート電極層WL2となる膜WLf)を形成する(図2(a)参照)。これにより、第1膜(第1ゲート電極層WL1となる膜WLf)、層間絶縁層41、及び、第2膜(第2ゲート電極層WL2となる膜WLf)を含む積層母体MLfが形成される。

0056

そして、上記の第1膜の側面及び第2膜の側面を後退させて、層間絶縁層41の上面41Uの一部及び層間絶縁層41の下面41Lの一部を露出させる(図2(b)参照)。後退させられた第1膜の側面は、第1ゲート電極層WL1の第1側面WLs1となり、後退させられた第2膜の側面は、第2ゲート電極層WL2の第2側面WLs2となる。

0057

後退させられた第1側面WLs1、後退させられた第2側面WLs2、層間絶縁層41の上記の上面41Uの一部、層間絶縁層41の上記の下面41Lの一部、及び、層間絶縁層41の側面にブロック絶縁層を形成する(図2(c)参照)。

0058

さらに、ブロック絶縁層31を覆う半導体膜20fを形成する(図2(c)参照)。半導体膜20fは、第1部分20fpと、第2部分20fqと、第3部分20frと、を含む(図2(c)参照)。第1部分20fpは、第1ゲート電極層WL1から第2ゲート電極層WL2に向かう方向(Z方向)と交差する第2方向(例えばX方向など)において、第1ゲート電極層WL1と重なる(図2(c)参照)。第2部分20fqは、第2方向において第2ゲート電極層WL2と重なる(図2(c)参照)。第3部分20frは、第2方向において層間絶縁層41と重なる(図2(c)参照)。

0059

この後、上述のように、半導体膜20fの一部を酸化してその部分(第3部分20fr)を除去する(図2(d)参照)。すなわち、第3部分20frを除去して、ブロック絶縁層31の一部を露出させる(図2(e)参照)。

0060

さらに、第1部分20fp(第1半導体層21)の一部、及び、第2部分20fq(第2半導体層22)の一部を窒化して、第1部分20fpの一部から第1電荷蓄積層21Nを形成し、第2部分20fqの一部から第2電荷蓄積層22Nを形成する(図2(f)参照)。

0061

そして、第1電荷蓄積層21N、第2電荷蓄積層22N、及び、露出されたブロック絶縁層31の一部に、トンネル絶縁層33を形成する(図1参照)。トンネル絶縁層33の一部にチャネル層51を形成する(図1参照)。これにより、本実施形態に係る不揮発性半導体記憶装置が製造される。

0062

本実施形態においては、半導体膜20fの一部を窒化することにより、電荷蓄積層20Nが形成される。半導体膜20fのうちの残った部分が、半導体層20となる。例えば、半導体膜20fと電荷蓄積層20Nとの間には、中間領域20Mが形成されてもよい。

0063

上記の製造方法において、ゲート電極層WLとなる膜WLfをエッチングして後退させることにより、複数の空間SPが形成される(図2(b)参照)。空間SPの内壁にブロック絶縁層31を形成した後、空間SPのそれぞれに電荷蓄積部CSが形成される。これにより、例えば、第1電荷蓄積部CS1と第2電荷蓄積部CS2とは、Z方向に離れて形成される。さらに、第1電荷蓄積部CS1と第2電荷蓄積部との間にもブロック絶縁層31を形成することができる。
上記の製造方法により、信頼性を向上できる不揮発性半導体記憶装置の製造方法が提供できる。

0064

本実施形態に係る不揮発性半導体記憶装置101の別の製造方法の例について説明する。この方法では、半導体層20の一部に金属層を形成して、半導体層20のこの一部をシリサイド化する。

0065

図3(a)及び図3(b)は、第1の実施形態に係る不揮発性半導体記憶装置の別の製造方法を例示する工程順模式的断面図である。

0066

本例においては、上述した製造方法と同様に、図2(a)〜(e)に示す工程を実施する。すなわち、図2(d)に例示した酸化膜20foをエッチングして除去し、半導体層20の一部と、ブロック絶縁層31の一部と、を孔MH内に露出させる。

0067

その後、図3(a)に示すように、孔MH内に金属層37を形成する。金属層37の一部は、半導体膜20fの部分20faに接する。例えば、金属層37の形成において、CVDを用いてニッケル、コバルト、ルテニウム及びチタンの少なくとも1つを含む材料を堆積させる。例えば、窒素雰囲気化でアニール処理を行う。これにより、半導体層20はシリサイド化される。

0068

図3(b)に示すように、エッチングによって金属層37を除去する。これにより、半導体膜20fの部分20faは孔MH内に露出する。さらに、孔MHを介して、半導体膜20fの部分20faの一部を窒化する。半導体膜20fのうちの窒化された部分が、電荷蓄積層20Nとなる。半導体膜20fの部分20faの残りの部分が、半導体層20となる。このようにして、シリサイド化された部分を含む半導体層20が形成される。

0069

この後、既に説明したのと同様に、孔MH内にトンネル絶縁層33を形成し、トンネル絶縁層33の側壁にチャネル層51を形成する。必要に応じて、孔MH内にコア絶縁膜52が形成される(図1参照)。
以上の工程により、実施形態に係る不揮発性半導体記憶装置101が製造される。

0070

本例において、半導体層20の少なくとも一部はシリサイド化されている。これにより、例えば、半導体層20とトンネル絶縁層33との仕事関数の差が大きくなる。これにより、電荷蓄積部CS(半導体層20及び電荷蓄積層20N)とトンネル絶縁層33との間のバリアハイトが増加する。これにより、電荷保持特性が向上する。不揮発性半導体記憶装置の信頼性が向上する。

0071

図4(a)及び図4(b)は、第1の実施形態に係る別の不揮発性半導体記憶装置を例示する模式的断面図である。
図4(a)に示す不揮発性半導体記憶装置101aのように、電荷蓄積部CSに、酸化領域20oxが設けられてもよい。酸化領域20oxは、半導体層20の一部と電荷蓄積層20Nの一部との間に設けられている。酸化領域20oxは、例えば、図2(d)に示す工程において、半導体層20となる部分の一部が酸化されることで形成される。

0072

図4(b)に示す不揮発性半導体記憶装置101bのように、第1ブロック膜31aとトンネル絶縁層33との間の少なくとも一部の領域において、第2ブロック膜31bが設けられていなくても良い。この例においても、第1ブロック膜31aと電荷蓄積部CSとの間に第2ブロック膜31bが設けられる。このような構成は、例えば、図2(e)に示す工程において、第2ブロック膜31bの一部を絶縁膜36と共にエッチングして除去することで形成される。
不揮発性半導体記憶装置101a及び101bにおいても、高い保持特性が得られ、高い信頼性が得られる。

0073

(第2の実施形態)
第2の実施形態においては、不揮発性半導体記憶装置の製造方法が、第1の実施形態とは異なる。第2の実施形態においては、例えば、犠牲層絶縁層とが交互に積層され、その後に犠牲層が除去され、その空間に導電材料が埋め込まれて導電層(ゲート電極層WL)が形成される。以下の製造方法は、例えば、リプレイス法である。

0074

図5(a)〜図5(f)は、第2の本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。

0075

図5(a)に示すように、複数の層間絶縁層41及び複数の膜71を交互に積層させることにより積層母体MLfを形成し、積層母体MLfに孔MHを形成し、孔MHを介して膜71の一部を除去して、膜71の側面を後退させる。

0076

すなわち、まず、第1膜(膜71の1つ)の上に、層間絶縁層41を形成し、層間絶縁層41の上に、第2膜(膜71の別の1つ)を形成する。これにより、積層母体MLfが形成される。膜71は、例えば犠牲層である。膜71は、例えばシリコン窒化物を含む。層間絶縁層41は、例えば、シリコン酸化物を含む。

0077

積層母体MLfに形成された孔MHを介しての膜71の一部の除去においては、例えば、孔MH内にフッ酸などのエッチング液が用いられる。これにより、孔MH内において第1膜71の側面が後退する。このように、第1膜(膜71の1つ)の第1側面WLs1、及び、第2膜(膜71の別の1つ)の第2側面WLs2を後退させる。層間絶縁層41の上面41Uの一部、及び、層間絶縁層41の下面41Lの一部が露出する。孔MH内において、膜71がエッチングされることにより空間SPが形成される。

0078

図5(b)に示すように、孔MHの側壁にブロック絶縁層31を形成し、さらに、半導体膜20fを形成する。

0079

ブロック絶縁層31は、後退させられた第1側面WLs1、後退させられた第2側面WLs2、上記の上面41Uの上記の一部、上記の下面41Lの上記の一部、及び、層間絶縁層41の側面に形成される。例えば、孔MHの側壁に第1ブロック膜31aを形成し、さらに第2ブロック膜31bを形成する。第1ブロック膜31aは、例えば、アルミニウム酸化物、ハフニウム酸化物、ランタン酸化物及びジルコニア酸化物の少なくとも1つを含む。第2ブロック膜31bは、例えば、シリコン酸化物を含む。

0080

半導体膜20fは、例えば、ブロック絶縁層31を覆うように形成される。空間SPは、半導体膜20fの一部により埋め込まれる。この半導体膜20fは、既に説明したのと同様に、第1部分20fpと、第2部分20fqと、第3部分20frと、を含む。第1部分20fpは、上記の第1膜(膜71の1つ)から上記の第2膜(膜71の別の1つ)に向かう方向と交差する第2方向において、第1膜と重なる。第2部分20fqは、この第2方向において、第2膜と重なる。第3部分20frは、この第2方向において、層間絶縁層41と重なる。

0081

この後、半導体膜20fの上記の第3部分20frを除去して、ブロック絶縁層31の一部を露出させる。この工程では、以下の処理が行われる。

0082

図5(c)に示すように、孔MHを介して、半導体膜20fの一部(部分20fb)を酸化する。半導体膜20fの空間SP内に設けられた部分20faは、酸化されない。一方、半導体膜20fの酸化された部分20fbが、酸化膜20foとなる。そして、孔MHを介して酸化膜20foをエッチングする。エッチングにおいては、例えば、フッ酸を含むエッチング液が用いられる。これにより、酸化膜20foが除去される。酸化膜20foが除去されることにより、半導体膜20fの部分20fa(第1部分20fp及び第2部分20fq)が、孔MH内に露出する。ブロック絶縁層31の内の層間絶縁層41の側壁に形成された部分31pが、孔MH内に露出する。

0083

図5(d)に示すように、半導体膜20fの第1部分20fpの一部、及び、第2部分20fqの一部を窒化して、電荷蓄積層20Nを形成する。すなわち、第1部分20fpの上記の一部から、第1電荷蓄積層21Nを形成し、第2部分20fqの上記の一部から、第2電荷蓄積層22Nを形成する。この処理では、例えば、孔MHを介して、半導体膜20fの部分20faの一部を窒化する。半導体膜20fの部分20faの窒化された部分が、電荷蓄積層20Nとなる。半導体膜20fの部分20faのうちの残った部分が、複数の半導体層20(例えば第1半導体層21、第2半導体層22)となる。このとき、半導体層20と電荷蓄積層20Nとの間に中間領域20Mが形成されてもよい。

0084

図5(e)に示すように、第1電荷蓄積層21N、第2電荷蓄積層22N、及び、露出されたブロック絶縁層31の部分31pに、トンネル絶縁層33を形成する。さらに、トンネル絶縁層33の一部にチャネル層51を形成する。さらに、必要に応じて、コア絶縁膜52を形成する。

0085

図5(f)に示すように、積層母体MLf(上記の第1膜、層間絶縁層41及び上記の第2膜)をZ方向に貫通するスリットSTを形成する。例えば、スリットSTはZ方向及びY方向に広がる。そして、スリットST内において、膜71(上記の第1膜及び第2膜)を除去する。この処理では、例えば、スリットSTにフッ酸などのエッチング液を注入する。これにより、膜71が除去される。

0086

膜71が除去されて形成された空間に導電材料を埋め込んで、ゲート電極層WLを形成する。すなわち、第1膜(膜71の1つ)が除去されて残った空間に第1ゲート電極層WL1を形成し、第2膜(膜71の別の1つ)が除去されて残った空間に第2ゲート電極層WL2を形成する。ゲート電極層WLは、例えば、タングステンを含む材料を用いて形成される。ゲート電極層WLは、例えば、不純物を含むポリシリコンを用いて形成されてもよい。
以上の工程により、不揮発性半導体記憶装置101(図1参照)と同様の不揮発性半導体記憶装置が製造される。

0087

第2の実施形態によれば、信頼性を向上できる不揮発性半導体記憶装置の製造方法が提供できる。
上記の製造方法において、例えば上述した図5(b)に示す工程において、ブロック絶縁層31の形成を省略してもよい。この場合、例えば、図5(f)に示す工程において、ブロック絶縁層31を、膜71が除去された空間を介して形成してもよい。この場合、ブロック絶縁層31は、ゲート電極層WLと半導体層20との間に設けられる。

0088

以下、実施形態に係る不揮発性半導体記憶装置におけるチャネル層51の構成の例について説明する。

0089

図6(a)及び図6(b)は、実施形態に係る不揮発性半導体記憶装置を例示する模式図である。
図6(a)は、斜視図である。図6(b)は、図6(a)に示すA1‐A2線の断面図である。

0090

図6(a)に示すように、不揮発性半導体記憶装置103において、チャネル層51は、積層体ML内をZ方向に延びる管状である。管状のチャネル層51の中に、コア絶縁膜52が設けられている。コア絶縁膜52は、Z方向に延びる略円柱状である。チャネル層51は、積層体MLとコア絶縁膜52との間に設けられる。ブロック絶縁層31は、積層体MLとチャネル層51との間に設けられる。トンネル絶縁層33は、ブロック絶縁層31とチャネル層51との間に設けられる。

0091

図6(b)に示すように、ゲート電極層WLとチャネル層51との間において、ブロック絶縁層31とトンネル絶縁層33との間に電荷蓄積部CSが設けられる。

0092

図7は、実施形態に係る別の不揮発性半導体記憶装置を例示する模式的断面図である。図7に示す不揮発性半導体記憶装置104においては、積層体ML内をZ方向に延びる導電部LIが設けられる。例えば、導電部LIは、Z方向及びY方向に広がる。導電部LIと積層体MLとの間に、絶縁膜81が設けられる。その他の構成は、不揮発性半導体記憶装置101と同様である。不揮発性半導体記憶装置104は、例えば、図5(a)〜図5(f)に関して説明した方法(リプレイス法)により作製されても良い。例えば、図5(a)〜図5(f)に示す工程を実施する。すなわち、図5(f)に例示したように、スリットSTを介して膜71を除去し、除去して形成された後の空間に導電材料を埋め込んでゲート電極層WLを形成する。この後、このスリットSTの側壁に絶縁膜81を形成する。さらに、スリットSTの残余の空間に導電材料を埋め込んで導電部LIを形成する。これにより、不揮発性半導体記憶装置104が製造される。

0093

図8は、実施形態に係る別の不揮発性半導体記憶装置を例示する模式的斜視図である。図8に示すように、不揮発性半導体記憶装置201において、基板10(半導体基板)が設けられている。基板10上に、交互に積層された複数のゲート電極層WLと複数の層間絶縁層41とを含む積層体MLが設けられる。

0094

積層体ML内をZ方向に延びるピラーPLが設けられる。ピラーPLは、例えば、チャネル層51及びコア絶縁膜52を含む。ピラーPLと積層体MLとの間には、ブロック絶縁層31、半導体層40、電荷蓄積層20N及びトンネル絶縁層33が設けられる(図8では図示しない)。

0095

積層体ML上には、例えばX方向に延びるビット線BLが設けられる。ピラーPLとビット線BLとの間にはコンタクトプラグ23が設けられる。ピラーPLはコンタクトプラグ23と電気的に接続される。コンタクトプラグ23はビット線BLと電気的に接続される。すなわち、ピラーPLは、コンタクトプラグ23を介してビット線BLと電気的に接続される。不揮発性半導体記憶装置201においても、信頼性を向上できる。

0096

図9は、実施形態に係る別の不揮発性半導体記憶装置を例示する模式的斜視図である。
この例においては、積層体MLの側面にメモリセルが設けられる。

0097

図9に示すように、不揮発性半導体記憶装置202においては、基板10上に積層体MLが設けられる。ゲート電極層WLの側面は、層間絶縁層41の側面から後退している。これらの側面は、X−Y平面と交差する面である。積層体MLの側面にチャネル層51が設けられる。積層体MLとチャネル層51との間にトンネル絶縁層33が設けられる。ゲート電極層WLとトンネル絶縁層33との間に電荷蓄積部CSが設けられる。ゲート電極層WLと電荷蓄積部CSとの間、層間絶縁層41と電荷蓄積部CSとの間、及び、層間絶縁層41とトンネル絶縁層33との間に、ブロック絶縁層31が設けられる。

0098

電荷蓄積部CSは、半導体層20及び電荷蓄積層20Nを含む。電荷蓄積層20Nは、半導体層20とトンネル絶縁層33との間に設けられる。この例においては、コア絶縁膜52は設けられていない。不揮発性半導体記憶装置202においても、信頼性を向上できる。

0099

なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。

0100

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれるゲート電極層、層間絶縁層、チャネル層、トンネル絶縁層、電荷蓄積部及びブロック絶縁層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

0101

また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

0102

その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

0103

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

0104

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

0105

10:基板10M:中間層 10s:主面 20:半導体層20M:中間領域 20N:電荷蓄積層20f:半導体膜20fa、20fb:部分 20fo:酸化膜20fp:第1部分 20fq:第2部分 20fr:第3部分 20ox:酸化領域21:第1半導体層 21N:第1電荷蓄積層 22:第2半導体層 22N:第2電荷蓄積層 23:コンタクトプラグ31:ブロック絶縁層31a:第1ブロック膜31b:第2ブロック膜 31p:部分 33:トンネル絶縁層36:絶縁膜37:金属層40:半導体層 41:層間絶縁層41L:下面 41U:上面 51:チャネル層52:コア絶縁膜71:膜 81:絶縁膜 101、101a、101b、103、104、201、202:不揮発性半導体記憶装置BL:ビット線CS:電荷蓄積部 CS1:第1電荷蓄積部 CS2:第2電荷蓄積部IL1:第1層間絶縁層 IL2:第2層間絶縁層 IL3:第3層間絶縁層 LI:導電部MH:孔 ML:積層体MLf:積層母体PL:ピラーSP:空間 ST:スリットWL:ゲート電極層WL1:第1ゲート電極層 WL2:第2ゲート電極層 WLf:膜 WLs1:第1側面 WLs2:第2側面

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