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技術 再構成可能半導体論理回路メモリ積層接続型集積回路

出願人 渡辺重佳玉井翔人佐藤匠
発明者 渡辺重佳玉井翔人佐藤匠
出願日 2016年3月1日 (4年8ヶ月経過) 出願番号 2016-054493
公開日 2017年9月7日 (3年2ヶ月経過) 公開番号 2017-158166
状態 未査定
技術分野 論理回路III ICの設計・製造(配線設計等)
主要キーワード 通過トランジスタ 積層接続 タイプトランジスタ 多段積層 論理回路部分 評価時間 半導体論理回路 論理回路用
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図面 (8)

課題

[0041]平面パターン上に形成した従来のロジックLSIでは、ショートチャネル効果等によるムーアの法則限界後も継続してロジックLSIの大容量化低コスト化高速化を実現する手段は現状では存在しない。

解決手段

[0042]大容量積層型NANDメモリに使用されている多段積層縦型トランジスタ構造を用いた積層型Fe−FET直列に接続して実現した論理回路メモリ積層接続構造を用いて任意の再構成可能な組み合わせ回路を実現することにより実現した。これによりロジックLSIに必要な任意の組み合わせ回路が実現できる。これにより、大容量積層型NANDメモリに用いられている製造技術を用いることによりショートチャネル効果等によるムーアの法則の限界後も、継続してロジックLSIの大容量化、低コスト化、高速化を実現する手段を提供することが可能になる。

概要

背景

LSIは過去ムーアの法則にしたがって平面型トランジスタ微細化が進み、大容量化低コスト化高速化、低消費電力化着実に進められてきた。

その結果ロジックLSIの代表であるMPUでは10億個以上の平面型トランジスタを用いたGHz動作が実現され、メモリLSIの中で最も大容量化が進んだ平面型トランジスタを用いたNAND型フラッシュメモリでは64Gbitまで大容量化が進められている(文献1)。

しかしながらこの平面型トランジスタの微細化もショートチャネル効果等のため近年限界に近付いている。

この問題を解決するため、ショートチャネル効果に強い3次元型トランジスタが開発された。その代表例がSGT(Surrounding Gate Transistor)である(文献2)。

SGTは1層のロジックLSIに適用することが検討されているが、縦方向に積層すると容易に大容量化できるためNANDフラッシュメモリの積層化に関する提案がなされた(文献3)。

当初提案された積層型NANDフラッシュメモリでは、1層ずつ独立したプロセスでメモリセルを製造する方式になっていたため、積層することにより大容量化できる半面、1ビット当たりのコストであるビットコストは安くならなかった。

その問題を解決するために提案されたのが多段積層縦型トランジスタ構造である(文献4、特許文献1)。

これはゲート電極ゲート電極間層間絶縁膜の積層をひとつの製造工程のセットとして、このセットを積層する層数だけ繰り返した後に、一括して基板の一番下までトレンチを形成し、積層数分だけまとめて同一の工程でメモリセルを形成する製造技術である。

多段積層縦型トランジスタ構造を導入することにより、積層することにより大容量化できるだけでなく、ビットコストを積層しない1層構造と比較して大幅に低減することが初めて可能になった。

この多段積層縦型トランジスタ構造はその後現在最も大容量化されているNAND型フラッシュメモリで本格的に導入された(文献5)。

現在までに32〜48層積層した積層型NANDフラッシュメモリが開発され、東サムスン、Intel/Micronが開発、製品化を進めている。

多段積層縦型トランジスタ構造を用いると積層数を増やすとともに大容量化されるだけでなくビットコストも安くなり低コスト化できる特徴がある。

つまり大容量メモリはムーアの法則による平面型トランジスタの微細化が限界に達した後も、多段積層縦型トランジスタ構造を用いて積層化を進めることにより、従来同様大容量化、低コスト化が実現できる可能性が高い。

今後製造技術等の進展により、数年単位で積層数を倍増させ、その結果従来同様に大容量化、低コスト化が推進できる。

それに対し大容量メモリと比較して複雑な回路構成平面型のトランジスタと配線で形成している現在のロジックLSIでは、トランジスタの微細化の限界後の大容量化、低コスト化、高速化を推進できる有力な候補はまだ提案されていない。
今後も継続してロジックLSIの大容量化、低コスト化、高速化を実現する手段の提案が望まれている。

特開2009−4517、田中啓安、青地英明、勝又竜太、鬼頭傑、福住嘉晃、木頭大、佐充、岡泰之“不揮発性半導体記憶装置及びその製造方法”

概要

[0041]平面パターン上に形成した従来のロジックLSIでは、ショートチャネル効果等によるムーアの法則の限界後も継続してロジックLSIの大容量化、低コスト化、高速化を実現する手段は現状では存在しない。[0042]大容量積層型NANDメモリに使用されている多段積層縦型トランジスタ構造を用いた積層型Fe−FET直列に接続して実現した論理回路メモリ積層接続構造を用いて任意の再構成可能な組み合わせ回路を実現することにより実現した。これによりロジックLSIに必要な任意の組み合わせ回路が実現できる。これにより、大容量積層型NANDメモリに用いられている製造技術を用いることによりショートチャネル効果等によるムーアの法則の限界後も、継続してロジックLSIの大容量化、低コスト化、高速化を実現する手段を提供することが可能になる。

目的

今後も継続してロジックLSIの大容量化、低コスト化、高速化を実現する手段の提案が望まれている

効果

実績

技術文献被引用数
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牽制数
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請求項1

ディジタル情報プログラム及び記憶する機能を有するトランジスタ直列に接続して実現した論理回路メモリ積層接続構造を有し、前記論理回路は前記メモリの上部に直列に接続され、前記論理回路は前記メモリの出力と前記メモリの出力とは独立した入力信号で制御され、前記論理回路の出力からディジタル組み合わせ論理が実現できることを特徴とする半導体基板上に形成された再構成可能半導体論理回路メモリ積層接続型集積回路

請求項2

前記請求項1記載の再構成可能半導体論理回路メモリ積層接続型集積回路において、前記トランジスタを直列に接続して実現した論理回路メモリ積層接続構造は、前記半導体基板に対して垂直方向出力信号を伝達し、製造時に前記トランジスタのゲート電極及び層間絶縁膜を直列に接続した回数積層して形成後、前記半導体基板まで達する一括したエッチング技術で隣接トランジスタ間分離、トランジスタ形成を行うことを特徴とする再構成可能半導体論理回路メモリ積層接続型集積回路。

請求項3

前記請求項1ないし2記載の再構成可能半導体論理回路メモリ積層接続型集積回路において、前記トランジスタは強誘電体膜にディジタル情報を記憶するFe‐FETを用いることを特徴とする再構成可能半導体論理回路メモリ積層接続型集積回路。

請求項4

前記請求項1ないし2記載の再構成可能半導体論理回路メモリ積層接続型集積回路において、前記トランジスタは浮遊ゲートもしくはゲート絶縁膜中トラップ準位にディジタル情報を記憶するフラッシュメモリを用いることを特徴とする再構成可能半導体論理回路メモリ積層接続型集積回路。

請求項5

前記請求項1ないし2記載の再構成可能半導体論理回路メモリ積層接続型集積回路において、前記トランジスタはカルコゲナイト材料にディジタル情報を記憶する相変化メモリを用いることを特徴とする再構成可能半導体論理回路メモリ積層接続型集積回路。

技術分野

0001

プログラム情報によって実現されるディジタル論理を変更できる再構成可能半導体論理回路メモリ積層接続型集積回路に関する。

背景技術

0002

LSIは過去ムーアの法則にしたがって平面型トランジスタ微細化が進み、大容量化低コスト化高速化、低消費電力化着実に進められてきた。

0003

その結果ロジックLSIの代表であるMPUでは10億個以上の平面型トランジスタを用いたGHz動作が実現され、メモリLSIの中で最も大容量化が進んだ平面型トランジスタを用いたNAND型フラッシュメモリでは64Gbitまで大容量化が進められている(文献1)。

0004

しかしながらこの平面型トランジスタの微細化もショートチャネル効果等のため近年限界に近付いている。

0005

この問題を解決するため、ショートチャネル効果に強い3次元型トランジスタが開発された。その代表例がSGT(Surrounding Gate Transistor)である(文献2)。

0006

SGTは1層のロジックLSIに適用することが検討されているが、縦方向に積層すると容易に大容量化できるためNANDフラッシュメモリの積層化に関する提案がなされた(文献3)。

0007

当初提案された積層型NANDフラッシュメモリでは、1層ずつ独立したプロセスでメモリセルを製造する方式になっていたため、積層することにより大容量化できる半面、1ビット当たりのコストであるビットコストは安くならなかった。

0008

その問題を解決するために提案されたのが多段積層縦型トランジスタ構造である(文献4、特許文献1)。

0009

これはゲート電極ゲート電極間層間絶縁膜の積層をひとつの製造工程のセットとして、このセットを積層する層数だけ繰り返した後に、一括して基板の一番下までトレンチを形成し、積層数分だけまとめて同一の工程でメモリセルを形成する製造技術である。

0010

多段積層縦型トランジスタ構造を導入することにより、積層することにより大容量化できるだけでなく、ビットコストを積層しない1層構造と比較して大幅に低減することが初めて可能になった。

0011

この多段積層縦型トランジスタ構造はその後現在最も大容量化されているNAND型フラッシュメモリで本格的に導入された(文献5)。

0012

現在までに32〜48層積層した積層型NANDフラッシュメモリが開発され、東サムスン、Intel/Micronが開発、製品化を進めている。

0013

多段積層縦型トランジスタ構造を用いると積層数を増やすとともに大容量化されるだけでなくビットコストも安くなり低コスト化できる特徴がある。

0014

つまり大容量メモリはムーアの法則による平面型トランジスタの微細化が限界に達した後も、多段積層縦型トランジスタ構造を用いて積層化を進めることにより、従来同様大容量化、低コスト化が実現できる可能性が高い。

0015

今後製造技術等の進展により、数年単位で積層数を倍増させ、その結果従来同様に大容量化、低コスト化が推進できる。

0016

それに対し大容量メモリと比較して複雑な回路構成平面型のトランジスタと配線で形成している現在のロジックLSIでは、トランジスタの微細化の限界後の大容量化、低コスト化、高速化を推進できる有力な候補はまだ提案されていない。
今後も継続してロジックLSIの大容量化、低コスト化、高速化を実現する手段の提案が望まれている。

0017

特開2009−4517、田中啓安、青地英明、勝又竜太、鬼頭傑、福住嘉晃、木頭大、佐充、岡泰之“不揮発性半導体記憶装置及びその製造方法”

文献1

M.Sako et al,”A Low‐Power 64GbMLCNAND‐Flash Memory in 15nm CMOS Technology”,ISSCC Dig.Tech.Papers,2015.

文献2

H.Takato et al.,”Impact of SGTfor ultra‐high density LSIs”,IEEE Trans Electron Devices,vol.38,pp.573‐578,1991.

文献3

T.Endoh et.al.,“Novel Ultrahigh‐Density Flash MemoryWith a Stacked‐Surrounding GateTransistor(S‐SGT)Structured Cell”,IEEE Trans.Electron Devices,vol.50,no.4,pp.945‐951,2003.

文献4

H.Tanaka et al.,:“Bit Cost scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory”,Symp.onVLSITechnology,2007.

文献5

R.Katsumata et al.,“Pipe‐shaped BiCS flash memory with 16 stacked layers and multi‐level‐cell operation for ultra high density storage devices”,Symp .onVLSITechnology,pp.136‐137,2009.

発明が解決しようとしている課題

0018

ショートチャネル効果等によるムーアの法則の限界後も継続してロジックLSIの大容量化、低コスト化、高速化を実現する手段は現状では存在しない。

課題を解決するための手段

0019

大容量積層型NANDメモリに使用されている多段積層縦型トランジスタ構造を用いた積層型Fe−FET直列に接続して実現した論理回路メモリ積層接続構造を用いて任意の再構成可能な組み合わせ回路を実現することにより実現した。これによりロジックLSIに必要な任意の組み合わせ回路が実現できる。

発明の効果

0020

本発明によれば、大容量積層型NANDメモリに用いられている製造技術を用いることによりショートチャネル効果等によるムーアの法則の限界後も、継続してロジックLSIの大容量化、低コスト化、高速化を実現する手段を提供することが可能になる。

0021

全てを平面パターン上で実現していた従来のロジックLSIと比較して非常に小さな面積に論理回路を実現することができる。しかもその製造には多段積層縦型トランジスタ構造が使用できるため、その製造コストは従来の平面構造と比較して大幅に低減できる特徴がある。

発明を実施するための最良の形態

0022

以下、図面を参照して、本発明に係る再構成可能半導体論理回路メモリ積層接続型集積回路の一実施形態について説明する。
[第1実施形態]
(第1実施形態の構成)

0023

以下本発明の1実施形態を説明する。図1は本発明の提案する論理回路・メモリ積層型集積回路の2入力の積層型LUTへの適用例である。上層にはセレクタ回路、その下層にはメモリを積層する。前記のセレクタ回路として4個の直列接続されたFe‐FETを使用し、その下部の4層はディジタル情報を記憶するメモリとして使用される。前述メモリでは、“0”の情報を記憶した場合を入力の信号によらず電流が流れるいわゆるDタイプトランジスタ状態に対応させ、“1”の情報を記憶した場合を入力の信号により電流が流れるいわゆるEタイプトランジスタ状態に対応させる。

0024

一方上部の4層は情報を選択する論理回路であるセレクタ回路として使用する。4種類のメモリセル情報を上から4層目のFe‐FETのソースから入力し、1層目から4層目のFe‐FETのゲートにA(103),B(105)およびその反転信号(104,106)を入力させる。4列の4個の直列接続されたFe‐FET16個でセレクタの論理を実現するためには、入力信号に無関係に常に通過用トランジスタとして使用したいFe‐FET合計8個はあらかじめプログラムして図1に示すようにDタイプトランジスタ(102)として使用する。

0025

論理回路とメモリの内容は事前にプログラムする。図1の例では下部4層はメモリ、上部4層は論理回路として使用しているが、その境界は事前のFe‐FETへのプログラムにより自由に変えることができる。また図1の例では上部の論理回路としてセレクタ回路を想定しているが事前のFe‐FETへのプログラム内容によってその実現論理を自由に変更できる。プログラムによりメモリと論理回路の境界を移動したり、実現論理回路の内容を変更できる。

0026

またメモリも論理回路も同じプロセス技術で実現でき、上から見てわずか1素子分のパターン面積にメモリと論理回路を実現するためのFe‐FETを8層も積層することができるため、従来の1層型SGTと比較してそのパターン面積を大幅に縮小できる。しかもその製造には多段積層縦型トランジスタ構造が使用できるため、その製造コストは従来の1層型と比較して大幅に低減できる特徴がある。

0027

再構成可能半導体論理回路メモリ積層接続型集積回路を実現するためにはFe−FETへのプログラム及び消去が必要になる。図2にプログラムと消去法を示した。まずセレクタ等論理回路部分のプログラム及び消去について述べる。初期状態しきい値電圧が0.2Vとする(Eタイプに対応)(201)。

0028

この状態でFe‐FETのゲートにロウレベルの0Vを印加するとFe‐FETはオフ状態になる。これをプログラムする場合にはFe‐FETのゲートに0V、基板に高電圧(+10V)を印加して、しきい値電圧−1VのDタイプを実現する(202)。DタイプのFe‐FETでは、ゲート電圧がロウレベルの0Vでもオン状態になり、論理を実現する場合はいわゆる通過トランジスタとなり論理に無関係に導通状態になる。この状態から元のEタイプ状態に戻すには、プログラム時と逆の電圧をFe‐FETのゲートと基板間に印加する消去動作を行う。

0029

次にメモリ部分プログラム方法について述べる。メモリとして使用する場合には、初期状態のしきい値電圧が0.2Vの状態(Eタイプに対応)を”1”書き込み状態とする。これを”0”書き込み状態に変更するためにはFe‐FETのゲートに0V、基板に高電圧(+10V)を印加して、しきい値電圧−1VのDタイプを実現する。

0030

再構成可能半導体論理回路メモリ積層接続型集積回路のプログラム動作図3に示す。図3(a)に図1の左端のNAND構造で実現される上部の論理回路へのプログラム法に関して述べる。プログラム時には図2で示したようにプログラムするFe‐FETのゲートに0V、選択したNAND構造の基板に高電圧を印加する必要がある。上から1番目(301)と3番目(303)のFe‐FETにプログラムするためにそのゲートに0Vを印加し、選択したNAND構造の基板に高電圧(+10V)を印加する。それ以外の論理回路用のFe‐FET(上から2番目(302)と4番目(304))及びメモリセル用Fe‐FET(上から5番目〜8番目(305−308))にはプログラムされないようにゲートに中間電圧(+5V)を印加する。

0031

図3(b)に示すように下部の大容量メモリへのプログラムする場合には、”0”を書き込みたいメモリセル(406,407,408)のゲートには0Vを”1”を書き込みたいメモリセル(405)のゲートには5Vを印加する。その時に論理回路部分(401、402,403,404)にはプログラムされないようにゲートには5Vを印加する。メモリセルの情報によらず論理回路の構成があらかじめ分かっている場合には図3(c)に示すように両者を同時にプログラムすることも可能である。

0032

大容量メモリ論理回路積層接続方式の読み出し動作図4に示す。図4図1の左端のNAND構造でWL1に接続されているメモリセル(605)に記憶された情報の読み出し方式について述べる。あらかじめプリチャージ期間図1のΦP=1Vとして、NANDの出力部分(609)をプリチャージしておく。次にアクティブ時間(評価時間、ΦP=0Vとする)に論理回路とメモリセルアレイに左端のNANDのWL1に接続されているメモリセル(605)の情報が読み出せるように電圧を印加する。

0033

WL1はメモリセル情報を読み出すために0V、その他のワード線には選択セル情報を読み出すために1Vを印加する。一方AとBの反転信号を1Vとし、4列のNAND列の出力のうち左端(609)だけが出力(101)に接続されるようにする。その結果所望のメモリセル情報だけが読み出され、LUTとしての動作が実現できる(2〜4列目のNANDの出力はセレクタ回路の動作により非選択となり、左端の1列目のNANDの出力(609)のみが選択されそれが積層型LUTの出力(101)になる)。

実施形態の効果

0034

以上の方式を用いることにより従来の平面型トランジスタを用いてロジックLSIの組み合わせ回路を実現して場合と比較して非常に小さいパターン面積、製造コストでロジックLSIを実現できる。従来の一層型のパターン面積は16F*8F+2F*2F=132F2と比較的大きいのに対し、本提案の一例(図1の8段積層の場合、8層中4層はセレクタ用、4層はメモリ用)では、8F*2F+2F*2F=20F2と約15.2%に大幅に縮小できることが分かった。これは従来の一層型では横に平面上にレイアウトされたセレクタ部分とメモリセル部分が配置されたのに対し、本提案では両者が縦に積層できる効果が大きい。

他の実施例

0035

本発明はこの実施例に限られるものではない。他の実施例としてflexible LUT方式を考案した。その構成の一例を前述した図1と比較する形で図5に示す。flexible LUT方式では積層技術を用いて製造した場合は、同じビット数(2L)のメモリを実現する時、メモリ積層数Mが大きい程、面積・コスト低減効果が大きいことに着目し、これらを低減するようにflexibleにMの値を決定することを特徴とする。図5に2L=4の場合を示す。前述の第一の実施形態の場合には、1層のメモリ(M=1)を横に4個配置することにより実現する(図5(a)(c))(701,703)。

0036

一方flexible LUT方式では2層のメモリ(M=2)を横に配置することにより実現する(図6(b)(d))(702)(704)。前述の場合には2個の入力A,Bと1本のワード線WL1を用いて4個中1個のメモリの情報を選択していたのに対し、flexible LUT方式では1個の入力Aと2本のワード線WL1とWL2を用いて選択を行う。Lの値が大きい場合にはMの値の選択の自由度が増え、パターン面積・製造コストを低減できる値をflexibleに決定出来る効果がある。図6に示すLUTカスケード方式のように大容量メモリを使用する場合には、パターン面積・製造コストの低減効果は更に大きくなる。

0037

論理回路・メモリ集積型集積回路方式を実現するトランジスタとして強誘電体を用いたFe‐FETの代わりに積層型の3Dフラッシュメモリに用いられるフローティングゲート型トランジスタチャージトラップ型トランジスタを用いても良い。あるいはガラス材料相転移を用いた1トランジスタ型相変化メモリ(PRAM)を用いても良い。1素子で情報を記憶する機能があるトランジスタなら本発明の構成要素として使用することができる。その他本発明の趣旨を逸脱しない限り各種の変形が可能である。

産業用の利用可能性

0038

システムLSI,ロジックLSI、FPGA等の現在商品化されているディジタル論理で動作する全ての論理LSIに適用可能である。

図面の簡単な説明

0039

本発明にかかる再構成可能半導体論理回路メモリ積層接続型集積回路の構成図である。本発明にかかる再構成可能半導体論理回路メモリ積層接続型集積回路の構成要素であるFe‐FETのプログラム動作の説明図である。本発明にかかる再構成可能半導体論理回路メモリ積層接続型集積回路のプログラム動作の説明図である。本発明にかかる再構成可能半導体論理回路メモリ積層接続型集積回路の読み出し動作の説明図である。本発明にかかる再構成可能半導体論理回路メモリ積層接続型集積回路の変形例であるflexible LUT方式の構成図である。本発明にかかる再構成可能半導体論理回路メモリ積層接続型集積回路の変形例であるLUTカスケード方式の構成図である。従来の1層型論理回路・メモリの構成図である。

0040

101・・・セレクタの出力信号、102・・・Dタイプトランジスタの識別子、103〜106・・・セレクタへの入力信号、107−110・・・メモリへの入力信号、
201・・・EタイプFeFET、202・・・DタイプFeFET、
301−308・・・セレクタ+メモリを構成する8個のFeFET(論理回路のプログラム時)、401−408・・・セレクタ+メモリを構成する8個のFeFET(メモリのプログラム時)、501−508・・・セレクタ+メモリを構成する8個のFeFET(論理回路とメモリの同時プログラム時)、601−608・・・セレクタ+メモリを構成する8個のFeFET(論理回路とメモリの読み出し時)、609・・・出力信号
701,703・・・本発明の第一実施形態の概略図、702,704・・・変形例のflexible LUT方式の概略図、801−804・・・変形例LUTカスケード方式の4個のLUT,805−812・・・変形例LUTカスケード方式の入出力信号、901−904・・・従来例のWL1に接続されているメモリセル、905−907・・・従来例のセレクタ回路、908・・・従来例の出力信号

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