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技術 ハイブリッドメモリ制御器及びその制御方法並びに格納ノード

出願人 三星電子株式会社
発明者 牛迪民張牧天ツェン宏忠林サンヨン金寅東
出願日 2017年2月10日 (4年3ヶ月経過) 出願番号 2017-023105
公開日 2017年9月7日 (3年8ヶ月経過) 公開番号 2017-157206
状態 特許登録済
技術分野 メモリシステム
主要キーワード ハイブリッドメモリ VM装置 用途変更 非同期装置 メモリチャンネル タイミングプロトコル 同一ランク 発行速度
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年9月7日)のものです。
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図面 (5)

課題

解決手段

本発明のハイブリッドメモリ制御器はメモリグループから書込み/読出しための第1/第2CPU要請の受信、第1/第2CPU要請のデコーディングアドレスマッピングによる第1/第2CPU要請の第1/第2ターゲットとして揮発性/不揮発性メモリ装置の識別、第1/第2バッファに第1/第2CPU要請をキューイング、調整方策に基づき第1/第2ターゲットの中で関連した1つに第1/第2CPU要請の中で1つに対応する第1コマンドの発生、第1/第2ターゲットの中で関連した他の1つに第1/第2CPU要請の中で他の1つに対応する第2コマンドの発生、揮発性/不揮発性メモリ装置の各々に第1/第2コマンドの伝送を実行する。

概要

背景

コンピュータシステムは、システム停止リブート衝突によって損失される臨時的なデータを格納するための速い(fast)バイアドレッサブルメモリ(byte−addressable memory、例、揮発性メモリ)及びシステムブートクラッシュにおいても生存する永久的なデータを格納するための遅いブロクアドレサブル格納装置(block−addressable storage device、例、不揮発性メモリ装置)を有する二段(two−tier)格納モデル歴史的に採用した。

例えば、揮発性メモリ装置(或いは、同期式メモリ装置と称される。例、DRAM(dynamic random access memory)はその各々の動作(例、書込み/読出し)を実行するために固定されたタイミングを利用する。
一方、不揮発性メモリ装置(或いは、非同期式メモリ装置と称される。例、フラッシュメモリ)は多様な動作を遂行するために可変するタイミングを利用する。
また、不揮発性メモリ装置は制御器とメモリ装置との間に頻繁なハンドシェークを有するトランザクション基盤システムに使用される。
しかし、このような環境で揮発性メモリ装置を使用することは、頻繁なハンドシェークが帯域幅の減少を導くので、一般的に効率的ではない。

つまり、揮発性メモリ装置及び不揮発性メモリ装置は互いに異なるタイミングパラメーターを有し、互いに異なる通信プロトコルを採用している。
これにより、シングル制御器によって制御される1つのメモリスペースで2種類のメモリを結合するのが難しいという問題があった。

概要

揮発性メモリ装置及び不揮発性メモリ装置を全て制御するハイブリッドメモリ制御器及びその制御方法並びに格納ノードを提供する。本発明のハイブリッドメモリ制御器はメモリグループから書込み/読出しための第1/第2CPU要請の受信、第1/第2CPU要請のデコーディングアドレスマッピングによる第1/第2CPU要請の第1/第2ターゲットとして揮発性/不揮発性メモリ装置の識別、第1/第2バッファに第1/第2CPU要請をキューイング、調整方策に基づき第1/第2ターゲットの中で関連した1つに第1/第2CPU要請の中で1つに対応する第1コマンドの発生、第1/第2ターゲットの中で関連した他の1つに第1/第2CPU要請の中で他の1つに対応する第2コマンドの発生、揮発性/不揮発性メモリ装置の各々に第1/第2コマンドの伝送を実行する。

目的

本発明は上記従来のメモリ制御器における問題点に鑑みてなされたものであって、本発明の目的は、揮発性メモリ装置及び不揮発性メモリ装置を全て制御するハイブリッドメモリ制御器及びその制御方法並びに格納ノードを提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

揮発性メモリ装置及び不揮発性メモリ装置を含むハイブリッドメモリグループを制御するハイブリッドメモリ制御器において、プロセッサと、前記プロセッサに接続され、前記プロセッサによって実行される命令(instruction)を格納するプロセッサメモリと、を有し、前記命令は、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第1CPU(centralprocessingunit)要請を受信することと、前記第1CPU要請のデコーディング及びアドレスマッピングによって前記第1CPU要請の第1ターゲットとして前記揮発性メモリ装置を識別することと、第1キューである、第1バッファに前記第1CPU要請をキューイング(queuing)することと、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第2CPU要請を受信することと、前記第2CPU要請のデコーディング及びアドレスマッピングによって前記第2CPU要請の第2ターゲットとして前記不揮発性メモリ装置を識別することと、第2キューである、第2バッファに前記第2CPU要請をキューイングすることと、調整方策(arbitrationpolicy)に基づき、前記第1及び第2ターゲットの内で関連する1つに前記第1及び第2CPU要請の内の1つに対応する第1コマンドを発生させることと、前記第1コマンドを発生させることに応答して、前記第1及び第2ターゲットの内で関連する他の1つに前記第1及び第2CPU要請の内の他の1つに対応する第2コマンドを発生させることと、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に前記第1及び第2コマンドを伝送することと、の実行を含むことを特徴とするハイブリッドメモリ制御器。

請求項2

前記命令は、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に格納されたSPD(serialpresencedetect)データを検出することによって前記揮発性メモリ装置及び前記不揮発性メモリ装置を識別することをさらに含むことを特徴とする請求項1に記載のハイブリッドメモリ制御器。

請求項3

前記揮発性メモリ装置及び前記不揮発性メモリ装置を識別することは、ブートアップ時間に起こることを特徴とする請求項2に記載のハイブリッドメモリ制御器。

請求項4

前記揮発性メモリ装置及び前記不揮発性メモリ装置を識別することは、前記揮発性メモリ装置及び前記不揮発性メモリ装置をアドレスマッピングすることを含むことを特徴とする請求項2に記載のハイブリッドメモリ制御器。

請求項5

前記命令は、前記SPDデータに基づいて前記揮発性メモリ装置及び前記不揮発性メモリ装置のタイミングパラメーターを識別することと、前記タイミングパラメーターを基づいて前記調整方策を判別することと、を実行するよう前記プロセッサをさらに制御することを特徴とする請求項2に記載のハイブリッドメモリ制御器。

請求項6

前記命令は、前記不揮発性メモリ装置から状態フィードバック信号(statusfeedbacksignal)を受信することと、前記状態フィードバック信号に基づいて前記調整方策を判別することと、を実行するよう前記プロセッサをさらに制御することを特徴とする請求項2に記載のハイブリッドメモリ制御器。

請求項7

前記調整方策は、前記第1及び第2キューの不均衡発行(unbalanceissue)速度に基づいてラウンドロビン(round−robin)調整方策或いは加重されたラウンドロビン(weightedround−robin)調整方策を含むことを特徴とする請求項1に記載のハイブリッドメモリ制御器。

請求項8

前記揮発性メモリ装置及び前記不揮発性メモリ装置は、同一のメモリチャンネルの互いに異なるメモリランクであることを特徴とする請求項1に記載のハイブリッドメモリ制御器。

請求項9

前記揮発性メモリ装置及び前記不揮発性メモリ装置は、同一のメモリランクの互いに異なるメモリバンクであることを特徴とする請求項1に記載のハイブリッドメモリ制御器。

請求項10

前記第1及び第2キューは、同一のキューであることを特徴とする請求項1に記載のハイブリッドメモリ制御器。

請求項11

前記第1及び第2コマンドは、同一の標準揮発性メモリコマンドセットにしたがって発生されることを特徴とする請求項1に記載のハイブリッドメモリ制御器。

請求項12

前記第2ターゲットに対応する前記第1及び第2コマンドの内の1つは、標準揮発性メモリコマンドセットと異なるコマンドセットにしたがって発生されることを特徴とする請求項1に記載のハイブリッドメモリ制御器。

請求項13

不揮発性メモリ装置及び前記不揮発性メモリ装置に接続された揮発性メモリ装置を含むハイブリッドメモリグループと、同一チャンネルを通じて前記揮発性及び不揮発性メモリ装置にデータ伝送又は前記揮発性及び不揮発性メモリ装置からデータ伝送を実行するよう構成されたハイブリッドメモリ制御器と、を有し、前記ハイブリッドメモリ制御器は、プロセッサと、前記プロセッサに接続されたプロセッサメモリと、を含み、前記プロセッサメモリは、前記プロセッサによって実行される命令を格納し、前記命令は、前記揮発性及び不揮発性メモリ装置の各々に格納されたSPD(serialpresencedetect)を検出することによって前記揮発性及び不揮発性メモリ装置を識別することと、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第1CPU要請を受信することと、前記第1CPU要請のデコーディング及びアドレスマッピングによって前記第1CPU要請の第1ターゲットとして前記揮発性メモリ装置を識別することと、第1キューである、第1バッファに前記第1CPU要請をキューイングすることと、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第2CPU要請を受信することと、前記第2CPU要請のデコーディング及びアドレスマッピングによって前記第2CPU要請の第2ターゲットとして前記不揮発性メモリ装置を識別することと、第2キューである、第2バッファに前記第2CPU要請をキューイングすることと、前記揮発性及び不揮発性メモリ装置に関連する前記SPDデータに基づいて調整方策を判別することと、前記調整方策に基づいて前記第1及び第2ターゲットの内の1つに関連した前記第1及び第2CPU要請の内のいずれか1つに対応する第1コマンドを発生させることと、前記第1コマンドを発生させることに応答して、前記第1及び第2ターゲットの内で関連する他の1つに前記第1及び第2CPU要請の内の他の1つに対応する第2コマンドを発生させることと、前記揮発性及び不揮発性メモリ装置の各々に前記第1及び第2コマンドを伝送することと、の実行を含むことを特徴とする格納ノード

請求項14

揮発性メモリ装置及び不揮発性メモリ装置を有するハイブリッドメモリグループを制御する方法において、プロセッサによって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第1CPU要請を受信する段階と、前記プロセッサによって、前記第1CPU要請のデコーディング及びアドレスマッピングによって前記第1CPU要請の第1ターゲットとして前記揮発性メモリ装置を識別する段階と、前記プロセッサによって、第1キューである、第1バッファに前記第1CPU要請をキューイングする段階と、前記プロセッサによって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第2CPU要請を受信する段階と、前記プロセッサによって、前記第2CPU要請のデコーディング及びアドレスマッピングによって前記第2CPU要請の第2ターゲットとして前記不揮発性メモリ装置を識別する段階と、前記プロセッサによって、第2キューである、第2バッファに前記第2CPU要請をキューイングする段階と、前記プロセッサによって、調整方策に基づき、前記第1及び第2ターゲットの内で関連する1つに前記第1及び第2CPU要請の内の1つに対応する第1コマンドを発生させる段階と、前記第1コマンドを発生させることに応答して、前記第1及び第2ターゲットの内で関連する他の1つに前記第1及び第2CPU要請の内の他の1つに対応する第2コマンドを発生させる段階と、前記プロセッサによって、前記揮発性及び不揮発性メモリ装置の各々に前記第1及び第2コマンドを伝送する段階と、を有することを特徴とするハイブリッドメモリ制御方法

請求項15

前記プロセッサによって、前記揮発性及び不揮発性メモリ装置の各々に格納されたSPD(serialpresencedetect)データを検出することによって前記揮発性及び不揮発性メモリ装置を識別する段階と、前記プロセッサによって、前記SPDデータに基づいて前記揮発性及び不揮発性メモリ装置のタイミングパラメーターを識別する段階と、前記プロセッサによって、前記タイミングパラメーターに基づいて前記調整方策を判別する段階と、をさらに有することを特徴とする請求項14に記載のハイブリッドメモリ制御方法。

請求項16

前記プロセッサによって、前記不揮発性メモリ装置から状態フィードバック信号を受信する段階と、前記プロセッサによって、前記状態フィードバック信号に基づいて前記調整方策を判別する段階と、をさらに有することを特徴とする請求項14に記載のハイブリッドメモリ制御方法。

請求項17

前記不揮発性メモリ装置及び前記揮発性メモリ装置は、同一メモリチャンネルの互いに異なるメモリランクであることを特徴とする請求項14に記載のハイブリッドメモリ制御方法。

請求項18

前記不揮発性メモリ装置及び前記揮発性メモリ装置は、同一メモリランクの互いに異なるメモリバンクであることを特徴とする請求項14に記載のハイブリッドメモリ制御方法。

請求項19

前記第1及び第2コマンドは、同一の標準揮発性メモリコマンドセットにしたがって発生されることを特徴とする請求項14に記載のハイブリッドメモリ制御方法。

請求項20

前記第2ターゲットに対応する前記第1及び第2コマンドの内のいずれか1つは、標準揮発性メモリコマンドセットと異なるコマンドセットにしたがって発生されることを特徴とする請求項14に記載のハイブリッドメモリ制御方法。

請求項21

揮発性メモリ装置及び不揮発性メモリ装置を含むハイブリッドメモリグループを制御するハイブリッドメモリ制御器において、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第1及び第2CPU要請を受信し、前記第1CPU要請のデコーディング及びアドレスマッピングによって前記第1CPU要請の第1ターゲットとして前記揮発性メモリ装置を識別し、前記第2CPU要請のデコーディング及びアドレスマッピングによって前記第2CPU要請の第2ターゲットとして前記不揮発性メモリ装置を識別するように構成されたアドレスマッパーデコーダー(addressmapper/decoder)と、前記受信された第1CPU要請をキューイングするように構成された第1トランザクションキューと、前記受信された第2CPU要請をキューイングするように構成された第2トランザクションキューと、前記揮発性メモリ装置及び前記不揮発性メモリ装置に関連したSPD(serialpresencedetect)データに基づいて調整方策を判別するよう構成された調整器と、前記調整方策に基づいて、前記第1及び第2ターゲットの内で関連する1つに前記第1及び第2CPU要請の内の1つに対応する第1コマンドを発生させ、前記第1及び第2ターゲットの内で関連する他の1つに前記第1及び第2CPU要請の内の他の1つに対応する第2コマンドを発生させ、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に前記第1及び第2コマンドを伝送するように構成されたスケジューラーと、を有することを特徴とするハイブリッドメモリ制御器。

技術分野

0001

本発明はメモリ装置及びそれを制御するメカニズムに関し、特に揮発性メモリ装置及び不揮発性メモリ装置を全て制御するハイブリッドメモリ制御器及びその方法に関する。

背景技術

0002

コンピュータシステムは、システム停止リブート衝突によって損失される臨時的なデータを格納するための速い(fast)バイアドレッサブルメモリ(byte−addressable memory、例、揮発性メモリ)及びシステムブートクラッシュにおいても生存する永久的なデータを格納するための遅いブロクアドレサブル格納装置(block−addressable storage device、例、不揮発性メモリ装置)を有する二段(two−tier)格納モデル歴史的に採用した。

0003

例えば、揮発性メモリ装置(或いは、同期式メモリ装置と称される。例、DRAM(dynamic random access memory)はその各々の動作(例、書込み/読出し)を実行するために固定されたタイミングを利用する。
一方、不揮発性メモリ装置(或いは、非同期式メモリ装置と称される。例、フラッシュメモリ)は多様な動作を遂行するために可変するタイミングを利用する。
また、不揮発性メモリ装置は制御器とメモリ装置との間に頻繁なハンドシェークを有するトランザクション基盤システムに使用される。
しかし、このような環境で揮発性メモリ装置を使用することは、頻繁なハンドシェークが帯域幅の減少を導くので、一般的に効率的ではない。

0004

つまり、揮発性メモリ装置及び不揮発性メモリ装置は互いに異なるタイミングパラメーターを有し、互いに異なる通信プロトコルを採用している。
これにより、シングル制御器によって制御される1つのメモリスペースで2種類のメモリを結合するのが難しいという問題があった。

先行技術

0005

米国特許第9,269,437号明細書
米国特許第9,213,637号明細書
米国特許第7,254,075号明細書
米国特許出願公開第2010/0125695号明細書

発明が解決しようとする課題

0006

そこで、本発明は上記従来のメモリ制御器における問題点に鑑みてなされたものであって、本発明の目的は、揮発性メモリ装置及び不揮発性メモリ装置を全て制御するハイブリッドメモリ制御器及びその制御方法並びに格納ノードを提供することにある。

課題を解決するための手段

0007

本発明の実施形態は同期及び非同期装置のためのマルチプレックス制御ロジック適応メカニズムに係る。
本発明の実施形態は少なくとも1つの揮発性メモリ装置及び少なくとも1つの不揮発性メモリ装置を有するハイブリッドメモリアレイを制御するためのハイブリッド制御器及びそれの方法に係る。揮発性及び不揮発性メモリ装置は、同一制御チャンネルに存在するか、或いはチャンネルの同一メモリランク占有することができる。

0008

上記目的を達成するためになされた本発明によるハイブリッドメモリ制御器は、揮発性メモリ装置及び不揮発性メモリ装置を含むハイブリッドメモリグループを制御するハイブリッドメモリ制御器において、プロセッサと、前記プロセッサに接続され、前記プロセッサによって実行される命令(instruction)を格納するプロセッサメモリと、を有し、前記命令は、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第1CPU(central processing unit)要請を受信することと、前記第1CPU要請のデコーディング及びアドレスマッピングによって前記第1CPU要請の第1ターゲットとして前記揮発性メモリ装置を識別することと、第1キューである、第1バッファに前記第1CPU要請をキューイング(queuing)することと、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第2CPU要請を受信することと、前記第2CPU要請のデコーディング及びアドレスマッピングによって前記第2CPU要請の第2ターゲットとして前記不揮発性メモリ装置を識別することと、第2キューである、第2バッファに前記第2CPU要請をキューイングすることと、調整方策(arbitration policy)に基づき、前記第1及び第2ターゲットの内で関連する1つに前記第1及び第2CPU要請の内の1つに対応する第1コマンドを発生させることと、前記第1コマンドを発生させることに応答して、前記第1及び第2ターゲットの内で関連する他の1つに前記第1及び第2CPU要請の内の他の1つに対応する第2コマンドを発生させることと、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に前記第1及び第2コマンドを伝送することと、の実行を含むことを特徴とする。

0009

上記目的を達成するためになされた本発明による不揮発性メモリ装置及び前記不揮発性メモリ装置に接続された揮発性メモリ装置を含むハイブリッドメモリグループと、同一チャンネルを通じて前記揮発性及び不揮発性メモリ装置にデータ伝送又は前記揮発性及び不揮発性メモリ装置からデータ伝送を実行するよう構成されたハイブリッドメモリ制御器と、を有し、前記ハイブリッドメモリ制御器は、プロセッサと、前記プロセッサに接続されたプロセッサメモリと、を含み、前記プロセッサメモリは、前記プロセッサによって実行される命令を格納し、前記命令は、前記揮発性及び不揮発性メモリ装置の各々に格納されたSPD(serial presence detect)を検出することによって前記揮発性及び不揮発性メモリ装置を識別することと、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第1CPU要請を受信することと、前記第1CPU要請のデコーディング及びアドレスマッピングによって前記第1CPU要請の第1ターゲットとして前記揮発性メモリ装置を識別することと、第1キューである、第1バッファに前記第1CPU要請をキューイングすることと、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第2CPU要請を受信することと、前記第2CPU要請のデコーディング及びアドレスマッピングによって前記第2CPU要請の第2ターゲットとして前記不揮発性メモリ装置を識別することと、第2キューである、第2バッファに前記第2CPU要請をキューイングすることと、前記揮発性及び不揮発性メモリ装置に関連する前記SPDデータに基づいて調整方策を判別することと、前記調整方策に基づいて前記第1及び第2ターゲットの内の1つに関連した前記第1及び第2CPU要請の内のいずれか1つに対応する第1コマンドを発生させることと、前記第1コマンドを発生させることに応答して、前記第1及び第2ターゲットの内で関連する他の1つに前記第1及び第2CPU要請の内の他の1つに対応する第2コマンドを発生させることと、前記揮発性及び不揮発性メモリ装置の各々に前記第1及び第2コマンドを伝送することと、の実行を含むことを特徴とする。

0010

上記目的を達成するためになされた本発明によるハイブリッドメモリ制御方法は、揮発性メモリ装置及び不揮発性メモリ装置を有するハイブリッドメモリグループを制御する方法において、プロセッサによって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第1CPU要請を受信する段階と、前記プロセッサによって、前記第1CPU要請のデコーディング及びアドレスマッピングによって前記第1CPU要請の第1ターゲットとして前記揮発性メモリ装置を識別する段階と、前記プロセッサによって、第1キューである、第1バッファに前記第1CPU要請をキューイングする段階と、前記プロセッサによって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第2CPU要請を受信する段階と、前記プロセッサによって、前記第2CPU要請のデコーディング及びアドレスマッピングによって前記第2CPU要請の第2ターゲットとして前記不揮発性メモリ装置を識別する段階と、前記プロセッサによって、第2キューである、第2バッファに前記第2CPU要請をキューイングする段階と、前記プロセッサによって、調整方策に基づき、前記第1及び第2ターゲットの内で関連する1つに前記第1及び第2CPU要請の内の1つに対応する第1コマンドを発生させる段階と、前記第1コマンドを発生させることに応答して、前記第1及び第2ターゲットの内で関連する他の1つに前記第1及び第2CPU要請の内の他の1つに対応する第2コマンドを発生させる段階と、前記プロセッサによって、前記揮発性及び不揮発性メモリ装置の各々に前記第1及び第2コマンドを伝送する段階と、を有することを特徴とする。

0011

また、上記目的を達成するためになされた本発明によるハイブリッドメモリ制御器は、揮発性メモリ装置及び不揮発性メモリ装置を含むハイブリッドメモリグループを制御するハイブリッドメモリ制御器において、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第1及び第2CPU要請を受信し、前記第1CPU要請のデコーディング及びアドレスマッピングによって前記第1CPU要請の第1ターゲットとして前記揮発性メモリ装置を識別し、前記第2CPU要請のデコーディング及びアドレスマッピングによって前記第2CPU要請の第2ターゲットとして前記不揮発性メモリ装置を識別するように構成されたアドレスマッパーデコーダー(address mapper/decoder)と、前記受信された第1CPU要請をキューイングするように構成された第1トランザクションキューと、前記受信された第2CPU要請をキューイングするように構成された第2トランザクションキューと、前記揮発性メモリ装置及び前記不揮発性メモリ装置に関連したSPD(serial presence detect)データに基づいて調整方策を判別するよう構成された調整器と、前記調整方策に基づいて、前記第1及び第2ターゲットの内で関連する1つに前記第1及び第2CPU要請の内の1つに対応する第1コマンドを発生させ、前記第1及び第2ターゲットの内で関連する他の1つに前記第1及び第2CPU要請の内の他の1つに対応する第2コマンドを発生させ、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に前記第1及び第2コマンドを伝送するように構成されたスケジューラーと、を有することを特徴とする。

発明の効果

0012

本発明に係るハイブリッドメモリ制御器及びその制御方法並びに格納ノードによれば、SPD(serial present detect)情報に基づいて調整方策にしたがって揮発性メモリ装置及び不揮発性メモリ装置に対応するコマンドを発生及び伝送することによって、互いに異なるタイミング及び通信プロトコル環境で最適の性能を期待することができるという効果がある。

図面の簡単な説明

0013

本発明の一実施形態に係るハイブリッドメモリシステムの概略を示すブロック図である。
本発明の一実施形態に係る揮発性/不揮発性メモリ装置と通信するハイブリッドメモリ制御器の詳細を示すブロック図である。
本発明の一実施形態に係るハイブリッドメモリ制御器の詳細を示すブロック図である。
本発明の一実施形態に係るハイブリッドメモリ制御器を利用して揮発性及び不揮発性メモリ装置を有するハイブリッドメモリグループを制御する工程を説明するためのフローチャートである。

実施例

0014

次に、本発明に係るハイブリッドメモリ制御器及びその制御方法並びに格納ノードを実施するための形態の具体例を図面を参照しながら説明する。

0015

図面で、構成要素、層及び領域の相対的な大きさは誇張され及び/或いは明確性のために単純化された。“第1”、“第2”、“第3”等の用語が多様な構成要素、成分、領域、層及び/又はセクションを説明するために使用することができる用語であるが、このような構成要素、成分、領域、層及び/又はセクションはこれらの用語によって制限されてはならない。これらの用語は他の構成要素、成分、領域、層又はセクションで1つの構成要素、成分、領域、層又はセクション区別するために使用される。したがって、後述する第1構成要素、成分、領域、層又はセクションは本発明の思想及び範囲を逸脱しなく、第2構成要素、成分、領域、層又はセクションを指称することができる。
本明細書に使用された用語は特定実施形態を説明するために使用するものであって、本発明を限定しようとする意図ではない。本明細書に使用したように、単数形態“a”と“an”は文脈の上に明確に異なりに意味しない複数形も含むことと意図される。また、本明細書に使用された“構成する(comprise)”、“構成する(comprising)”、“含む(include)”、“含んでいる(including)”という用語は、言及された特徴、数字、段階、動作、構成要素、及び/又は成分の存在を詳細にし、これらの1つ以上の他の特徴、数字、段階、動作、構成要素、及び/又は成分の追加を排除しないことと理解されるべきである。本明細書で使用された用語“及び/又は”は関連された列挙項目の1つ以上の任意のすべての組み合わせを含む。構成要素を進行する時、“少なくとも1つの”ような表現は構成要素の全体目録変調し、目録の個別的な構成要素を変調しない。
本明細書で使用する用語“実質的に”、“大略”、“情報”及び同様の用語は近似度の用語として使用するが、程度の用語として使用しなく、当業者において認識されることができる測定された或いは計算された値に固有な変動を考慮するために意図される。追加に、本実施形態で説明する“することができる(may)”の使用は“本発明の1つ以上の実施形態”と言及する。ここで、使用された、“使用する(use)”、“使用している(using)”、及び“使用された(used)”という用語は、各々“利用する(utilize)”、“利用している(utilizing)”、及び“利用された(utilized)”用語として同意語として看做される。また、“例示的な(exemplary)”という用語は例示(example)或いは図面(illustration)として看做される。
別途に定義しない限り、本明細書で使用する技術的であるか、或いは科学的な用語を含むすべての用語は一般的に本発明が属する当業者によって理解される同一の意味を有する。これは一般的に使用される事前に定義されてある用語は関連技術及び/又は本明細書の文脈でそれらの意味と一致する意味を有することと解釈されるように理解され、本出願で明確に定義しない限り、理想化された、或いはあまりにも形式的な感覚に解釈されてはならない。

0016

当業者が認識するように、本発明は多様な形態で具現することができ、ここで説明する実施形態に限定するものではない。
各実施形態内の特徴或いは様態の説明は一般的に、他の例示的な実施形態で、他の類似な特徴或いは様態に使用できることと理解されなければならない。参照符号は類似な構成要素を指す。

0017

図1は、本発明の一実施形態に係るハイブリッドメモリシステム100の概略を示すブロック図である。
図1を参照すると、ハイブリッドメモリシステム100は、1つ以上のメモリ通信チャンネル(以後、“チャンネル”と称する)を有するハイブリッドメモリ制御器110、及び同一チャンネル111を通じてハイブリッドメモリ制御器110に接続及び制御されるか、或いは同一アドレッサブル(addressable)メモリランクに存在する揮発性メモリ(VM)装置132及び不揮発性メモリ(NVM)装置134を含むメモリグループ(例、ハイブリッドメモリグループ)130を含む。

0018

図1では説明を簡易にするためにシングル揮発性メモリ(VM)装置132及びシングル不揮発性メモリ(NVM)装置134を図示するが、本発明の実施形態はこれに制限されない。
例えば、ハイブリッドメモリシステム100は、揮発性メモリ(VM)装置132及び不揮発性メモリ(NVM)装置134のように同一チャンネル111及び/或いは互いに異なるチャンネルを通じてハイブリッドメモリ制御器110に接続された複数の揮発性メモリ及び複数の不揮発性メモリを含む。

0019

実施形態において、揮発性メモリ装置132(ここでは、同期メモリ装置と言及されるもの)は固定されたレイテンシ(例、固定された読出し/書込みタイミング)を示し、DRAM(dynamic random access memory)、SRAM(static RAM)、及び/又はこのようなRAM(random access memory)等を含み得る。
実施形態において、不揮発性メモリ装置134(ここでは、非同期メモリ装置と言及されるもの)は可変レイテンシ(例、可変読出し/書込みタイミング)を示し、NANDメモリNORメモリ、垂直形NANDメモリ、抵抗性メモリ相変化メモリ強誘電体メモリスピン伝達トルクメモリ、及び/又はこのようなメモリ等を含み得る。

0020

一実施形態に係り、ハイブリッドメモリ制御器110は、同期及び非同期メモリ装置を制御するためのマルチプレックス制御ロジックの適応メカニズムを採用する。
このようにして、ハイブリッドメモリ制御器110は、初期ブートアップ工程でSPD(serial presence detect)を通じてメモリグループ130を構成する1つ以上のVM装置132及び1つ以上のNVM装置134を識別することによって、ハイブリッドメモリ制御器110に接続されたメモリをマッピングする。

0021

メモリ装置の各々から取り出された(例、読み出された)SPDデータは、メモリ装置の種類及び容量を識別し、そして特定メモリ装置にアクセスするためにどのようなタイミングを使用するか(例、データのバイトを読み出すか、或いは書き込む時間(tCL/tWL)、及び/或いはこのようなこと)に関する情報を提供する。
ハイブリッドメモリ制御器110は、対応するSPD読出し(readouts)にしたがって互いに異なってVM装置132及びNVM装置134を動作させる。

0022

実施形態において、ハイブリッドメモリ制御器110は、同期式タイミングプロトコル(即ち、同期式DRAMタイミングプロトコル)、或いは非同期式通信プロトコルを利用して各揮発性メモリ装置132のランク及び/又はチャンネルを管理し、そして非同期式通信プロトコルを利用して各不揮発性メモリ装置134のランク及び/又はチャンネルを管理する。

0023

実施形態において、ハイブリッドメモリ制御器110は、揮発性メモリ装置132の各々に命令を通信するために標準コマンドセット(例、標準DRAMコマンドセット)を利用し、そして不揮発性メモリ装置134の各々に命令を通信するために変形された(或いは用途変更された)標準コマンドセット或いは新しいコマンドセットを使用することができる。

0024

図2Aは、本発明の一実施形態に係る揮発性/不揮発性メモリ装置132/134と通信するハイブリッドメモリ制御器110の詳細を示すブロック図である。
図2Aを参照すると、ハイブリッドメモリ制御器110は、SPDインターフェイス112、アドレスマッパー/デコーダー114、揮発性メモリ(VM)トランザクションキュー116a、不揮発性メモリ(NVM)トランザクションキュー116b、調整器118、コマンドキュー120、スケジューラ122、及びレスポンスキュー124を含む。

0025

ブートアップ工程の間に、SPDインターフェイス112は、VM/NWM装置(以降、簡単にメモリ装置と記す)132/134からSPDデータ136を取り出す。
ここで、SPDデータ136は、メモリ装置132/134のSPD EEPROM(electrically−erasable programmable read−only memory)に格納されている。

0026

実施形態において、アドレスマッパー/デコーダー114は、メモリ装置132/134の種類を識別することができる。
即ち、アドレスマッパー/デコーダー114は、メモリ装置132/134が揮発性(例、同期)メモリ装置或いは不揮発性(例、非同期)メモリ装置であるかを識別することができる。
アドレスマッパー/デコーダー114は、SPDデータの内部に含まれたメモリアドレスを、例えばランク、バンク、ロー、及びカラムIDs(例、インデックス)にデコーディングする。
これはメモリアドレスをスライシング(slicing、例、メモリアドレスの一部を取出し(picking)、余り廃棄(discarding))によって行われる。
ランク毎1つのメモリ装置の例で、アドレスマッパー/デコーダー114は、装置種類を識別するためにランクIDを使用する。
同一ランクハイブリッド装置(例、NM及びNVM装置の全て)がある実施形態では、アドレスマッパー/デコーダー114は、装置種類を識別するためにランクID及びバンクIDを使用する。

0027

実施形態において、ハイブリッドメモリ制御器110がCPU(central processing unit)から要請(例、書込み或いは読出し要請、以下CPU要請)を受信する時、アドレスマッパー/デコーダー114は、CPU要請がVM装置132或いはNVM134に対応するアドレスにマッピングするかを判別するためにCPU要請をデコーディングし、そしてデコーディングされたCPU要請をVM及びNVMトランザクションキュー116a、116bの対応するいずれか1つにフォワーディングする。

0028

実施形態において、ハイブリッドメモリ制御器110は、VM装置132の位置に関連したメモリアドレスに対応する(directed to)CPU要請(例、VMトランザクション/要請)を格納するためのデディケートされた(dedicated)VMトランザクションキュー116aを利用し、そしてNVM装置134の位置に関連したメモリアドレスに対応するCPU要請(例、NVMトランザクション/要請)を格納するためのデディケートされたNVMトランザクションキュー116bを利用する。

0029

後述で詳細に説明するが、VM及びNVMトランザクションキューを分離することは調整器118に調整選択を提供し、そしてハイブリッドメモリ制御器110の性能を向上させることができる。
実施形態において、VMトランザクションキュー116aは、自身に複数のVMトランザクションキューを含む(即ち、分割される)ことができる。
各VMトランザクションキューの各々は、メモリ装置132の互いに異なるVMランクに関連付けされる。
同様に、NVMトランザクションキュー116bは、自身に複数のNVMトランザクションキューを含む(即ち、分割される)ことができる。
各NVMトランザクションキューは、メモリグループ130の互いに異なるNVMランクに関連付けされる。

0030

調整器118は、調整方策(arbitration policy)にしたがってVM及びNVMトランザクションキュー116a、116bの各々に含まれたVM及びNVMへのCPU要請のプロセシングフェッチ順序(例、優先権を付与する)を判別し、そして判別された処理順序にしたがってコマンドキュー120にフェッチされたVM及びNVMへのCPU要請をキューイングすることができる。
調整方策は、システムブートアップ区間の間にBIOS(basicinput/output system)及び/或いはSPDデータによって定義されるか、或いはアップデートされる。
例えば、調整方策は、ラウンドロビンプロトコル(round−robin protocol)に従う(ここで、調整器118はVMへのCPU要請、NVMへのCPU要請、後続するVMへのCPU要請、その他の等を処理する)。

0031

実施形態において、調整方策は、VM装置がしばしばNVM装置よりさらに短いアクセスレイテンシを有するので、VMトランザクションキュー116aからのエントリ優先順位を付けることができる。
他の実施形態において、加重ラウンドロビン(weighted round−robin)調整方策は、VM及びNVMトランザクションの不均衡的な発行(unbalanced issue)比率を考慮することができる。
調整器118は、SPDインターフェイス112からNVM及びVMタイミングパラメーターを得、NV及びNVMトランザクションキュー116a、116bの間のフェッチング比率(fetching ratio)を判別する。
例えば、NVM装置のレイテンシがVM装置のそれより20倍より大きいと仮定すれば、1つのNVM装置活性化の間に、20個のVMCPU要請が処理され得る。
即ち、フェッチング比率は20:1に設定される。

0032

実施形態において、調整方策は、メモリ装置132/134から受信した状態フィードバック信号119に基づいて判別することができる。
状態フィードバック信号119は、メモリ装置132/134が利用可能であるか、或いはビジーであるか等を示す。
状態フィードバック信号119は、NVM装置134の場合には、装置で実行される動作状態(例、ガーベッジコレクション、或いはそのようなこと)、いつ動作が終わるかに関する推定、書込みクレジット(例えば、NVMトランザクションキュー116bの占有されないエントリの数)、NVM装置134内キャッシュが存在する時、キャッシュヒートミスの比率、及び/或いはそのようなことを示す。

0033

実施形態において、状態フィードバック信号119が、NVM活性化が保留(pending)中であることを指示する時、調整器118はNVMトランザクションキュー116bからパッチ速度を減らすことができる。
追加的に、NVM装置134がビジーであれば、調整器118は、フィードバック信号119がNVM装置が再びフリーである時を指示する時までVM要請のみを発行する。
実施形態において、書込みクレジットが大きければ、調整器118はNVM要請を発行する速度を増加させる(例、NVM要請とVM要請の発行比率を増加させる)。
書込みクレジットが小さければ、調整器118はこれにしたがって、NVM要請の発行速度を減少させる(例、NVM要請とVM要請の発行比率を減少させる)。

0034

スケジューラ122は、例えばFIFO(first−in−first−out)に基づいてコマンドキュー120にキューイングされたトランザクションをフェッチする。
そうすると、スケジューラ122は、適切なコマンドを発生するためにフェッチされたトランザクションに対応する(例、フェッチされたトランザクションによってターゲッティングされるVM或いはNVM装置132/134に対応する)SPDデータ(例、ランク及び/又はチャンネルID)を利用する。
ここで、適切なコマンドはフェッチされたトランザクションに対応する。

0035

実施形態において、フェッチされたトランザクションがVMCPU要請である時、VMタイミング(例、DDR4タイミング)は対応するコマンドを発生するのに利用される。
そして、フェッチされたトランザクションがNVMCPU要請である時、ローアドレスストロボ(strobe)対カラムアドレスストロボ(RAS−CAS)或いはこのように通信プロトコルに基づいたトランザクション、及びSPDインターフェイス112から受信された特定NVMタイミングパラメーターは対応するコマンドを発生するために採用される。

0036

実施形態において、スケジューラ122は、適合するタイミングを有するNVMコマンドをスケジューリングするためにメモリ装置132/134から状態フィードバック信号119を利用する。
実施形態において、スケジューラ122は、VM装置132が同期式装置であり、固定されるか、或いは予め設定されたタイミングを有するので、VMコマンドを発行することに状態フィードバック信号119を利用しないこともあり得る。
例えば、メモリローを活性化させた後に、ハイブリッドメモリ制御器110はデータを書き込むか、或いは/読み出すために書き込み或いは読み出しコマンドを発行する前にタイミングの固定された区間を待つ。
しかし、NVM装置134が非同期装置であり、固定されないタイミングを有するので、スケジューラ122はNVMコマンドタイミングのために状態フィードバック信号119を利用することができる。例えば、NVM装置134を活性化させた後に、ハイブリッドメモリ制御器110は状態フィードバック信号119を受信する時まではいつ後続のコマンドを発行しなければならないことを分からない。

0037

実施形態において、スケジューラ122は、標準VMコマンドセット(例、DRAMコマンドセット)を再使用することによってNVM装置134にコマンドを発行する。
例えば、スケジューラ122は、同一の活性、読出し、及び書込み(ACT、RD、及びWR)コマンドをVM及びNVM装置132、134に伝送する。
そして、メモリ装置132/134内部のレジスタークロックドライバー(RCD)138はそれぞれの装置特性にしたがって受信されたコマンドを解釈することができ、そして関連したアクションを実行することができる(例、活性化、メモリセル140に書き込み、或いはメモリセル140から読み出し)。

0038

実施形態において、スケジューラ122は、VM装置132と共に使用されるものとは異なるコマンドセットを利用することによってNVM装置134にコマンドを発行することができる。
例えば、スケジューラ122は、VM装置132に標準DDR(ACT、RD、及びWR)コマンドを伝送し、NVM装置134には新しく定義された「ACT_new」、「RD_new」、及び「WR_new」コマンドを伝送する。
例えば、標準コマンドセット(例、DDR4コマンドセット)によって既に使用されないメモリ装置132/134でコマンドピン(例、/CS、BG、BA、…、A9−0)の“ロー”“ハイ”の組み合わせは、NVM装置134と共に使用するための新しいコマンドセットとして定義するのに利用することができる。

0039

このような実施形態で、NVM装置134は、したがって、新しいコマンドセットを解釈できるように変形することができる。
実施形態において、新しいコマンドセットは、標準VMコマンドセットのように同一のメモリバス(例、DDRメモリバス)にしたがって伝送される。
CPU読出し要請に応答してハイブリッドメモリ制御器110によってメモリ装置132/134から読み出されたデータは、システムCPUに伝送される前にレスポンスキュー124に格納される。

0040

図2Bは、本発明の一実施形態に係るハイブリッドメモリ制御器(110−1)の詳細を示すブロック図である。
ハイブリッドメモリ制御器(110−1)は、図2Aと比較して、ハイブリッドトランザクションキュー116−1の部分を除外すれば、上述したハイブリッドメモリ制御器110と同一であるか、或いは実質的に同一である。

0041

図2Bを参照すると、VM及びNVMへのCPU要請をキューイングするために分離されたトランザクションキューを使用することよりは、ハイブリッドメモリ制御器(110−1)はトランザクションの2つの類型の全てを格納するためのハイブリッドトランザクションキュー(116−1)を利用する。
実施形態において、ハイブリッドメモリ制御器(110−1)がCPU要請(例、書込み或いは読出し要請)を受信する時、アドレスマッパー/デコーダー(114−1)はCPU要請がVM装置132或いはNVM装置134に対応するアドレスにマッピングされるかを判別するためにCPU要請をデコーディングし、対応するVM装置132或いはNVM装置134を識別するために、VM或いはNVMへのCPU要請として、デコーディングされたCPU要請をタグ(tag)し、そしてハイブリッドトランザクションキュー(116−1)にタグされた要請をフォワーディングする。

0042

実施形態において、調整器(118−1)はCPU要請の種類に関係なく、FIFOに基づいてハイブリッドトランザクションキュー(116−1)にキューイングされたVM及びNVMへのCPU要請を処理し、フェッチする。
実施形態において、調整器(118−1)はキューイングされたトランザクションを通じてコーム(comb)することができ、そしてVM及びNVMへの要請を識別するためにタグを利用する。
調整器(118−1)は、図2Aで説明した調整方策にしたがってVM及びNVMへのCPU要請のプロセシング/フェッチ順序を判別することができ(例、優先順位を付ける)、判別されたプロセシング順序にしたがってコマンドキュー120でフェッチされたVM及びNVMへのCPU要請をキューイングする。
その後、ハイブリッドメモリ制御器(110−1)は図2Aで説明したようにコマンドキュー120でキューイングされたトランザクションを処理する。

0043

図3は、本発明の一実施形態に係るハイブリッドメモリ制御器(110、110−1)を利用して揮発性メモリ装置132及び不揮発性メモリ装置134を有するハイブリッドメモリグループ130を制御する工程を説明するためのフローチャートである。

0044

まず、S302段階で、SPDインターフェイス112は、VM及びNVM装置の各々に格納された(例、対応するSPD EEPROMsに格納された)関連するSPDデータ136を検出することによって、ハイブリッドメモリグループ130(又はハイブリッドメモリバンク)内のVM及びNVM装置132、134を識別する。
実施形態において、VM及びNVM装置132、134の識別は、メモリ装置132及び134のアドレス(例、チャンネル、ランク、及びバンクIDsを決定)とその各々のタイミングパラメーター(例、活性化、書込み、及び読出し時間)をマッピングすることを含む。
このような工程はシステムブートアップ時間に発生する。

0045

次に、S304段階で、アドレスマッパー/デコーダー(114、114−1)はハイブリッドメモリグループ130に書き込むか、或いはハイブリッドメモリグループ130から読み出すために第1CPU要請及び第2CPU要請を受信する。
次に、S306段階で、アドレスマッパー/デコーダー(114、114−1)は、第1及び第2CPU要請のアドレスマッピングをデコーディングすることによって第1CPU要請の第1ターゲットとしてVM装置を識別し、そして第2CPU要請の第2ターゲットとしてNVM装置を識別する。
実施形態において、VM及びNVM装置132、134は同一のメモリチャンネル111の互いに異なるメモリランクに存在することができる。
また、VM及びNVM装置132、134は同一のメモリランクの互いに異なるメモリバンクに存在することができる。

0046

次に、S308段階で、アドレスマッパー/デコーダー(114、114−1)は第1バッファ(例、VMトランザクションキュー116a)に第1CPU要請をキューイングし、第2バッファ(例、NVMトランザクションキュー116bに第2CPU要請をキューイングする。
実施形態において、第1キューはVMトランザクション/CPU要請に専用され(dedicated)、そして第2キューはNVMトランザクション/CPU要請に専用される。
実施形態において、専用された第1及び第2キューは互いに分離される(例、論理アドレスオーバーラップが無し)。
他の実施形態において、第1及び第2キューは、同一キュー(例、ハイブリッドメモリキュー116−1)で構成することができる。

0047

次に、S310段階で、ハイブリッドメモリ制御器(110、110−1)(例、調整器118、118−1及びスケジューラ122)は調整方策に基づいて、第1及び第1ターゲットの中でいずれか1つに関連した第1及び第2CPU要請のいずれか1つに対応する第1コマンドを発生し、その後に第1及び第1ターゲットの中で他の1つに関連した第1及び第2CPU要請の内の他の1つに対応する第2コマンドを発生する。
実施形態において、調整方策は第1及び第2キューの不均衡な発行(unbalanced issue)速度に基づいて、ラウンドロビン(round−robin)調整方策、或いは加重されたラウンドロビン(weighted round−robin)調整方策を含む。

0048

実施形態において、調整器118は、メモリ装置132、134からタイミングパラメーター及び/或いは状態フィードバック信号119に基づいて調整方策を判別することができる。
実施形態において、第1及び第2コマンドは、同一の標準揮発性メモリコマンドセット(例、DDR4コマンドセット)にしたがって発生させることができる。他の実施形態で、第2ターゲットに対応する第1及び第2コマンドは標準揮発性メモリコマンドセットと異なるコマンドセットにしたがって発生させることができる。

0049

S312段階で、スケジューラ122はVM及びNVM装置132、134の各々に第1及び第2コマンドを伝送する。
したがって、本発明の実施形態は、同期式或いは非同期式メモリ装置のためのマルチプレックス制御ロジックの適応メカニズムを提示することができる。

0050

SPDインターフェイス112、アドレスマッパー/デコーダー(114、114−1)、トランザクション及びコマンドキュー、調整器(118、118−1)、及びスケジューラ122は、一般的に通称するハイブリッドメモリ制御器(110、110−1)は適切なハードウェア(例、ASIC(application−specific integrated circuit)、ファームウェアソフトウェア、或いは適切なソフトウェア、ファームウェア及びハードウェアの組み合わせを利用することによって具現することができる。

0051

例えば、ハイブリッドメモリ制御器(110、110−1)の多様な構成、例えばSPDインターフェイス112、アドレスマッパー/デコーダー(114、114−1)、調整器(118、118−1)、及びスケジューラ122は、IC(integrated circuit)チップ或いは分離したICチップで形成することができる。
追加的に、ハイブリッドメモリ制御器(110、110−1)の多様な構成は、1つ以上のコンピューティング装置で1つ以上のプロセッサを駆動し、コンピュータプログラム命令を実行し、及びここで説明した多様な機能を実行するために他のシステムの構成と相互交換するプロセス或いはスレッド(process or thread)であってもよい。

0052

コンピュータプログラム命令は、RAM(random access memory)のような標準メモリ装置を利用するコンピュータ装置で具現できるメモリに格納され得る。
特許請求の範囲の請求項の記載においては、プロセッサ及びプロセッサメモリはSPDインターフェイス112、アドレスマッパー/デコーダー(114、114−1)、調整器(118、118−1)、スケジューラ122、及びトランザクション及びコマンドキューの統合を表現し得るものである。

0053

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

0054

100、100−1ハイブリッドメモリシステム
110、110−1 ハイブリッドメモリ制御器
111同一チャンネル
112 SPDインターフェイス
114、114−1アドレスマッパー/デコーダー
116a揮発性メモリ(VM)トランザクションキュー
116b不揮発性メモリ(NVM)トランザクションキュー
116−1ハイブリッドトランザクションキュー
118、118−1調整器
119状態フィードバック信号
120コマンドキュー
122スケジューラ
124レスポンスキュー
130 (ハイブリッド)メモリグループ
132 (揮発性)メモリ(VM)装置
134 (不揮発性)メモリ(NVM)装置
136 SPDデータ
138レジスタークロックドライバー(RCD)
140 メモリセル

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