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技術 半導体装置

出願人 株式会社半導体エネルギー研究所
発明者 山本朗央
出願日 2017年2月21日 (4年9ヶ月経過) 出願番号 2017-029852
公開日 2017年8月31日 (4年2ヶ月経過) 公開番号 2017-153077
状態 特許登録済
技術分野 パルス発生器 パルスの操作 薄膜トランジスタ 半導体集積回路 MOSIC,バイポーラ・MOSIC
主要キーワード 業務用設備 FFT像 累積照射量 IC用パッケージ 不均質構造 連続接合 複合解析 ナノビーム
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年8月31日)のものです。
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図面 (20)

課題

回路面積を低減し、かつ消費電力が低いヒステリシスコンパレータを提供する。

解決手段

コンパレータ差動対を、バックゲートを有するトランジスタで構成する。加えて、該コンパレータを、該コンパレータの出力信号論理値反転信号を該トランジスタのバックゲートに印加する構成とする。つまり、該反転信号によって該トランジスタのしきい値電圧の制御を行う。該トランジスタのしきい値電圧を変動させることによって、入力比電圧ヒステリシスを付与することができる。

概要

背景

近年、携帯電話パーソナルコンピュータ車載向けデバイスデジタルカメラなど様々な電子機器に、セントラルプロセシングユニット(CPU)、メモリ、又は表示装置等の半導体装置が用いられている。

特に、該半導体装置に含まれる回路に、チャネル形成領域が酸化物半導体で形成されているトランジスタ(以下、「酸化物半導体トランジスタ」又は「OSトランジスタ」と呼ぶ場合がある)を適用することが提案されている。例えば、酸化物半導体は、シリコンよりもバンドギャップが大きいため、OSトランジスタは、オフ電流が非常に低い特性を有する。そのため、メモリセル書き込みトランジスタなどに用いることで、リーク電流による保持した電荷放電を抑制することができる。また、メモリセル以外の半導体装置、例えば駆動回路アンプなどに、OSトランジスタの低いオフ電流の特性を利用することによって、消費電力の低い、プロセッサや表示装置などを実現することができる。

また、OSトランジスタに、第1ゲート電極ゲート、又はフロントゲートともいう。)、及び第2ゲート電極(バックゲートともいう。また、第1ゲート電極と併せてゲートと記載する場合がある。)を設けることが可能である。つまり、OSトランジスタは、デュアルゲート構造の構成にすることができる。バックゲートに負電位印加することによって、該バックゲートを有するトランジスタのしきい値電圧マイナス側にシフトすることができる。また、バックゲートに正電位を印加することによって、該バックゲートを有するトランジスタのしきい値電圧をプラス側にシフトすることができる。

概要

回路面積を低減し、かつ消費電力が低いヒステリシスコンパレータを提供する。コンパレータ差動対を、バックゲートを有するトランジスタで構成する。加えて、該コンパレータを、該コンパレータの出力信号論理値反転信号を該トランジスタのバックゲートに印加する構成とする。つまり、該反転信号によって該トランジスタのしきい値電圧の制御を行う。該トランジスタのしきい値電圧を変動させることによって、入力比電圧ヒステリシスを付与することができる。

目的

本発明の一態様は、新規な半導体装置を有する記憶装置、又はモジュールを提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1乃至第3トランジスタと、第1回路と、第2回路と、第1インバータ回路と、第1定電流回路と、第2定電流回路と、を有し、前記第2トランジスタは、バックゲートを有し、前記第1トランジスタ、及び前記第2トランジスタのそれぞれは、nチャネル型トランジスタであり、前記第3トランジスタは、pチャネル型トランジスタであり、前記第1回路は、第1端子と、第2端子と、第3端子と、を有し、前記第1回路は、前記第1端子に流れる電流と、前記第2端子に流れる電流と、に応じた電位を、前記第3端子から出力する機能を有し、前記第2回路は、第4端子と、第5端子と、を有し、前記第2回路は、前記第4端子に印加される電位に応じて、2つの電位のどちらか一方を前記第5端子から出力する機能を有し、前記第1定電流回路は、前記第1定電流回路の入力端子から前記第1定電流回路の出力端子に一定の電流を流す機能を有し、前記第2定電流回路は、前記第2定電流回路の入力端子から前記第2定電流回路の出力端子に一定の電流を流す機能を有し、前記第1トランジスタのソース又はドレインの一方は、前記第1端子と電気的に接続され、前記第1トランジスタのソース又はドレインの他方は、前記第1定電流回路の入力端子と電気的に接続され、前記第2トランジスタのソース又はドレインの一方は、前記第2端子と電気的に接続され、前記第2トランジスタのソース又はドレインの他方は、前記第1定電流回路の入力端子と電気的に接続され、前記第3トランジスタのゲートは、前記第3端子と電気的に接続され、前記第3トランジスタのソース又はドレインの一方は、前記第2定電流回路の入力端子と電気的に接続され、前記第1インバータ回路の入力端子は、前記第3トランジスタのソース又はドレインの一方と電気的に接続され、前記第1インバータ回路の出力端子は、前記第4端子と電気的に接続され、前記第5端子は、前記第2トランジスタのバックゲートと電気的に接続されることを特徴とする半導体装置

請求項2

請求項1において、前記第1トランジスタは、バックゲートを有することを特徴とする半導体装置。

請求項3

請求項1、又は請求項2において、前記第2回路は、第2インバータ回路を有し、前記第2インバータ回路は、第4トランジスタを有し、前記第2インバータ回路の入力端子は、前記第4端子と電気的に接続され、前記第2インバータ回路の出力端子は、前記第5端子と電気的に接続され、前記第4トランジスタのゲートは、前記第2インバータ回路の入力端子と電気的に接続されることを特徴とする半導体装置。

請求項4

請求項1、又は請求項2において、前記第2回路は、第4トランジスタと、第1抵抗素子と、を有し、前記第4トランジスタのゲートは、前記第4端子と電気的に接続され、前記第4トランジスタのソース又はドレインの一方は、前記第1抵抗素子の一方の端子と電気的に接続され、前記第5端子は、前記第4トランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする半導体装置。

請求項5

請求項1、又は請求項2において、前記第2回路は、第4トランジスタと、第1ダイオードと、を有し、前記第4トランジスタのゲートは、前記第4端子と電気的に接続され、前記第4トランジスタのソース又はドレインの一方は、前記第1ダイオードの出力端子と電気的に接続され、前記第5端子は、前記第4トランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする半導体装置。

請求項6

請求項3乃至請求項5のいずれか一において、前記第4トランジスタのチャネル形成領域は、インジウム元素M(元素Mはアルミニウムガリウムイットリウム、又はスズ)、亜鉛のいずれか少なくとも一を含む酸化物を有することを特徴とする半導体装置。

請求項7

第1乃至第3トランジスタと、第1回路と、第1インバータ回路と、第1定電流回路と、第2定電流回路と、を有し、前記第2トランジスタは、バックゲートを有し、前記第1トランジスタ、及び前記第2トランジスタのそれぞれは、nチャネル型トランジスタであり、前記第3トランジスタは、pチャネル型トランジスタであり、前記第1回路は、第1端子と、第2端子と、第3端子と、を有し、前記第1回路は、前記第1端子に流れる電流と、前記第2端子に流れる電流と、に応じた電位を、前記第3端子から出力する機能を有し、前記第1定電流回路は、前記第1定電流回路の入力端子から前記第1定電流回路の出力端子に一定の電流を流す機能を有し、前記第2定電流回路は、前記第2定電流回路の入力端子から前記第2定電流回路の出力端子に一定の電流を流す機能を有し、前記第1トランジスタのソース又はドレインの一方は、前記第1端子と電気的に接続され、前記第1トランジスタのソース又はドレインの他方は、前記第1定電流回路の入力端子と電気的に接続され、前記第2トランジスタのソース又はドレインの一方は、前記第2端子と電気的に接続され、前記第2トランジスタのソース又はドレインの他方は、前記第1定電流回路の入力端子と電気的に接続され、前記第3トランジスタのゲートは、前記第3端子と電気的に接続され、前記第3トランジスタのソース又はドレインの一方は、前記第2定電流回路の入力端子と電気的に接続され、前記第1インバータ回路の入力端子は、前記第3トランジスタのソース又はドレインの一方と電気的に接続され、前記第2トランジスタのバックゲートは、前記第3トランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする半導体装置。

請求項8

請求項7において、前記第1トランジスタは、バックゲートを有することを特徴とする半導体装置。

請求項9

請求項7、又は請求項8において、第2回路を有し、前記第2回路は、第4端子と、第5端子と、を有し、前記第2回路は、前記第4端子に印加される電位に応じて、2つの電位のどちらか一方を前記第5端子から出力する機能を有し、前記第2回路は、前記第2トランジスタのバックゲートと前記第3トランジスタのソース又はドレインの一方との電気的な接続の間に挿入され、前記第4端子は、前記第3トランジスタのソース又はドレインの一方と電気的に接続され、前記第5端子は、前記第2トランジスタのバックゲートと電気的に接続されることを特徴とする半導体装置。

請求項10

請求項9において、前記第2回路は、バッファ回路を有し、前記バッファ回路の入力端子は、前記第4端子と電気的に接続され、前記バッファ回路の出力端子は、前記第5端子と電気的に接続されることを特徴とする半導体装置。

請求項11

請求項1乃至請求項10のいずれか一において、前記第1回路は、カレントミラー回路を有し、前記カレントミラー回路は、第6端子と、第7端子と、を有し、前記第4端子は、前記第6端子と電気的に接続され、前記第5端子は、前記第7端子と電気的に接続され、前記第3端子は、前記第7端子と電気的に接続されることを特徴とする半導体装置。

請求項12

請求項1乃至請求項10のいずれか一において、前記第1回路は、第2抵抗素子と、第3抵抗素子と、を有し、前記第1端子は、前記第2抵抗素子の一方の端子と電気的に接続され、前記第2端子は、前記第3抵抗素子の一方の端子と電気的に接続され、前記第3端子は、前記第3抵抗素子の一方の端子と電気的に接続されることを特徴とする半導体装置。

請求項13

請求項1乃至請求項10のいずれか一において、前記第1回路は、第2ダイオードと、第3ダイオードと、を有し、前記第1端子は、前記第2ダイオードの出力端子と電気的に接続され、前記第2端子は、前記第3ダイオードの出力端子と電気的に接続され、前記第3端子は、前記第3ダイオードの出力端子と電気的に接続されることを特徴とする半導体装置。

請求項14

請求項1乃至請求項13のいずれか一において、前記第1インバータ回路は、第5トランジスタを有し、前記第5トランジスタのチャネル形成領域は、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛のいずれか少なくとも一を含む酸化物を有することを特徴とする半導体装置。

請求項15

請求項1乃至請求項14のいずれか一において、前記第1定電流回路は、第6トランジスタを有し、前記第2定電流回路は、第7トランジスタを有し、前記第6トランジスタ、及び前記第7トランジスタのそれぞれは、nチャネル型トランジスタであり、前記第6トランジスタのソース又はドレインの一方は、前記第1定電流回路の入力端子と電気的に接続され、前記第6トランジスタのソース又はドレインの他方は、前記第1定電流回路の出力端子と電気的に接続され、前記第6トランジスタのゲートは、前記第7トランジスタのゲートと電気的に接続され、前記第7トランジスタのソース又はドレインの一方は、前記第2定電流回路の入力端子と電気的に接続され、前記第7トランジスタのソース又はドレインの他方は、前記第2定電流回路の出力端子と電気的に接続されることを特徴とする半導体装置。

請求項16

請求項15において、前記第6トランジスタ、及び前記第7トランジスタのそれぞれは、バックゲートを有することを特徴とする半導体装置。

請求項17

請求項16において、前記第6トランジスタのバックゲートは、前記第6トランジスタのゲートと電気的に接続され、前記第7トランジスタのバックゲートは、前記第7トランジスタのゲートと電気的に接続されることを特徴とする半導体装置。

請求項18

請求項15乃至請求項17のいずれか一において、前記第6トランジスタ、及び前記第7トランジスタのそれぞれのチャネル形成領域は、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛のいずれか少なくとも一を含む酸化物を有することを特徴とする半導体装置。

請求項19

請求項1乃至請求項18のいずれか一において、前記第1トランジスタ、及び前記第2トランジスタのそれぞれのチャネル形成領域は、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛のいずれか少なくとも一を含む酸化物を有することを特徴とする半導体装置。

請求項20

請求項1乃至請求項19のいずれか一に記載の半導体装置を複数個有し、ダイシング用の領域を有する半導体ウェハ

請求項21

請求項1乃至請求項19のいずれか一に記載の半導体装置と、筐体と、を有する電子機器

技術分野

0001

本発明の一態様は、半導体装置に関する。

0002

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物コンポジションオブマター)に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置液晶表示装置発光装置蓄電装置撮像装置記憶装置プロセッサ電子機器、それらの駆動方法、それらの製造方法、それらの検査方法、又はそれらのシステムを一例として挙げることができる。

背景技術

0003

近年、携帯電話パーソナルコンピュータ車載向けデバイスデジタルカメラなど様々な電子機器に、セントラルプロセシングユニット(CPU)、メモリ、又は表示装置等の半導体装置が用いられている。

0004

特に、該半導体装置に含まれる回路に、チャネル形成領域が酸化物半導体で形成されているトランジスタ(以下、「酸化物半導体トランジスタ」又は「OSトランジスタ」と呼ぶ場合がある)を適用することが提案されている。例えば、酸化物半導体は、シリコンよりもバンドギャップが大きいため、OSトランジスタは、オフ電流が非常に低い特性を有する。そのため、メモリセル書き込みトランジスタなどに用いることで、リーク電流による保持した電荷放電を抑制することができる。また、メモリセル以外の半導体装置、例えば駆動回路アンプなどに、OSトランジスタの低いオフ電流の特性を利用することによって、消費電力の低い、プロセッサや表示装置などを実現することができる。

0005

また、OSトランジスタに、第1ゲート電極ゲート、又はフロントゲートともいう。)、及び第2ゲート電極(バックゲートともいう。また、第1ゲート電極と併せてゲートと記載する場合がある。)を設けることが可能である。つまり、OSトランジスタは、デュアルゲート構造の構成にすることができる。バックゲートに負電位印加することによって、該バックゲートを有するトランジスタのしきい値電圧マイナス側にシフトすることができる。また、バックゲートに正電位を印加することによって、該バックゲートを有するトランジスタのしきい値電圧をプラス側にシフトすることができる。

先行技術

0006

特開2015−70527号公報
特開2014−195128号公報
特開2014−7471号公報
特開2008−5547号公報

発明が解決しようとする課題

0007

表示装置、記憶装置、及びプロセッサなどは、ヒステリシスコンパレータを有している場合がある。ヒステリシスコンパレータとは、入力比電圧ヒステリシスを有するアナログ電圧コンパレータである。ヒステリシスコンパレータを用いることで、入力電圧ノイズなどによって出力電圧が変化するのを防ぐことができ、出力電圧を安定的に出力することができる。

0008

特許文献1乃至特許文献4には、コンパレータにヒステリシスを付与する回路構成が開示されている。コンパレータにヒステリシスを付与する場合、新たに素子、又は回路を追加する必要があり、このため、コンパレータを構成する回路面積が増大する。また、追加した回路分の消費電力も増加する。

0009

本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置、又はモジュールを提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置、又はモジュールを使用した電子機器を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置、又はモジュールを利用したシステムを提供することを課題の一とする。

0010

又は、本発明の一態様は、回路面積が小さい半導体装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。又は、本発明の一態様は、安定な出力電圧を供給するコンパレータを提供することを課題の一とする。又は、本発明の一態様は、上記に記載の半導体装置、又はコンパレータを有する電子機器を提供することを課題の一とする。

0011

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題の全てを解決する必要はない。

課題を解決するための手段

0012

(1)
本発明の一態様は、第1乃至第3トランジスタと、第1回路と、第2回路と、第1インバータ回路と、第1定電流回路と、第2定電流回路と、を有し、第2トランジスタは、バックゲートを有し、第1トランジスタ、及び第2トランジスタのそれぞれは、nチャネル型トランジスタであり、第3トランジスタは、pチャネル型トランジスタであり、第1回路は、第1端子と、第2端子と、第3端子と、を有し、第1回路は、第1端子に流れる電流と、第2端子に流れる電流と、に応じた電位を、第3端子から出力する機能を有し、第2回路は、第4端子と、第5端子と、を有し、第2回路は、第4端子に印加される電位に応じて、2つ値の電位のどちらか一方を第5端子から出力する機能を有し、第1定電流回路は、第1定電流回路の入力端子から第1定電流回路の出力端子に一定の電流を流す機能を有し、第2定電流回路は、第2定電流回路の入力端子から第2定電流回路の出力端子に一定の電流を流す機能を有し、第1トランジスタのソース又はドレインの一方は、第1端子と電気的に接続され、第1トランジスタのソース又はドレインの他方は、第1定電流回路の入力端子と電気的に接続され、第2トランジスタのソース又はドレインの一方は、第2端子と電気的に接続され、第2トランジスタのソース又はドレインの他方は、第1定電流回路の入力端子と電気的に接続され、第3トランジスタのゲートは、第3端子と電気的に接続され、第3トランジスタのソース又はドレインの一方は、第2定電流回路の入力端子と電気的に接続され、第1インバータ回路の入力端子は、第3トランジスタのソース又はドレインの一方と電気的に接続され、第1インバータ回路の出力端子は、第4端子と電気的に接続され、第5端子は、第2トランジスタのバックゲートと電気的に接続されることを特徴とする半導体装置である。

0013

(2)
又は、本発明の一態様は、前記(1)において、第1トランジスタは、バックゲートを有することを特徴とする半導体装置である。

0014

(3)
又は、本発明の一態様は、前記(1)又は前記(2)において、第2回路は、第2インバータ回路を有し、第2インバータ回路は、第4トランジスタを有し、第2インバータ回路の入力端子は、第4端子と電気的に接続され、第2インバータ回路の出力端子は、第5端子と電気的に接続され、第4トランジスタのゲートは、第2インバータ回路の入力端子と電気的に接続されることを特徴とする半導体装置である。

0015

(4)
又は、本発明の一態様は、前記(1)又は前記(2)において、第2回路は、第4トランジスタと、第1抵抗素子と、を有し、第4トランジスタのゲートは、第4端子と電気的に接続され、第4トランジスタのソース又はドレインの一方は、第1抵抗素子の一方の端子と電気的に接続され、第5端子は、第4トランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする半導体装置である。

0016

(5)
又は、本発明の一態様は、前記(1)又は前記(2)において、第2回路は、第4トランジスタと、第1ダイオードと、を有し、第4トランジスタのゲートは、第4端子と電気的に接続され、第4トランジスタのソース又はドレインの一方は、第1ダイオードの出力端子と電気的に接続され、第5端子は、第4トランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする半導体装置である。

0017

(6)
又は、本発明の一態様は、前記(3)乃至(5)のいずれか一において、第4トランジスタのチャネル形成領域は、インジウム元素M(元素Mはアルミニウムガリウムイットリウム、又はスズ)、亜鉛のいずれか少なくとも一を含む酸化物を有することを特徴とする半導体装置である。

0018

(7)
又は、本発明の一態様は、第1乃至第3トランジスタと、第1回路と、第1インバータ回路と、第1定電流回路と、第2定電流回路と、を有し、第2トランジスタは、バックゲートを有し、第1トランジスタ、及び第2トランジスタのそれぞれは、nチャネル型トランジスタであり、第3トランジスタは、pチャネル型トランジスタであり、第1回路は、第1端子と、第2端子と、第3端子と、を有し、第1回路は、第1端子に流れる電流と、第2端子に流れる電流と、に応じた電位を、第3端子から出力する機能を有し、第2回路は、第4端子と、第5端子と、を有し、第2回路は、第4端子に引火される電位に応じて、2値の電位のどちらか一方を第5端子から出力する機能を有し、第1定電流回路は、第1定電流回路の入力端子から第1定電流回路の出力端子に一定の電流を流す機能を有し、第2定電流回路は、第2定電流回路の入力端子から第2定電流回路の出力端子に一定の電流を流す機能を有し、第1トランジスタのソース又はドレインの一方は、第1端子と電気的に接続され、第1トランジスタのソース又はドレインの他方は、第1定電流回路の入力端子と電気的に接続され、第2トランジスタのソース又はドレインの一方は、第2端子と電気的に接続され、第2トランジスタのソース又はドレインの他方は、第1定電流回路の入力端子と電気的に接続され、第3トランジスタのゲートは、第3端子と電気的に接続され、第3トランジスタのソース又はドレインの一方は、第2定電流回路の入力端子と電気的に接続され、第1インバータ回路の入力端子は、第3トランジスタのソース又はドレインの一方と電気的に接続され、第2トランジスタのバックゲートは、第3トランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする半導体装置である。

0019

(8)
又は、本発明の一態様は、前記(7)において、第1トラスタはバックゲートを有することを特徴とする半導体装置である。

0020

(9)
又は、本発明の一態様は、前記(7)又は前記(8)において、第23回路を有し、第23回路は、第4端子と、第5端子と、を有し、第23回路は、第4端子に印加される電位に応じて、2つ値の電位のどちらか一方を第5端子から出力する機能を有し、第2回路は、第2トランジスタのバックゲートと第3トランジスタのソース又はドレインの一方との電気的な接続の間に挿入され、第4端子は、第3トランジスタのソース又はドレインの一方と電気的に接続され、第5端子は、第2トランジスタのバックゲートと電気的に接続されることを特徴とする半導体装置である。

0021

(10)
又は、本発明の一態様は、前記(9)において、第2回路は、バッファ回路を有し、バッファ回路の入力端子は、第4端子と電気的に接続され、バッファ回路の出力端子は、第5端子と電気的に接続されることを特徴とする半導体装置である。

0022

(11)
又は、本発明の一態様は、前記(1)乃至(10)のいずれか一において、第1回路は、カレントミラー回路を有し、カレントミラー回路は、第6端子と、第7端子と、を有し、第4端子は、第6端子と電気的に接続され、第5端子は、第7端子と電気的に接続され、第3端子は、第7端子と電気的に接続されることを特徴とする半導体装置である。

0023

(12)
又は、本発明の一態様は、前記(1)乃至(10)のいずれか一において、第1回路は、第2抵抗素子と、第3抵抗素子と、を有し、第1端子は、第2抵抗素子の一方の端子と電気的に接続され、第2端子は、第3抵抗素子の一方の端子と電気的に接続され、第3端子は、第3抵抗素子の一方の端子と電気的に接続されることを特徴とする半導体装置である。

0024

(13)
又は、本発明の一態様は、前記(1)乃至(10)のいずれか一において、第1回路は、第2ダイオードと、第3ダイオードと、を有し、第1端子は、第2ダイオードの出力端子と電気的に接続され、第2端子は、第3ダイオードの出力端子と電気的に接続され、第3端子は、第3ダイオードの出力端子と電気的に接続されることを特徴とする半導体装置である。

0025

(14)
又は、本発明の一態様は、前記(1)乃至(13)のいずれか一において、第1インバータ回路は、第5トランジスタを有し、第5トランジスタのチャネル形成領域は、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛のいずれか少なくとも一を含む酸化物を有することを特徴とする半導体装置である。

0026

(15)
又は、本発明の一態様は、前記(1)乃至(14)のいずれかにおいて、第1定電流回路は、第6トランジスタを有し、第2定電流回路は、第7トランジスタを有し、第6トランジスタ、及び第7トランジスタのそれぞれは、nチャネル型トランジスタであり、第6トランジスタのソース又はドレインの一方は、第1定電流回路の入力端子と電気的に接続され、第6トランジスタのソース又はドレインの他方は、第1定電流回路の出力端子と電気的に接続され、第6トランジスタのゲートは、第7トランジスタのゲートと電気的に接続され、第7トランジスタのソース又はドレインの一方は、第2定電流回路の入力端子と電気的に接続され、第7トランジスタのソース又はドレインの他方は、第2定電流回路の出力端子と電気的に接続されることを特徴とする半導体装置である。

0027

(16)
又は、本発明の一態様は、前記(15)において、第6トランジスタ、及び第7トランジスタのそれぞれは、バックゲートを有することを特徴とする半導体装置である。

0028

(17)
又は、本発明の一態様は、前記(16)において、第6トランジスタのバックゲートは、第6トランジスタのゲートと電気的に接続され、第7トランジスタのバックゲートは、第7トランジスタのゲートと電気的に接続されることを特徴とする半導体装置である。

0029

(18)
又は、本発明の一態様は、前記(15)乃至(17)のいずれか一において、第6トランジスタ、及び第7トランジスタのそれぞれのチャネル形成領域は、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛のいずれか少なくとも一を含む酸化物を有することを特徴とする半導体装置である。

0030

(19)
又は、本発明の一態様は、前記(1)乃至(18)のいずれか一において、第1トランジスタ、及び第2トランジスタのそれぞれのチャネル形成領域は、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛のいずれか少なくとも一を含む酸化物を有することを特徴とする半導体装置である。

0031

(20)
又は、本発明の一態様は、前記(1)乃至(19)のいずれか一に記載の半導体装置を複数個有し、ダイシング用の領域を有する半導体ウェハである。

0032

(21)
又は、本発明の一態様は、前記(1)乃至(19)のいずれか一に記載の半導体装置と、筐体と、を有する電子機器である。

発明の効果

0033

本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置、又はモジュールを提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置、又はモジュールを使用した電子機器を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置を利用したシステムを提供することができる。

0034

又は、本発明の一態様によって、回路面積が小さい半導体装置を提供することができる。又は、本発明の一態様によって、消費電力が低減された半導体装置を提供することができる。又は、本発明の一態様によって、安定な出力電圧を供給するコンパレータを提供することができる。又は、本発明の一態様によって、上記に記載の半導体装置、又はコンパレータを有する電子機器を提供することができる。

0035

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

図面の簡単な説明

0036

半導体装置の一例を示す回路図。
半導体装置の一例と、カレントミラー回路の一例と、を示す回路図。
半導体装置の一例を示す回路図。
半導体装置の一例を示す回路図。
半導体装置の一例を示す回路図。
半導体装置の一例を示す回路図。
半導体装置の一例を示す回路図。
半導体装置の一例を示す回路図。
半導体装置の一例を示す回路図。
半導体装置の一例を示す回路図。
半導体装置の一例を示す回路図。
半導体装置の一例を示す回路図。
図12の半導体装置の動作例を示すタイミングチャート
記憶装置の一例を示すブロック図。
電子部品の作製例を示すフローチャート、電子部品の斜視図、及び半導体ウェハの斜視図。
電子機器の例を示す斜視図。
電子機器の例を示す斜視図。
トランジスタの構成例を示す上面図及び断面図。
トランジスタの構成例を示す上面図及び断面図。
トランジスタの構成例を示す上面図及び断面図。
トランジスタの構成例を示す上面図及び断面図。
トランジスタの構成例を示す上面図及び断面図。
トランジスタの構成例を示す上面図及び断面図。
トランジスタの構成例を示す上面図及び断面図。
酸化物の原子数比の範囲を説明する図。
InMZnO4の結晶を説明する図。
酸化物の積層構造におけるバンド図
CAAC−OS及び単結晶酸化物半導体のXRDによる構造解析を説明する図、ならびにCAAC−OSの制限視野電子回折パターンを示す図。
CAAC−OSの断面TEM像、ならびに平面TEM像及びその画像解析像。
nc−OSの電子回折パターンを示す図、及びnc−OSの断面TEM像。
a−like OSの断面TEM像。
In−Ga−Zn酸化物の電子照射による結晶部の変化を示す図。

実施例

0037

「電子機器」、「電子部品」、「モジュール」、「半導体装置」の記載について説明する。一般的に、「電子機器」とは、例えば、パーソナルコンピュータ、携帯電話、タブレット端末電子書籍端末ウェアラブル端末AV機器(AV;Audio Visual)、電化製品住宅設備機器業務用設備機器デジタルサイネージ自動車、又は、システムを有する電気製品などをいう場合がある。また、「電子部品」、又は「モジュール」とは、電子機器が有するプロセッサ、記憶装置、センサバッテリ、表示装置、発光装置、インターフェース機器RFタグ(RF;Radio Frequency)、受信装置送信装置などをいう場合がある。また、「半導体装置」とは、半導体素子を用いた装置、又は、電子部品又はモジュールが有する、半導体素子を適用した駆動回路、制御回路論理回路信号生成回路信号変換回路電位レベル変換回路電圧源電流源切り替え回路増幅回路記憶回路、メモリセル、表示回路表示画素などをいう場合がある。

0038

(実施の形態1)
本実施の形態では、本発明の一態様の半導体装置であるヒステリシスコンパレータについて説明する。

0039

<構成例1>
図1に本発明の一態様の半導体装置の一例を示す。半導体装置200は、トランジスタSiTr1と、トランジスタOSTr1と、トランジスタOSTr2と、回路CIR1と、回路CIR2と、インバータ回路INV1と、定電流回路CI1と、定電流回路CI2と、入力端子VNと、入力端子VPと、出力端子OUTと、を有する。

0040

なお、トランジスタSiTr1は、pチャネル型のトランジスタであり、トランジスタOSTr1、及びトランジスタOSTr2は、nチャネル型のトランジスタである。加えて、トランジスタOSTr1、及びトランジスタOSTr2は、デュアルゲート構造を有するトランジスタであり、それぞれフロントゲート(本明細書では、単にゲートと記載する。)と、バックゲートと、を有する。

0041

トランジスタSiTr1のチャネル形成領域は、シリコンを有することが好ましい。また、トランジスタOSTr1、及びトランジスタOSTr2のチャネル形成領域は、インジウム、元素M(元素Mは、アルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛のいずれかも少なくとも一を含む酸化物半導体であることが好ましい。また、トランジスタOSTr1、及びトランジスタOSTr2は、実施の形態5で説明するトランジスタの構造であることがより好ましい。また、トランジスタOSTr1のバックゲートとトランジスタOSTr2のバックゲートに、それぞれ等しい電位を印加した場合における、トランジスタOSTr1のId−Vg特性(ゲート−ソース間電圧におけるソース−ドレイン電流の特性)とトランジスタOSTr2のId−Vg特性と、は等しいことが好ましい。

0042

回路CIR1は、端子CT1と、端子CT2と、端子CT3と、を有する。回路CIR1は、端子CT1に流れる電流と、端子CT2に流れる電流と、に応じた電位を端子CT3に出力する機能を有する。つまり、回路CIR1は、電流電圧変換回路として機能する。

0043

回路CIR2は、端子CT4と、端子CT5と、を有する。回路CIR2は、端子CT4に印加される電位に応じて、2値の2つの電位のどちらか一方を、端子CT5に出力する機能を有する。なお、2つの電位とは、例えば、低レベル電位高レベル電位とすることができる。

0044

定電流回路CI1は、端子CI1Inと、端子CI1Outと、を有する。端子CI1Inは入力端子として機能し、端子CI1Outは出力端子として機能する。定電流回路CI1は、端子CI1Inから端子CI1Outに流れる電流を一定に保つ機能を有する。

0045

定電流回路CI2は、端子CI2Inと、端子CI2Outと、を有する。端子CI2Inは入力端子として機能し、端子CI2Outは出力端子として機能する。定電流回路CI2は、端子CI2Inから端子CI2Outに流れる電流を一定に保つ機能を有する。

0046

なお、定電流回路CI1と、定電流回路CI2と、は同じ回路構成であることが好ましい。

0047

半導体装置200の入力端子VPは、コンパレータにおける+側入力端子(以後、非反転入力端子と呼ぶ。)として機能し、半導体装置200の入力端子VNは、コンパレータにおける−側入力端子(以後、反転入力端子と呼ぶ。)として機能する。

0048

なお、半導体装置200は、外部電源との接続のため、配線DDLと、配線VSSLと、に電気的に接続されている。配線VDDLは、高レベル電位VDDを与える配線であり、配線VSSLは、低レベル電位VSSを与えるための配線である。

0049

トランジスタOSTr1の第1端子は、回路CIR1の端子CT1と電気的に接続され、トランジスタOSTr1の第2端子は、定電流回路CI1の端子CI1Inと電気的に接続され、トランジスタOSTr1のゲートは、入力端子VPと電気的に接続され、トランジスタOSTr1のバックゲートは、配線VSSLと電気的に接続されている。トランジスタOSTr2の第1端子は、回路CIR1の端子CT2と電気的に接続され、トランジスタOSTr2の第2端子は、定電流回路CI1の端子CI1Inと電気的に接続され、トランジスタOSTr2のゲートは、入力端子VNと電気的に接続され、トランジスタOSTr2のバックゲートは、回路CIR2の端子CT5と電気的に接続されている。定電流回路CI1の端子CI1Outは、配線VSSLと電気的に接続されている。

0050

トランジスタOSTr1及びトランジスタOSTr2は、半導体装置200における差動対として機能する。

0051

なお、トランジスタOSTr1の第2端子と、トランジスタOSTr2の第2端子と、定電流回路CI1の端子CI1Inと、の接続箇所ノードND1とする。加えて、トランジスタOSTr2のバックゲートと、回路CIR2の端子CT5と、の接続箇所をノードVBGNとする。

0052

トランジスタSiTr1の第1端子は、配線VDDLと電気的に接続され、トランジスタSiTr1の第2端子は、定電流回路CI2の端子CI2Inと電気的に接続され、トランジスタSiTr1のゲートは、回路CIR1の端子CT3と電気的に接続されている。定電流回路CI2の端子CI2Outは、配線VSSLと電気的に接続されている。

0053

インバータ回路INV1の入力端子は、定電流回路CI2の端子CI2Inと電気的に接続され、インバータ回路INV1の出力端子は、半導体装置200の出力端子OUTと電気的に接続されている。回路CIR2の端子CT4は、インバータ回路INV1の出力端子と電気的に接続されている。

0054

なお、トランジスタSiTr1の第2端子と、定電流回路CI2の端子CI2Inと、インバータ回路INV1の入力端子と、の接続箇所をノードND3とする。

0055

回路CIR1は、外部電源との接続のため、配線VDDLと電気的に接続されている。インバータ回路INV1は、外部電源との接続のため、配線VDDLと、配線VSSLと、に電気的に接続されている。

0056

なお、図1、後述する図2乃至図7において、回路CIR2と、配線VDDL及び配線VSSLと、の電気的接続は省略している。回路CIR2は、回路CIR2の内部の構成によって、外部電源との接続が必要な場合がある。その場合、回路CIR2は、配線VDDLと、配線VSSLと電気的に接続される。

0057

<<回路CIR1>>
ここで、半導体装置200の回路CIR1の構成例について説明する。

0058

例えば、半導体装置200の回路CIR1は、カレントミラー回路を含む構成としてもよい。図2(A)に示す半導体装置211は、半導体装置200の回路CIR1にカレントミラー回路CMCを含む構成となっている。カレントミラー回路CMCは、端子CM1と、端子CM2と、を有する。カレントミラー回路CMCの端子CM1は、回路CIR1の端子CT1と電気的に接続され、カレントミラー回路CMCの端子CM2は、回路CIR1の端子CT2と電気的に接続されている。回路CIR1の端子CT3は、回路CIR1の端子CT2を介して、トランジスタOSTr2の第1端子と電気的に接続されている。

0059

なお、カレントミラー回路CMCの端子CM2と、回路CIR1の端子CT2と、回路CIR1の端子CT3と、の接続箇所をノードND2とする。

0060

図2(B)に、カレントミラー回路CMCの一例を示す。図2(B)のカレントミラー回路CMCは、トランジスタSiTr2と、トランジスタSiTr3と、を有する。なお、トランジスタSiTr2と、トランジスタSiTr3と、はそれぞれpチャネル型のトランジスタである。トランジスタSiTr2の第1端子は、配線VDDLと電気的に接続され、トランジスタSiTr2の第2端子は、トランジスタSiTr2のゲートと、トランジスタSiTr3のゲートと、端子CT1と、に電気的に接続されている。トランジスタSiTr3の第1端子は、配線VDDLと電気的に接続され、トランジスタSiTr3の第2端子は、端子CT2と、に電気的に接続されている。なお、本発明の一態様の半導体装置が有するカレントミラー回路は、図2(B)の構成に限定されず、図2(B)に示す回路とは別のカレントミラー回路であってもよい。

0061

また、例えば、半導体装置200の回路CIR1は、抵抗素子を含む構成としてもよい。図3(A)に示す半導体装置212は、半導体装置200の回路CIR1に抵抗素子R1、及び抵抗素子R2を含む構成となっている。抵抗素子R1の一方の端子は、回路CIR1の端子CT1と電気的に接続され、抵抗素子R1の他方の端子は、配線VDDLと電気的に接続されている。抵抗素子R2の一方の端子は、回路CIR1の端子CT2と電気的に接続され、抵抗素子R2の他方の端子は、配線VDDLと電気的に接続されている。回路CIR1の端子CT3は、回路CIR1の端子CT2を介して、トランジスタOSTr2の第1端子と電気的に接続されている。

0062

なお、抵抗素子R2の一方の端子と、回路CIR1の端子CT2と、回路CIR1の端子CT3と、の接続箇所をノードND2とする。

0063

また、例えば、半導体装置200の回路CIR1の構成は、ダイオードを含む構成としてもよい。図3(B)に示す半導体装置213は、半導体装置200の回路CIR1にダイオードD1、及びダイオードD2を含む構成となっている。ダイオードD1の出力端子は、回路CIR1の端子CT1と電気的に接続され、ダイオードD1の入力端子は、配線VDDLと電気的に接続されている。ダイオードD2の出力端子は、回路CIR1の端子CT2と電気的に接続され、ダイオードD2の入力端子は、配線VDDLと電気的に接続されている。回路CIR1の端子CT3は、回路CIR1の端子CT2を介して、トランジスタOSTr2の第1端子と電気的に接続されている。

0064

なお、ダイオードD2の出力端子と、回路CIR1の端子CT2と、回路CIR1の端子CT3と、の接続箇所をノードND2とする。

0065

なお、図3(B)に示すダイオードD1、及びダイオードD2には、ダイオード接続されたトランジスタを適用してもよい。ダイオード接続されたトランジスタとは、ゲートとドレインが電気的に接続されたトランジスタのことをいう。特に、ダイオード接続されたトランジスタを適用する場合、ダイオード接続されたトランジスタをトランジスタOSTr1、及びトランジスタOSTr2と同じ材料、及び同じ構造にすることによって、半導体装置213を作製する工程を短縮することができる。また、ダイオード接続されたトランジスタをトランジスタSiTr1と同じ材料、及び同じ構造にすることによっても、半導体装置213を作製する工程を短縮することができる。また、ダイオード接続されたトランジスタを、インバータ回路INV1、定電流回路CI1、定電流回路CI2、及び回路CIR2のいずれかを構成するトランジスタと同じ材料、及び同じ構造にすることによっても、半導体装置213を作製する工程を短縮することができる。

0066

半導体装置200の回路CIR1を、上記に挙げた、半導体装置211の回路CIR1、半導体装置212の回路CIR1、及び半導体装置213の回路CIR1のいずれかの構成にすることで、回路CIR1は、端子CT1に流れる電流と、端子CT2に流れる電流と、に応じた電位を端子CT3に出力する電流電圧変換回路とすることができる。

0067

なお、本発明の一態様は、半導体装置211、半導体装置212、及び半導体装置213のそれぞれの構成に限定されない。回路CIR1が、電流電圧変換回路としての機能を有するのであれば、半導体装置211、半導体装置212、及び半導体装置213に示した回路CIR1以外の構成であってもよい。

0068

<<定電流回路CI1、CI2>>

0069

次に、半導体装置200の定電流回路CI1、及び定電流回路CI2に適用できる具体的な回路構成について説明する。

0070

例えば、定電流回路CI1、及び定電流回路CI2は、トランジスタを含む構成としてもよい。図4(A)に示す半導体装置221は、半導体装置200の定電流回路CI1にトランジスタOSTr3を含み、半導体装置200の定電流回路CI2にトランジスタOSTr4を含む構成となっている。

0071

配線VBIASLは、トランジスタOSTr3のゲート、及びトランジスタOSTr4のゲートに電位を与えるための配線である。

0072

トランジスタOSTr3の第1端子は、定電流回路CI1の端子CI1Inと電気的に接続され、トランジスタOSTr3の第2端子は、定電流回路CI1の端子CI1Outと電気的に接続され、トランジスタOSTr3のゲートは、配線VBIASLと電気的に接続されている。トランジスタOSTr4の第1端子は、定電流回路CI2の端子CI2Inと電気的に接続され、トランジスタOSTr4の第2端子は、定電流回路CI2の端子CI2Outと電気的に接続され、トランジスタOSTr4のゲートは、配線VBIASLと電気的に接続されている。

0073

また、例えば、図4(A)に示す半導体装置221のトランジスタOSTr3、及びトランジスタOSTr4は、デュアルゲート構造を有するトランジスタであってもよい。図4(B)に示す半導体装置222は、トランジスタOSTr3、及びトランジスタOSTr4を、デュアルゲート構造のトランジスタとした構成としており、トランジスタOSTr3、及びトランジスタOSTr4のそれぞれは、ゲートと、バックゲートと、を有する。トランジスタOSTr3のバックゲートは、配線BGL3と電気的に接続され、トランジスタOSTr4のバックゲートは、配線BGL4と電気的に接続されている。この接続構成を適用することで、配線BGL3、及び配線BGL4に電位を印加することにより、トランジスタOSTr3、及びトランジスタOSTr4のそれぞれのしきい値電圧を制御することができる。

0074

また、例えば、図4(B)に示す半導体装置222の構成を、図5(A)に示す半導体装置223の構成に変更してもよい。半導体装置223は、半導体装置222のトランジスタOSTr3、トランジスタOSTr4のそれぞれのバックゲートの接続先を変更した構成となっている。トランジスタOSTr3のバックゲートは、トランジスタOSTr3のゲートと電気的に接続され、トランジスタOSTr4のバックゲートは、トランジスタOSTr4のゲートと電気的に接続されている。この接続構成にすることによって、トランジスタOSTr3、トランジスタOSTr4のそれぞれにおいて、バックゲートにゲートと同じ電位を印加することができる。そのため、それぞれのトランジスタが導通状態であるときのオン電流を増加することができる。つまり、半導体装置223の構成にすることによって、回路内の配線、素子などに印加される電位の変動速度が上がるため、ヒステリシスコンパレータの動作を速くすることができる。

0075

また、例えば、図4(B)に示す半導体装置222の構成を、図5(B)に示す半導体装置224の構成としてもよい。半導体装置224は、半導体装置223とは別に、半導体装置222のトランジスタOSTr3、トランジスタOSTr4のそれぞれのバックゲートの接続先を変更した構成となっている。トランジスタOSTr3のバックゲートは、配線VSSLと電気的に接続され、トランジスタOSTr4のバックゲートは、配線VSSLと電気的に接続されている。この接続構成にすることによって、トランジスタOSTr3、トランジスタOSTr4のそれぞれのバックゲートに、低レベル電位VSSを印加することができる。これにより、トランジスタOSTr3、及びトランジスタOSTr4のしきい値電圧をプラス側にシフトすることができ、トランジスタOSTr3、及びトランジスタOSTr4に流れる電流を低減することができる。半導体装置224の構成にすることによって、ヒステリシスコンパレータに過剰な電流が流れるのを防ぐことができる。

0076

なお、本発明の一態様の半導体装置は、半導体装置221、半導体装置222、半導体装置223、及び半導体装置224のそれぞれの構成に限定されない。定電流回路CI1、及び定電流回路CI2が、定電流回路としての機能を有するのであれば、半導体装置221、半導体装置222、半導体装置223、及び半導体装置224に示した定電流回路CI1、及び定電流回路CI2以外の構成であってもよい。

0077

<<インバータ回路INV1>>
次に、インバータ回路INV1の内部構成の例について説明する。

0078

図6(A)は、インバータ回路INV1の内部構成例を図示した半導体装置231の回路図である。

0079

半導体装置231において、インバータ回路INV1は、トランジスタSiTr4と、トランジスタOSTr5と、を有する。

0080

トランジスタOSTr5のチャネル形成領域は、インジウム、元素M(元素Mは、アルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛のいずれかも少なくとも一を含む酸化物半導体であることが好ましい。また、トランジスタOSTr5は、実施の形態5で説明するトランジスタであることがより好ましい。

0081

半導体装置231のインバータ回路INV1において、トランジスタSiTr4の第1端子は、配線VDDLと電気的に接続され、トランジスタSiTr4の第2端子は、トランジスタOSTr5の第1端子と、インバータ回路INV1の出力端子と、に電気的に接続され、トランジスタSiTr4のゲートは、トランジスタOSTr5のゲートと、インバータ回路INV1の入力端子と、に電気的に接続されている。トランジスタOSTr5の第2端子は、配線VSSLと電気的に接続されている。

0082

なお、本発明の一態様の半導体装置のインバータ回路INV1は、図6(A)に示す半導体装置231のインバータ回路INV1の構成に限定されない。場合によって、状況に応じて、又は、必要に応じて、インバータ回路INV1の内部の構成を変更することができる。

0083

例えば、図6(A)の半導体装置231のトランジスタOSTr5は、シングルゲート構造のトランジスタであるが、デュアルゲート構造のトランジスタであってもよい。図6(B)に示す半導体装置232は、図6(A)に示す半導体装置231のトランジスタOSTr5を、デュアルゲート構造のトランジスタとした構成となっている。トランジスタOSTr5は、ゲートと、バックゲートと、を有する。トランジスタOSTr5のバックゲートは、配線BGL5と電気的に接続されている。この接続構成にすることによって、配線BGL5に電位を印加することによって、トランジスタOSTr5のしきい値電圧を制御することができる。

0084

また、例えば、図6(B)の半導体装置232のトランジスタOSTr5のバックゲートの接続構成を変更してもよい。図7(A)に示す半導体装置233は、図6(B)に示す半導体装置232のトランジスタOSTr5のバックゲートの接続先を変更した構成となっている。トランジスタOSTr5のバックゲートは、トランジスタSiTr4のゲートと電気的に接続されている。この接続構成にすることによって、トランジスタOSTr5において、バックゲートにゲートと同じ電位を印加することができる。そのため、トランジスタOSTr5が導通状態であるときのオン電流を増加することができる。つまり、半導体装置233の構成にすることによって、ヒステリシスコンパレータの動作を速くすることができる。

0085

また、例えば、図7(A)の半導体装置233とは別に、図6(B)の半導体装置232のトランジスタOSTr5のバックゲートの接続構成を変更してもよい。図7(B)に示す半導体装置234は、図7(A)の半導体装置233とは異なる、図6(B)の半導体装置232のトランジスタOSTr5のバックゲートの接続先を変更した構成となっている。トランジスタOSTr5のバックゲートは、配線VSSLと電気的に接続されている。この接続構成にすることによって、トランジスタOSTr5のバックゲートに、低レベル電位VSSを印加することができる。これにより、トランジスタOSTr5のしきい値電圧をプラス側にシフトすることができ、トランジスタOSTr5に流れる電流を低減することができる。半導体装置234の構成にすることによって、ヒステリシスコンパレータに過剰な電流が流れるのを防ぐことができる。

0086

<<回路CIR2>>
次に、半導体装置200の回路CIR2に適用できる具体的な回路構成について説明する。

0087

例えば、回路CIR2は、インバータ回路を含む構成としてもよい。図8(A)に示す半導体装置241は、半導体装置200の回路CIR2にインバータ回路INV2を含む構成となっている。インバータ回路INV2の入力端子は、回路CIR2の端子CT4と電気的に接続され、インバータ回路INV2の出力端子は、回路CIR2の端子CT5と電気的に接続されている。なお、インバータ回路INV2は、外部電源との接続のため、配線VDDLと、配線VSSLと、に電気的に接続されている。

0088

また、半導体装置241のインバータ回路INV2は、図6(A)の半導体装置231のインバータ回路INV1と、同じ回路構成としてもよい。図8(B)は、インバータ回路INV1、及びインバータ回路INV2の内部構成例を示した半導体装置241Aの回路図である。

0089

半導体装置241Aにおいて、インバータ回路INV1は、トランジスタSiTr4と、トランジスタOSTr5と、を有し、インバータ回路INV2は、トランジスタSiTr5と、トランジスタOSTr6と、を有する。

0090

トランジスタOSTr5及びトランジスタOSTr6のチャネル形成領域は、インジウム、元素M(元素Mは、アルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛のいずれかも少なくとも一を含む酸化物半導体であることが好ましい。また、トランジスタOSTr5、及びトランジスタOSTr6は、実施の形態5で説明するトランジスタであることがより好ましい。

0091

半導体装置241Aのインバータ回路INV1の内部の回路構成例については、半導体装置231のインバータ回路INV1の記載を参照する。半導体装置241Aのインバータ回路INV2において、トランジスタSiTr5の第1端子は、配線VDDLと電気的に接続され、トランジスタSiTr5の第2端子は、トランジスタOSTr6の第1端子と、インバータ回路INV2の出力端子と、に電気的に接続され、トランジスタSiTr5のゲートは、トランジスタOSTr6のゲートと、インバータ回路INV2の入力端子と、に電気的に接続されている。トランジスタOSTr5の第2端子は、配線VSSLと電気的に接続されている。回路CIR2の端子CT4は、インバータ回路INV2の入力端子と電気的に接続され、回路CIR2の端子CT5は、インバータ回路INV2の出力端子と電気的に接続されている。

0092

また、例えば、回路CIR2は、抵抗素子とトランジスタと、を含む構成としてもよい。図9(A)に示す半導体装置242は、半導体装置200の回路CIR2に抵抗素子R3とトランジスタOSTr7を含む構成となっている。トランジスタOSTr7の第1端子は、抵抗素子R3の一方の端子と電気的に接続され、トランジスタOSTr7の第2端子は、配線VSSLと電気的に接続され、トランジスタOSTr7のゲートは、回路CIR2の端子CT4と電気的に接続されている。抵抗素子R3の他方の端子は、配線VDDLと電気的に接続されている。回路CIR2の端子CT5は、トランジスタOSTr7の第1端子と電気的に接続されている。

0093

また、例えば、回路CIR2は、ダイオードとトランジスタと、を含む構成としてもよい。図9(B)に示す半導体装置243は、半導体装置200の回路CIR2にダイオードD3とトランジスタOSTr7を含む構成となっている。トランジスタOSTr7の第1端子は、ダイオードD3の出力端子と電気的に接続され、トランジスタOSTr7の第2端子は、配線VSSLと電気的に接続され、トランジスタOSTr7のゲートは、回路CIR2の端子CT4と電気的に接続されている。ダイオードD3の入力端子は、配線VDDLと電気的に接続されている。回路CIR2の端子CT5は、トランジスタOSTr7の第1端子と電気的に接続されている。

0094

なお、半導体装置242、及び半導体装置243の回路CIR2が有するトランジスタOSTr7のチャネル形成領域は、インジウム、元素M(元素Mは、アルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛のいずれかも少なくとも一を含む酸化物半導体であることが好ましい。また、トランジスタOSTr7は、実施の形態5で説明するトランジスタの構造であることがより好ましい。

0095

上記のように、回路CIR2の構成を、半導体装置241、半導体装置242、及び半導体装置243のいずれかの回路CIR2の構成にすることによって、回路CIR2は、端子CT4に印加される電位に応じて、2つの電位のどちらか一方を端子CT5に出力することができる。

0096

なお、本発明の一態様は、半導体装置241、半導体装置242、及び半導体装置243のそれぞれの構成に限定されない。回路CIR2が、入力された電位に応じて2つの電位のどちらか一方を出力する機能を有するのであれば、半導体装置241、半導体装置242、及び半導体装置243に示した回路CIR2以外の構成であってもよい。

0097

また、本発明の一態様の半導体装置は、場合によって、状況に応じて、又は、必要に応じて、上述した構成例を互いに組み合わせた構成としてもよい。

0098

<構成例2>
図1の半導体装置200とは別の半導体装置の一例を図10に示す。半導体装置300は、半導体装置200から回路CIR2を除いて、回路CIR3を加えた回路構成となっている。つまり、半導体装置300は、トランジスタSiTr1と、トランジスタOSTr1と、トランジスタOSTr2と、回路CIR1と、回路CIR3と、インバータ回路INV1と、定電流回路CI1と、定電流回路CI2と、入力端子VNと、入力端子VPと、出力端子OUTと、を有する。

0099

半導体装置200と同様に、トランジスタSiTr1のチャネル形成領域は、シリコンを有することが好ましい。また、トランジスタOSTr1、及びトランジスタOSTr2のチャネル形成領域は、インジウム、元素M(元素Mは、アルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛のいずれかも少なくとも一を含む酸化物半導体であることが好ましい。また、トランジスタOSTr1、及びトランジスタOSTr2は、実施の形態5で説明するトランジスタの構造であることがより好ましい。また、トランジスタOSTr1のバックゲートとトランジスタOSTr2のバックゲートに、それぞれ等しい電位を印加した場合における、トランジスタOSTr1のId−Vg特性(ゲート−ソース間電圧におけるソース−ドレイン電流の特性)とトランジスタOSTr2のId−Vg特性と、は等しいことが好ましい。

0100

半導体装置300において、回路CIR1は、半導体装置200と同様に、電流電圧変換回路として機能する。なお、回路CIR1の詳細については、半導体装置200の回路CIR1の記載を参照する。

0101

半導体装置300において、定電流回路CI1は、半導体装置200と同様に、端子CI1Inと、端子CI1Outと、を有し、端子CI1Inから端子CI1Outに流れる電流を一定に保つ機能を有する。なお、定電流回路CI1の詳細については、半導体装置200の定電流回路CI1の記載を参照する。

0102

半導体装置300において、定電流回路CI2は、半導体装置200と同様に、端子CI2Inと、端子CI2Outと、を有し、端子CI2Inから端子CI2Outに流れる電流を一定に保つ機能を有する。なお、定電流回路CI2の詳細については、半導体装置200の定電流回路CI2の記載を参照する。

0103

回路CIR3は、端子CT6と、端子CT7と、を有する。回路CIR3は、端子CT6に印加される電位に応じて、2つの電位のどちらか一方を、端子CT7に出力する機能を有する。

0104

半導体装置300の入力端子VPは、コンパレータにおける非反転入力端子として機能し、半導体装置300の入力端子VNは、コンパレータにおける反転入力端子として機能する。

0105

なお、半導体装置300は、外部電源との接続のため、配線VDDLと、配線VSSLと、に電気的に接続されている。配線VDDLは、高レベル電位VDDを与える配線であり、配線VSSLは、低レベル電位VSSを与えるための配線である。

0106

トランジスタOSTr1の第1端子は、回路CIR1の端子CT1と電気的に接続され、トランジスタOSTr1の第2端子は、定電流回路CI1の端子CI1Inと電気的に接続され、トランジスタOSTr1のゲートは、入力端子VPと電気的に接続され、トランジスタOSTr1のバックゲートは、配線VSSLと電気的に接続されている。トランジスタOSTr2の第1端子は、回路CIR1の端子CT2と電気的に接続され、トランジスタOSTr2の第2端子は、定電流回路CI1の端子CI1Inと電気的に接続され、トランジスタOSTr2のゲートは、入力端子VNと電気的に接続され、トランジスタOSTr2のバックゲートは、回路CIR3の端子CT7と電気的に接続されている。なお、トランジスタOSTr2のバックゲートと、回路CIR3の端子CT7と、の接続箇所をノードVBGNとする。定電流回路CI1の端子CI1Outは、配線VSSLと電気的に接続されている。

0107

トランジスタOSTr1及びトランジスタOSTr2は、半導体装置300における差動対として機能する。

0108

トランジスタSiTr1の第1端子は、配線VDDLと電気的に接続され、トランジスタSiTr1の第2端子は、定電流回路CI2の端子CI2Inと電気的に接続され、トランジスタSiTr1のゲートは、回路CIR1の端子CT3と電気的に接続されている。定電流回路CI2の端子CI2Outは、配線VSSLと電気的に接続されている。回路CIR3の端子CT6は、定電流回路CI2の端子CI2Inと電気的に接続されている。

0109

インバータ回路INV1の入力端子は、定電流回路CI2の端子CI2Inと電気的に接続され、インバータ回路INV1の出力端子は、半導体装置300の出力端子OUTと電気的に接続されている。

0110

なお、図10において、回路CIR3と、配線VDDL及び配線VSSLと、の電気的接続の図示を省略している。回路CIR3は、回路CIR3の内部の構成によって、外部電源との接続が必要な場合がある。その場合、回路CIR3は、配線VDDLと、配線VSSLと電気的に接続される。

0111

<<回路CIR3>>
ここで、半導体装置300の回路CIR3の構成例について説明する。

0112

例えば、半導体装置300の回路CIR3は、バッファ回路を含む構成としてもよい。図11(A)に示す半導体装置301は、半導体装置300の回路CIR3にバッファ回路BUFを含む構成となっている。

0113

バッファ回路BUFは、バッファ回路BUFの入力端子に印加された電位が、所定のしきい値電圧よりも高いときに、バッファ回路BUFの出力端子から高レベル電位VDDを出力し、バッファ回路BUFの入力端子に印加された電位が、所定のしきい値電圧よりも低いときに、バッファ回路BUFの出力端子から低レベル電位VSSを出力する機能を有する。

0114

バッファ回路BUFの入力端子は、回路CIR3の端子CT6と電気的に接続され、バッファ回路BUFの出力端子は、回路CIR3の端子CT7と電気的に接続されている。加えて、回路CIR3は、外部電源との接続のため、配線VDDLと、配線VSSLと電気的に接続されている。

0115

この構成にすることによって、端子CT6の電位を、所定の高さの電位に復元して、端子CT7に出力することができる。

0116

なお、本発明の一態様は、半導体装置301の構成に限定されない。回路CIR3が、上述のように、入力された電位に応じて2つの電位のどちらか一方を出力する機能を有するのであれば、半導体装置301に示した回路CIR3以外の構成であってもよい。

0117

また、半導体装置301の回路CIR3を用いて、電位を復元して出力する必要が無いとき、図11(B)に示す半導体装置302のように、回路CIR3を除いた構成としてもよい。半導体装置302にすることによって、半導体装置301よりも回路構成を簡単にすることができるため、回路面積を低減することができる。

0118

また、構成例2に示す半導体装置は、場合によって、状況に応じて、又は、必要に応じて、構成例1に示す半導体装置の有する回路を組み合わせた構成としてもよい。

0119

<動作例>
ここでは、本発明の一態様の半導体装置の動作の一例について説明する。なお、本動作例の説明では、図12に示す半導体装置250を用いている。半導体装置250は、半導体装置211に示す回路CIR1、半導体装置221に示す定電流回路CI1と定電流回路CI2、及び半導体装置241に示す回路CIR2を組み合わせて構成したヒステリシスコンパレータである。

0120

半導体装置250の動作例を、図13のタイミングチャートに示す。図13のタイミングチャートは、時刻T0乃至時刻T8における、入力端子VP、入力端子VN、ノードVBGN、及び出力端子OUTのそれぞれの電位の変動を表している。また、REFは、半導体装置250における実効的な参照電位の変動を表している。

0121

ここで、実効的な参照電位REFについて説明する。一般的には、コンパレータにおける参照電位とは、反転入力端子に印加された電位と定義されている場合が多いが、半導体装置250のヒステリシスコンパレータでは、差動対のトランジスタOSTr2のバックゲートに電位が印加されているとき、トランジスタOSTr2のしきい値電圧が変動するため、入力端子VNに印加される電位がそのまま参照電位とならない。この場合、半導体装置250のヒステリシスコンパレータの実効的な参照電位REFは、入力端子VNに印加された電位に、該しきい値電圧の変動分が加わった電位となる。

0122

<<時刻T0から時刻T1まで>>
時刻T0は、初期状態であり、入力端子VP及び入力端子VNには、高レベル電位及び低レベル電位でない電位が印加されているものとする。そのため、参照電位REF、ノードVBGNの電位、及び出力端子の電位が不定となる。なお、図13では、時刻T1以前の入力端子VPの電位、入力端子VNの電位、参照電位REF、ノードVBGNの電位、及び出力端子OUTの電位は、それぞれ破線で表している。

0123

また、半導体装置250が動作しているとき、配線VBIASLには所定の電位が印加される。これにより、トランジスタOSTr3のソース−ドレイン間に該電位に基づく電流I3が流れ、また、トランジスタOSTr4のソース−ドレイン間に該電位に基づく電流が流れる。
<<時刻T1から時刻T2まで>>
時刻T1において、入力端子VNには、一定の電位Vconstが印加される。加えて、時刻T1から時刻T2までの間に、入力端子VPには、一定の電位Vconstよりも高い電位が印加される。なお、入力端子VPに印加される電位は、時刻T1から時刻T2までの間にかけて、上昇するものとする。

0124

入力端子VPに電位が入力されることによって、トランジスタOSTr1のゲートに該電位が印加される。このため、トランジスタOSTr1のソース−ドレイン間に電流I1が流れる。なお、時刻T1から時刻T2までの間では、入力端子VPに印加される電位は上昇するので、この間において電流I1は増加する。電流I1は、カレントミラー回路CMCの端子CM1から、トランジスタOSTr1を介して、ノードND1に流れる。

0125

トランジスタOSTr2のソース−ドレイン間を流れる電流をI2とする。カレントミラー回路CMCの端子CM1には電流I1が流れるため、カレントミラー回路の原理によって、端子CM2に流れる電流I2は、電流I1と同じ大きさになろうとする。しかし、トランジスタOSTr2のゲートは、トランジスタOSTr1のゲートの電位よりも低い電位Vconstが印加されているため、電流I2は電流I1よりも小さくなる。そのため、端子CM2からノードND2に流れる電荷量は増加し、ノードND2の電位は高くなる。これにより、トランジスタSiTr1のゲートの電位が高くなるので、トランジスタSiTr1のソース−ドレイン間に流れる電流量が減少する。また、ノードND2の電位の高さによっては、トランジスタSiTr1は、非導通状態となる。

0126

なお、キルヒホッフの法則により、電流I3は、電流I1と電流I2の和と等しくなる。

0127

ここで、ノードND3の電位について考える。上述の通り、時刻T1から時刻T2までの間では、トランジスタSiTr1のソース−ドレイン間に流れる電流量は小さくなっている、又はトランジスタSiTr1が非導通状態となっている。加えて、トランジスタOSTr4のゲートには、配線VBIASLから所定の電位が与えられているので、トランジスタOSTr4のソース−ドレイン間には該電位に基づく電流が流れる。この結果、ノードND3の電位は、低レベル電位VSS側に近づく。

0128

そして、インバータ回路INV1の入力端子には、ノードND3の電位が入力されるため、インバータ回路INV1の出力端子には、高レベル電位VDDが出力される。つまり、半導体装置250の出力端子OUTには、高レベル電位VDDが出力される。

0129

また、インバータ回路INV1の出力端子はインバータ回路INV2の入力端子と電気的に接続されているので、インバータ回路INV2の出力端子には、低レベル電位VSSが出力される。このため、ノードVBGNの電位は、低レベル電位VSSとなり、この電位がトランジスタOSTr2のバックゲートに印加される。これにより、トランジスタOSTr2のしきい値電圧はプラスシフトされる。しかし、トランジスタOSTr2のソース−ドレイン間を流れる電流I2は増加しないため、トランジスタSiTr1のゲートの電位は変化しない、又は上昇する。そのため、ノードND3の電位は、低レベル電位VSS側に近づき、半導体装置250の出力端子OUTには、高レベル電位VDDが出力される。つまり、トランジスタOSTr2のしきい値電圧がプラスシフトしても、半導体装置250の出力端子OUTの電位は、変動しない。また、実効的な参照電位は、入力端子VNと同じVconstとなる。
<<時刻T2から時刻T3まで>>
時刻T2から時刻T3までの間において、入力端子VPに印加される電位は、下降するものとする。特に、時刻T3の時点では、入力端子VPの電位が、Vconstにまで下降するものとする。時刻T2から時刻T3までの間では、入力端子VPの電位が入力端子VNの電位Vconstよりも高いので、出力端子OUTの電位、及びノードVBGNの電位は、時刻T1から時刻T2までの間の出力端子OUTの電位、及びノードVBGNの電位からそれぞれ変化しない。

0130

<<時刻T3から時刻T4まで>>
時刻T3から時刻T4までの間においても、入力端子VPに印加される電位は、下降するものとする。つまり、時刻T3を経過したとき、入力端子VPの電位は、入力端子VNの電位Vconstを下回ることになる。

0131

時刻T3から時刻T4までの間では、入力端子VPの電位が低くなるため、トランジスタOSTr1のソース−ドレイン間に流れる電流I1は、時刻T1から時刻T3までの間のときの電流I1よりも減少する。電流I1は、カレントミラー回路CMCの端子CM1から、トランジスタOSTr1を介して、ノードND1に流れる。

0132

カレントミラー回路CMCの端子CM1からトランジスタOSTr1の第1端子までに、電流I1が流れるため、カレントミラー回路の原理により、端子CM2に流れる電流I2は、電流I1と同じ電流量となる場合がある。そのため、電流I1の減少により、電流I2も減少する場合がある。トランジスタOSTr2のゲートは、一定の電位Vconstが印加され、かつ電流I2が減少しているため、端子CM2からノードND2に流れる電荷量は減少し、ノードND2の電位は低くなる。これにより、トランジスタSiTr1のゲートの電位が低くなるため、トランジスタSiTr1のソース−ドレイン間に流れる電流量が増加する。

0133

ここで、ノードND3の電位について考える。上述の通り、時刻T3から時刻T4までの間では、トランジスタSiTr1のソース−ドレイン間に流れる電流量は大きくなっている。加えて、トランジスタOSTr4のゲートには、配線VBIASLから所定の電位が与えられているので、トランジスタOSTr4のソース−ドレイン間には該電位に基づく電流が流れる。ここでは、トランジスタSiTr1のオン電流は、トランジスタOSTr4のオン電流よりも高いと考え、ノードND3の電位は、高レベル電位VDD側に近づくものとする。

0134

トランジスタSiTr1のオン電流を、トランジスタOSTr4のオン電流よりも高くする方法として、トランジスタSiTr1のチャネル形成領域が有する半導体の移動度を、トランジスタOSTr4のチャネル形成領域が有する半導体の移動度よりも高くすればよい。例えば、トランジスタSiTr1としてシリコンをチャネル形成領域に含むトランジスタを適用して、トランジスタOSTr4としてシリコンよりも移動度の低い半導体をチャネル形成領域に含むトランジスタを適用すればよい。

0135

ノードND3の電位は高レベル電位VDD側に近づくため、インバータ回路INV1の入力端子には、高レベル電位VDDが入力される。これにより、インバータ回路INV1の出力端子には、低レベル電位VSSが出力される。つまり、半導体装置250の出力端子OUTには、低レベル電位VSSが出力される。

0136

また、インバータ回路INV1の出力端子は、インバータ回路INV2の入力端子と電気的に接続されているので、インバータ回路INV2の出力端子には、高レベル電位VDDが出力される。このため、ノードVBGNの電位は、高レベル電位VDDとなり、この電位がトランジスタOSTr2のバックゲートに印加される。

0137

トランジスタOSTr2のバックゲートに高レベル電位VDDが印加されたため、トランジスタOSTr2のしきい値電圧が変動し、トランジスタOSTr2のId−Vg特性(ゲート−ソース間電圧におけるソース−ドレイン電流の特性)特性はマイナス側にシフトする。ここで、該しきい値電圧の変動分をΔVthとする。

0138

このとき、トランジスタOSTr2のゲートの電位Vconstは一定で、かつトランジスタOSTr2のId−Vg特性はマイナス側にシフトするので、トランジスタOSTr2に流れる電流I2は増加する。ノードND2の電位がより低くなるので、トランジスタSiTr1のソース−ドレイン間に流れる電流量が大きくなる。トランジスタSiTr1のオン電流は、トランジスタOSTr4のオン電流よりも高いため、ノードND3の電位は、更に高レベル電位VDD側に近づく。

0139

ところで、上述のノードND3の電位がインバータ回路INV1の入力端子に入力されたとき、インバータ回路INV1の出力端子には、低レベル電位VSSが出力されるため、出力端子OUTには低レベル電位VSSが出力される。そして、インバータ回路INV2の入力端子に低レベル電位VSSが入力されるため、インバータ回路INV2の出力端子先のノードVBGNの電位は、高レベル電位VDDとなる。つまり、時刻T3から時刻T4までにおいて、該しきい値電圧の変動があっても、出力端子OUTの電位、及びノードVBGNの電位に対して変動は起こらない。

0140

また、半導体装置250の参照電位は、トランジスタOSTr2のId−Vg特性はマイナス側にシフトしているため、入力端子VNに印加されているVconstよりも高くなる。このときの実効的な参照電位REFは、入力端子VNに印加されているVconstにしきい値電圧の変動分ΔVthが加わった高さとなる。

0141

<<時刻T4から時刻T5まで>>
時刻T4から時刻T5までの間において、入力端子VPに印加される電位は、上昇するものとする。特に、時刻T5の時点では、入力端子VPの電位が、Vconstにまで上昇するものとする。時刻T4から時刻T5までの間では、入力端子VPの電位が入力端子VNの電位Vconstよりも低いので、出力端子OUTの電位、及びノードVBGNの電位は、時刻T3から時刻T4までの間の出力端子OUTの電位、及びノードVBGNの電位からそれぞれ変化しない。

0142

<<時刻T5から時刻T6まで>>
時刻T5から時刻T6までの間においても、入力端子VPに印加される電位は、上昇するものとする。つまり、時刻T5を経過したとき、入力端子VPの電位は、入力端子VNの電位Vconstを上回ることになる。また、時刻T6の時点では、入力端子VPの電位が、Vconst+ΔVthにまで上昇するものとする。

0143

時刻T5から時刻T6までの間において、半導体装置250の実効的な参照電位REFは、Vconst+ΔVthとなっているので、トランジスタOSTr1のゲートにトランジスタOSTr2のゲートと同じ電位Vconstが印加されていても、トランジスタOSTr1のオン電流は、トランジスタOSTr2のオン電流よりも小さくなる。そのため、ノードND2の電位は、低レベル電位VSS側に近づくため、トランジスタSiTr1にオン電流が流れる。すなわち、半導体装置250の出力端子OUTは、低レベル電位VSSが出力され、ノードVBGNの電位は、高レベル電位VDDとなる。つまり、時刻T5から時刻T6までの間の出力端子OUTの電位、及びノードVBGNの電位は、時刻T5以前から引き続き変化しない。

0144

<<時刻T6から時刻T7まで>>
時刻T6から時刻T7までにおいても、入力端子VPに印加される電位は、上昇するものとする。つまり、時刻T6を経過したとき、入力端子VPの電位は、Vconst+ΔVthを上回ることになる。

0145

このとき、トランジスタOSTr1のオン電流は、トランジスタOSTr2のオン電流よりも大きくなる。トランジスタOSTr2のソース−ドレイン間を流れる電流I2は、カレントミラー回路CMCの原理によって、トランジスタOSTr1のソース−ドレイン間を流れる電流I1と同じ大きさになろうとする。しかし、トランジスタOSTr2のゲートは、トランジスタOSTr1のゲートの電位よりも低い電位Vconstが印加されているため、電流I2は電流I1よりも小さくなる。そのため、カレントミラー回路の端子CM2からノードND2に流れる電荷量は増加し、ノードND2の電位は高くなる。これにより、トランジスタSiTr1のゲートの電位が高くなるので、トランジスタSiTr1のソース−ドレイン間に流れる電流量が減少する。また、ノードND2の電位の高さによっては、トランジスタSiTr1は、非導通状態となる。

0146

ここで、ノードND3の電位について考える。上述の通り、時刻T6から時刻T7までの間では、トランジスタSiTr1のソース−ドレイン間に流れる電流量は小さくなっている、又はトランジスタSiTr1が非導通状態となっている。加えて、トランジスタOSTr4のゲートには、配線VBIASLから所定の電位が与えられているので、トランジスタOSTr4のソース−ドレイン間には該電位に基づく定電流が流れる。この結果、ノードND3の電位は、低レベル電位VSS側に近づく。

0147

そして、インバータ回路INV1の入力端子には、ノードND3の電位が入力されるため、インバータ回路INV1の出力端子には、高レベル電位VDDが出力される。つまり、半導体装置250の出力端子OUTには、高レベル電位VDDが出力される。

0148

また、インバータ回路INV1の出力端子は、インバータ回路INV2の入力端子と電気的に接続されているので、インバータ回路INV2の出力端子には、低レベル電位VSSが出力される。このため、ノードVBGNの電位は、低レベル電位VSSとなり、この電位がトランジスタOSTr2のバックゲートに印加される。これにより、トランジスタOSTr2のしきい値電圧はプラス側にシフトし、トランジスタOSTr2のId−Vg特性は、時刻T1から時刻T3まで間のトランジスタOSTr2のId−Vg特性に戻る。そのため、半導体装置250の実効的な参照電位REFは、入力端子VNと同じVconstとなる。

0149

<<時刻T7から時刻T8まで>>
時刻T7から時刻T8までの間において、入力端子VPに印加される電位は、下降するものとする。特に、時刻T8では、入力端子VPの電位が、Vconstまで下降するものとする。時刻T7から時刻T8までの間では、入力端子VPの電位が入力端子VNの電位Vconstよりも高い場合、出力端子OUTの電位、及びノードVBGNの電位は、時刻T7における出力端子OUTの電位、及びノードVBGNの電位からそれぞれ変化しない。

0150

下記に、上述の動作をまとめる。

0151

時刻T1から時刻T3までの間に示したように、入力端子VPの電位が入力端子VNの電位よりも高いとき、ノードVBGNの電位は低レベル電位VSSとなり、出力端子OUTは高レベル電位VDDを出力する。なお、このとき、トランジスタOSTr2のバックゲートに低レベル電位VSSが印加されるため、トランジスタOSTr2のしきい値電圧の変動は起こらない。そのため、このときの半導体装置250の実効的な参照電位REFは、Vconstとなる。

0152

時刻T3から時刻T5までの間に示したとおり、入力端子VPの電位が入力端子VNの電位よりも低いとき、ノードVBGNの電位は高レベル電位VDDとなり、出力端子OUTは低レベル電位VSSを出力する。なお、このとき、トランジスタOSTr2のバックゲートに高レベル電位VDDが印加されるため、トランジスタOSTr2のしきい値電圧がマイナス側にシフトする。そのため、このときの半導体装置250の実効的な参照電位REFは、Vconst+ΔVthとなる。

0153

時刻T5から時刻T6までの間に示したとおり、入力端子VPの電位が入力端子VNの電位(Vconst)よりも低い状態において、入力端子VPの電位を入力端子VNの電位以上にしても、ノードVBGNの電位は高レベル電位VDDのままで時刻T5以前から変化しない。加えて、出力端子OUTの電位は低レベル電位VSSのままで時刻T5以前から変化しない。これは、半導体装置250の実効的な参照電位REFがVconst+ΔVthとなっており、時刻T5から時刻T6までの間では、入力端子VPの電位がVconst+ΔVthを上回っていないからである。

0154

時刻T6から時刻T8までの間に示したとおり、入力端子VPの電位が、Vconst+ΔVthよりも高いとき、ノードVBGNの電位は低レベル電位VSSとなり、出力端子OUTは高レベル電位VDDを出力する。なお、このとき、トランジスタOSTr2のバックゲートに低レベル電位VSSが印加されるため、トランジスタOSTr2のId−Vg特性は、時刻T1からT3までの間のId−Vg特性に戻る。そのため、このときの半導体装置250の実効的な参照電位REFは、Vconstとなる。

0155

つまり、入力端子VPの電位が入力端子VNの電位よりも低いときに、入力端子VN側の差動対のトランジスタのしきい値電圧をマイナス側にシフトさせ、かつ入力端子VPの電位が入力端子VNの電位よりも高いときに、入力端子VN側の差動対のトランジスタのしきい値電圧のシフトを元に戻すような構成することによって、入力比較電圧にヒステリシスを付与するコンパレータを実現することができる。

0156

なお、本実施の形態において、本発明の一態様について述べた。又は、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態及び他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウムシリコンゲルマニウム炭化シリコンガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン窒化ガリウム、又は、有機半導体などの少なくとも一つを有していてもよい。又は例えば、場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。

0157

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

0158

(実施の形態2)
本発明の一態様に係る記憶装置の構成の一例について、図14を用いながら説明する。

0159

図14に記憶装置の構成の一例を示す。記憶装置2600は、周辺回路2601、及びメモリセルアレイ2610を有する。周辺回路2601は、ローデコーダ2621、ワード線ドライバ回路2622、ビット線ドライバ回路2630、出力回路2640、コントロールロジック回路2660を有する。

0160

ビット線ドライバ回路2630は、カラムデコーダ2631、プリチャージ回路2632、センスアンプ2633、及び書き込み回路2634を有する。プリチャージ回路2632は、ビット線プリチャージする機能を有する。センスアンプ2633は、ビット線から読み出されたデータ信号増幅する機能を有する。増幅されたデータ信号は、出力回路2640を介して、デジタルのデータ信号RDATAとして記憶装置2600の外部に出力される。

0161

なお、出力回路2640に、実施の形態1に記載の半導体装置200、半導体装置211乃至半導体装置213、半導体装置221乃至半導体装置224、半導体装置231乃至半導体装置234、半導体装置241乃至半導体装置243、半導体装置241A、半導体装置250、半導体装置300乃至半導体装置302のいずれか一を適用することができる。読み出されたデータ信号を、出力回路2640の入力端子に送ることによって、データ信号が“0”又は“1”であるかの判定を行うことができる。なお、出力回路2640ではなく、センスアンプ2633に半導体装置200、半導体装置211乃至半導体装置213、半導体装置221乃至半導体装置224、半導体装置231乃至半導体装置234、半導体装置241乃至半導体装置243、半導体装置241A、半導体装置250、半導体装置300乃至半導体装置302のいずれか一を適用してもよい。

0162

また、記憶装置2600には、外部から電源電圧として低電源電圧(VSS)、周辺回路2601用の高電源電圧(VDD)、メモリセルアレイ2610用の高電源電圧(VIL)が供給される。

0163

また、記憶装置2600には、制御信号(CE、WE、RE)、アドレス信号ADDR、データ信号WDATAが外部から入力される。アドレス信号ADDRは、ローデコーダ2621及びカラムデコーダ2631に入力され、データ信号WDATAは書き込み回路2634に入力される。

0164

コントロールロジック回路2660は、外部からの入力信号(CE、WE、RE)を処理して、ローデコーダ2621、カラムデコーダ2631の制御信号を生成する。CEは、チップイネーブル信号であり、WEは、書き込みイネーブル信号であり、REは、読み出しイネーブル信号である。コントロールロジック回路2660が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。

0165

なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。

0166

また、pチャネル型Siトランジスタと、後述する実施の形態の酸化物半導体(好ましくはIn、Ga、及びZnを含む酸化物)をチャネル形成領域に含むトランジスタを用い、記憶装置2600に適用することで、小型の記憶装置2600を提供できる。また、消費電力低減することが可能な記憶装置2600を提供できる。また、動作速度を向上することが可能な記憶装置2600を提供できる。特に、Siトランジスタはpチャネル型のみとすることで、製造コストを低く抑えることができる。

0167

なお、本実施の形態の構成例は、図14の構成に限定されない。例えば、周辺回路2601の一部、例えばプリチャージ回路2632又は/及びセンスアンプ2633をメモリセルアレイ2610の下層に設ける、などのように適宜構成を変更してもよい。

0168

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

0169

(実施の形態3)
本実施の形態では、上述の実施の形態で説明した半導体装置を記憶装置として電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図15図16を用いて説明する。

0170

<電子部品>
図15(A)では上述の実施の形態で説明し半導体装置を記憶装置として電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はIC用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

0171

上記実施の形態1、実施の形態2に示すようなトランジスタで構成される半導体装置は、組み立て工程(後工程)を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

0172

後工程については、図15(A)に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成(ステップTP1)した後、基板の裏面を研削する(ステップSTP2)。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

0173

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う(ステップSTP3)。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う(ステップSTP4)。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

0174

なお、本実施の形態において、基板の一方の面に素子が形成されていたとき、基板の一方の面を表面とし、該基板の他方の面(該基板の素子が形成されていない側の面)を裏面とする。

0175

次いでリードフレームのリードとチップ上の電極とを、金属の細線ワイヤー)で電気的に接続する、ワイヤーボンディングを行う(ステップSTP5)。金属の細線には、銀線金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

0176

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される(ステップSTP6)。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。

0177

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する(ステップSTP7)。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

0178

次いでパッケージの表面に印字処理マーキング)を施す(ステップSTP8)。そして最終的な検査工程(ステップSTP9)を経て電子部品が完成する(ステップSTP10)。

0179

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、信頼性に優れた電子部品を実現することができる。

0180

また、完成した電子部品の斜視模式図を図15(B)に示す。図15(B)では、電子部品の一例として、QFP(Quad Flat Package)の斜視模式図を示している。図15(B)に示す電子部品4700は、リード4701及び回路部4703を示している。図15(B)に示す電子部品4700は、例えばプリント基板4702に実装される。このような電子部品4700が複数組み合わされて、それぞれがプリント基板4702上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板4704は、電子機器等の内部に設けられる。

0181

なお、本発明の一態様は、上記の電子部品4700の形状に限定せず、ステップSTP1において作製された素子基板も含まれる。また、本発明の一態様である素子基板は、ステップSTP2の基板の裏面の研削作業まで行った素子基板も含まれる。また、本発明の一態様である素子基板は、ステップSTP3のダイシング工程まで行った素子基板も含まれる。例えば、図15(C)に示す半導体ウェハ4800などが該素子基板に相当する。半導体ウェハ4800には、そのウェハ4801の上面に複数の回路部4802が形成されている。なお、ウェハ4801の上面において、回路部4802の無い部分は、スペーシング4803であり、ダイシング用の領域である。

0182

ダイシングは、一点鎖線で示したスクライブラインSCL1及びスクライブラインSCL2(ダイシングライン、又は切断ラインと呼ぶ場合がある)に沿って行われる。なお、スペーシング4803は、ダイシング工程を容易に行うために、複数のスクライブラインSCL1が平行になるように設け、複数のスクライブラインSCL2が平行になるように設け、スクライブラインSCL1とスクライブラインSCL2が垂直になるように設けるのが好ましい。

0183

ダイシング工程を行うことにより、図15(D)に示すようなチップ4800aを、半導体ウェハ4800から切り出すことができる。チップ4800aは、ウェハ4801aと、回路部4802と、スペーシング4803aと、を有する。なお、スペーシング4803aは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部4802の間のスペーシング4803の幅が、スクライブラインSCL1の切りしろと、又はスクライブラインSCL2の切りしろとほぼ同等の長さであればよい。

0184

なお、本発明の一態様の素子基板の形状は、図15(C)に図示した半導体ウェハ4800の形状に限定されない。例えば、図15(E)に示す矩形の形状の半導体ウェハ4810あってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。

0185

<電子機器>
次に上述した電子部品を適用した電子機器について説明する。

0186

本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機携帯情報端末、電子書籍端末、ビデオカメラデジタルスチルカメラ等のカメラゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム音響再生装置カーオーディオデジタルオーディオプレイヤー等)、複写機ファクシミリプリンタプリンタ複合機現金自動預け入れ払い機ATM)、自動販売機医療機器などが挙げられる。特に、ヒステリシスコンパレータは、温度センサ光センサタッチセンサなどのセンサなどに用いられ、本発明の一態様の半導体装置は、これらの電子機器などに用いられる場合がある。本発明の一態様の半導体装置を有する電子機器の具体例を図16に示す。

0187

図16(A)は携帯型ゲーム機であり、筐体5201、筐体5202、表示部5203、表示部5204、マイクロフォン5205、スピーカ5206、操作キー5207、スタイラス5208等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図16(A)に示した携帯型ゲーム機は、2つの表示部5203と表示部5204とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

0188

図16(B)は携帯情報端末であり、第1筐体5601、第2筐体5602、第1表示部5603、第2表示部5604、接続部5605、操作キー5606等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第1表示部5603は第1筐体5601に設けられており、第2表示部5604は第2筐体5602に設けられている。そして、第1筐体5601と第2筐体5602とは、接続部5605により接続されており、第1筐体5601と第2筐体5602の間の角度は、接続部5605により変更が可能である。第1表示部5603における映像を、接続部5605における第1筐体5601と第2筐体5602との間の角度に従って、切り替える構成としても良い。また、第1表示部5603及び第2表示部5604の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

0189

図16(C)はノート型パーソナルコンピュータであり、筐体5401、表示部5402、キーボード5403、ポインティングデバイス5404等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。

0190

図16(D)はウェアラブル端末の一種であるスマートウォッチであり、筐体5901、表示部5902、操作ボタン5903、操作子5904、バンド5905などを有する。本発明の一態様にかかる半導体装置は、スマートウォッチの各種集積回路に用いることができる。また、表示部5902に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン5903にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、又は表示部5902を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図16(D)に示したスマートウォッチでは、操作ボタン5903の数を2個示しているが、スマートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子5904は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子5904は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図16(D)に示したスマートウォッチでは、操作子5904を有する構成となっているが、これに限定せず、操作子5904を有さない構成であってもよい。

0191

図16(E)はビデオカメラであり、第1筐体5801、第2筐体5802、表示部5803、操作キー5804、レンズ5805、接続部5806等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー5804及びレンズ5805は第1筐体5801に設けられており、表示部5803は第2筐体5802に設けられている。そして、第1筐体5801と第2筐体5802とは、接続部5806により接続されており、第1筐体5801と第2筐体5802の間の角度は、接続部5806により変更が可能である。表示部5803における映像を、接続部5806における第1筐体5801と第2筐体5802との間の角度に従って切り替える構成としてもよい。

0192

図16(F)は自動車であり、車体5701、車輪5702、ダッシュボード5703、ライト5704等を有する。本発明の一態様にかかる半導体装置は、自動車の各種集積回路に用いることができる。

0193

図16(G)は電気冷凍冷蔵庫であり、筐体5301、冷蔵室用扉5302、冷凍室用扉5303等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。

0194

図16(H)は、情報端末の機能を有する携帯電話であり、筐体5501、表示部5502、マイク5503、スピーカ5504、操作ボタン5505を有する。また、表示部5502に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン5505に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、又は表示部5502を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図16(H)に示した携帯電話では、操作ボタン5505の数を2個示しているが、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが、図16(H)に示した携帯電話は、カメラを有する構成であってもよい。また、図示していないが、図16(H)に示した携帯電話は、フラッシュライト又は照明の用途として、発光装置を有する構成であってもよい。また、図示していないが、図16(H)に示した携帯電話は、筐体5501の内部にセンサ(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質音声、時間、硬度電場、電流、電圧、電力放射線、流量、湿度傾度振動、におい又は赤外線などを測定する機能を含むもの)を有する構成であってもよい。特に、ジャイロ加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、図16(H)に示す携帯電話の向き(鉛直方向に対して携帯電話がどの向きに向いているか)を判断して、表示部5502の画面表示を、携帯電話の向きに応じて自動的に切り替えるようにすることができる。また、特に、指紋静脈虹彩、又は声紋など生体情報を取得するセンサを有する検出装置を設けることで、生体認証機能を有する携帯電話を実現することができる。

0195

次に、本発明の一態様の半導体装置又は記憶装置を備えることができる表示装置について説明する。一例としては、表示装置は、画素を有する。画素は、例えば、トランジスタや表示素子を有する。又は、表示装置は、画素を駆動する駆動回路を有する。駆動回路は、例えば、トランジスタを有する。例えば、これらのトランジスタとして、他の実施の形態で述べたトランジスタを採用することができる。

0196

例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、EL(エレクトロルミネッセンス)素子(有機物及び無機物を含むEL素子有機EL素子無機EL素子)、LEDチップ白色LEDチップ赤色LEDチップ緑色LEDチップ青色LEDチップなど)、トランジスタ(電流に応じて発光するトランジスタ)、プラズマディスプレイパネル(PDP)、電子放出素子カーボンナノチューブを用いた表示素子、液晶素子電子インクエレクトロウェッティング素子電気泳動素子MEMS(マイクロエレクトロメカニカル・システム)を用いた表示素子(例えば、グレーティングライトバルブ(GLV)、デジタルマイクロミラーデバイスDMD)、DMS(デジタル・マイクロ・シャッター)、MIRASOL(登録商標)、IMOD(インターフェロメトリック・モジュレーション)素子、シャッター方式MEMS表示素子光干渉方式のMEMS表示素子、圧電セラミックディスプレイなど)、又は、量子ドットなどの少なくとも一つを有している。これらの他にも、表示素子、表示装置、発光素子又は発光装置は、電気的又は磁気的作用により、コントラスト輝度反射率透過率などが変化する表示媒体を有していてもよい。EL素子を用いた表示装置の一例としては、ELディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ(FED)又はSED方式平面型ディスプレイ(SED:Surface−conduction Electron−emitter Display)などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ透過型液晶ディスプレイ半透過型液晶ディスプレイ反射型液晶ディスプレイ直視型液晶ディスプレイ投射型液晶ディスプレイ)などがある。電子インク、電子粉流体(登録商標)、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、又は、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、又は、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、SRAMなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、LEDチップを用いる場合、LEDチップの電極や窒化物半導体の下に、グラフェングラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するn型GaN半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するp型GaN半導体層などを設けて、LEDチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するn型GaN半導体層との間に、AlN層を設けてもよい。なお、LEDチップが有するGaN半導体層は、MOCVDで成膜してもよい。ただし、グラフェンを設けることにより、LEDチップが有するGaN半導体層は、スパッタ法で成膜することも可能である。また、MEMS(マイクロ・エレクトロ・メカニカル・システム)を用いた表示素子においては、表示素子が封止されている空間(例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間)に、乾燥剤を配置してもよい。乾燥剤を配置することにより、MEMSなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。

0197

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

0198

(実施の形態4)
本発明の一態様の記憶装置を備えることができるメモリカード(例えば、SDカード)、USB(Universal Serial Bus)メモリ、SSD(Solid State Drive)等の各種のリムーバブル記憶装置に適用することができる。本実施の形態では、リムーバブル記憶装置の幾つかの構成例について、図17を用いて、説明する。

0199

図17(A)はUSBメモリの模式図である。USBメモリ5100は、筐体5101、キャップ5102、USBコネクタ5103及び基板5104を有する。基板5104は、筐体5101に収納されている。基板5104には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板5104には、メモリチップ5105、コントローラチップ5106が取り付けられている。メモリチップ5105は、実施の形態3で説明したメモリセルアレイ2610、ワード線ドライバ回路2622、ローデコーダ2621、センスアンプ2633、プリチャージ回路2632、カラムデコーダ2631などが組み込まれている。コントローラチップ5106は、具体的にはプロセッサ、ワークメモリECC回路等が組み込まれている。なお、メモリチップ5105とコントローラチップ5106とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、ワード線ドライバ回路2622、ローデコーダ2621、センスアンプ2633、プリチャージ回路2632、カラムデコーダ2631をメモリチップ5105でなく、コントローラチップ5106に組み込んだ構成としてもよい。USBコネクタ5103が外部装置と接続するためのインターフェースとして機能する。

0200

図17(B)はSDカードの外観の模式図であり、図17(C)は、SDカードの内部構造の模式図である。SDカード5110は、筐体5111、コネクタ5112及び基板5113を有する。コネクタ5112が外部装置と接続するためのインターフェースとして機能する。基板5113は筐体5111に収納されている。基板5113には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板5113には、メモリチップ5114、コントローラチップ5115が取り付けられている。メモリチップ5114には、実施の形態3で説明したメモリセルアレイ2610、ワード線ドライバ回路2622、ローデコーダ2621、センスアンプ2633、プリチャージ回路2632、カラムデコーダ2631などが組み込まれている。コントローラチップ5115には、プロセッサ、ワークメモリ、ECC回路等が組み込まれている。なお、メモリチップ5114とコントローラチップ5115とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、ワード線ドライバ回路2622、ローデコーダ2621、センスアンプ2633、プリチャージ回路2632、カラムデコーダ2631をメモリチップ5114でなく、コントローラチップ5115に組み込んだ構成としてもよい。

0201

基板5113の裏面側にもメモリチップ5114を設けることで、SDカード5110の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板5113に設けてもよい。これによって、外部装置とSDカード5110との間で無線通信を行うことができ、メモリチップ5114のデータの読み出し、書き込みが可能となる。

0202

図17(D)はSSDの外観の模式図であり、図17(E)は、SSDの内部構造の模式図である。SSD5150は、筐体5151、コネクタ5152及び基板5153を有する。コネクタ5152が外部装置と接続するためのインターフェースとして機能する。基板5153は筐体5151に収納されている。基板5153には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板5153には、メモリチップ5154、メモリチップ5155、コントローラチップ5156が取り付けられている。メモリチップ5154には、実施の形態3で説明したメモリセルアレイ2610、ワード線ドライバ回路2622、ローデコーダ2621、センスアンプ2633、プリチャージ回路2632、カラムデコーダ2631などが組み込まれている。基板5153の裏面側にもメモリチップ5154を設けることで、SSD5150の容量を増やすことができる。メモリチップ5155にはワークメモリが組み込まれている。例えば、メモリチップ5155には、DRAMチップを用いればよい。コントローラチップ5156には、プロセッサ、ECC回路などが組み込まれている。なお、メモリチップ5154と、メモリチップ5155と、コントローラチップ5115と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更しても良い。例えば、コントローラチップ5156にも、ワークメモリとして機能するメモリを設けてもよい。

0203

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

0204

(実施の形態5)
本実施の形態では、半導体装置の一形態を、図18乃至図24を用いて説明する。

0205

なお、本発明の一態様に係るトランジスタは、実施の形態6で説明するnc−OS又はCAAC−OSを有することが好ましい。

0206

トランジスタ構造1>
以下では、本発明の一態様に係るトランジスタの一例について説明する。図18(A)、図18(B)、及び図18(C)は、本発明の一態様に係るトランジスタの上面図及び断面図である。図18(A)は上面図であり、図18(B)は、図18(A)に示す一点鎖線X1−X2、図18(C)は、一点鎖線Y1−Y2に対応する断面図である。なお、図18(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。

0207

トランジスタ1200Aは、バックゲート電極として機能する導電体1205(導電体1205a、及び導電体1205b)、ゲート電極として機能する導電体1260と、ゲート絶縁層として機能する絶縁体1220、絶縁体1222、絶縁体1224、及び絶縁体1250と、チャネルが形成される領域を有する酸化物1230(酸化物1230a、酸化物1230b、及び酸化物1230c)と、ソース又はドレインの一方として機能する導電体1240aと、ソース又はドレインの他方として機能する導電体1240bと、過剰酸素を有する絶縁体1280と、バリア性を有する絶縁体1282と、を有する。

0208

また、酸化物1230は、酸化物1230aと、酸化物1230a上の酸化物1230bと、酸化物1230b上の酸化物1230cと、を有する。なお、トランジスタ1200Aをオンさせると、主として酸化物1230bに電流が流れる(チャネルが形成される)。一方、酸化物1230a及び酸化物1230cは、酸化物1230bとの界面近傍混合領域となっている場合もある)は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。

0209

また、図18に示すように、酸化物1230cは、酸化物1230a、及び酸化物1230bの側面を覆うように設けることが好ましい。絶縁体1280と、チャネルが形成される領域を有する酸化物1230bとの間に、酸化物1230cが介在することにより、絶縁体1280から、水素、水、及びハロゲン等の不純物が、酸化物1230bへ拡散することを抑制することができる。

0210

絶縁体1214は、酸素や水素に対してバリア性を有する材料を用いるのが好ましい。例えば、水素に対するバリア性を有する膜の一例として、CVD法で形成した窒化シリコンを絶縁体1214に用いることができる。また、例えば、絶縁体1214に、酸化アルミニウム酸化ハフニウム酸化タンタルなどの金属酸化物を用いることが好ましい。特に、酸化アルミニウムは、酸素と、トランジスタの電気特性変動要因となる水素と、水分などの不純物と、に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ1200aへの混入を防止することができる。また、トランジスタ1200aを構成する金属酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ1200aに対する保護膜として用いることに適している。

0211

絶縁体1216は、絶縁体1214上に設けられる。絶縁体1216には、酸化シリコン酸化窒化シリコン窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどの材料を用いることができる。

0212

バックゲート電極として機能する導電体1205には、モリブデンチタンタンタルタングステン、アルミニウム、銅、クロムネオジムスカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜窒化タンタル窒化チタン膜窒化モリブデン膜、窒化タングステン膜)等である。特に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があり、また、酸化しにくい(耐酸化性が高い)ため、好ましい。又は、インジウム錫酸化物酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。

0213

例えば、導電体1205aとして、水素に対するバリア性を有する導電体として、窒化タンタル等を用い、導電体1205bとして、導電性が高いタングステンを積層するとよい。当該組み合わせを用いることで、配線としての導電性を保持したまま、酸化物1230への水素の拡散を抑制することができる。なお、図18では、導電体1205a、及び導電体1205bの2層構造を示したが、当該構成に限定されず、単層でも3層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。

0214

絶縁体1220、及び絶縁体1224は、酸化シリコン膜酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体1224として過剰酸素を含む(化学量論的組成よりも過剰に酸素を含む)絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ1200Aを構成する酸化物1230に接して設けることにより、酸化物1230中の酸素欠損補償することができる。なお、絶縁体1222と絶縁体1224とは、必ずしも同じ材料を用いなくともよい。

0215

絶縁体1222は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムを用いるのが好ましい。又は、例えば、酸化ハフニウム、酸化タンタル、酸化ジルコニウムチタン酸ジルコン酸鉛PZT)、チタン酸ストロンチウム(SrTiO3)又は(Ba,Sr)TiO3(BST)などのいわゆるhigh−k材料を含む絶縁体を用いるのが好ましい。又は、例えば、上述した材料を単層としてではなく、上述した材料から複数選んで積層して用いることが好ましい。特に、酸化アルミニウム、及び酸化ハフニウム、などの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。このような材料を用いて形成した場合、酸化物1230からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。

0216

又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス酸化ゲルマニウム酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又は、これらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。

0217

なお、絶縁体1220、絶縁体1222、及び絶縁体1224が、2層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。

0218

絶縁体1220及び絶縁体1224の間に、high−k材料を含む絶縁体1222を有することで、特定の条件で絶縁体1222が電子捕獲し、しきい値電圧を増大させることができる。つまり、絶縁体1222が負に帯電する場合がある。

0219

例えば、絶縁体1220、及び絶縁体1224に、酸化シリコンを用い、絶縁体1222に、酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度(例えば、125℃以上450℃以下、代表的には150℃以上300℃以下)の下で、導電体1205の電位をソース電極ドレイン電極の電位より高い状態を、10ミリ秒以上、代表的には1分以上維持することで、トランジスタ1200Aを構成する酸化物1230から導電体1205に向かって、電子が移動する。この時、移動する電子の一部が、絶縁体1222の電子捕獲準位に捕獲される。

0220

絶縁体1222の電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。なお、導電体1205の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。当該構成を有することで、トランジスタ1200Aは、ゲート電圧が0Vであっても非導通状態(オフ状態ともいう)であるノーマリーオフ型のトランジスタとなる。

0221

また、電子を捕獲する処理は、トランジスタの作製過程に行えばよい。例えば、トランジスタのソース導電体あるいはドレイン導電体に接続する導電体の形成後、あるいは、前工程(ウェハ処理)の終了後、あるいは、ウェハダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。

0222

また、絶縁体1220、絶縁体1222、及び絶縁体1224の膜厚を適宜調整することで、しきい値電圧を制御することができる。例えば、絶縁体1220、絶縁体1222、及び絶縁体1224の合計膜厚が薄くすることで導電体1205からの電圧が効率的にかかる為、消費電力が低いトランジスタを提供することができる。絶縁体1220、絶縁体1222、及び絶縁体1224の合計膜厚は、65nm以下、好ましくは20nm以下であることが好ましい。

0223

従って、非導通時のリーク電流の小さいトランジスタを提供することができる。また、安定した電気特性を有するトランジスタを提供することができる。又は、オン電流の大きいトランジスタを提供することができる。又は、サブスレッショルドスイング値の小さいトランジスタを提供することができる。又は、信頼性の高いトランジスタを提供することができる。

0224

酸化物1230a、酸化物1230b、及び酸化物1230cは、In−M−Zn酸化物(MはAl、Ga、Y、又はSn)等の金属酸化物で形成される。また、酸化物1230として、In−Ga酸化物、In−Zn酸化物を用いてもよい。

0225

以下に、本発明に係る酸化物1230について説明する。

0226

酸化物1230に用いる酸化物としては、少なくともインジウム又は亜鉛を含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム又はスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタンセリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。

0227

ここで、酸化物が、インジウム、元素M及び亜鉛を有する場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウム又はスズなどとする。そのほかの元素Mに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。

0228

まず、図25(A)、図25(B)、及び図25(C)を用いて、本発明に係る酸化物が有するインジウム、元素M及び亜鉛の原子数比の好ましい範囲について説明する。なお、図25には、酸素の原子数比については記載しない。また、酸化物が有するインジウム、元素M、及び亜鉛の原子数比のそれぞれの項を[In]、[M]、及び[Zn]とする。

0229

図25(A)、図25(B)、及び図25(C)において、破線は、[In]:[M]:[Zn]=(1+α):(1−α):1の原子数比(αは−1以上1以下の実数である。)となるライン、[In]:[M]:[Zn]=(1+α):(1−α):2の原子数比となるライン、[In]:[M]:[Zn]=(1+α):(1−α):3の原子数比となるライン、[In]:[M]:[Zn]=(1+α):(1−α):4の原子数比となるライン、及び[In]:[M]:[Zn]=(1+α):(1−α):5の原子数比となるラインを表す。

0230

また、一点鎖線は、[In]:[M]:[Zn]=1:1:βの原子数比(βは0以上の実数である。)となるライン、[In]:[M]:[Zn]=1:2:βの原子数比となるライン、[In]:[M]:[Zn]=1:3:βの原子数比となるライン、[In]:[M]:[Zn]=1:4:βの原子数比となるライン、[In]:[M]:[Zn]=2:1:βの原子数比となるライン、及び[In]:[M]:[Zn]=5:1:βの原子数比となるラインを表す。

0231

また、図25に示す、[In]:[M]:[Zn]=0:2:1の原子数比又はその近傍値の酸化物は、スピネル型結晶構造をとりやすい。

0232

図25(A)及び図25(B)では、本発明の一態様の酸化物が有する、インジウム、元素M、及び亜鉛の原子数比の好ましい範囲の一例について示している。

0233

一例として、図26に、[In]:[M]:[Zn]=1:1:1である、InMZnO4の結晶構造を示す。また、図26は、b軸に平行な方向から観察した場合のInMZnO4の結晶構造である。なお、図26に示すM、Zn、酸素を有する層(以下、(M,Zn)層)における金属元素は、元素M又は亜鉛を表している。この場合、元素Mと亜鉛の割合が等しいものとする。元素Mと亜鉛とは、置換が可能であり、配列は不規則である。

0234

InMZnO4は、層状の結晶構造(層状構造ともいう)をとり、図26に示すように、インジウム、及び酸素を有する層(以下、In層)が1に対し、元素M、亜鉛、及び酸素を有する(M,Zn)層が2となる。

0235

また、インジウムと元素Mは、互いに置換可能である。そのため、(M,Zn)層の元素Mがインジウムと置換し、(In,M,Zn)層と表すこともできる。その場合、In層が1に対し、(In,M,Zn)層が2である層状構造をとる。

0236

[In]:[M]:[Zn]=1:1:2となる原子数比の酸化物は、In層が1に対し、(M,Zn)層が3である層状構造をとる。つまり、[In]及び[M]に対し[Zn]が大きくなると、酸化物が結晶化した場合、In層に対する(M,Zn)層の割合が増加する。

0237

ただし、酸化物中において、In層が1層に対し、(M,Zn)層の層数が非整数である場合、In層が1層に対し、(M,Zn)層の層数が整数である層状構造を複数種有する場合がある。例えば、[In]:[M]:[Zn]=1:1:1.5である場合、In層が1に対し、(M,Zn)層が2である層状構造と、(M,Zn)層が3である層状構造とが混在する層状構造となる場合がある。

0238

例えば、酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの[Zn]よりも、膜の[Zn]が小さくなる場合がある。

0239

また、酸化物中に複数の相が共存する場合がある(二相共存三相共存など)。例えば、[In]:[M]:[Zn]=0:2:1の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、[In]:[M]:[Zn]=1:0:0を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物中に複数の相が共存する場合、異なる結晶構造の間において、粒界グレインバウンダリーともいう)が形成される場合がある。

0240

また、インジウムの含有率を高くすることで、酸化物のキャリア移動度電子移動度)を高くすることができる。これは、インジウム、元素M及び亜鉛を有する酸化物では、主として重金属のs軌道キャリア伝導に寄与しており、インジウムの含有率を高くすることにより、s軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物はインジウムの含有率が低い酸化物と比較してキャリア移動度が高くなるためである。

0241

一方、酸化物中のインジウム及び亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、[In]:[M]:[Zn]=0:1:0を示す原子数比、及びその近傍値である原子数比(例えば図25(C)に示す領域C)では、絶縁性が高くなる。

0242

従って、本発明の一態様の酸化物は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図25(A)の領域Aで示される原子数比を有することが好ましい。

0243

また、図25(B)に示す領域Bは、[In]:[M]:[Zn]=4:2:3から4.1、及びその近傍値を示している。近傍値には、例えば、原子数比が[In]:[M]:[Zn]=5:3:4が含まれる。領域Bで示される原子数比を有する酸化物は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物である。

0244

なお、酸化物が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物が層状構造を有する原子数比を示す領域であり、領域A乃至領域Cの境界は厳密ではない。

0245

続いて、上記酸化物をトランジスタに用いる場合について説明する。

0246

なお、上記酸化物をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。

0247

また、トランジスタには、キャリア密度の低い酸化物を用いることが好ましい。例えば、酸化物は、キャリア密度が8×1011cm−3未満、好ましくは1×1011cm−3未満、さらに好ましくは1×1010cm−3未満であり、1×10−9cm−3以上とすればよい。

0248

なお、高純度真性又は実質的に高純度真性である酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性又は実質的に高純度真性である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。

0249

また、酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。

0250

従って、トランジスタの電気特性を安定にするためには、酸化物中の不純物濃度を低減することが有効である。また、酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素アルカリ金属アルカリ土類金属、鉄、ニッケル、シリコン等がある。

0251

ここで、酸化物中における各不純物の影響について説明する。

0252

酸化物において、第14族元素の一つであるシリコンや炭素が含まれると、酸化物において欠陥準位が形成される。このため、酸化物におけるシリコンや炭素の濃度と、酸化物との界面近傍のシリコンや炭素の濃度(二次イオン質量分析法SIMS:Secondary Ion Mass Spectrometry)により得られる濃度)を、2×1018atoms/cm3以下、好ましくは2×1017atoms/cm3以下とする。

0253

また、酸化物にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、SIMSにより得られる酸化物中のアルカリ金属又はアルカリ土類金属の濃度を、1×1018atoms/cm3以下、好ましくは2×1016atoms/cm3以下にする。

0254

また、酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物において、窒素はできる限り低減されていることが好ましい、例えば、酸化物中の窒素濃度は、SIMSにおいて、5×1019atoms/cm3未満、好ましくは5×1018atoms/cm3以下、より好ましくは1×1018atoms/cm3以下、さらに好ましくは5×1017atoms/cm3以下とする。

0255

また、酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中の水素はできる限り低減されていることが好ましい。具体的には、酸化物において、SIMSにより得られる水素濃度を、1×1020atoms/cm3未満、好ましくは1×1019atoms/cm3未満、より好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とする。

0256

不純物が十分に低減された酸化物をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。

0257

続いて、該酸化物を2層構造、又は3層構造とした場合について述べる。酸化物S1、酸化物S2、酸化物S3の積層構造、及び積層構造に接する絶縁体のバンド図と、酸化物S1、酸化物S2の積層構造、及び積層構造に接する絶縁体のバンド図と、酸化物S2、酸化物S3の積層構造、及び積層構造に接する絶縁体のバンド図と、について、図27を用いて説明する。

0258

図27(A)は、絶縁体I1、酸化物S1、酸化物S2、酸化物S3、及び絶縁体I2を有する積層構造の膜厚方向のバンド図の一例である。また、図27(B)は、絶縁体I1、酸化物S2、酸化物S3、及び絶縁体I2を有する積層構造の膜厚方向のバンド図の一例である。また、図27(C)は、絶縁体I1、酸化物S1、酸化物S2、及び絶縁体I2を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体I1、酸化物S1、酸化物S2、酸化物S3、及び絶縁体I2の伝導帯下端エネルギー準位(Ec)を示す。

0259

酸化物S1、酸化物S3は、酸化物S2よりも伝導帯下端のエネルギー準位が真空準位に近い。代表的には、酸化物S2の伝導帯下端のエネルギー準位は、酸化物S1及び酸化物S3のそれぞれの伝導帯下端のエネルギー準位よりも低くなればよい。具体的には、酸化物S2と酸化物S1とのそれぞれの伝導帯下端のエネルギー準位の差が0.15eV以上2eV以下であれば好ましく、更に、0.5eV以上1eV以下であればより好ましい。加えて、酸化物S2と酸化物S3のそれぞれの伝導帯下端のエネルギー準位の差が、0.15eV以上2eV以下であれば好ましく、更に、0.5eV以上1eV以下であればより好ましい。すなわち、酸化物S2の電子親和力は、酸化物S1及び酸化物S3のそれぞれの電子親和力よりも高ければよく、具体的には、酸化物S1と酸化物S2のそれぞれの電子親和力との差が0.15eV以上2eV以下、好ましくは0.5eV以上1eV以下であり、かつ酸化物S3と酸化物S2のそれぞれの電子親和力との差が0.15eV以上2eV以下、好ましくは0.5eV以上1eV以下であることが好ましい。

0260

図27(A)、図27(B)、及び図27(C)に示すように、酸化物S1、酸化物S2、酸化物S3において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化又は連続接合するともいうことができる。このようなバンド図を有するためには、酸化物S1と酸化物S2との界面、又は酸化物S2と酸化物S3との界面において形成される混合層の欠陥準位密度を低くするとよい。

0261

具体的には、酸化物S1と酸化物S2、酸化物S2と酸化物S3が、酸素以外に共通の元素を有する(主成分とする)ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物S2がIn−Ga−Zn酸化物の場合、酸化物S1、酸化物S3として、In−Ga−Zn酸化物、Ga−Zn酸化物、酸化ガリウムなどを用いるとよい。

0262

このとき、キャリアの主たる経路は酸化物S2となる。酸化物S1と酸化物S2との界面、及び酸化物S2と酸化物S3との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。

0263

トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物S1、酸化物S3を設けることにより、トラップ準位を酸化物S2より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。

0264

酸化物S1、酸化物S3は、酸化物S2と比較して、導電率が十分に低い材料を用いる。このとき、酸化物S2、酸化物S2と酸化物S1との界面、及び酸化物S2と酸化物S3との界面が、主にチャネル領域として機能する。例えば、酸化物S1、酸化物S3には、図25(C)において、絶縁性が高くなる領域Cで示す原子数比の酸化物を用いればよい。なお、図25(C)に示す領域Cは、[In]:[M]:[Zn]=0:1:0、又はその近傍値である原子数比を示している。

0265

特に、酸化物S2に領域Aで示される原子数比の酸化物を用いる場合、酸化物S1及び酸化物S3には、[M]/[In]が1以上、好ましくは2以上である酸化物を用いることが好ましい。また、酸化物S3として、十分に高い絶縁性を得ることができる[M]/([Zn]+[In])が1以上である酸化物を用いることが好適である。

0266

絶縁体1250は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムを用いることができる。又は、例えば、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO3)又は(Ba,Sr)TiO3(BST)などのいわゆるhigh−k材料を含む絶縁体を用いることができる。又は、上述した材料を単層としてではなく、上述した材料を複数選んで積層して用いることができる。又は、これらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。

0267

また、絶縁体1250は、絶縁体1224と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物1230に接して設けることにより、酸化物1230中の酸素欠損を低減することができる。

0268

また、絶縁体1250は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、酸化物1230からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。

0269

なお、絶縁体1250は、絶縁体1220、絶縁体1222、及び絶縁体1224と同様の積層構造を有していてもよい。絶縁体1250が、電子捕獲準位に必要な量の電子を捕獲させた絶縁体を有することで、トランジスタ1200Aは、しきい値電圧をプラス側にシフトすることができる。当該構成を有することで、トランジスタ1200Aは、ゲート電圧が0Vであっても非導通状態(オフ状態ともいう)であるノーマリーオフ型のトランジスタとなる。

0270

また、図18に示す半導体装置において、酸化物1230と導電体1260の間に、絶縁体1250の他にバリア膜を設けてもよい。もしくは、酸化物1230cにバリア性があるものを用いてもよい。

0271

例えば、過剰酸素を含む絶縁膜を酸化物1230に接して設け、さらにバリア膜で包み込むことで、酸化物を化学量論比組成とほぼ一致するような状態、又は化学量論的組成より酸素が多い過飽和の状態とすることができる。また、酸化物1230への水素等の不純物の侵入を防ぐことができる。

0272

導電体1240aと、及び導電体1240bは、一方がソース電極として機能し、他方がドレイン電極として機能する。

0273

導電体1240aと、導電体1240bとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンなどの金属、又はこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。

0274

また、図18では単層構造を示したが、2層以上の積層構造としてもよい。例えば、窒化タンタルとタングステン膜を積層するとよい。また、チタン膜アルミニウム膜を積層するとよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。

0275

また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。

0276

また、ゲート電極として機能を有する導電体1260は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、又は上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。特に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。また、マンガン、ジルコニウムのいずれか一又は複数から選択された金属を用いてもよい。また、リン等の不純物元素ドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。また、図18では単層構造を示したが、2層以上の積層構造としてもよい。

0277

例えば、アルミニウム上にチタン膜を積層する二層構造とするとよい。また、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜又は窒化タングステン膜上にタングステン膜を積層する二層構造としてもよい。

0278

また、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一又は複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。

0279

また、導電体1260は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。

0280

続いて、トランジスタ1200Aの上方には、絶縁体1280、及び絶縁体1282を設ける。

0281

絶縁体1280には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。つまり、絶縁体1280には、化学量論的組成よりも酸素が過剰に存在する領域(以下、過剰酸素領域ともいう)が形成されていることが好ましい。特に、トランジスタ1200Aに酸化物半導体を用いる場合、トランジスタ1200Aの近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ1200Aの有する酸化物1230の酸素欠損を低減することができ、信頼性を向上させることができる。

0282

過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、TDS分析にて、酸素原子換算しての酸素の脱離量が1.0×1018atoms/cm3以上、好ましくは3.0×1020atoms/cm3以上である酸化物膜である。なお、上記TDS分析時における膜の表面温度としては100℃以上700℃以下、又は100℃以上500℃以下の範囲が好ましい。

0283

例えばこのような材料として、酸化シリコン又は酸化窒化シリコンを含む材料を用いることが好ましい。又は、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。

0284

また、トランジスタ1200Aを覆う絶縁体1280は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。

0285

絶縁体1282は、例えば、酸化アルミニウム、及び酸化ハフニウム、などの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。このような材料を用いて形成した場合、酸化物1230からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。

0286

上記構成を有することで、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。又は、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。又は、上記構成を有するトランジスタを半導体装置に用いることで、半導体装置の電気特性の変動を抑制すると共に、信頼性を向上させることができる。又は、消費電力が低減された半導体装置を提供することができる。

0287

<トランジスタ構造2>
図19には、図18のトランジスタとは別の構造の一例を示す。図19(A)はトランジスタ1200Bの上面を示す。なお、図の明瞭化のため、図19(A)において一部の膜は省略されている。また、図19(B)は、図19(A)に示す一点鎖線X1−X2に対応する断面図であり、図19(C)はY1−Y2に対応する断面図である。

0288

なお、図19に示すトランジスタ1200Bにおいて、図18に示したトランジスタ1200Aを構成する構造と同機能を有する構造には、同符号を付記する。

0289

図19に示す構造は、導電体1260を、2層構造で設けている。2層構造としては、同じ材料を積層して設けてもよい。例えば、導電体1260aは、熱CVD法MOCVD法又はALD法を用いて形成する。特に、ALD法を用いて形成することが好ましい。ALD法等により形成することで、絶縁体1250に対する成膜時のダメージを減らすことができる。また、被覆性を向上させることができるため、導電体1260aをALD法等により形成することが好ましい。従って、信頼性が高いトランジスタを提供することができる。

0290

続いて、導電体1260bはスパッタリング法を用いて形成する。この時、絶縁体1250上に、導電体1260aを有することで、導電体1260bの成膜時のダメージが、絶縁体1250に影響することを抑制することができる。また、ALD法と比較して、スパッタリング法は成膜速度が速いため、歩留まりが高く、生産性を向上させることができる。

0291

さらに、図19に示す構造は、導電体1260を覆うように、絶縁体1270を設ける。絶縁体1280に酸素が脱離する酸化物材料を用いる場合、導電体1260bが、脱離した酸素により酸化することを防止するため、絶縁体1270は、酸素に対してバリア性を有する物質を用いる。

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