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技術 耐放射線強化インターリーブアナログ−デジタル変換回路及びその較正方法

出願人 ザ・ボーイング・カンパニー
発明者 アルフィオザンチメヘディカトゥージ
出願日 2017年2月17日 (5年0ヶ月経過) 出願番号 2017-027443
公開日 2017年8月31日 (4年5ヶ月経過) 公開番号 2017-153075
状態 特許登録済
技術分野 アナログ←→デジタル変換
主要キーワード 比較器出力端 プログラマブル論理コントローラ 位相較正 正弦波入力信号 巡回式 サンプル時間毎 正弦曲線状 基準レジスタ
関連する未来課題
重要な関連分野

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図面 (7)

課題

解決手段

アナログ−デジタル変換器ADC回路200は、少なくとも第1〜第3ADCスライス206、208、210と、少なくとも1つの基準ADCスライス218と、第1〜第3のレジスタ及び基準レジスタ212、214、216、220と、遅延レジスタ226と、複数の演算回路素子222A、222B、222C、224と、を含む。第1〜第3ADCスライス206、208、210は、入力信号サンプリングすると共に、それをデジタル変換した第1〜第3の値を送出するよう構成され、基準ADCスライス218は、入力信号をサンプリングすると共に、デジタル変換した基準値を送出するよう構成されている。

概要

背景

タイムインターリーブADCは、並列に動作する複数のADC単位(「スライス」)からなり、複数のスライス間サンプリング位相ミスマッチなどの誤差修正するための較正を必要とする。バックグラウンド較正には、下記のような最小二乗(LMS)法が用いられる。



式中のSNは、アキュムレータに保持される較正用位相調整係数(phase adjustment coefficient of calibration)を表し、μは、アキュムレータゲインの値を表し、Yは、ADCスライスの出力値を表し、kは、サンプリング時間を表す。SN係数は、DLL遅延ロックループ)を数値的に調整するのに用いられる。DLLは、各ADCスライスにおけるクロック波形の時間エッジを、つまりはサンプリングのタイミングを精密に制御するものである。ADCには、単一のマルチタップDLLを共通で用いて全スライスを駆動する構成と、各スライスが共通ではなくローカルに各自のDLLを備える構成と、があるが、どちらの構成も同等に動作するので、その違いは本発明において本質的ではない。よって、較正を行うには、2つのレジスタ、すなわち、先のADCスライス出力値を保持するレジスタと、現ADCスライス出力値(較正処理中の値)を保持するレジスタとが必要である。既知較正方法では、時間微分近似(time derivative approximation)dY/dkが不正確であることが多く、これにより、特定の状況下では、進展方向誤り(incorrect evolution direction)や重大な誤差伝播(significant error propagation)の可能性が生じ、システムの不具合につながるような較正処理の拡散(divergence of the calibration process)が生じうる。このようなマイナスの側面は、閉ループLMSに基づく較正方法を、例えば、重イオン粒子シングルイベント効果(SEE)によってデジタルセルにシングル・イベント・アップセットSEU)が生じる放射線条件下で実行する場合に、より問題となる。また、最新の用途では、サンプリング周波数ギガヘルツGHz)帯域まで含み、分解能が10ビット以上であり、DLLの位相較正の間隔が50フェムト秒(fs)以下であることが要求されるため、これを実現する回路は、これまでになくコストが高く複雑なものとなっている。したがって、単にADCへの入力周波数下げるだけでは、タイムインターリーブADCの較正における上述の問題を解決するのにもはや十分ではなく、設計者は、最新の用途に必要な要件を満たすべく、SEU及びSEE条件下でより顕著である課題への取り組みを続けている。

概要

耐放射線性強化したタイムインターリーブADCの較正回路及び方法を提供する。アナログ−デジタル変換器ADC回路200は、少なくとも第1〜第3ADCスライス206、208、210と、少なくとも1つの基準ADCスライス218と、第1〜第3のレジスタ及び基準レジスタ212、214、216、220と、遅延レジスタ226と、複数の演算回路素子222A、222B、222C、224と、を含む。第1〜第3ADCスライス206、208、210は、入力信号をサンプリングすると共に、それをデジタル変換した第1〜第3の値を送出するよう構成され、基準ADCスライス218は、入力信号をサンプリングすると共に、デジタル変換した基準値を送出するよう構成されている。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

アナログ入力信号サンプリングし、一連の第1、第2、第3のサンプリング時点における前記アナログ入力信号の第1、第2、第3の値をそれぞれ表すデジタル変換信号を送出するよう構成された少なくとも第1、第2、第3のADCスライスと、誤差値の特定のために、前記アナログ入力信号をサンプリングし、デジタル変換された基準値を送出するよう構成された少なくとも1つの基準ADCスライスと、前記第1、第2、第3のADCスライスにそれぞれ接続されていると共に、前記第1、第2、第3の値をそれぞれ格納するよう構成された第1、第2、第3のレジスタと、前記少なくとも1つの基準ADCスライスに接続されていると共に、前記基準値を格納するよう構成された基準レジスタと、入力端及び出力端を有すると共に、サンプリング時間調整信号を生成するよう構成された遅延レジスタであって、前記サンプリング時間調整信号が、前記第2ADCスライスによる前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にするものである、遅延レジスタと、前記入力端、前記出力端、前記第1、第2、第3のレジスタ、及び前記基準レジスタに接続されている複数の演算回路素子であって、前記誤差値と、前記第3、第2、第1のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出するよう構成された複数の演算回路素子と、を含む、アナログ−デジタル変換器ADC回路

請求項2

前記複数の演算回路素子は、第1加算器、第2加算器、第3加算器、及び乗算器を含み、前記第1加算器は、前記第1レジスタと前記第3レジスタとの間でこの両者に接続されており、前記第1加算器は、さらに前記乗算器に接続されており、前記第2加算器は、前記第2レジスタと前記基準レジスタとの間でこの両者に接続されており、前記第2加算器は、さらに前記乗算器に接続されており、前記乗算器は、前記第1加算器と前記第2加算器との間でこの両者に接続されており、前記乗算器は、さらに前記第3加算器に接続されており、前記第3加算器は、前記乗算器と前記入力端との間でこの両者に接続されている、請求項1に記載の回路

請求項3

前記第1加算器は、前記第3の値と前記第1の値との第1差分を算出するよう構成されており、前記第1差分の値は、前記時間微分近似値を表すものであり、前記第1加算器は、さらに、前記時間微分近似値を前記乗算器に送出するよう構成されており、前記第2加算器は、前記基準値と前記第2の値との第2差分を算出するよう構成されており、前記第2差分の値は、前記誤差値を表すものであり、前記第2加算器は、さらに、前記誤差値を前記乗算器に送出するよう構成されており、前記乗算器は、前記第1差分と前記第2差分との積を算出するよう構成されており、前記乗算器は、さらに、前記積の値を前記第3加算器に送出するよう構成されており、前記第3加算器は、前記積と前記サンプリング時間調整信号の値との和を算出するよう構成されており、前記第3加算器は、さらに、前記和の値を前記入力端に送出するよう構成されている、請求項2に記載の回路。

請求項4

前記第3加算器は、以下の2つの値の和、すなわち、現サンプリング時点の較正用位相調整係数の値と、ゲイン値、前記時間微分近似値、および前記誤差値の積の値と、の和を算出するよう構成されており、前記和は、前記サンプリング時間調整信号の値を表すものであり、前記遅延レジスタは、さらに、前記ゲイン値を格納すると共に、前記サンプリング時間調整信号を前記第2ADCスライスに送出して、サンプリング位相不一致誤差の低減するよう構成されている、請求項3に記載の回路。

請求項5

アナログ−デジタル変換器ADCの較正方法であって、少なくとも第1、第2、第3のADCスライスにより、アナログ入力信号を順次サンプリングすることと、少なくとも1つの基準ADCスライスにより、前記アナログ入力信号をサンプリングすることと、一連の第1、第2、第3のサンプリング時点における前記アナログ信号の第1、第2、第3の値をそれぞれ表す第1、第2、第3のデジタル変換信号を、前記第1、第2、第3のADCスライスにより送出することと、誤差値の特定を可能にすべく、デジタル変換された基準値を前記少なくとも1つの基準ADCスライスにより送出することと、前記第1、第2、第3のADCスライスにそれぞれ接続された第1、第2、第3のレジスタにより、前記第1、第2、第3の値をそれぞれ格納することと、前記少なくとも1つの基準ADCスライスに接続された基準レジスタにより、前記基準値を格納することと、複数の演算回路素子により、前記誤差値と、前記第3、第2、第1のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出することと、前記複数の演算回路素子により、前記サンプリング時間調整信号を送出することと、前記複数の演算回路素子に接続された遅延レジスタにより、前記サンプリング時間調整信号の値を格納することと、前記遅延レジスタにより、前記デジタル変換信号のタイミング変更の値の決定を少なくとも1サイクル遅延させることと、前記第2ADCスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延レジスタにより、前記サンプリング時間調整信号を生成及び送出することと、前記第2ADCスライスにより、前記アナログ入力信号の前記次のサンプリング時点の位相を調整することと、を含む方法。

請求項6

前記複数の演算回路素子は、第1、第2、第3の加算器、及び乗算器を含むものであり、前記算出は、前記アナログ入力信号の前記時間微分近似値を表すものとして、前記3の値と前記第1の値との第1差分の値を前記第1加算器により算出することと、前記誤差値を表すものとして、前記基準値と前記第2の値との第2差分の値を前記第2加算器により算出することと、前記サンプリング時間調整信号の値を表すものとして、前記第1差分と前記第2差分との積の値を前記加算器により算出することと、前記積と前記サンプリング時間調整信号の値との和の値を、前記第3加算器により算出することと、を含む、請求項5に記載の方法。

請求項7

前記複数の演算回路素子により前記サンプリング時間調整信号を送出することは、前記第1差分の値及び前記第2差分の値を、前記加算器に送出することと、前記積の値を前記第3加算器に送出することと、前記和の値を前記遅延レジスタに送出することと、を含む、請求項6に記載の方法。

請求項8

前記第2ADCスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延レジスタにより、前記サンプリング時間調整信号を生成及び送出することは、前記第2ADCスライス及び前記第3加算器の両方に前記サンプリング時間調整信号を送出することを含む、請求項7に記載の方法。

技術分野

0001

本開示の分野は、概してアナログ−デジタル変換器ADC)に関し、より具体的には、耐放射線性強化したタイムインターリーブADCの較正回路及び方法に関する。

背景技術

0002

タイムインターリーブADCは、並列に動作する複数のADC単位(「スライス」)からなり、複数のスライス間サンプリング位相ミスマッチなどの誤差修正するための較正を必要とする。バックグラウンド較正には、下記のような最小二乗(LMS)法が用いられる。



式中のSNは、アキュムレータに保持される較正用位相調整係数(phase adjustment coefficient of calibration)を表し、μは、アキュムレータゲインの値を表し、Yは、ADCスライスの出力値を表し、kは、サンプリング時間を表す。SN係数は、DLL遅延ロックループ)を数値的に調整するのに用いられる。DLLは、各ADCスライスにおけるクロック波形の時間エッジを、つまりはサンプリングのタイミングを精密に制御するものである。ADCには、単一のマルチタップDLLを共通で用いて全スライスを駆動する構成と、各スライスが共通ではなくローカルに各自のDLLを備える構成と、があるが、どちらの構成も同等に動作するので、その違いは本発明において本質的ではない。よって、較正を行うには、2つのレジスタ、すなわち、先のADCスライス出力値を保持するレジスタと、現ADCスライス出力値(較正処理中の値)を保持するレジスタとが必要である。既知較正方法では、時間微分近似(time derivative approximation)dY/dkが不正確であることが多く、これにより、特定の状況下では、進展方向誤り(incorrect evolution direction)や重大な誤差伝播(significant error propagation)の可能性が生じ、システムの不具合につながるような較正処理の拡散(divergence of the calibration process)が生じうる。このようなマイナスの側面は、閉ループLMSに基づく較正方法を、例えば、重イオン粒子シングルイベント効果(SEE)によってデジタルセルにシングル・イベント・アップセットSEU)が生じる放射線条件下で実行する場合に、より問題となる。また、最新の用途では、サンプリング周波数ギガヘルツGHz)帯域まで含み、分解能が10ビット以上であり、DLLの位相較正の間隔が50フェムト秒(fs)以下であることが要求されるため、これを実現する回路は、これまでになくコストが高く複雑なものとなっている。したがって、単にADCへの入力周波数下げるだけでは、タイムインターリーブADCの較正における上述の問題を解決するのにもはや十分ではなく、設計者は、最新の用途に必要な要件を満たすべく、SEU及びSEE条件下でより顕著である課題への取り組みを続けている。

0003

一側面によれば、アナログ−デジタル変換器(ADC)回路が提供される。前記ADC回路は、アナログ入力信号をサンプリングし、一連の第1、第2、第3のサンプリング時点における前記アナログ入力信号の第1、第2、第3の値をそれぞれ表すデジタル変換信号を送出するよう構成された少なくとも第1、第2、第3のADCスライスを含む。前記ADC回路は、さらに、前記アナログ入力信号をサンプリングし、デジタル変換された基準値送出し誤差値の特定を可能にするよう構成された少なくとも1つの基準ADCスライスを含む。前記ADC回路は、さらに、前記第1、第2、第3のADCスライスにそれぞれ接続されていると共に、前記第1、第2、第3の値をそれぞれ格納するよう構成された第1、第2、第3のレジスタを含む。前記ADC回路は、さらに、前記少なくとも1つの基準ADCスライスに接続されていると共に、前記基準値を格納するよう構成された基準レジスタを含む。前記ADC回路は、さらに、入力端及び出力端を有すると共に、サンプリング時間調整信号を生成するよう構成された遅延レジスタを含む。前記サンプリング時間調整信号は、前記第2ADCスライスによる前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にするものである。前記ADC回路は、さらに、前記入力端、前記出力端、前記第1、第2、第3のレジスタ、及び前記基準レジスタに接続されていると共に、前記誤差値と、前記第3、第2、第1のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出するよう構成された複数の演算回路素子と、を含む。

0004

別の側面では、ADCの較正方法が提供される。前記方法は、少なくとも第1、第2、第3のADCスライスにより、アナログ入力信号を順次サンプリングすることを含む。前記方法は、さらに、少なくとも1つの基準ADCスライスにより、前記アナログ入力信号をサンプリングすることを含む。前記方法は、さらに、一連の第1、第2、第3のサンプリング時点における前記アナログ信号の第1、第2、第3の値をそれぞれ表す第1、第2、第3のデジタル変換信号を、前記第1、第2、第3のADCスライスにより送出することを含む。前記方法は、さらに、誤差値の特定を可能にすべく、デジタル変換された基準値を前記少なくとも1つの基準ADCスライスにより送出することを含む。前記方法は、さらに、前記第1、第2、第3のADCスライスにそれぞれ接続された第1、第2、第3のレジスタにより、前記第1、第2、第3の値をそれぞれ格納することを含む。前記方法は、さらに、前記少なくとも1つの基準ADCスライスに接続された基準レジスタにより、前記基準値を格納することを含む。前記方法は、さらに、複数の演算回路素子により、前記誤差値と、前記第3、第2、第1のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出することを含む。前記方法は、さらに、前記複数の演算回路素子により、前記サンプリング時間調整信号を送出することを含む。前記方法は、さらに、前記複数の演算回路素子に接続された遅延レジスタにより、前記サンプリング時間調整信号の値を格納することを含む。前記方法は、さらに、前記遅延レジスタにより、前記デジタル変換信号のタイミング変更の値の決定を少なくとも1サイクル遅延させることを含む。前記方法は、さらに、前記第2ADCスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延レジスタにより、前記サンプリング時間調整信号を生成及び送出することを含む。前記方法は、さらに、前記第2ADCスライスにより、前記アナログ入力信号の次のサンプリング時点の位相を調整することを含む。

0005

さらに別の側面では、ADC回路が提供される。前記ADC回路は、アナログ入力信号をサンプリングし、一連の第1及び第2のサンプリング時点における前記アナログ入力信号の第1及び第2の値をそれぞれ表すデジタル変換信号を送出するよう構成された少なくとも第1及び第2のADCスライスを含む。前記ADC回路は、さらに、前記アナログ入力信号をサンプリングし、デジタル変換された基準値を送出して誤差値の特定を可能にするよう構成された少なくとも1つの基準ADCスライスを含む。前記ADC回路は、さらに、前記第1及び第2のADCスライスにそれぞれ接続されていると共に、前記第1及び第2の値をそれぞれ格納するよう構成された第1及び第2のレジスタを含む。前記ADC回路は、さらに、前記少なくとも1つの基準ADCスライスに接続されていると共に、前記基準値を格納するよう構成された基準レジスタを含む。前記ADC回路は、さらに、入力端、リセット入力端、及び出力端を有すると共に、サンプリング時間調整信号を生成し、その値を格納及び蓄積するようよう構成されたて遅延リセットレジスタを含む。前記サンプリング時間調整信号は、前記第2ADCスライスによる前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にするものである。前記ADC回路は、さらに、前記リセット入力端に接続された比較器出力端、前記遅延リセットレジスタの前記出力端に接続された第1入力端、及び第2入力端を有する比較器を含む。前記ADC回路は、さらに、前記第2入力端に接続されていると共に、所定の制限値を格納するよう構成された閾値レジスタを含む。前記比較器は、蓄積された前記サンプリング時間調整信号の値を前記制限値と比較するよう構成されている。前記比較器は、さらに、比較結果が、前記サンプリング時間調整信号の値が前記制限値と等しいか、前記サンプリング時間調整信号の値が前記制限値よりも大きいか、の少なくともいずれかである場合に、リセット信号を前記比較器出力端から前記リセット入力端に送出して、前記蓄積された値をリセットさせるよう構成されている。前記ADC回路は、さらに、前記遅延リセットレジスタの前記入力端及び前記出力端、前記第1及び第2のレジスタ、及び前記基準レジスタに接続されていると共に、前記誤差値と、前記第2及び第1のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出するよう構成された複数の演算回路素子を含む。

0006

さらに、別の側面では、デジタル変換器ADCの較正方法が提供される。前記方法は、少なくとも第1及び第2のADCスライスにより、アナログ入力信号を順次サンプリングすることを含む。前記方法はさらに、少なくとも1つの基準ADCスライスにより、前記アナログ入力信号をサンプリングすることを含む。前記方法はさらに、一連の第1及び第2のサンプリング時点における前記アナログ信号の第1及び第2の値をそれぞれ表すデジタル変換信号を、前記第1及び第2のADCスライスにより送出することを含む。前記方法はさらに、誤差値の特定を可能にすべく、デジタル変換された基準値を前記少なくとも1つの基準ADCスライスにより送出することを含む。前記方法はさらに、前記第1及び第2のADCスライスにそれぞれ接続された第1及び第2のレジスタにより、前記第1及び第2の値をそれぞれ格納することを含む。前記方法はさらに、前記少なくとも1つの基準ADCスライスに接続された基準レジスタにより、前記基準値を格納することを含む。前記方法はさらに、複数の演算回路素子により、前記誤差値と、前記第2及び第1のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出することを含む。前記方法はさらに、前記複数の演算回路素子により、前記サンプリング時間調整信号を送出することを含む。前記方法はさらに、前記複数の演算回路素子に接続された遅延リセットレジスタにより、前記サンプリング時間調整信号の値を格納することを含む。前記方法はさらに、前記遅延リセットレジスタにより、前記デジタル変換信号のタイミング変更の値の算出を少なくとも1サイクル遅延させることを含む。前記方法はさらに、閾値レジスタにより、所定の制限値を格納することを含む。前記方法はさらに、前記遅延リセットレジスタにより、前記サンプリング時間調整信号の値を蓄積及び格納することを含む。前記方法はさらに、比較器により、前記制限値と前記サンプリング時間調整信号の値とを比較することを含む。前記方法はさらに、前記第2ADCスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延リセットレジスタにより、前記サンプリング時間調整信号を生成及び送出することを含む。前記方法はさらに、前記第2ADCスライスにより、前記アナログ入力信号の次のサンプリング時点の位相を調整することを含む。前記方法はさらに、前記比較の結果が、前記サンプリング時間調整信号の値が前記制限値と等しいか、前記サンプリング時間調整信号の値が前記制限値よりも大きいか、の少なくともいずれかである場合に、前記遅延リセットレジスタにより、前記蓄積された値をリセットすることを含む。

0007

さらに別の側面では、ADC回路が提供される。前記ADC回路は、アナログ入力信号をサンプリングし、一連の第1、第2、第3のサンプリング時点における前記アナログ入力信号の第1、第2、第3の値をそれぞれ表すデジタル変換信号を送出するよう構成された少なくとも第1、第2、第3のADCスライスを含む。前記ADC回路は、さらに、前記アナログ入力信号をサンプリングし、デジタル変換された基準値を送出して誤差値の特定を可能にするよう構成された少なくとも1つの基準ADCスライスを含む。前記ADC回路は、さらに、前記第1、第2、第3のADCスライスにそれぞれ接続されていると共に、前記第1、第2、第3の値をそれぞれ格納するよう構成された第1、第2、第3のレジスタを含む。前記ADC回路は、さらに、前記少なくとも1つの基準ADCスライスに接続されていると共に、前記基準値を格納するよう構成された基準レジスタを含む。前記ADC回路は、さらに、入力端、リセット入力端、及び出力端を有すると共に、サンプリング時間調整信号を生成し、その値を格納及び蓄積するようよう構成された遅延リセットレジスタを含む。前記サンプリング時間調整信号は、前記第2ADCスライスによる前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にするものである。を含む。前記ADC回路は、さらに、前記リセット入力端に接続された比較器出力端、前記遅延リセットレジスタの前記出力端に接続された第1入力端、及び第2入力端を有する比較器を含む。前記ADC回路は、さらに、前記第2入力端に接続されていると共に、所定の制限値を格納するよう構成された閾値レジスタを含む。前記比較器は、蓄積された前記サンプリング時間調整信号の値を前記制限値と比較するよう構成されている。前記比較器は、さらに、比較結果が、前記サンプリング時間調整信号の値が前記制限値と等しいか、前記サンプリング時間調整信号の値が前記制限値よりも大きいか、の少なくともいずれかである場合に、リセット信号を前記比較器出力端から前記リセット入力端に送出して、前記蓄積された値をリセットさせるよう構成されている。前記ADC回路は、さらに、前記遅延リセットレジスタの前記入力端及び前記出力端、前記第1、第2、第3のレジスタ、及び前記基準レジスタに接続されていると共に、前記誤差値と、前記第3、第2、第1のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出するよう構成された複数の演算回路素子を含む。

0008

さらに別の側面では、アナログ−デジタル変換器ADCの較正方法が提供される。前記方法は、少なくとも第1、第2、第3のADCスライスにより、アナログ入力信号を順次サンプリングすることを含む。前記方法は、さらに、少なくとも1つの基準ADCスライスにより、前記アナログ入力信号をサンプリングすることを含む。前記方法は、さらに、一連の第1、第2、第3のサンプリング時点における前記アナログ信号の第1、第2、第3の値をそれぞれ表すデジタル変換信号を、前記第1、第2、第3のADCスライスにより送出することを含む。前記方法は、さらに、誤差値の特定を可能にすべく、デジタル変換された基準値を前記少なくとも1つの基準ADCスライスにより送出することを含む。前記方法は、さらに、前記第1、第2、第3のADCスライスにそれぞれ接続された第1、第2、第3のレジスタにより、前記第1、第2、第3の値をそれぞれ格納することを含む。前記方法は、さらに、前記少なくとも1つの基準ADCスライスに接続された基準レジスタにより、前記基準値を格納することを含む。前記方法は、さらに、複数の演算回路素子により、前記誤差値と、前記第3、第2、第1のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出することを含む。前記方法は、さらに、前記複数の演算回路素子により、前記サンプリング時間調整信号を送出することを含む。前記方法は、さらに、前記複数の演算回路素子に接続された遅延リセットレジスタにより、前記サンプリング時間調整信号の値を格納することを含む。前記方法は、さらに、前記遅延リセットレジスタにより、前記デジタル変換信号のタイミング変更の値の算出を少なくとも1サイクル遅延させることを含む。前記方法は、さらに、閾値レジスタにより、所定の制限値を格納することを含む。前記方法は、さらに、前記遅延リセットレジスタにより、前記サンプリング時間調整信号の値を蓄積及び格納することを含む。前記方法は、さらに、比較器により、前記制限値と前記サンプリング時間調整信号の値とを比較することを含む。前記方法は、さらに、前記第2ADCスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延リセットレジスタにより、前記サンプリング時間調整信号を生成及び送出することを含む。前記方法は、さらに、前記第2ADCスライスにより、前記アナログ入力信号の次のサンプリング時点の位相を調整することを含む。前記方法は、さらに、前記比較の結果が、前記サンプリング時間調整信号の値が前記制限値と等しいか、前記サンプリング時間調整信号の値が前記制限値よりも大きいか、の少なくともいずれかである場合に、前記遅延リセットレジスタにより、前記蓄積された値をリセットすることを含む。

図面の簡単な説明

0009

本開示の特徴、側面、及び効果は、上述したものも、その他ものも、添付図面を参照して以下の記載を読めば、より明確に理解されるであろう。添付図面では、同様の部分については、図面全体を通して同様の参照符号で示す。

0010

図1図6は、本明細書に記載の装置及び方法の実施態様の例を示す。

0011

タイムインターリーブアナログ−デジタル変換器(ADC)への正弦波入力信号の例を示す概念図である。
3点較正法を実施する例示的なタイムインターリーブADC回路の概念図である。
制限ウォッチドッグ2点較正法を実施する例示的なタイムインターリーブADC回路の概念図である。
制限付き3点較正法を実施する例示的なタイムインターリーブADC回路の概念図である。
図1図3に示す上述の2点較正法、制限付き2点較正法、3点較正法における位相調整係数とサンプル時間との関係を例示的にシミュレーションしたグラフである。
図1図3に示す上述の2点較正法、制限付き2点較正法、3点較正法における有効ビット数(ENOB)とインターリーブされたサンプル数との関係を例示的にミュレーションしたグラフである。

0012

いくつかの図面に示されている様々な実施態様の特定の側面や特徴は、単に便宜上の理由で、他の図面には示されていない場合がありうる。任意の図面に示されている任意の特徴は、他の図面や実施態様の説明に示されている対応する他の任意の特徴と組み合わせて言及されたり、特許請求の範囲に記載されたりする場合がありうる。

0013

特に明記しない限り、添付図面は、本開示の実施態様の特徴を例示しているにすぎない。これらの特徴は、本開示の1つ又は複数の実施態様を含む様々なシステムに幅広く適用可能であると考えられる。また、当業者に公知である従来の特徴については、本開示の実施態様の実現に必要なすべてのものを添付図面に含めることは意図していない。

実施例

0014

以下の明細書及び請求の範囲において多くの用語が用いられているが、これらの用語は下記の意味を有するものとして定義される。

0015

単数形での記載は、その文脈において明らかに矛盾しない限り、複数の意味も包含する。

0016

「任意の」あるいは「任意で」は、その用語に続いて記載されている事象や状況が発生する場合も、発生しない場合もあることを意味し、係る記載は、その事象が発生した場合の事例も、発生しなかった場合の事例も包含する。

0017

本明細書及び請求の範囲を通じて、数量表現概数的に記載(approximating language)する文言が用いられている場合があるが、そのような文言が適用されている数量は、関連する基本的な機能に変化をもたらすことなく変更可能である。したがって、「約」、「ほぼ」、「実質的に」などの用語で修飾されている値は、記載した値そのものに限定されない。少なくともいくつかの場合、概数的に記載する文言は、その値を測定する計器の精度に対応しうる。この記載において、また明細書及び請求の範囲の全体において、数値範囲の限定は、組み合わせや入れ替えが可能であり、そのような範囲は、文脈や文言において明らかに矛盾しない限り、その中に含まれる部分範囲のすべてを包含する。

0018

本明細書に記載の「プロセッサ」、「コンピュータ」、及び、これらに関連する用語、例えば、「処理装置」、「演算装置」及び、「コントローラ」は、当該技術分野においてコンピュータと呼ばれる集積回路のみに限定されず、広義に、マイクロコントローラマイクロコンピュータプログラマブル論理コントローラPLC)、特定用途向け集積回路ASIC)、及び、他のプログラマブル回路を指す。また、これらの用語は、本明細書において互いに同じ意味で用いられる。本明細書に記載の実施態様における「メモリ」、及びこれに関連する用語、例えば、「レジスタ」は、限定するものではないが、ランダムアクセスメモリ(RAM)のようなコンピュータ可読媒体、及びフラッシュメモリのようなコンピュータ可読の不揮発性媒体を包含する。これに代えて、フロッピーディスクや、例えば、読取り専用メモリCD−ROM)、光磁気ディスク(MOD)、及び/又は、デジタル多用途ディスク(DVD)などのコンパクトディスクを用いることもできる。また、本明細書に記載の実施態様において、付加的な入力チャネルとしては、限定するものではないが、マウスキーボードなどの操作インターフェースに関連づけられたコンピュータ周辺機器などがある。これに代えて、他のコンピュータ周辺機器を用いることもでき、限定するものではないが、例えば、スキャナも含まれうる。さらに、例示的な実施態様において、付加的な出力チャネルとしては、限定するものではないが、操作者用インターフェースモニタなどがある。

0019

以下の詳細な説明は、例を用いて本開示の実施態様を示すものであって、限定を意味するものではない。本開示の一般的な用途としては、タイムインターリーブアナログ−デジタル変換器(ADC)を使用、較正する回路や方法が想定され、シングル・イベント効果(SEE)、より具体的には、シングル・イベント・アップセット(SEU)が生じるおそれが強い動作条件下での用途も含まれる。

0020

本明細書に記載の耐放射線強化インターリーブADC回路及びその較正方法の実施態様によれば、最小二乗(LMS)法に基づく較正に用いられる時間微分近似値の精度を効率的に高めることができる。また、本明細書に記載の耐放射線強化インターリーブADC回路及びその較正方法によれば、限定するものではないがSEEが生じるような動作条件下においても、進展方向の誤りや誤差拡散による悪影響が防止あるいは低減され、よって、より効率の高い較正を実現でき、システムエラーを防止できる。加えて、本明細書に記載の耐放射線強化インターリーブADC回路及びその較正方法によれば、回路の複雑さやコストを大きく増加させることなく、タイムインターリーブADCの処理速度、分解能、及び信頼性を高めることができる。加えて、本明細書に記載の耐放射線強化インターリーブADC回路及びその較正方法は、非常にコスト効率のよい解決策であり、「ラウンドロビン(round robin)」方式あるいは「補助スライス(auxiliary slice)」方式のいずれを用いる場合であっても、粗調整DLL(ディレイロックループ)と微調整DLLとの両方に容易に適用可能である。加えて、本明細書に記載の耐放射線強化インターリーブADC回路及びその較正方法は、ギガヘルツ(GHz)帯域まで含むサンプリング周波数、10ビット以上の分解能、50フェムト秒(fs)以下の間隔での位相較正が求められる最新の用途にも利用可能であって、より高い分解能かつより低い歪率を実現することができ、また、SEEのほか、電力供給停止などの障害からの回復時間を短縮することができる。

0021

図1は、タイムインターリーブADC(図示せず)への正弦波入力信号100の一例を示す概念図である。例示的な実施態様では、正弦波入力信号100は、正弦曲線状に変化するアナログ信号‐例えば電圧信号([V])‐を表すものであり、x軸に表す時間(t)に対応させてy軸に所定の値をプロットしたものである。また、例示的な実施態様では、2点時間微分推定法(two point time derivative estimation method)を用いて較正を行うことも可能である。点104と点106との2つの点は、正弦波入力信号100を時間(k−1)と時間kとにおいてそれぞれサンプリングしたADCサンプルの第1の対を表す。この第1のケースでは、時間微分dY/dtは、点104と点106とを通る線の勾配で近似される。さらに、例示的な実施態様では、第2の対である点108と点110は、第1対の点(104、106)よりも高いサンプリング周波数で正弦波入力信号100をサンプリングしたADCサンプルの第2の対を表す。点108は、時間(k’−1)においてサンプリングされたものであり、点110は、時間k’においてサンプリングされたものである。この第2のケースでは、時間微分dY/dtは、点108と点110とを通る線の勾配で近似される。同様に、第3の対である点112と点114とは、第1対の点(104、106)よりも高いサンプリング周波数で正弦波入力信号100をサンプリングしたADCサンプルの第3の対を表す。点112は、時間(k’’−1)においてサンプリングされたものであり、点114は、時間k’’においてサンプリングされたものである。この第3のケースでは、時間微分dY/dtは、点112と点114とを通る線の勾配で近似される。

0022

また、例示的な実施態様では、ADCの較正アルゴリズムに、3点時間微分推定法を用いることも可能である。3つの点である点116、点118、点120は、第3対の点(112、114)とほぼ同じサンプリング周波数で正弦波入力信号100をサンプリングして得られる3つのADCサンプルを表す。点116は、時間(k’’’−1)においてサンプリングされたものであり、点118は、時間k’’’においてサンプリングされたものであり、点120は、点(k’’’+1)においてサンプリングされたものである。さらに、例示的な実施態様では、3点時間微分近似、即ち、較正を行う場合、2つの異なる時間微分近似値が可能である。先ず、時間(k’’’−1)の点116に対する時間k’’’の点118でのdY/dtは、点116と点118とを通る線の勾配により近似される。次に、時間(k’’’−1)の点116及び時間(k’’’+1)の点120に対する、時間k’’’の点118でのdY/dtは、前の点116と後ろの点120とを通る線の勾配により近似される。

0023

例示的な実施態様における動作では、点を2つのみ用いて時間微分を近似して得られるdY/dtの近似値は、3点較正法を用いたものよりも精度が低くなる。例えば、時間(k−1)と時間kとにおいて正弦波入力信号100のADCサンプリングを行うと、使用するサンプリング周波数が低すぎて、その信号についての情報が得られない。つまり、正弦波入力信号100の波形は、点110では本来は負の勾配であるのに対し、点(k−1)と点kで疎らなサンプリングを行うと、勾配が正であると推定される。正弦波入力信号100のADCサンプリングの周波数を高くして、時間(k’−1)と時間k’でサンプリングを行うと、欠落情報の影響がある程度低減され、より高精度のdY/dtを推定することができる。つまり、正弦波入力信号100の波形が時間k’で負の勾配であることについては、少なくとも正しく推定される。ただし、ADCサンプリング周波数を高くした場合でも、2点法では、ADC較正から重要な情報が欠落する可能性が残る。例えば、点112に対する点114でのdY/dtを近似する場合、点112との間の信号変化も、点112と点114との間の正弦波入力信号100の最小値も考慮されない。実際に、例示的な実施態様において、点112と点114とを通る線の勾配はほとんどゼロであって、点112と点114との間での正弦波入力信号100の変化を十分に表しておらず、また、k’’として示す点114における本来の勾配、つまり正の勾配を表していない。つまり、2点較正法によるdY/dtの近似では、3点較正法と同等の精度は得られない。

0024

また、既知のインターリーブADCにおいて、正弦波入力信号100を離散的に順次サンプリングした時点においてdY/dtを近似する2点法は、例示的な実施態様の動作では、LMS位相調整係数演算内で用いられるものであり、この演算では、2つの出力コード間の誤差、すなわち、各(理想的でない)ADCスライスの出力コード(デジタル変換された信号の値)および既に処理済み(trimmed)あるいは較正済みの(理想的な)参照スライスの出力コードの間の誤差を以下のように数値化する。



式中のSNは、アキュムレータに格納された、較正用の位相調整係数を表し、μは、アキュムレータゲインの値を表し、Yは、ADC出力値を表し、kは、サンプリング時間を表す。上述の「Error」の値は、時間kにおいて評価されるので、較正法の有効性収束性双方の観点から、dY/dtの推定も同じく時間kにおいて行って、近似により微分dY/dtを算出することに伴う時間の前後のずれによる影響を最小限に留めることが最も重要である。

0025

また、例示的な実施態様の動作では、正弦波入力信号100における点116、点118、及び点120を用いる3点較正法は、上述の2点較正法よりも有利である。具体的には、正弦波入力信号100のADCサンプリングを行う周波数が、点112及び点114のADCサンプリングの周波数と同じである場合、正弦波入力信号100の動的な変化についてより多くの情報を利用することで、より精密な較正を行うことができる。例えば、点116及び点120に対する点118でのdY/dtを、点116と点120とを通る線の勾配で近似する際に、3点較正法では、点116と点120との間の最大値(即ち、微分ゼロ)を考慮する。実際、点118での推定勾配は、ほとんどゼロである。このように、3点較正法では、正弦波入力信号100を非限定な例とするアナログ入力信号について、より多くの関連情報が利用されるので、2点較正法に比較して点118についての較正をより精密に行うことができる。

0026

加えて、例示的な実施態様の動作では、2点較正法を用いる場合、dY/dtが算出されるサンプリング時点と、誤差が算出される時点との間に、例えば以下のような、半サンプリング期間の遅延が生じる。



3点較正法における第3のサンプリング時点の追加により、時間(k’’’−1)および時間k’’’間のdY/dtと、時間(k’’’+1)および時間k’’’間のdY/dtとを平均化することが可能になる。この平均化により、時間(k’’’+1)および時間(k’’’−1)間のdY/dtの近似値が、同一の数学対称性により算出され、これが2点較正法では上述の半サンプル期間の遅延になる。このように、3点較正法によれば、dY/dtの誤差と近似値との両方が、同じサンプリング時点、具体的には、時間k’’’、即ち点118で算出される。



3点較正法のこれらの属性により、正弦波入力信号100について用いられるものを非限定的な例として含む2点較正法に比較して、タイムインターリーブADC較正法のスペクトル特性が改善される。加えて、3点法は、2点較正法に比べ、限定するものではないがSEE事象、特にSEU事象に対する堅牢性が高い。これについては、図5及び図6を参照して後述する。

0027

図2は、3点較正法を実施する例示的なタイムインターリーブADC回路200を示す概念図である。例示的な実施態様では、タイムインターリーブADC回路200は、第1群の複数のADCスライス202を含む。第1群の複数のADCスライス202における各ADCスライス202は、アナログ入力信号204を離散的に順次サンプリングするよう構成されている。アナログ入力信号には、限定するものではないが、例えば正弦波入力信号100(図示せず)のように、時間に伴って変化する電圧レベル連続信号が含まれる。第1群の複数のADCスライス202における各ADCスライス202は、さらに、アナログ入力信号204を所定のサンプリング周波数でサンプリングし、これをデジタル変換した値を出力するよう構成されている。また、例示的な実施態様では、第1群の複数のADCスライス202における各ADCスライス202は、同一のサンプリング周波数でアナログ入力信号204をサンプリングする。実施態様(図示せず)によっては、第1群の複数のADCスライス202におけるADCスライス202は、非同一の周波数でアナログ入力信号204をサンプリングする。そのような実施態様の一例では、図2に示される3つのADCスライス202のうち、2つのADCスライス202のサンプリング周波数は同じである。別の実施態様では、図2に示される3つのADCスライス202のうち、すべてのADCスライス202のサンプリング周波数が異なる。

0028

また、例示的な実施態様によっては、タイムインターリーブADC回路200は、ある時間尺度(図示せず)で実質的に等しい時間間隔の一連の点で、アナログ入力信号204をサンプリングする。例えば、第1ADCスライス206は、アナログ入力信号204を、第1時点、即ち(k−1)においてサンプリングし、第2ADCスライス208は、アナログ入力信号204を、第2時点、即ちkにおいてサンプリングする。同様に、第3ADCスライス210は、アナログ入力信号204を、第3時点、即ち(k+1)においてサンプリングする。第1ADCスライス206は、これに接続された第1レジスタ212を含み、第1ADCスライス206は、サンプリング及びデジタル変換した値を、このレジスタに送り、格納する。第2ADCスライス208は、これに接続された第2レジスタ214を含み、第2ADCスライス208は、サンプリング及びデジタル変換した値を、このレジスタに送り、格納する。第3ADCスライス210は、これに接続された第3レジスタ216、即ち、追加のレジスタを含み、第3ADCスライス210は、サンプリング及びデジタル変換した値を、このレジスタに送り、格納する。

0029

さらに、例示的な実施態様では、タイムインターリーブADC回路200は、基準ADCスライス218を含む。基準ADCスライス218は、アナログ入力信号204をサンプリングし、デジタル変換した所定の基準値を出力するよう構成されている。この基準値は、後述するように、タイムインターリーブADC回路200を較正する目的で、誤差値を算出するのに用いられる。基準ADCスライス218には、基準レジスタ220が接続されており、上記基準値はこのレジスタに送られ、格納される。また、タイムインターリーブADC回路200は、複数の演算回路素子(computational circuit element)も含む。複数の演算回路素子は、第1群の複数の加算器222(222A〜222C)を含む。これらの加算器は、第1レジスタ212、第2レジスタ214、第3レジスタ216にそれぞれ格納された第1、第2、第3のADCサンプル出力信号の値(即ち、第1、第2、第3の値)及び基準レジスタ220に格納された基準値に対する加算及び減算を行うよう構成されている。つまり、加算器222A〜222Cは、第1ADCスライス206、第2ADCスライス208、第3ADCスライス210、及び基準ADCスライス218によりサンプリングされた値の和および差を算出する。例示的な実施態様では、第1レジスタ212、第2レジスタ214、第3レジスタ216、及び基準レジスタ220のうちの少なくとも1つにデータとして格納された上述の第1の値、第2の値、第3の値、及び基準値は、離散的にサンプリングされた一連の時点におけるアナログ入力信号204のアナログ値を表すものである。実施態様(図示せず)によっては、上述のADC出力信号が表す値は、第1レジスタ212、第2レジスタ214、第3レジスタ216、及び基準レジスタ220のうちの少なくとも1つに格納されたデータを表すものではなく、限定するものではないが、演算によってさらに変換及び/又は調整された値を表すものであってもよい。またその演算は、タイムインターリーブADC回路200において、メモリに格納したソフトウェア命令を1つ又は複数のプロセッサ(図示せず)で実行することで、実現されてもよい。

0030

さらに、例示的な実施態様では、第1群の複数の加算器222は、第1加算器222A、第2加算器222B、及び第3加算器222Cを含む。第1加算器222Aは、第1レジスタ212と第3レジスタ216との間で、この両者に接続されている。加算器222Aが出力する第1加算器出力信号は、図2にdY/dtとして示す時間微分近似値(即ち、第1サンプリング時点に対する第3サンプリング時点での時間微分近似値)を表すデジタル信号である。第1加算器222Aは、dY/dtの近似値を決定すなわち算出するが、この算出は、以下の減算により行われる。すなわち、時間(k−1)において第1ADCスライス206によりサンプリングされたアナログ入力信号204のデジタル値(たとえばサンプリングされたアナログ電圧値Y[k−1])を、時間(k+1)において第3ADCスライス210によりサンプリングされたアナログ入力信号204のデジタル値(たとえばY[k+1])から差し引く。したがって、第1加算器出力信号は、dY/dtの近似値を下記のように表す。



第2加算器222Bは、第2レジスタ214と基準レジスタ220との間で、この両者に接続されている。第2加算器222Bの第2加算器出力信号は、時間kにおける誤差値を表すデジタル信号(図2に示す「Error[k]」)である。第2加算器222Bは、時間kにおいて第2ADCスライス208によりサンプリングされたアナログ入力信号204のデジタル値(Y[k])を、基準ADCスライス218の出力を表すデジタル値(即ち、Y[ref])から差し引くことにより、Errorを算出する。したがって、第2加算器出力信号は、時間kにおけるErrorを下記のように表す。

0031

加えて、例示的な実施態様では、タイムインターリーブADC回路200が有する複数の演算回路素子には、乗算器224も含まれる。乗算器224からの乗算器出力は、ErrorとdY/dt近似値との積を表すデジタル信号である。第3加算器222Cは、乗算器224と遅延レジスタ226の入力端225との間で、この両者に接続されている。第3加算器222Cからの第3加算器出力信号は、遅延レジスタ226の入力端225に送られ、少なくとも1クロックサイクルの間、保持される。遅延レジスタ226の出力端227は、第3加算器222C及び第2ADCスライス208に接続されている。

0032

例示的な実施態様の動作では、タイムインターリーブADC回路200は、第3レジスタ216、即ち追加のレジスタを有している。当該レジスタは、時間(k+1)において第3ADCスライス210がサンプリングした第3の値をデジタル変換した値を保持する。この値は、後に複数の演算回路素子が較正の目的で行う演算処理に用いられる。また、例示的な実施態様の動作では、第2レジスタ214に加えて第3レジスタ216が備えられていることにより、タイムインターリーブADC回路200において、3点較正法を、たとえば「ラウンドロビン」等の巡回式サンプリング時間方式(revolving sampled-time basis)に基づいて行うことが可能になる。

0033

また、例示的な実施態様の動作では、遅延レジスタ226は、サンプリング時間調整信号(sample time adjustment signal)を生成し、出力端227を介して送出する。この遅延レジスタ226により、タイムインターリーブADC回路200は、アナログ入力信号204に対する次回の「k」サンプリングのためのサンプリング時間(すなわち位相)の調整を行えるようになる。なお、この調整は、第1、第2、第3の加算器(222A、222B、222C)、乗算器224、及び遅延レジスタ226により実行される下記の演算処理により実現することが可能である。あるいは、ソフトウェアベース命令をメモリに格納しておき、これをタイムインターリーブADC回路200に含まれる少なくとも1つのプロセッサによって実行するようにしてもよい。



したがって、サンプリング時間調整信号を用いることにより、タイムインターリーブADC回路200は、「ラウンドロビン」を非限定的な例として含む巡回式サンプリング時間方式における次のイテレーション(iteration)において、第2ADCスライス208がアナログ入力信号204の次のサンプリングを行う時点を較正することができる。上記の位相調整により、それ以降のアナログ入力信号204のサンプリング時点も同様に調整することができ、係る調整は、タイムインターリーブADC回路200の較正において追加の位相調整が必要である間は引き続き行われる。また、例示的な実施態様の動作では、遅延レジスタ226は、サンプリング時間調整信号をADCクロックサイクルごとに第1、第2、第3のADCスライス(206、208、210)のうちの少なくとも1つに送るので、第2ADCスライス208が順次に行うアナログ入力信号204の各サンプリング時間も、必要であれば、そのように調整することができる。実施態様(図示せず)によっては、遅延レジスタ226によるサンプリング時間調整信号の送出は、ADCサンプリングの1クロックサイクルにつき一度の間隔で行わなくてもよい。送出間隔は、限定するものではないが、例えば、ADCサンプリングの1クロックサイクルごとに2回以上でもよく、ADCサンプリングの1クロックサイクルごとに1回よりも少なくてもよい。

0034

さらに、例示的な実施態様の動作では、較正中のアナログ入力信号204における一連の離散サンプリング点に対する3点較正法の処理が完了すると、第1レジスタ212、第2レジスタ214、及び第3レジスタ216の内容、即ち、格納されたデジタルデータは、タイムインターリーブADC回路200で実行されるすぐ次の較正処理において自動的に上書きされる。実施態様(図示せず)によっては、第1レジスタ212、第2レジスタ214、及び第3レジスタ216のうちの少なくとも1つは、対応する第1ADCスライス206、第2ADCスライス208、又は第3ADCスライス210によりサンプリングされ且つ変換された値を複数格納してもよい。そのような実施態様では、係る複数のサンプリング値は、所定の期間あるいはタイムインターリーブADC回路200が所定回数の較正処理を行う間、そのレジスタに保持するとしてもよく、これによって、より高次勾配推定を行うことでき、有利である。3点較正法を用いるタイムインターリーブADC回路200によれば、SEE、特にSEUのおそれが強い動作条件下でも、高速及び高分解能タイプのADCに関し、較正の収束軌跡を確実に得ることができ、また誤差拡散を低減することができる。

0035

図3は、制限ウォッチドッグ2点較正法(clamped watchdog two point calibration method)を実施する例示的なタイムインターリーブADC回路300を示す概念図である。例示的な実施態様では、タイムインターリーブADC回路300は、第2群の複数のADCスライス302を含む。第2群の複数のADCスライス302における各ADCスライス302は、アナログ入力信号204を離散的に順次サンプリングするよう構成されている。アナログ入力信号には、限定するものではないが、例えば正弦波入力信号100(図示せず)のように、時間に伴って変化する電圧レベルの連続信号が含まれる。第2群の複数のADCスライス302における各ADCスライス302は、さらに、アナログ入力信号204を所定のサンプリング周波数でサンプリングし、これをデジタル変換した値を出力するよう構成されている。また、例示的な実施態様では、第2群の複数のADCスライス302における各ADCスライス302は、同一のサンプリング周波数でアナログ入力信号204をサンプリングする。実施態様(図示せず)によっては、第2群の複数のADCスライス302におけるADCスライス302は、非同一の周波数でアナログ入力信号204をサンプリングする。一実施態様では、図3に示される2つのADCスライス302において、両ADCスライス302のサンプリング周波数は同じである。別の実施態様では、図3に示される2つのADCスライス302において、各ADCスライス302のサンプリング周波数が異なる。

0036

また、例示的な実施態様によっては、タイムインターリーブADC回路300は、ある時間尺度(図示せず)で実質的に等しい時間間隔の一連の点で、アナログ入力信号204をサンプリングする。たとえば、第1ADCスライス304は、アナログ入力信号204を、第1時点、即ち(k−1)においてサンプリングし、第2ADCスライス306は、第2時点、即ちkにおいてアナログ入力信号204をサンプリングする。第1ADCスライス304には第1レジスタ308が接続されており、第1ADCスライス304によりサンプリング及びデジタル変換された値は、このレジスタに送られ、格納される。第2ADCスライス306には第2レジスタ310が接続されており、第2ADCスライス306によりサンプリング及びデジタル変換された値は、このレジスタに送られ、格納される。

0037

さらに、例示的な実施態様では、タイムインターリーブADC回路300は、基準ADCスライス218を含む。基準ADCスライス218は、アナログ入力信号204をサンプリングし、デジタルで表した所定の基準値を出力するよう構成されている。この基準値は、後述するように、タイムインターリーブADC回路300を較正する目的で、誤差値を算出するのに用いられる。基準ADCスライス218には基準レジスタ220が接続されており、上記の基準値はこのレジスタに送られ、格納される。また、タイムインターリーブADC回路300は、複数の演算回路素子も含む。複数の演算回路素子は、第2群の複数の加算器222(222D〜222F)を含む。これらの加算器は、それぞれ、第1レジスタ308及び第2レジスタ310に格納された第1及び第2のサンプルADC出力信号の値(即ち、第1及び第2の値)及び基準レジスタ220に格納された基準値の加算及び減算を行うよう構成されている。つまり、加算器(222D〜222F)は、第1及び第2ADCスライス(304及び306)並びに基準ADCスライス218によりサンプリングされた値の和及び差を算出する。例示的な実施態様では、上述の第1の値、第2の値、及び基準値は、第1レジスタ308、第2レジスタ310、及び基準レジスタ220のうちの少なくとも1つにデータとして格納されており、離散的にサンプリングされた一連の時点におけるアナログ入力信号204のアナログ値を表す。実施態様(図示せず)によっては、上述のADC出力信号は、第1レジスタ308、第2レジスタ310、及び基準レジスタ220のうちの少なくとも1つに格納されたデータの値を表すものではなく、限定するものではないが、演算によってさらに変換及び/又は調整された値を表すものであってもよい。係る演算は、タイムインターリーブADC回路300において、メモリに格納したソフトウェア命令を1つ又は複数のプロセッサ(図示せず)で実行することで実現されてもよい。

0038

さらに、例示的な実施態様では、第2群の複数の加算器222は、第1加算器222D、第2加算器222E、及び第3加算器222Fを含む。第1加算器222Dは、第1レジスタ308と第2レジスタ310との間で、この両者に接続されている。加算器222Dの第1加算器出力信号は、図3にdY/dtとして示す時間微分近似値(即ち、第1サンプリング時点に対する第2サンプリング時点での時間微分近似値)を表すデジタル信号である。第1加算器222Dは、第1ADCスライス304が時間(k−1)においてサンプリングしたアナログ入力信号204を表すデジタル値(たとえばサンプリングされたアナログ電圧値Y[k−1])を、第2ADCスライス306が時間kにおいてサンプリングしたアナログ入力信号204を表すデジタル値(Y[k])から差し引くことにより、dY/dtの近似値を決定すなわち算出する。したがって、第1加算器出力信号は、dY/dtの近似値を下記のように表す。



第2加算器222Eは、第2レジスタ310と基準レジスタ220との間で、この両者に接続されている。第2加算器222Eの第2加算器出力信号は、時間kにおける誤差値(図3に示す「Error[k]」)を表すデジタル信号である。第2加算器222Eは、第2ADCスライス306により時間kにおいてサンプリングされたアナログ入力信号204を表すデジタル値(Y[k])を、基準ADCスライス218の出力を表すデジタル値(Y[ref])から差し引くことにより、Errorを算出する。したがって、第2加算器出力信号は、時間kにおけるErrorを下記のように表す。

0039

加えて、例示的な実施態様では、タイムインターリーブADC回路300が有する複数の演算回路素子には、乗算器224も含まれる。乗算器224の乗算器出力は、ErrorとdY/dt近似値との積を表すデジタル信号である。第3加算器222Fは、乗算器224と遅延リセットレジスタ312の出力端311との間で、この両者に接続されている。第3加算器222F第3加算器出力信号は、遅延リセットレジスタ312の入力端313に送られ、少なくとも1クロックサイクルの間、保持される。タイムインターリーブADC回路300は、比較器314及び閾値レジスタ316も含む。遅延リセットレジスタ312の出力端311は、比較器314の第1入力端318に接続されている。閾値レジスタ316の出力端は、比較器314の第2入力端319に接続されている。比較器314の比較器出力端320は、遅延リセットレジスタ312のリセット入力端321に接続されている。

0040

例示的な実施態様の動作では、第1ADCスライス304及び第2ADCスライス306は、それぞれ第1レジスタ308及び第2レジスタ310を用いて、時間(k−1)及び時間kにおいてサンプリングしたアナログ入力信号204をデジタル変換した値を保持する。時間(k−1)及び時間kにおいてサンプリングした値を保持していることにより、タイムインターリーブADC回路300において、dY/dtの近似値とErrorの値とを決定すなわち算出することが可能になる。また、例示的な実施態様の動作では、タイムインターリーブADC回路300は、所定の、即ち、ユーザが定義した制限値(clamp value)をデータとして閾値レジスタ316に記憶する。この制限値は、遅延リセットレジスタ312に保持されるデータの蓄積値に対する最大許容値、即ち、位相調整係数の上限値である。遅延リセットレジスタ312は、その蓄積値を比較器314に出力する。比較器314は、蓄積値を制限値と比較する。比較器314は、比較機能に基づき、蓄積値が制限値と等しいか制限値を超える場合には(いずれにするかはユーザが設定する比較器314の構成に依存する)、リセット信号322を遅延リセットレジスタ312のリセット入力端321に送出する。

0041

また、例示的な実施態様の動作では、遅延リセットレジスタ312がリセット信号322を受け取ると、遅延リセットレジスタ312に記憶された蓄積値がリセットされ(即ち、ゼロ、又はその他の適切な既知の値にリセットされ)、ゼロ又はその既知の値から蓄積が再開され、その蓄積値が再び制限値と等しいか、これを超える状態になるまで継続される。あくまでも例として、タイムインターリーブADC回路300のユーザによって制限値が50に設定されているとする。この場合、蓄積値が50に等しくなると、比較器314はリセット信号322を、遅延リセットレジスタ312のリセット入力端321に送出する。別の実施態様(図示せず)では、蓄積値が50に等しくなったときではなく、50より大きい値になったときに、ゼロにリセットされる。このように、タイムインターリーブADC回路は、制限付き、即ち、「ウォッチドッグ」リセット較正方式の一部としてのリセット機能を実現する。

0042

また、例示的な実施態様の動作では、遅延リセットレジスタ312は、サンプリング時間調整信号を生成し、出力端311を介して送出する。つまり、遅延リセットレジスタ312は、タイムインターリーブADC回路300が下記の演算処理を行って、アナログ入力信号204の次のサンプリング時間k、即ち、位相を調整することを可能にする。この演算処理は、第1、第2、及び第3の加算器(222D、222E、222F)、乗算器224、及び遅延リセットレジスタ312により実現される。あるいは、メモリに格納され、タイムインターリーブADC回路300に含まれる少なくとも1つのプロセッサにより実行されるソフトウェアベースの命令として実現される。



したがって、サンプリング時間調整信号を用いることにより、タイムインターリーブADC回路300は、「ラウンドロビン」を非限定的な例として含む巡回式サンプリング時間方式における次のイテレーションにおいて、第2ADCスライス306がアナログ入力信号204の次のサンプリングを行う時点を較正することができる。上記の位相調整により、それ以降のアナログ入力信号204のサンプリング時点も同様に調整することができ、係る調整は、タイムインターリーブADC回路300の較正において追加の位相調整が必要である間は引き続き行われる。また、例示的な実施態様の動作では、遅延リセットレジスタ312は、サンプリング時間調整信号をADCクロックサイクルごとに第1及び第2のADCスライス(304、306)のうちの少なくとも1つに送るので、第2ADCスライス306が順次に行うアナログ入力信号204の各サンプリング時間も、必要であれば、そのように調整することができる。実施態様(図示せず)によっては、遅延リセットレジスタ312によるサンプリング時間調整信号の送出は、ADCサンプリングの1クロックサイクルにつき一度の間隔で行わなくてもよい。送出間隔は、限定するものではないが、例えば、ADCサンプリングの1クロックサイクルごとに2回以上でもよく、ADCサンプリングの1クロックサイクルごとに1回よりも少なくてもよい。

0043

さらに、例示的な実施態様の動作では、較正中のアナログ入力信号204における一連の離散サンプリング点に対する2点較正法の処理が完了すると、第1レジスタ308及び第2レジスタ310の内容、即ち、格納されたデジタルデータは、タイムインターリーブADC回路300で実行されるすぐ次の較正処理において自動的に上書きされる。実施態様(図示せず)によっては、第1レジスタ308及び第2レジスタ310のうちの少なくとも1つは、対応する第1ADCスライス304又は第2ADCスライス306によりサンプリングされ且つ変換された値を複数格納してもよい。そのような実施態様では、係る複数のサンプリング値は、所定の期間あるいはタイムインターリーブADC回路300が所定回数の較正処理を行う間、そのレジスタに保持するとしてもよい。上述した制限付き、即ち「ウォッチドッグ」リセット較正方式を用いるタイムインターリーブADC回路300によれば、「ラウンドロビン」方式や「補助スライス」方式の2点較正法を非限定的な例として含む2点較正法が改善され、SEE、特にSEUにより生じるような、放射線による悪影響に対する耐性が向上する。

0044

図4は、制限付きの3点較正法を実施する例示的なタイムインターリーブADC回路400を示す概念図である。例示的な実施態様では、タイムインターリーブADC回路400は、第1群の複数のADCスライス202、第1レジスタ212、第2レジスタ214、第3レジスタ216、基準ADCスライス218、及び基準レジスタ220を含み、これらはすべて、タイムインターリーブADC回路400での利用に合わせて、図2を参照して上述したように、接続及び構成されている。また、タイムインターリーブADC回路400は、複数の演算回路素子を含む。複数の演算回路素子は、第1群の複数の加算器222(222A〜222C)及び乗算器224を含む。これらはすべて、タイムインターリーブADC回路400での利用に合わせて、図2を参照して上述したように接続及び構成されている。例示的な実施態様では、第1加算器222Aからの第1加算器出力は、図2を参照して上述したようにdY/dt近似値を表すデジタル信号である。また、第2加算器222Bからの第2加算器出力はErrorの値を表し、乗算器224からの乗算器出力は、Errorの値とdY/dtの近似値との積を表すデジタル信号であり、これらも図2を参照して上述したものである。

0045

また、例示的な実施態様では、タイムインターリーブADC回路400は、遅延リセットレジスタ312の入力端313に接続された第3加算器222Cも含む。遅延リセットレジスタ312は、リセット入力端321を有する。また、図3を参照して上述したように、遅延リセットレジスタ312の出力端311は、比較器314の第1入力端318に接続されている。閾値レジスタ316は、比較器314の第2入力端319に接続されており、比較器出力端320は、リセット入力端321に接続されており、これらも、図3を参照して上述した通りである。

0046

例示的な実施態様の動作では、タイムインターリーブADC回路400は、第3レジスタ216、即ち追加のレジスタを有している。当該レジスタは、時間(k+1)において第3ADCスライス210がサンプリングした第3の値をデジタル変換した値を保持する。この値は、後に較正の目的で行う演算処理に用いられる。また、例示的な実施態様の動作では、第2レジスタ214に加えて第3レジスタ216が備えられていることにより、タイムインターリーブADC回路400において、3点較正法を、たとえば「ラウンドロビン」等の巡回式サンプリング時間方式に基づいて行うことが可能になる。

0047

また、例示的な実施態様の動作では、基準ADCスライス218、第1ADCスライス206、第2ADCスライス208、第3ADCスライス210は、それぞれのレジスタ(220、212、214、及び216)を用いて、Y[ref]の値及び時間(k−1)、k、(k+1)それぞれにおいてサンプリングされたアナログ入力信号204を表すデジタル変換値を保持する。基準値Y[ref]、並びに時間(k−1)、時間k、時間(k+1)においてサンプリングされた値を格納していることにより、タイムインターリーブADC回路400は、dY/dtの近似値とError値とを決定即ち算出することができる。また、例示的な実施態様の動作では、タイムインターリーブADC回路400は、所定の、即ち、ユーザが定義した制限値をデータとして閾値レジスタ316に記憶する。制限値は、遅延リセットレジスタ312に保持されるデータの蓄積値に対する最大許容値、即ち、位相調整係数の上限値である。遅延リセットレジスタ312は、その蓄積値を比較器314に出力する。比較器314は、蓄積値を制限値と比較する。比較器314は、比較機能を利用して、蓄積値が制限値と等しいか制限値を超える場合には(いずれにするかはユーザが設定する比較器314の構成に依存する)、リセット信号322を遅延リセットレジスタ312のリセット入力端321に送出する。

0048

また、例示的な実施態様の動作では、遅延リセットレジスタ312がリセット信号322を受け取ると、遅延リセットレジスタ312の蓄積値がリセットされ(即ち、ゼロ、又はその他の適切な既知の値にリセットされ)、ゼロ又はその既知の値から蓄積が再開され、蓄積値が再び制限値と等しいか、これを超える状態になるまで継続される。あくまでも例として、タイムインターリーブADC回路400のユーザによって制限値が50に設定されているとする。この場合、蓄積値が50に等しくなると、比較器314はリセット信号322を、遅延リセットレジスタ312のリセット入力端321に送出する。別の実施態様(図示せず)では、蓄積値が50に等しくなったときではなく、50より大きい値になったときに、その値がゼロにリセットされる。このように、タイムインターリーブADC回路は、制限付き、即ち、「ウォッチドッグ」リセット較正方式の一部としてのリセット機能を実現する。

0049

また、例示的な実施態様の動作では、遅延リセットレジスタ312は、サンプリング時間調整信号を生成し、出力端311を介して送出する。つまり、遅延リセットレジスタ312は、タイムインターリーブADC回路400が下記の演算処理を行って、アナログ入力信号204の次のサンプリング時間k、即ち、位相を調整することを可能にする。この演算処理は、第1、第2、及び第3の加算器(222A〜222C)、乗算器224、及び遅延リセットレジスタ312により実現される。あるいは、メモリに格納され、タイムインターリーブADC回路400に含まれる少なくとも1つのプロセッサにより実行されるソフトウェアベースの命令として実現される。



したがって、サンプリング時間調整信号を用いることにより、タイムインターリーブADC回路400は、「ラウンドロビン」を非限定的な例として含む巡回式サンプリング時間方式における次のイテレーションにおいて、第2ADCスライス208がアナログ入力信号204の次のサンプリングを行う時点を較正することができる。上記の位相調整により、それ以降のアナログ入力信号204のサンプリング時点も同様に調整することができ、係る調整は、タイムインターリーブADC回路400の較正において追加の位相調整が必要である間は引き続き行われる。また、例示的な実施態様の動作では、遅延リセットレジスタ312は、サンプリング時間調整信号をADCクロックサイクルごとに第1、第2、第3のADCスライス(206、208、210)のうちの少なくとも1つに送るので、第2ADCスライス208が順次に行うアナログ入力信号204の各サンプリング時間も、必要であれば、そのように調整することができる。実施態様(図示せず)によっては、遅延リセットレジスタ312によるサンプリング時間調整信号の送出は、ADCサンプリングの1クロックサイクルにつき一度の間隔で行わなくてもよい。送出間隔は、限定するものではないが、例えば、ADCサンプリングの1クロックサイクルごとに2回以上でもよく、ADCサンプリングの1クロックサイクルごとに1回よりも少なくてもよい。

0050

さらに、例示的な実施態様の動作では、較正中のアナログ入力信号204における一連の離散サンプリング点に対する3点較正法の処理が完了すると、第1レジスタ212、第2レジスタ214、及び第3レジスタ216の内容、即ち、格納されたデジタルデータは、タイムインターリーブADC回路400で実行されるすぐ次の較正処理において自動的に上書きされる。実施態様(図示せず)によっては、第1レジスタ212、第2レジスタ214、及び第3レジスタ216のうちの少なくとも1つは、対応する第1ADCスライス206、第2ADCスライス208、又は第3ADCスライス210によりサンプリングされ且つ変換された値を複数格納してもよい。そのような実施態様では、係る複数のサンプリング値は、所定の期間あるいはタイムインターリーブADC回路400が所定回数の較正処理を行う間、そのレジスタに保持するとしてもよく、これによって、より高次の勾配推定を行うことでき、有利である。上述した制限付き、即ち「ウォッチドッグ」リセット較正方式による3点較正法を用いるタイムインターリーブADC回路400によれば、「ラウンドロビン」方式や「補助スライス」方式の3点較正法を非限定的な例に含め、タイムインターリーブADC回路の較正が必要となる用途におけるフレキシビリティが向上するとともに、SEE、特にSEUより生じうる、放射線による悪影響に対する耐性が向上する。

0051

図5は、図1図3に示す上述の2点較正法、制限付き2点較正法、および3点較正法における位相調整係数とサンプル時間との関係を例示的にシミュレーションしたグラフ500である。例示的なシミュレーションのグラフ500では、第1データセット502は、図1を参照して上述したように、500フェムト秒(fs)間隔の遅延ロックループ(DLL)で2点較正法を用いるタイムインターリーブADC回路における位相較正係数とサンプリング時間との関係を表している。約7000サンプルに相当する時間経過後に、模擬的なSEU503が(レジスタの符号の反転という形式で)模擬較正エンジン(calibration engine simulation)に導入されると、第1データセット502の位相調整係数は、ゼロから急に増加して、およそ15,000サンプル時間において約80に達している。第1データセット502の位相調整係数は、15,000サンプル時間から指数関数的に拡散しはじめ、およそ42,000サンプル時間において約360に達している。第1データセット502の位相調整係数は、42,000サンプル時間から概ね直線的に増加し続けて、約65,000サンプル時間で約380に達している。位相較正レジスタは、その後は、正しい値であるゼロ近傍の値に回復されないままである。

0052

第2データセット504は、図1を参照して上述したように、50fs間隔のDLLで2点較正法を用いるタイムインターリーブADC回路のサンプル時間毎の位相較正係数を表している。約7000サンプル時間経過後に、模擬的なSEU503が模擬較正エンジンに導入されると、第2データセット504の位相調整係数は、ゼロから対数的に緩やかに増加して、おおよそ17,500サンプル時間において約15に達している。第2データセット504の位相調整係数は、17,500サンプル時間から概ね直線的に漸減し、約50,000サンプル時間においてほぼゼロに戻っている。予想通り、第2データセット504では、相対的に粗いDLL間隔を用いた第1データセット502に比べて性能改善が認められる。

0053

第3データセット506は、図3を参照して上述したように、500fs間隔のDLLで例示的な制限付き2点較正法を用いる例示的なタイムインターリーブADC回路における位相較正係数とサンプリング時間との関係を表しており、閾値レジスタ316の制限レベルは、50に設定されている。約7000サンプル時間経過後に、模擬的なSEU503が模擬較正エンジンに導入されると、第3データセット506の位相調整係数は、約10,000サンプル時間において、ゼロから急に50まで増加している。第3データセット506の位相調整係数は、10,000サンプル時間において即座にゼロにリセットされ、その後、2回目の増加を示しているが、そのピークは約45であって、リセット動作トリガされることはない。その後は、概ね直線的に漸減し、約50,000サンプル時間において、ほぼゼロに戻っている。第3データセット506では、制限付き2点較正法を実施したことにより、第1データセット502に比べて大幅な性能改善が認められる。特に、この改善は、例えばDLLにおける回路の計算量やコストを大幅に増加させることなく達成されるものである。

0054

第4データセット508は、図2を参照して上述したように、500fs間隔のDLLで例示的な3点較正法を用いる例示的なタイムインターリーブADC回路における位相較正係数とサンプリング時間との関係を表している。約7000サンプル時間後に、重イオンの衝突による模擬的なSEU503が模擬較正エンジンに導入されると、第4データセット508の位相調整係数は概ね直線的に微減して、およそ11,500サンプル時間において、約−15になっている。第4データセット508の位相調整係数は、11,500サンプル時間から、概ね直線的に増加して速やかに回復し、約15,000サンプル時間においてほぼゼロに戻っている。第4データセット508では、3点較正法を実施したことにより、第1データセット502及び第2データセット504に比べて、さらには、第3データセット506に比べても、大幅な性能改善が認められる。特に、この改善は、回路の計算量やコストを大幅に増加させることなく、単に、レジスタを1つ、つまり第3レジスタ216を追加するだけで達成されるものである。

0055

第5データセット510は、図2を参照して上述したように、50fs間隔の微調整DLLで例示的な3点較正法を用いる例示的なタイムインターリーブADC回路における位相較正係数とサンプリング時間との関係を表している。約7000サンプル時間経過後に、模擬的なSEU503が模擬較正エンジンに導入されると、第5データセット510の位相調整係数は、ほぼゼロから減少し、約15,000サンプル時間において約−5になっているが、これは無視してよい程度のものに過ぎない。第5データセット510の位相調整係数は、15,000サンプル時間から速やかに回復し始め、23,000サンプル時間においてほぼゼロに戻っている。第5データセット510では、50fs間隔のDDLを実施しており、このこと自体が複雑さやコストは高くなるものの有利であることに加えて、3点較正法を組み合わせて実施したことので、第1データセット502、第2データセット504、及び第3データセット506に比べて大幅な性能改善が認められる。

0056

図6は、図1図3に示す上述の2点較正法、制限付き2点較正法、3点較正法について、有効ビット数(ENOB)で評価したADC分解能と、インターリーブされるサンプルの数との関係を例示的にシミュレーションしたグラフ600である。例示的なシミュレーションのグラフ600では、第6データセット602は、図1を参照して上述したように、500fs間隔のDLLで2点較正法を用いるタイムインターリーブADC回路におけるENOBとインターリーブされるサンプルの個数との関係を表している。サンプル数が約200,000個になった時点で、模擬的なSEU604が模擬較正エンジンに導入されると、その後の残りのシミュレーション期間を通じて、ENOBは、最小約1.5ビットと最大約4ビットとの間で周期的に変化する。このタイムインターリーブADCでは、次のハードリセットを実行しない限り、ENOBが9ビット以上の性能に回復することはない。

0057

第7データセット606は、図1を参照して上述したように、50fs間隔のDLLで2点較正法を用いるタイムインターリーブADC回路におけるENOBとインターリーブされるサンプルの個数との関係を表している。サンプル数約200,000個で、模擬的なSEU604が模擬較正エンジンに導入されると、その後、ENOBは対数的に増加して、サンプル数約3,500,000個で約9ビットに達している。サンプル数が約3,500,000個になった後は、第7データセット606は、シミュレーション終了までの期間を通じてゆっくりと指数関数的に安定し、約10.5ビットに達している。

0058

第8データセット608は、図3を参照して上述したように、500fs間隔のDLLで例示的な制限付き2点較正法を用いる例示的なタイムインターリーブADC回路におけるENOBとインターリーブされるサンプルの個数との関係を表している。サンプル数約200,000個で、模擬的なSEU604が模擬較正エンジンに導入されると、ENOBは、その後ほぼ対数的に増加して、サンプル数約1,300,000個で約7ビットに達している。サンプル数が約1,300,000個になった後は、第8データセット608は、シミュレーション終了までの期間を通じて直線的に増加して、7.5ビットに達している。第8データセット608では、制限付き2点較正法を実施したことにより、同等に粗い間隔のDLLを用いた第6データセット602に比べて性能改善が認められ、特に、SEU導入後のENOBの非拡散的な挙動が達成されている。特に、この改善は、回路の計算量やコストを大幅に増加させることなく達成される。

0059

第9データセット610は、図2を参照して上述したように、500fs間隔のDLLで例示的な3点較正法を用いる例示的なタイムインターリーブADC回路におけるENOBとインターリーブされるサンプルの個数との関係を表している。サンプル数約200,000個で、模擬的なSEU604が模擬較正エンジンに導入されると、ENOBは、その後、対数的に増加して、サンプル数約2,000,000個で約8.3ビットに達している。サンプル数が約2,000,000個になった後は、第9データセット610は、シミュレーション終了までの期間を通じて直線的にゆっくりと増加して、9ビットに達している。第9データセット610では、3点較正法の採用を実施したことにより、第6データセット602に比べて、大幅な性能改善が認められ、特に、SEU導入後の挙動が非拡散的であることや、最終ENOBレベルの高さが得られる。特に、この改善は、回路の計算量やコストを大幅に増加させることなく、単に、レジスタを1つ、つまり図2を参照して上述したように、第3レジスタ216を追加するだけで達成できる。

0060

第10データセット612は、図2を参照して上述したように、50fs間隔の微調整DLLで例示的な3点較正法を用いる例示的なタイムインターリーブADC回路におけるENOBとインターリーブされるサンプルの個数との関係を表している。サンプル数約200,000個で、模擬的なSEU604が模擬較正エンジンに導入されると、ENOBは、その後、対数的に増加して、サンプル数約8,000,000個で約11.3ビットに収束する。第10データセット612では、50fs間隔のDLLを実施しており、このこと自体が複雑さやコストは高くなるものの有利であることに加えて、3点較正法を組み合わせて実施したことにより、第6データセット602及び第7データセット606に比べて、大幅な性能改善が認められ、特にADCの分解能において大幅な性能改善が認められる。特に、この効果は、より間隔の粗いDLLにおいても、レジスタを1つ、即ち第3レジスタ216(図示せず)を追加するだけで達成される。よって、疎調整DLLと微調整DLLのいずれのタイムインターリーブADC回路においても、制限付き2点較正法あるいは3点較正法を用いることによって、性能、SEUからの回復速度、システムそのものの最終的な機能性(即ち、非拡散性)が向上する。

0061

さらに、本開示は以下の付記による例を包含するものとする。

0062

付記1.アナログ入力信号をサンプリングし、一連の第1、第2、第3のサンプリング時点における前記アナログ入力信号の第1、第2、第3の値をそれぞれ表すデジタル変換信号を送出するよう構成された少なくとも第1、第2、第3のADCスライスと;前記アナログ入力信号をサンプリングし、デジタル変換された基準値を送出して誤差値の特定を可能にするよう構成された少なくとも1つの基準ADCスライスと;前記第1、第2、第3のADCスライスにそれぞれ接続されていると共に、前記第1、第2、第3の値をそれぞれ格納するよう構成された第1、第2、第3のレジスタと;前記少なくとも1つの基準ADCスライスに接続されていると共に、前記基準値を格納するよう構成された基準レジスタと;入力端及び出力端を有すると共に、サンプリング時間調整信号を生成するよう構成されており、前記サンプリング時間調整信号は、前記第2ADCスライスによる前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にするものである遅延レジスタと;前記入力端、前記出力端、前記第1、第2、第3のレジスタ、及び前記基準レジスタに接続されていると共に、前記誤差値と、前記第3、第2、第1のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出するよう構成された複数の演算回路素子と;を含む、アナログ−デジタル変換器ADC回路。

0063

付記2.前記複数の演算回路素子は、第1加算器、第2加算器、第3加算器、及び乗算器を含み;前記第1加算器は、前記第1レジスタと前記第3レジスタとの間で、この両者に接続されており、前記第1加算器は、さらに、前記乗算器に接続されており;前記第2加算器は、前記第2レジスタと前記基準レジスタとの間で、この両者に接続されており、前記第2加算器は、さらに、前記乗算器に接続されており;前記乗算器は、前記第1加算器と前記第2加算器との間で、この両者に接続されており、前記乗算器は、さらに、前記第3加算器に接続されており;前記第3加算器は、前記乗算器と前記入力端との間で、この両者に接続されている、付記1に記載のADC回路。

0064

付記3.前記第1加算器は、前記第3の値と前記第1の値との第1差分を算出するよう構成されており、前記第1差分の値は、前記時間微分近似値を表すものであり、前記第1加算器は、さらに、前記時間微分近似値を前記乗算器に送出するよう構成されており;前記第2加算器は、前記基準値と前記第2の値との第2差分を算出するよう構成されており、前記第2差分の値は、前記誤差値を表すものであり、前記第2加算器は、さらに、前記誤差値を前記乗算器に送出するよう構成されており;前記乗算器は、前記第1差分と前記第2差分との積を算出するよう構成されており、前記乗算器は、さらに、前記積の値を前記第3加算器に送出するよう構成されており;前記第3加算器は、前記積と前記サンプリング時間調整信号の値との和を算出するよう構成されており、前記第3加算器は、さらに、前記和の値を前記入力端に送出するよう構成されている、付記2に記載のADC回路。

0065

付記4.前記第3加算器は、さらに、「現サンプリング時点の較正用の位相調整係数」と「ゲイン値、前記時間微分近似値および前記誤差値の積」との和を算出するよう構成されており、この和は、前記サンプリング時間調整信号の値を表すものであり;前記遅延レジスタは、さらに、前記ゲイン値を格納すると共に、前記サンプリング時間調整信号を前記第2ADCスライスに送出して、サンプリング位相の不一致誤差を低減するよう構成されている、付記3に記載のADC回路。

0066

付記5.アナログ−デジタル変換器ADCの較正方法であって、少なくとも第1、第2、第3のADCスライスにより、アナログ入力信号を順次サンプリングすることと;少なくとも1つの基準ADCスライスにより、前記アナログ入力信号をサンプリングすることと;一連の第1、第2、第3のサンプリング時点における前記アナログ信号の第1、第2、第3の値をそれぞれ表す第1、第2、第3のデジタル変換信号を、前記第1、第2、第3のADCスライスにより送出することと;誤差値の特定を可能にすべく、デジタル変換された基準値を前記少なくとも1つの基準ADCスライスにより送出することと;前記第1、第2、第3のADCスライスにそれぞれ接続された第1、第2、第3のレジスタにより、前記第1、第2、第3の値をそれぞれ格納することと;前記少なくとも1つの基準ADCスライスに接続された基準レジスタにより、前記基準値を格納することと;複数の演算回路素子により、前記誤差値と、前記第3、第2、第1のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出することと;前記複数の演算回路素子により、前記サンプリング時間調整信号を送出することと;前記複数の演算回路素子に接続された遅延レジスタにより、前記サンプリング時間調整信号の値を格納することと;前記遅延レジスタにより、前記デジタル変換信号のタイミング変更の値の算出を少なくとも1サイクル遅延させることと;前記第2ADCスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延レジスタにより、前記サンプリング時間調整信号を生成及び送出することと;前記第2ADCスライスにより、前記アナログ入力信号の次のサンプリング時点の位相を調整することと、を含む方法。

0067

付記6.前記複数の演算回路素子は、第1、第2、第3の加算器、及び乗算器を含むものであり、前記算出は、前記アナログ入力信号の前記時間微分近似値を表すものとして、前記3の値と前記第1の値との第1差分の値を前記第1加算器により算出することと;前記誤差値を表すものとして、前記基準値と前記第2の値との第2差分の値を前記第2加算器により算出することと;前記サンプリング時間調整信号の値を表すものとして、前記第1差分と前記第2差分との積の値を前記加算器により算出することと;前記積と前記サンプリング時間調整信号の値との和の値を、前記第3加算器により算出することと、を含む、付記5に記載の方法。

0068

付記7.前記複数の演算回路素子により前記サンプリング時間調整信号を送出することは、前記第1差分の値及び前記第2差分の値を、前記加算器に送出することと;前記積の値を前記第3加算器に送出することと;前記和の値を前記遅延レジスタに送出することと、を含む、付記6に記載の方法。

0069

付記8.前記第2ADCスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延レジスタにより、前記サンプリング時間調整信号を生成及び送出することは、前記第2ADCスライス及び前記第3加算器の両方に前記サンプリング時間調整信号を送出することを含む、付記7に記載の方法。

0070

付記9.アナログ入力信号をサンプリングし、一連の第1及び第2のサンプリング時点における前記アナログ入力信号の第1及び第2の値をそれぞれ表すデジタル変換信号を送出するよう構成された少なくとも第1及び第2のADCスライスと;前記アナログ入力信号をサンプリングし、デジタル変換された基準値を送出して誤差値の特定を可能にするよう構成された少なくとも1つの基準ADCスライスと;前記第1及び第2のADCスライスにそれぞれ接続されていると共に、前記第1及び第2の値をそれぞれ格納するよう構成された第1及び第2のレジスタと;前記少なくとも1つの基準ADCスライスに接続されていると共に、前記基準値を格納するよう構成された基準レジスタと;入力端、リセット入力端、及び出力端を有すると共に、サンプリング時間調整信号を生成し、その値を格納及び蓄積するようよう構成されており、前記サンプリング時間調整信号は、前記第2ADCスライスによる前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にするものである遅延リセットレジスタと;前記リセット入力端に接続された比較器出力端、前記出力端に接続された第1入力端、及び第2入力端を有する比較器と;前記第2入力端に接続されていると共に、所定の制限値を格納するよう構成された閾値レジスタと;複数の演算回路素子と;を含むアナログ−デジタル変換器ADC回路であって、前記比較器は、蓄積された前記サンプリング時間調整信号の値を前記制限値と比較し、比較結果が、前記サンプリング時間調整信号の値が前記制限値と等しいか、前記サンプリング時間調整信号の値が前記制限値よりも大きいか、の少なくともいずれかである場合に、リセット信号を前記比較器出力端から前記リセット入力端に送出して、前記蓄積された値をリセットさせるよう構成されており、前記複数の演算回路素子は、前記入力端、前記出力端、前記第1及び第2のレジスタ、及び前記基準レジスタに接続されていると共に、前記誤差値と、前記第2及び第1のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出するよう構成されている、アナログ−デジタル変換器ADC回路。

0071

付記10.前記複数の演算回路素子は、第1加算器、第2加算器、第3加算器、及び乗算器を含み;前記第1加算器は、前記第1レジスタと前記第2レジスタとの間で、この両者に接続されており、前記第1加算器は、さらに、前記乗算器に接続されており;前記第2加算器は、前記第2レジスタと前記基準レジスタとの間で、この両者に接続されており、前記第2加算器は、さらに、前記乗算器に接続されており;前記乗算器は、前記第1加算器と前記第2加算器との間で、この両者に接続されており、前記乗算器は、さらに、前記第3加算器に接続されており;前記第3加算器は、前記乗算器と前記入力端との間で、この両者に接続されている、付記9に記載のADC回路。

0072

付記11.前記第1加算器は、前記第2の値と前記第1の値との第1差分を算出するよう構成されており、前記第1差分の値は、前記アナログ入力信号の前記時間微分近似値を表すものであり、前記第1加算器は、さらに、前記時間微分近似値を前記乗算器に送出するよう構成されており;前記第2加算器は、前記基準値と前記第1の値との第2差分を算出するよう構成されており、前記第2差分の値は、前記誤差値を表すものであり、前記第2加算器は、さらに、前記誤差値を前記乗算器に送出するよう構成されており;前記乗算器は、前記第1差分と前記第2差分との積を算出するよう構成されており、前記乗算器は、さらに、前記積の値を前記第3加算器に送出するよう構成されており;前記第3加算器は、前記積と前記サンプリング時間調整信号の値との和を算出するよう構成されており、前記第3加算器は、さらに、前記和の値を前記入力端に送出するよう構成されている、付記10に記載のADC回路。

0073

付記12.前記第3加算器は、さらに、「現サンプリング時点の較正用の位相調整係数」と「ゲイン値、前記アナログ入力信号の前記時間微分近似値、および前記誤差値の積」との和を算出するよう構成されており、前記和は、前記サンプリング時間調整信号の値を表すものであり;前記リセット遅延レジスタは、さらに、前記ゲイン値を格納すると共に、前記サンプリング時間調整信号を前記第2ADCスライスに送出して、サンプリング位相の不一致誤差の低減を可能にするよう構成されている、付記11に記載のADC回路。

0074

付記13.アナログ−デジタル変換器ADCの較正方法であって、少なくとも第1及び第2のADCスライスにより、アナログ入力信号を順次サンプリングすることと;少なくとも1つの基準ADCスライスにより、前記アナログ入力信号をサンプリングすることと;一連の第1及び第2のサンプリング時点における前記アナログ信号の第1及び第2の値をそれぞれ表すデジタル変換信号を、前記第1及び第2のADCスライスにより送出することと;誤差値の特定を可能にすべく、デジタル変換された基準値を前記少なくとも1つの基準ADCスライスにより送出することと;前記第1及び第2のADCスライスにそれぞれ接続された第1及び第2のレジスタにより、前記第1及び第2の値をそれぞれ格納することと;前記少なくとも1つの基準ADCスライスに接続された基準レジスタにより、前記基準値を格納することと;複数の演算回路素子により、前記誤差値と、前記第2及び第1のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出することと;前記複数の演算回路素子により、前記サンプリング時間調整信号を送出することと;前記複数の演算回路素子に接続された遅延リセットレジスタにより、前記サンプリング時間調整信号の値を格納することと;前記遅延リセットレジスタにより、前記デジタル変換信号のタイミング変更の値の算出を少なくとも1サイクル遅延させることと;閾値レジスタにより、所定の制限値を格納することと;前記遅延リセットレジスタにより、前記サンプリング時間調整信号の値を蓄積及び格納することと;比較器により、前記制限値と前記サンプリング時間調整信号の値とを比較することと;前記第2ADCスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延リセットレジスタにより、前記サンプリング時間調整信号を生成及び送出することと;前記第2ADCスライスにより、前記アナログ入力信号の次のサンプリング時点の位相を調整することと;前記比較の結果が、前記サンプリング時間調整信号の値が前記制限値と等しいか、前記サンプリング時間調整信号の値が前記制限値よりも大きいか、の少なくともいずれかである場合に、前記遅延リセットレジスタにより、前記蓄積された値をリセットすることと、を含む方法。

0075

付記14.前記複数の演算回路素子は、第1、第2、第3の加算器、及び乗算器を含むものであり、前記算出は、前記アナログ入力信号の前記時間微分近似値を表すものとして、前記2の値と前記第1の値との第1差分の値を前記第1加算器により算出することと;前記誤差値を表すものとして、前記基準値と前記第2の値との第2差分の値を前記第2加算器により算出することと;前記サンプリング時間調整信号の値を表すものとして、前記第1差分と前記第2差分との積の値を前記加算器により算出することと;前記積と前記サンプリング時間調整信号の値との第1の和の値を、前記第3加算器により算出することと、を含む、付記13に記載の方法。

0076

付記15.前記複数の演算回路素子により前記サンプリング時間調整信号を送出することは、前記第1差分の値及び前記第2差分の値を、前記加算器に送出することと;前記積の値を前記第3加算器に送出することと;前記第1の和の値を前記遅延リセットレジスタに送出することと、を含む、付記14に記載の方法。

0077

付記16.前記遅延リセットレジスタにより、前記サンプリング時間調整信号の値を蓄積及び格納することは、前記蓄積された値を表すものとして、前記遅延リセットレジスタに格納されている前記サンプリング時間調整信号の前回のサンプリング時点の値と今の時点の積の値との第2の和の値を前記遅延リセットレジスタにより算出することと;前記遅延リセットレジスタにより、前記第2の和の値を格納することと、を含む、付記15に記載の方法。

0078

付記17.前記第2ADCスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延リセットレジスタにより、前記サンプリング時間調整信号を生成及び送出することは、前記第2ADCスライス及び前記第3加算器の両方に前記サンプリング時間調整信号を送出することを含む、付記16に記載の方法。

0079

付記18.アナログ入力信号をサンプリングし、一連の第1、第2、第3のサンプリング時点における前記アナログ入力信号の第1、第2、第3の値をそれぞれ表すデジタル変換信号を送出するよう構成された少なくとも第1、第2、第3のADCスライスと;前記アナログ入力信号をサンプリングし、デジタル変換された基準値を送出して誤差値の特定を可能にするよう構成された少なくとも1つの基準ADCスライスと;前記第1、第2、第3のADCスライスにそれぞれ接続されていると共に、前記第1、第2、第3の値をそれぞれ格納するよう構成された第1、第2、第3のレジスタと;前記少なくとも1つの基準ADCスライスに接続されていると共に、前記基準値を格納するよう構成された基準レジスタと;入力端、リセット入力端、及び出力端を有すると共に、サンプリング時間調整信号を生成し、その値を格納及び蓄積するようよう構成されており、前記サンプリング時間調整信号は、前記第2ADCスライスによる前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にするものである遅延リセットレジスタと;前記リセット入力端に接続された比較器出力端、前記出力端に接続された第1入力端、及び第2入力端を有する比較器と;前記第2入力端に接続されていると共に、所定の制限値を格納するよう構成された閾値レジスタと;複数の演算回路素子と、を含むアナログ−デジタル変換器ADC回路であって、前記比較器は、蓄積された前記サンプリング時間調整信号の値を前記制限値と比較し、比較結果が、前記サンプリング時間調整信号の値が前記制限値と等しいか、前記サンプリング時間調整信号の値が前記制限値よりも大きいか、の少なくともいずれかである場合に、リセット信号を前記比較器出力端から前記リセット入力端に送出して、前記蓄積された値をリセットさせるよう構成されており、前記複数の演算回路素子は、前記入力端、前記出力端、前記第1、第2、第3のレジスタ、及び前記基準レジスタに接続されていると共に、前記誤差値と、前記第3、第2、第1のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出するよう構成されている、アナログ−デジタル変換器ADC回路。

0080

付記19.前記複数の演算回路素子は、第1加算器、第2加算器、第3加算器、及び乗算器を含み;前記第1加算器は、前記第1レジスタと前記第3レジスタとの間で、この両者に接続されており、前記第1加算器は、さらに、前記乗算器に接続されており;前記第2加算器は、前記第2レジスタと前記基準レジスタとの間で、この両者に接続されており、前記第2加算器は、さらに、前記乗算器に接続されており;前記乗算器は、前記第1加算器と前記第2加算器との間で、この両者に接続されており、前記乗算器は、さらに、前記第3加算器に接続されており;前記第3加算器は、前記乗算器と前記入力端との間で、この両者に接続されている、付記18に記載のADC回路。

0081

付記20.前記第1加算器は、前記第3の値と前記第1の値との第1差分を算出するよう構成されており、前記第1差分の値は、前記アナログ入力信号の前記時間微分近似値を表すものであり、前記第1加算器は、さらに、前記時間微分近似値を前記乗算器に送出するよう構成されており;前記第2加算器は、前記基準値と前記第2の値との第2差分を算出するよう構成されており、前記第2差分の値は、前記誤差値を表すものであり、前記第2加算器は、さらに、前記誤差値を前記乗算器に送出するよう構成されており;前記乗算器は、前記第1差分と前記第2差分との積を算出するよう構成されており、前記乗算器は、さらに、前記積の値を前記第3加算器に送出するよう構成されており;前記第3加算器は、前記積と前記サンプリング時間調整信号の値との和を算出するよう構成されており、前記第3加算器は、さらに、前記和の値を前記入力端に送出するよう構成されている、付記19に記載のADC回路。

0082

付記21.前記第3加算器は、さらに、「現サンプリング時点の較正用の位相調整係数」と「ゲイン値、前記アナログ入力信号の前記時間微分近似値、および前記誤差値の積」との和を算出するよう構成されており、前記和は、前記サンプリング時間調整信号の値を表すものであり;前記遅延リセットレジスタは、さらに、前記ゲインの値を格納すると共に、前記サンプリング時間調整信号を前記第2ADCスライスに送出して、サンプリング位相の不一致誤差の低減を可能にするよう構成されている、付記20に記載のADC回路。

0083

付記22.アナログ−デジタル変換器ADCの較正方法であって、少なくとも第1、第2、第3のADCスライスにより、アナログ入力信号を順次サンプリングすることと;少なくとも1つの基準ADCスライスにより、前記アナログ入力信号をサンプリングすることと;一連の第1、第2、第3のサンプリング時点における前記アナログ信号の第1、第2、第3の値をそれぞれ表すデジタル変換信号を、前記第1、第2、第3のADCスライスにより送出することと;誤差値の特定を可能にすべく、デジタル変換された基準値を前記少なくとも1つの基準ADCスライスにより送出することと;前記第1、第2、第3のADCスライスにそれぞれ接続された第1、第2、第3のレジスタにより、前記第1、第2、第3の値をそれぞれ格納することと;前記少なくとも1つの基準ADCスライスに接続された基準レジスタにより、前記基準値を格納することと;複数の演算回路素子により、前記誤差値と、前記第3、第2、第1のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出することと;前記複数の演算回路素子により、前記サンプリング時間調整信号を送出することと;前記複数の演算回路素子に接続された遅延リセットレジスタにより、前記サンプリング時間調整信号の値を格納することと;前記遅延リセットレジスタにより、前記デジタル変換信号のタイミング変更の値の算出を少なくとも1サイクル遅延させることと;閾値レジスタにより、所定の制限値を格納することと;前記遅延リセットレジスタにより、前記サンプリング時間調整信号の値を蓄積及び格納することと;比較器により、前記制限値と前記サンプリング時間調整信号の値とを比較することと;前記第2ADCスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延リセットレジスタにより、前記サンプリング時間調整信号を生成及び送出することと;前記第2ADCスライスにより、前記アナログ入力信号の次のサンプリング時点の位相を調整することと;前記比較の結果が、前記サンプリング時間調整信号の値が前記制限値と等しいか、前記サンプリング時間調整信号の値が前記制限値よりも大きいか、の少なくともいずれかである場合に、前記遅延リセットレジスタにより、前記蓄積された値をリセットすることと、を含む方法。

0084

付記23.前記複数の演算回路素子は、第1、第2、第3の加算器、及び乗算器を含むものであり、前記算出は、前記アナログ入力信号の前記時間微分近似値を表すものとして、前記3の値と前記第1の値との第1差分の値を前記第1加算器により算出することと;前記誤差値を表すものとして、前記基準値と前記第2の値との第2差分の値を前記第2加算器により算出することと;前記サンプリング時間調整信号の値を表すものとして、前記第1差分と前記第2差分との積の値を前記加算器により算出することと;前記積と前記サンプリング時間調整信号の値との第1の和の値を、前記第3加算器により算出することと、を含む、付記22に記載の方法。

0085

付記24.前記複数の演算回路素子により前記サンプリング時間調整信号を送出することは、前記第1差分の値及び前記第2差分の値を、前記加算器に送出することと;前記積の値を前記第3加算器に送出することと;前記第1の和の値を前記遅延リセットレジスタに送出することと;を含む、付記23に記載の方法。

0086

付記25.前記遅延リセットレジスタにより、前記サンプリング時間調整信号の値を蓄積及び格納することは、前記蓄積された値を表すものとして、前記遅延リセットレジスタに格納されている前記サンプリング時間調整信号の前回のサンプリング時点の値と、今の時点の積の値と、の第2の和の値を前記遅延リセットレジスタにより算出することと;前記遅延リセットレジスタにより、前記第2の和の値を格納することと、を含む、付記24に記載の方法。

0087

付記26.前記第2ADCスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延リセットレジスタにより、前記サンプリング時間調整信号を生成及び送出することは、前記第2ADCスライス及び前記第3加算器の両方に前記サンプリング時間調整信号を送出することを含む、付記25に記載の方法。

0088

耐放射線強化されたインターリーブADC回路のシステム及び装置ならびにその較正方法を、例を挙げて詳細に説明した。ただし、例示した装置は、本明細書に記載した特定の実施態様に限定されるものではなく、各装置のコンポーネントを、本明細書に記載した他のコンポーネントとは別個に独立して使用することも可能である。各システムコンポーネントについても、他のシステムコンポーネントと組わせて使用することも可能である。

0089

実施態様によっては、1つ又は複数の電子デバイス演算デバイスを利用する場合もある。係るデバイスとしては、一般的にプロセッサ、処理装置、又は、コントローラがあり、例えば、汎用中央処理装置(CPU)、グラフィックスプロセッシングユニット(GPU)、マイクロコンピュータ、縮小命令セットコンピュータRISC)プロセッサ、特定用途向け集積回路(ASIC)、プログラマブルロジックコントローラ(PLC)、フィールドプログラマブルゲートアレイFPGA)、デジタル信号処理(DSP)装置、及び/又は、本明細書に記載の機能を実行可能な任意のその他の回路や処理装置などがある。本明細書に記載の方法は、実行可能な命令群としてコード化し、コンピュータ可読媒体に組み込んでもよい。係る媒体は、限定するものではないが、記憶装置メモリ装置を含む。この命令群は、処理装置により実行されると、処理装置に本明細書に記載の方法の少なくとも一部を実行させる。上述の例は例示的なものに過ぎず、よって、メモリ、プロセッサ、及び処理装置なる用語の定義や意味を限定することを意図するものではない。

0090

上述した実施態様による耐放射線強化インターリーブADC回路及びその較正方法によれば、LMS法に基づく較正において、時間微分近似値の精度を効率的に高めることができる。また、上述した実施態様の耐放射線強化インターリーブADC回路及びその較正方法によれば、進展方向の誤りや誤差拡散による悪影響を防止あるいは低減でき、よって、より効率の高い較正を実現でき、限定するものではないがSEEが生じる動作条件下でも、システムエラーを防止できる。加えて、上述した実施態様の耐放射線強化インターリーブADC回路及びその較正方法によれば、回路の複雑さやコストを大きく増加させることなく、タイムインターリーブADCの処理速度、分解能、及び信頼性を高めることができる。加えて、上述した実施態様の耐放射線強化インターリーブADC回路及びその較正方法は、コスト効率の高い解決策であり、「ラウンドロビン」方式あるいは「補助スライス」方式のいずれを用いる場合であっても、粗調整DLLと微調整DLLとの両方に容易に適用可能である。加えて、上述した実施態様の耐放射線強化インターリーブADC回路及びその較正方法は、ギガヘルツ(GHz)帯域まで含むサンプリング周波数、10ビット以上の分解能、50フェムト秒(fs)以下の間隔での位相較正が求められる最新の用途にも利用可能であり、より高い分解能をより低い歪率で実現することができ、また、SEEほか、電力供給停止などの障害からの回復時間を短縮することができる。

0091

上述した実施態様の耐放射線強化インターリーブADC回路及びその較正方法によれば、以下に例示した技術的効果のうちの少なくとも1つ以上が得られる。即ち、(a)LMS法に基づく較正における時間微分近似値の精度の効率的な改善、(b)進展方向の誤りや誤差拡散による悪影響の防止あるいは低減、(c)較正効率の改善、及び、限定するものではないがSEEが生じる動作条件下の不具合を含むシステムエラーの防止、(d)回路の複雑さやコストの大幅な増加を伴わない、タイムインターリーブADCの処理速度、分解能、及び信頼性を向上、(e)耐放射線強化インターリーブADCの較正について、「ラウンドロビン」方式あるいは「補助スライス」方式のいずれを用いる場合であっても、粗調整DLLと微調整DLLとの両方に容易に適用可能な、コスト効率の高い解決策の提供、及び(f)GHz帯域まで含むサンプリング周波数、10ビット以上の分解能、50fs以下の間隔での位相較正が求められる最新の用途にも利用可能であって、より高い分解能をより低い歪率で実現することができ、また、SEEほか、電力供給停止などの障害からの回復時間を短縮することができる耐放射線強化インターリーブADC回路及びその較正方法の提供、のうちの少なくとも1つ以上が得られる。

0092

いくつかの図面に示されている様々な実施態様の特定の側面や特徴は、便宜上、他の図面には示されていない場合がある。本開示の原理にしたがって、図に示した特徴はいずれも、他の図面に示した任意の特徴と組み合わせて参照されたり、請求の範囲に記載される場合がある。

0093

本明細書の記載は、例を用いてベストモードを含む様々な実施形態を開示するものであり、また、任意の装置又はシステムの作製及び使用、並びに、組み入れられた方法の実行を含む様々な実施形態を当業者にとって実施可能にするものである。本開示における特許可能な範囲は、特許請求の範囲によって規定されるものであり、当業者が想定しうる他の例を含みうる。そのような他の例は、それらが、特許請求の範囲の文言と相違のない構成要素を有する場合、又は、特許請求の範囲の文言に対して非本質的な相違を有するだけの均等の構成要素を含む場合、特許請求の範囲に包含されると考えられるべきである。

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