図面 (/)

この項目の情報は公開日時点(2017年8月31日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (8)

課題

平面パターン上に形成した従来のロジックLSIにおいて、ショートチャネル効果等によるムーアの法則限界後も継続してロジックLSIの大容量化低コスト化高速化を実現する。

解決手段

大容量積層型NANDメモリに使用されている多段積層縦型トランジスタ構造を用いた積層型Fe−FETNANDアレイを2組組み合わせて、任意の再構成可能な組み合わせ回路を実現し、その出力を別のNANDアレイを用いて構成したフリップフロップに入力し、その出力を前記組み合わせ回路の入力にフィードバックする。

効果

全てを平面パターン上で実現していた従来のロジックLSIと比較して非常に小さな面積順序回路組み合わせ論理回路を実現することができる。しかもその製造には多段積層縦型トランジスタ構造が使用できるため、その製造コストは従来の平面構造と比較して大幅に低減できる。

概要

背景

LSIは過去ムーアの法則にしたがって平面型トランジスタ微細化が進み、大容量化低コスト化高速化、低消費電力化着実に進められてきた。

その結果ロジックLSIの代表であるMPUでは10億個以上の平面型トランジスタを用いたGHz動作が実現され、メモリLSIの中で最も大容量化が進んた平面型トランジスタを用いたNAND型フラッシュメモリでは64Gbitまで大容量化が進められている(文献1)。

しかしながらこの平面型トランジスタの微細化もショートチャネル効果等のため近年限界に近付いている。

この問題を解決するため、ショートチャネル効果に強い3次元型トランジスタが開発された。その代表例がSGT(Surrounding Gate Transistor)である(文献2)。

SGTは1層のロジックLSIに適用することが検討されているが、縦方向に積層すると容易に大容量化できるためNANDフラッシュメモリの積層化に関する提案がなされた(文献3)。

当初提案された積層型NANDフラッシュメモリでは、1層ずつ独立したプロセスでメモリセルを製造する方式になっていたため、積層することにより大容量化できる半面、1ビット当たりのコストであるビットコストは安くならなかった。

その問題を解決するために提案されたのが多段積層縦型トランジスタ構造である(文献4、特許文献1)。

これはゲート電極ゲート電極間層間絶縁膜の積層をひとつの製造工程のセットとして、このセットを積層する層数だけ繰り返した後に、一括して基板の一番下までトレンチを形成し、積層数分だけまとめて同一の工程でメモリセルを形成する製造技術である。

多段積層縦型トランジスタ構造を導入することにより、積層することにより大容量化できるだけでなく、ビットコストを積層しない1層構造と比較して大幅に低減することが初めて可能になった。

この多段積層縦型トランジスタ構造はその後現在最も大容量化されているNAND型フラッシュメモリで本格的に導入された(文献5)。

現在までに32〜48層積層した積層型NANDフラッシュメモリが開発され、東サムスン、Intel/Micronが開発、製品化を進めている。

多段積層縦型トランジスタ構造を用いると積層数を増やすとともに大容量化されるだけでなくビットコストも安くなり低コスト化できる特徴がある。

つまり大容量メモリはムーアの法則による平面型トランジスタの微細化が限界に達した後も、多段積層縦型トランジスタ構造を用いて積層化を進めることにより、従来同様大容量化、低コスト化が実現できる可能性が高い。

今後製造技術等の進展により、数年単位で積層数を倍増させ、その結果従来同様に大容量化、低コスト化が推進できる。

それに対し大容量メモリと比較して複雑な回路構成平面型のトランジスタと配線で形成している現在のロジックLSIでは、トランジスタの微細化の限界後の大容量化、低コスト化、高速化を推進できる有力な候補はまだ提案されていない。
今後も継続してロジックLSIの大容量化、低コスト化、高速化を実現する手段の提案が望まれている。

特開2009−4517、田中啓安、青地英明、勝又竜太、鬼頭傑、福住嘉晃、木頭大、佐充、岡泰之“不揮発性半導体記憶装置及びその製造方法”

概要

平面パターン上に形成した従来のロジックLSIにおいて、ショートチャネル効果等によるムーアの法則の限界後も継続してロジックLSIの大容量化、低コスト化、高速化を実現する。大容量積層型NANDメモリに使用されている多段積層縦型トランジスタ構造を用いた積層型Fe−FETNANDアレイを2組組み合わせて、任意の再構成可能な組み合わせ回路を実現し、その出力を別のNANDアレイを用いて構成したフリップフロップに入力し、その出力を前記組み合わせ回路の入力にフィードバックする。全てを平面パターン上で実現していた従来のロジックLSIと比較して非常に小さな面積順序回路組み合わせ論理回路を実現することができる。しかもその製造には多段積層縦型トランジスタ構造が使用できるため、その製造コストは従来の平面構造と比較して大幅に低減できる。

目的

今後も継続してロジックLSIの大容量化、低コスト化、高速化を実現する手段の提案が望まれている

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

ディジタル情報プログラム及び記憶する機能を有するトランジスタ直列に接続して実現した複数個NAND論理を有し、前記NAND論理1の出力が異なるNAND論理2に入力され、NAND論理2の出力にディジタル組み合わせ論理が出力され、前記NAND論理2の出力が異なるNAND論理3によって構成されるフリップフロップに入力され、NAND論理3の出力が前記フリップフロップの出力になり、前記フリップフロップの出力が前記NAND論理1の入力にフィードバックすることを特徴とする半導体基板上に形成された再構成可能半導体論理回路

請求項2

前記請求項1記載の再構成可能半導体論理回路において、前記トランジスタを直列に接続して実現したNAND論理は、前記半導体基板に対して垂直方向出力信号を伝達し、製造時に前記トランジスタのゲート電極及び層間絶縁膜を直列に接続した回数積層して形成後、前記半導体基板まで達する一括したエッチング技術で隣接トランジスタ間分離、トランジスタ形成を行うことを特徴とする再構成可能半導体論理回路。

請求項3

前記請求項1ないし2記載の再構成可能半導体論理回路において、前記トランジスタは強誘電体膜にディジタル情報を記憶するFe‐FETを用いることを特徴とする再構成可能半導体論理回路。

請求項4

前記請求項1ないし2記載の再構成可能半導体論理回路において、前記トランジスタは浮遊ゲートもしくはゲート絶縁膜中トラップ準位にディジタル情報を記憶するフラッシュメモリを用いることを特徴とする再構成可能半導体論理回路。

請求項5

前記請求項1ないし2記載の再構成可能半導体論理回路において、前記トランジスタはカルコゲナイト材料にディジタル情報を記憶する相変化メモリを用いることを特徴とする再構成可能半導体論理回路。

請求項6

前記請求項1,3,4,5記載の再構成可能半導体論理回路において、前記トランジスタを直列に接続して実現したNAND論理は、前記半導体基板に対して水平方向に出力信号を伝達し、製造時に前記トランジスタのゲート電極及び層間絶縁膜を積層して形成後、前記半導体基板まで達する一括したエッチング技術で隣接トランジスタ間分離、トランジスタ形成を行うことを特徴とする再構成可能半導体論理回路。

技術分野

0001

プログラム情報によって実現されるディジタル論理を変更できる再構成可能半導体論理回路に関する。

背景技術

0002

LSIは過去ムーアの法則にしたがって平面型トランジスタ微細化が進み、大容量化低コスト化高速化、低消費電力化着実に進められてきた。

0003

その結果ロジックLSIの代表であるMPUでは10億個以上の平面型トランジスタを用いたGHz動作が実現され、メモリLSIの中で最も大容量化が進んた平面型トランジスタを用いたNAND型フラッシュメモリでは64Gbitまで大容量化が進められている(文献1)。

0004

しかしながらこの平面型トランジスタの微細化もショートチャネル効果等のため近年限界に近付いている。

0005

この問題を解決するため、ショートチャネル効果に強い3次元型トランジスタが開発された。その代表例がSGT(Surrounding Gate Transistor)である(文献2)。

0006

SGTは1層のロジックLSIに適用することが検討されているが、縦方向に積層すると容易に大容量化できるためNANDフラッシュメモリの積層化に関する提案がなされた(文献3)。

0007

当初提案された積層型NANDフラッシュメモリでは、1層ずつ独立したプロセスでメモリセルを製造する方式になっていたため、積層することにより大容量化できる半面、1ビット当たりのコストであるビットコストは安くならなかった。

0008

その問題を解決するために提案されたのが多段積層縦型トランジスタ構造である(文献4、特許文献1)。

0009

これはゲート電極ゲート電極間層間絶縁膜の積層をひとつの製造工程のセットとして、このセットを積層する層数だけ繰り返した後に、一括して基板の一番下までトレンチを形成し、積層数分だけまとめて同一の工程でメモリセルを形成する製造技術である。

0010

多段積層縦型トランジスタ構造を導入することにより、積層することにより大容量化できるだけでなく、ビットコストを積層しない1層構造と比較して大幅に低減することが初めて可能になった。

0011

この多段積層縦型トランジスタ構造はその後現在最も大容量化されているNAND型フラッシュメモリで本格的に導入された(文献5)。

0012

現在までに32〜48層積層した積層型NANDフラッシュメモリが開発され、東サムスン、Intel/Micronが開発、製品化を進めている。

0013

多段積層縦型トランジスタ構造を用いると積層数を増やすとともに大容量化されるだけでなくビットコストも安くなり低コスト化できる特徴がある。

0014

つまり大容量メモリはムーアの法則による平面型トランジスタの微細化が限界に達した後も、多段積層縦型トランジスタ構造を用いて積層化を進めることにより、従来同様大容量化、低コスト化が実現できる可能性が高い。

0015

今後製造技術等の進展により、数年単位で積層数を倍増させ、その結果従来同様に大容量化、低コスト化が推進できる。

0016

それに対し大容量メモリと比較して複雑な回路構成平面型のトランジスタと配線で形成している現在のロジックLSIでは、トランジスタの微細化の限界後の大容量化、低コスト化、高速化を推進できる有力な候補はまだ提案されていない。
今後も継続してロジックLSIの大容量化、低コスト化、高速化を実現する手段の提案が望まれている。

0017

特開2009−4517、田中啓安、青地英明、勝又竜太、鬼頭傑、福住嘉晃、木頭大、佐充、岡泰之“不揮発性半導体記憶装置及びその製造方法”

文献1

M.Sako et al,”A Low‐Power 64GbMLCNAND‐Flash Memory in 15nm CMOS Technology”,ISSCC Dig.Tech.Papers,2015.

文献2

H.Takato et al.,”Impact of SGTfor ultra‐high density LSIs”,IEEE Trans.Electron Devices,vol.38,pp.573‐578,1991.

文献3

T.Endoh et.al.,“Novel Ultrahigh‐Density Flash Memory With a Stacked‐Surrounding Gate Transistor(S‐SGT)Structured Cell”,IEEE Trans.Electron Devices,vol.50,no.4,pp.945‐951,2003.

文献4

H.Tanaka et.al.,:“Bit Cost scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory”,Symp.onVLSITechnology,2007.

文献5

R.Katsumata et al.,“Pipe‐shaped BiCS flash memory with 16 stacked layers and multi‐level‐cell operation for ultra high density storage devices”,Symp.onVLSITechnology,pp.136‐137,2009.

発明が解決しようとしている課題

0018

ショートチャネル効果等によるムーアの法則の限界後も継続してロジックLSIの大容量化、低コスト化、高速化を実現する手段は現状では存在しない。

課題を解決するための手段

0019

大容量積層型NANDメモリに使用されている多段積層縦型トランジスタ構造を用いた積層型Fe‐FETNANDアレイを2組組み合わせて、任意の再構成可能な組み合わせ回路を実現し、その出力を 別のNANDアレイを用いて構成したフリップフロップに入力し、その出力を前記組み合わせ回路の入力にフィードバックすることによりことにより実現した。これによりロジックLSIに必要な任意の組み合わせ回路と順序回路が実現できる。

発明の効果

0020

本発明によれば、大容量積層型NANDメモリに用いられている製造技術を用いることによりショートチャネル効果等によるムーアの法則の限界後も、継続して順序回路をその基本構成要素とするロジックLSIの大容量化、低コスト化、高速化を実現する手段を提供することが可能になる。

0021

全てを平面パターン上で実現していた従来のロジックLSIと比較して非常に小さな面積に順序回路と組み合わせ論理回路を実現することができる。しかもその製造には多段積層縦型トランジスタ構造が使用できるため、その製造コストは従来の平面構造と比較して大幅に低減できる特徴がある。

発明を実施するための最良の形態

0022

以下、図面を参照して、本発明に係る再構成可能半導体論理回路の一実施形態について説明する。
[第1実施形態]
(第1実施形態の構成)

0023

以下本発明の1実施形態を図面を用いて説明する。図1は本発明の1実施形態の積層型Fe‐FETフリップフロップである。NAND論理のドライバトランジスタ部分はFe‐FETを用いた積層型NAND FeRAMで構成されている。

0024

この例では16個の直列接続されたFe‐FETは縦方向に16層積層することによって実現される。Fe‐FETのゲートには16種類の入力信号(16層に積層されている)が入力される。またFe‐FETのゲート絶縁膜プログラム機能を有している。つまりFe‐FETは通常のトランジスタとして動作するだけでなくプログラム機能も内蔵されている。その結果上から見てわずか1素子分の面積に配線とFe‐FETを16層積層出来る。

0025

このNANDアレイ内には入力信号を用いたD型フリップフロップを実現できる。積層したトランジスタすべてを使う必要がない場合には、通過ゲートには常に導通させるプログラムを行うことにより実現する。プログラムしたFe‐FETは丸印で示す。

0026

例えば図1の左端のNANDで出力に信号を実現したい場合にはゲートに101,105信号が入力される以外のFe‐FET以外に予めプログラムを行う。

0027

また図1に示すようにプリチャージ信号ΦPがゲートの入力されるSGTトランジスタを用いてNAND論理を実現している。

0028

図1のフリップフロップへの入力信号は図2に示す積層型Fe‐FETによる2組のNANDアレイを組み合わせた組み合わせ回路によって実現する。図2で不要なトランジスタはあらかじめプログラムを行い通過トランジスタとする。例えば図2の左から8個のNAND列によって実現される201(NANDアレイ1)の左端のNANDで出力に信号を実現したい場合にはゲートに207,212信号が入力される以外のFe‐FET以外に予めプログラムを行う。

0029

図1図2の例では図2入力数図1の入力数より少なくなっている。その場合には図1に示すように入力数の少ないNANDアレイ(この場合には201、202)の下段部に通過用のFe‐FETを接続することにより(図2では5個直列接続し、そのゲートに高電圧VPPを印加して常に導通状態にする)図1図2接続段数を常に同じにする。

0030

これは201(NANDアレイ1)と202(NANDアレイ2)を同一プロセス工程で製造し、出来るだけ製造コストを低減するために必要不可欠である。

0031

図3に新たに提案した図1図2の積層型Fe‐FETNANDアレイを用いた順序回路を実現するために使用する積層型NAND FeRAMの基本構成を示す。これは過去に高速、低コスト不揮発性メモリを実現するために提案されたものである[文献6][文献7]。
現在製品化が進められている積層型NANDフラッシュメモリ同様に、縦方向にNAND構成が作られている(図3では簡単にするために4層積層した場合を示している)。

0032

この積層構造を実現するためには、積層型NANDフラッシュメモリ同様に多段積層縦型トランジスタ構造を用いている。つまり4回WL間絶縁膜306とWL材301の積層を繰り返した後一括して基板の底に達するトレンチを形成して4層分まとめて1度にトランジスタを形成する。この製造技術は別名BiCS(Bit‐cost‐Scalable)技術とも呼ばれている。このため積層型NANDフラッシュメモリ同様に低コスト(低ビットコスト)が実現される。

0033

メモリセルの書き込みは、選択されたWL(例えばWL1)と、選択されたデコードされた基板(例えばVsub1)の間に高電圧(10V)を印加して行う。どちらが高電圧かによって書き込んだメモリセル(Fe−FET)のしきい値電圧をプラスもしくはマイナスにすることができる。

0034

読み出し時には、選択したWLに0V、同一NAND内の通過メモリセルのゲートには書き込み時の半分程度の電圧を印加して行う。メモリセルに用いるFe−FETは高速動作に適している為、積層型NANDフラッシュメモリ以上の高速動作が期待できる。

0035

次に図1図2の積層型Fe−FETNANDアレイを実現するために必要なFe−FETへのプログラム及び消去について説明する。

0036

図4にプログラムと消去法を示す。初期状態をしきい値電圧が0.2VとするEタイプFe‐FET(401)とする。この状態でFe‐FETのゲートにロウレベルの0Vを印加するとFe‐FETはオフ状態になる。これをプログラムする場合にはFe‐FETのゲートに0V、基板に高電圧(+10V)を印加して、しきい値電圧−1VのDタイプFe‐FET(402)とする。

0037

DタイプのFe‐FET(402)では、ゲート電圧がロウレベルの0Vでもオン状態になり、論理を実現する場合はいわゆる通過トランジスタとなり論理に無関係に導通状態になる。この状態から元のEタイプFe‐FET状態(401)に戻すには、プログラム時と逆の電圧をFe‐FETのゲートと基板間に印加する消去動作を行う。

実施形態の効果

0038

以上の方式を用いることにより従来の平面型トランジスタを用いてロジックLSIの順序回路を実現する場合(図5:さいころカウンタの例)と比較して非常に小さいパターン面積、製造コストでロジックLSIを実現できる(図6:さいころカウンタの例)。図5、6の例

0039

文献6

]菅野孝一、渡辺重佳“積層型NAND構造トランジスタ型FeRAMの読出し方式の検討”電子情報通信学会C,Vol.J91‐C,No.11,pp.668‐669,2008.

文献7

菅野孝一,渡辺重佳,“積層方式NAND構造1トランジスタ型FeRAMの設計法.”電学論(C),vol.130,no.2,pp.226‐234,2010.

他の実施例

0040

本発明はこの実施例に限られるものではない。NANDアレイを実現するトランジスタとして強誘電体を用いたFe‐FETの代わりに積層型の3Dフラッシュメモリに用いられるフローティングゲート型トランジスタチャージトラップ型トランジスタを用いても良い。あるいはガラス材料相転移を用いた1トランジスタ型相変化メモリ(PRAM)を用いても良い。1素子で情報を記憶する機能があるトランジスタなら本発明の構成要素として使用することができる。

0041

第一の実施例では多段接続縦型トランジスを用いて縦方向にNAND論理を実現しているが(現在製品化が進められている3DNANDフラッシュメモリの基本的な方式)、広義のBiCS技術を用いて縦方向に積層するがNAND論理を横方向に実現しても良い。その他本発明の趣旨を逸脱しない限り各種の変形が可能である。

産業用の利用可能性

0042

システムLSI,ロジックLSI、FPGA等の現在商品化されているディジタル論理で動作する全ての論理LSIに適用可能である。

図面の簡単な説明

0043

本発明にかかる再構成可能半導体論理回路のフリップフロップの構成図である。本発明にかかる再構成可能半導体論理回路の組み合わせ回路の構成図である。本発明にかかる再構成可能半導体論理回路に用いる積層型FeRAMの構成図である。本発明にかかる再構成可能半導体論理回路の構成要素であるFe‐FETのプログラム動作の説明図である。従来の再構成可能半導体論理回路(さいころカクンタ)のパターン図である。本発明の再構成可能半導体論理回路(さいころカクンタ)のパターン図である。従来の再構成可能半導体論理回路(さいころカクンタ)の回路図である。

0044

101−116フリップフロップの入力信号、201・・・NANDアレイ1、202・・・NANDアレイ2、203−214組み合わせ回路の入力信号、
301・・・ワード線、302・・・・ビット線、303・・・p型シリコン、304・・・強誘電体膜、305・・・酸化膜、306・・・層間絶縁膜、307・・・N型拡散層、308・・・ソースライン、309・・・SOI基板、310・・・Vsub電圧、311・・・上面図、312・・・等価回路図、313・・・断面図、
401・・・EタイプFeFET、402・・・DタイプFeFET、

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ