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技術 フィルタ回路

出願人 日本電信電話株式会社
発明者 山口陽加保貴奈中川匡夫
出願日 2016年2月25日 (3年5ヶ月経過) 出願番号 2016-034393
公開日 2017年8月31日 (1年10ヶ月経過) 公開番号 2017-152963
状態 特許登録済
技術分野 遅延要素を用いたフィルタ
主要キーワード 出力側スイッチ 入力側スイッチ 切り替え状態 中間ブロック 低周波数帯 トランスコンダクタンスアンプ スイッチトキャパシタ 高周波数帯
関連する未来課題
重要な関連分野

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図面 (9)

課題

高周波数帯フィルタ回路カットオフ周波数を広い可変幅で高精度に制御するフィルタ回路を提供する。

解決手段

フィルタ回路100は、第1のトランスインピーダンスアンプA1と、第1のスイッチトキャパシタSC1と、第2のスイッチトキャパシタSC2と、第1のキャパシタC2と、からなる積分器で構成される入力ブロック101と、第2のトランスインピーダンスアンプA2と、第3のスイッチトキャパシタSC3と、第4のスイッチトキャパシタSC4と、第2のキャパシタC5と、からなる積分器で構成される出力ブロック102と、第3のトランスインピーダンスアンプA3と、第5のスイッチトキャパシタSC5と、第3のキャパシタC8と、からなる積分器で構成される中間ブロック103とを備える。

概要

背景

近年、ソフトウェア無線など多様な通信方式に柔軟に対応できる通信機器が検討されている。このような通信機器では、周波数特性を任意に可変できるフィルタ回路を実現する必要がある。例えば、特定の周波数帯の信号を抑圧する手法として、トランスコンダクタンスアンプキャパシタで構成されるGm−C(トランスコンダクタンス−キャパシタ)フィルタが用いられている。

概要

高周波数帯のフィルタ回路のカットオフ周波数を広い可変幅で高精度に制御するフィルタ回路を提供する。フィルタ回路100は、第1のトランスインピーダンスアンプA1と、第1のスイッチトキャパシタSC1と、第2のスイッチトキャパシタSC2と、第1のキャパシタC2と、からなる積分器で構成される入力ブロック101と、第2のトランスインピーダンスアンプA2と、第3のスイッチトキャパシタSC3と、第4のスイッチトキャパシタSC4と、第2のキャパシタC5と、からなる積分器で構成される出力ブロック102と、第3のトランスインピーダンスアンプA3と、第5のスイッチトキャパシタSC5と、第3のキャパシタC8と、からなる積分器で構成される中間ブロック103とを備える。

目的

本発明は、高周波数帯においてカットオフ周波数を広い可変幅で高精度に制御可能なフィルタ回路を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1のトランスインピーダンスアンプと、第1のスイッチトキャパシタと、第2のスイッチトキャパシタと、第1のキャパシタと、からなる積分器で構成される入力ブロックと、第2のトランスインピーダンスアンプと、第3のスイッチトキャパシタと、第4のスイッチトキャパシタと、第2のキャパシタと、からなる積分器で構成される出力ブロックと、第3のトランスインピーダンスアンプと、第5のスイッチトキャパシタと、第3のキャパシタと、からなる積分器で構成される中間ブロックとを備えるフィルタ回路であって、前記入ブロックでは、前記第1のスイッチトキャパシタは、前記フィルタ回路の入力端子または前記中間ブロックから信号を入力して前記第1のトランスインピーダンスアンプに信号を出力し、前記第1のトランスインピーダンスアンプは、入力端出力端との間に前記第1のキャパシタと前記第2のスイッチトキャパシタとが並列に接続され、前記第1のスイッチトキャパシタから出力される信号を積分して前記中間ブロックに信号を出力し、前記出力ブロックでは、前記第3のスイッチトキャパシタは、前記中間ブロックから信号を入力して前記第2のトランスインピーダンスアンプに信号を出力し、前記第2のトランスインピーダンスアンプは、入力端と出力端との間に前記第2のキャパシタと前記第4のスイッチトキャパシタとが並列に接続され、前記第3のスイッチトキャパシタから出力される信号を積分して前記中間ブロックおよび前記フィルタ回路の出力端子に信号を出力し、前記中間ブロックでは、前記第5のスイッチトキャパシタは、前記入力ブロックまたは前記出力ブロックから信号を入力して前記第3のトランスインピーダンスアンプに信号を出力し、前記第3のトランスインピーダンスアンプは、入力端と出力端との間に前記第3のキャパシタが並列に接続され、前記第5のスイッチトキャパシタから出力される信号を積分して前記入力ブロックまたは前記出力ブロックに信号を出力することを特徴とするフィルタ回路。

請求項2

請求項1に記載のフィルタ回路において、複数の前記中間ブロックが前記入力ブロックと前記出力ブロックとの間に配置され、それぞれの前記中間ブロックの前記第5のスイッチトキャパシタは、前記出力ブロックまたは他の前記中間ブロックのいずれかのブロックのうち、隣接して配置される両側の前記ブロックのいずれかから信号を入力して前記第3のトランスインピーダンスアンプに信号を出力し、それぞれの前記中間ブロックの前記第3のトランスインピーダンスアンプは、前記入力ブロック、前記出力ブロックまたは他の前記中間ブロックのいずれかのブロックのうち、隣接して配置される両側の前記ブロックに信号を出力することを特徴とするフィルタ回路。

請求項3

接点aまたは接点bを選択して信号を入力する入力側スイッチと、接点aまたは接点bを選択して信号を出力する出力側スイッチと、前記入力側スイッチと前記出力側スイッチとの間に配置されたキャパシタとを有するスイッチトキャパシタと、入力端と出力端との間に配置されたキャパシタを有するトランスインピーダンスアンプと、を組み合わせて、入力ブロック、出力ブロックおよび中間ブロックを構成するフィルタ回路であって、前記入力ブロックは、第1および第2のスイッチトキャパシタと、第1のトランスインピーダンスアンプと、第1のキャパシタとで構成され、前記第1のスイッチトキャパシタは、入力側スイッチの接点aがフィルタ回路の前記入力端子に接続され、入力側スイッチの接点bが前記中間ブロックの出力に接続され、出力側スイッチの接点aが接地され、出力側スイッチの接点bが前記第1のトランスインピーダンスアンプの入力端に接続され、前記第2のスイッチトキャパシタは、前記第1のトランスインピーダンスアンプの入力端と出力端との間に接続された前記第1のキャパシタと並列に配置され、入力側スイッチの接点aおよび出力側スイッチの接点aが接地され、入力側スイッチの接点bおよび出力側スイッチの接点bが前記第1のキャパシタに並列に接続され、前記第1のトランスインピーダンスアンプの出力端から前記中間ブロックに信号が出力され、前記出力ブロックは、第3および第4のスイッチトキャパシタと、第2のトランスインピーダンスアンプと、第2のキャパシタとで構成され、前記第3のスイッチトキャパシタは、入力側スイッチの接点aが前記中間ブロックの出力に接続され、入力側スイッチの接点bが接地され、出力側スイッチの接点aが接地され、出力側スイッチの接点bが前記第2のトランスインピーダンスアンプの入力端に接続され、前記第4のスイッチトキャパシタは、前記第2の前記トランスインピーダンスアンプの入力端と出力端との間に接続された前記第2のキャパシタと並列に配置され、入力側スイッチの接点aおよび出力側スイッチの接点aが接地され、入力側スイッチの接点bおよび出力側スイッチの接点bが前記第2のキャパシタに並列に接続され、前記第2のトランスインピーダンスアンプの出力端から前記中間ブロックおよびフィルタ回路の出力端子に信号が出力され、前記中間ブロックは、第5のスイッチトキャパシタと、第3のトランスインピーダンスアンプとで構成され、前記第5のスイッチトキャパシタは、入力側スイッチの接点aが前記出力ブロックの前記第2のトランスインピーダンスアンプの出力端に接続され、入力側スイッチの接点bが前記入力ブロックの前記第1のトランスインピーダンスアンプの出力端に接続され、出力側スイッチの接点aが前記第3のトランスインピーダンスアンプの入力端に接続され、出力側スイッチの接点bが接地され、入力端と出力端との間に前記第3のキャパシタが接続された前記第3のトランスインピーダンスアンプの出力端は、前記入力ブロックの前記第1のスイッチトキャパシタの入力側スイッチの接点bと、前記出力ブロックの前記第3のスイッチトキャパシタの入力側スイッチの接点aとに接続され、前記入力ブロック、前記中間ブロックおよび前記出力ブロックにおける前記第1から前記第5の全てのスイッチトキャパシタの入力側スイッチおよび出力側スイッチは、外部から入力されるクロックにより、同じタイミングで一斉に接点aまたは接点bに切り替えられることを特徴とするフィルタ回路。

請求項4

接点aまたは接点bを選択して信号を入力する入力側スイッチと、接点aまたは接点bを選択して信号を出力する出力側スイッチと、前記入力側スイッチと前記出力側スイッチとの間に配置されたキャパシタとを有するスイッチトキャパシタと、入力端と出力端との間に配置されたキャパシタを有するトランスインピーダンスアンプと、を組み合わせて、入力ブロック、出力ブロックおよび3段の中間ブロックを構成するフィルタ回路であって、前記入力ブロックは、第1および第2のスイッチトキャパシタと、第1のトランスインピーダンスアンプとで構成され、前記第1のスイッチトキャパシタは、入力側スイッチの接点aがフィルタ回路の入力端子に接続され、入力側スイッチの接点bが第1の中間ブロックの出力に接続され、出力側スイッチの接点aが接地され、出力側スイッチの接点bが前記第1のトランスインピーダンスアンプの入力端に接続され、前記第2のスイッチトキャパシタは、前記第1のトランスインピーダンスアンプの入力端と出力端との間に接続された第1のキャパシタと並列に配置され、入力側スイッチの接点aおよび出力側スイッチの接点aが接地され、入力側スイッチの接点bおよび出力側スイッチの接点bが前記第1のキャパシタに並列に接続され、前記第1のトランスインピーダンスアンプの出力端から前記第1の中間ブロックに信号が出力され、前記出力ブロックは、第3および第4のスイッチトキャパシタと、第2のトランスインピーダンスアンプとで構成され、前記第3のスイッチトキャパシタは、入力側スイッチの接点aが第3の中間ブロックの出力に接続され、入力側スイッチの接点bが接地され、出力側スイッチの接点aが接地され、出力側スイッチの接点bが前記第2のトランスインピーダンスアンプの入力端に接続され、前記第4のスイッチトキャパシタは、前記第2のトランスインピーダンスアンプの入力端と出力端との間に接続された第2のキャパシタと並列に配置され、入力側スイッチの接点aおよび出力側スイッチの接点aが接地され、入力側スイッチの接点bおよび出力側スイッチの接点bが前記第2のキャパシタに並列に接続され、前記第2のトランスインピーダンスアンプの出力端から前記第3の中間ブロックおよびフィルタ回路の出力端子に信号が出力され、前記第1の中間ブロックは、第5のスイッチトキャパシタと、第3のトランスインピーダンスアンプとで構成され、前記第5のスイッチトキャパシタは、入力側スイッチの接点aが第2の中間ブロックの出力に接続され、入力側スイッチの接点bが前記入力ブロックの前記第1のトランスインピーダンスアンプの出力端に接続され、出力側スイッチの接点aが前記第3のトランスインピーダンスアンプの入力端に接続され、出力側スイッチの接点bが接地され、入力端と出力端との間に第3のキャパシタが接続された前記第3のトランスインピーダンスアンプの出力端は、前記入力ブロックの前記第1のスイッチトキャパシタの入力側スイッチの接点bと、前記第2の中間ブロックとに接続され、前記第2の中間ブロックは、第6のスイッチトキャパシタと、第4のトランスインピーダンスアンプとで構成され、前記第6のスイッチトキャパシタは、入力側スイッチの接点aが前記第3の中間ブロックの出力に接続され、入力側スイッチの接点bが前記第1の中間ブロックの出力に接続され、出力側スイッチの接点aが前記第4のトランスインピーダンスアンプの入力端に接続され、出力側スイッチの接点bが接地され、入力端と出力端との間に第4のキャパシタが接続された前記第4のトランスインピーダンスアンプの出力端は、前記第1の中間ブロックと、前記第3の中間ブロックとに接続され、前記第3の中間ブロックは、第7のスイッチトキャパシタと、第5のトランスインピーダンスアンプとで構成され、前記第7のスイッチトキャパシタは、入力側スイッチの接点aが前記出力ブロックの前記第2のトランスインピーダンスアンプの出力端に接続され、入力側スイッチの接点bが第2の中間ブロックの第4のトランスインピーダンスアンプの出力端に接続され、出力側スイッチの接点aが前記第5のトランスインピーダンスアンプの入力端に接続され、出力側スイッチの接点bが接地され、入力端と出力端との間に第5のキャパシタが接続された前記第5のトランスインピーダンスアンプの出力端は、前記第2の中間ブロックの入力側スイッチの接点aと、前記出力ブロックの前記第3のスイッチトキャパシタの入力側スイッチの接点aとに接続され、前記入力ブロック、前記出力ブロックおよび前記第1から前記第3の中間ブロックにおける前記第1から前記第7の全てのスイッチトキャパシタの入力側スイッチおよび出力側スイッチは、外部から入力されるクロックにより、同じタイミングで一斉に接点aまたは接点bに切り替えられることを特徴とするフィルタ回路。

技術分野

0001

本発明は、カットオフ周波数を任意に制御可能なフィルタ回路に関する。

背景技術

0002

近年、ソフトウェア無線など多様な通信方式に柔軟に対応できる通信機器が検討されている。このような通信機器では、周波数特性を任意に可変できるフィルタ回路を実現する必要がある。例えば、特定の周波数帯の信号を抑圧する手法として、トランスコンダクタンスアンプキャパシタで構成されるGm−C(トランスコンダクタンス−キャパシタ)フィルタが用いられている。

先行技術

0003

「ソフトウェア無線用広帯域可変リコンフィギュラブルアナログベースバンド」,2008年電子情報通信学会ソサイエティ大会講演論文集C−12−48

発明が解決しようとする課題

0004

Gm−Cフィルタは構成が簡単であるが、Gm(トランスコンダクタンス)のばらつきが大きいため、周波数特性の精度が問題となる。そこで、Gm−CフィルタにおけるGm制御をクロックデューティ比で行うことにより、周波数特性の精度を向上させているが、カットオフ周波数の可変幅を広くすることが難しい(例えば、非特許文献1参照)。例えば、非特許文献1に示されたGm−Cフィルタの計測結果では、カットオフ周波数が400kHz〜30MHzであり、最低周波数最大周波数との比が75に留まっている。一方、スイッチトキャパシタにより可変抵抗を等価的に作成し、制御クロック周波数によって周波数帯域を可変するフィルタが知られている。このフィルタは、カットオフ周波数を高精度に制御可能だが、スイッチング周波数が高くなるとチャージアップ等によりスイッチトキャパシタの機能が十分に発揮されなくなるため、オーディオ機器などの低周波数帯(kHz帯)での利用に限られている。

0005

このように、高周波数帯においてカットオフ周波数を広い可変幅で高精度に制御可能なフィルタを実現することが難しいという問題があった。

0006

上記課題に鑑み、本発明は、高周波数帯においてカットオフ周波数を広い可変幅で高精度に制御可能なフィルタ回路を提供することを目的とする。

課題を解決するための手段

0007

第1の発明は、第1のトランスインピーダンスアンプと、第1のスイッチトキャパシタと、第2のスイッチトキャパシタと、第1のキャパシタと、からなる積分器で構成される入力ブロックと、第2のトランスインピーダンスアンプと、第3のスイッチトキャパシタと、第4のスイッチトキャパシタと、第2のキャパシタと、からなる積分器で構成される出力ブロックと、第3のトランスインピーダンスアンプと、第5のスイッチトキャパシタと、第3のキャパシタと、からなる積分器で構成される中間ブロックとを備えるフィルタ回路であって、入力ブロックでは、第1のスイッチトキャパシタは、フィルタ回路の入力端子または中間ブロックから信号を入力して第1のトランスインピーダンスアンプに信号を出力し、第1のトランスインピーダンスアンプは、入力端出力端との間に第1のキャパシタと第2のスイッチトキャパシタとが並列に接続され、第1のスイッチトキャパシタから出力される信号を積分して中間ブロックに信号を出力し、出力ブロックでは、第3のスイッチトキャパシタは、中間ブロックから信号を入力して第2のトランスインピーダンスアンプに信号を出力し、第2のトランスインピーダンスアンプは、入力端と出力端との間に第2のキャパシタと第4のスイッチトキャパシタとが並列に接続され、第3のスイッチトキャパシタから出力される信号を積分して中間ブロックおよびフィルタ回路の出力端子に信号を出力し、中間ブロックでは、第5のスイッチトキャパシタは、入力ブロックまたは出力ブロックから信号を入力して第3のトランスインピーダンスアンプに信号を出力し、第3のトランスインピーダンスアンプは、入力端と出力端との間に第3のキャパシタが並列に接続され、第5のスイッチトキャパシタから出力される信号を積分して入力ブロックまたは出力ブロックに信号を出力することを特徴とする。

0008

第2の発明は、第1の発明に記載のフィルタ回路において、複数の中間ブロックが入力ブロックと出力ブロックとの間に配置され、それぞれの中間ブロックの第5のスイッチトキャパシタは、出力ブロックまたは他の中間ブロックのいずれかのブロックのうち、隣接して配置される両側のブロックのいずれかから信号を入力して第3のトランスインピーダンスアンプに信号を出力し、それぞれの中間ブロックの第3のトランスインピーダンスアンプは、入力ブロック、出力ブロックまたは他の中間ブロックのいずれかのブロックのうち、隣接して配置される両側のブロックに信号を出力することを特徴とする。

発明の効果

0009

本発明に係るフィルタ回路は、高周波数帯においてカットオフ周波数を広い可変幅で高精度に制御することができる。

図面の簡単な説明

0010

第1の実施形態に係るフィルタ回路の一例を示す図である。
フィルタ回路のスイッチの切り替え状態の一例を示す図である。
フィルタ回路の制御タイミングの一例を示す図である。
フィルタ回路の周波数特性の一例を示す図である。
第2の実施形態に係るフィルタ回路の一例を示す図である。
フィルタ回路のスイッチの切り替え状態の一例を示す図である。
フィルタ回路の制御タイミングの一例を示す図である。
複数段の中間ブロックの構成例を示す図である。

実施例

0011

以下、図面を参照して本発明に係るフィルタ回路の実施形態について説明する。
(第1実施形態)
図1は、第1実施形態に係るフィルタ回路100の一例を示す。フィルタ回路100は、入力ブロック101、出力ブロック102および中間ブロック103を有する。なお、フィルタ回路100の各スイッチトキャパシタのスイッチをオンオフする制御クロックは、外部(不図示)から供給される。また、本実施形態では、トランスインピーダンスアンプとしてオペアンプを用いている。
[入力ブロック101の構成例]
入力ブロック101は、トランスインピーダンスアンプA1、スイッチトキャパシタSC1、キャパシタC2、およびスイッチトキャパシタSC2を有し、積分器を構成する。

0012

スイッチトキャパシタSC1は、接点aまたは接点bを選択して信号を入力する入力側のスイッチ(以下、SWと称する)1と、接点aまたは接点bを選択して信号を出力する出力側のSW1’と、SW1とSW1’との間に配置されたキャパシタC1とを有する。そして、SW1およびSW1’は、制御クロックにより同じタイミングで接点a側または接点b側に交互に切り替えられる。従って、SW1が接点a側に切り替わるときはSW1’も接点a側に切り替わり、SW1が接点b側に切り替わるときはSW1’も接点b側に切り替わる。スイッチトキャパシタSC1のSW1の接点aは入力端子INに接続され、SW1の接点bは後述する中間ブロック103のトランスインピーダンスアンプA3の出力および出力ブロック102のスイッチトキャパシタSC3のSW3の接点aに接続される。また、スイッチトキャパシタSC1のSW1’の接点aは接地され、SW1’の接点bはトランスインピーダンスアンプA1の入力in2、スイッチトキャパシタSC2のSW2の接点bおよびキャパシタC2に接続される。トランスインピーダンスアンプA1の入力in1は接地され、入力in2と出力outとの間にはキャパシタC2とスイッチトキャパシタSC2とが並列に配置される。

0013

スイッチトキャパシタSC2は、接点aまたは接点bを選択して信号を入力する入力側のSW2’と、接点aまたは接点bを選択して信号を出力する出力側のSW2と、SW2とSW2’との間に配置されたキャパシタC3とを有する。そして、SW2およびSW2’は、制御クロックにより同じタイミングで接点a側または接点b側に交互に切り替えられる。従って、SW2が接点a側に切り替わるときはSW2’も接点a側に切り替わり、SW2が接点b側に切り替わるときはSW2’も接点b側に切り替わる。スイッチトキャパシタSC2のSW2の接点aは接地され、SW2の接点bはトランスインピーダンスアンプA1の入力in2およびキャパシタC2に接続される。また、スイッチトキャパシタSC2のSW2’の接点aは接地され、SW2’の接点bはトランスインピーダンスアンプA1の出力outおよびキャパシタC2に接続される。なお、トランスインピーダンスアンプA1の入力in1は接地されている。そして、トランスインピーダンスアンプA1の入力in2と出力outとの間にはキャパシタC2とスイッチトキャパシタSC2とが並列に配置される。ここで、スイッチトキャパシタSC2のSW2およびSW2’が共に接点b側に切り替えられているときは、スイッチトキャパシタSC2とキャパシタC2とが並列に接続され、スイッチトキャパシタSC2のSW2およびSW2’が共に接点a側に切り替えられているときは、スイッチトキャパシタSC2は切り離され、キャパシタC2のみがトランスインピーダンスアンプA1の入力in2と出力outとの間に接続される。なお、スイッチトキャパシタSC2のsw2およびSW2’の接点aは接地されている。

0014

ここで、スイッチトキャパシタSC1のSW1およびSW1’と、スイッチトキャパシタSC2のSW2およびSW2’とは、同じタイミングで接点a側または接点b側に交互に切り替えられる。従って、SW1が接点a側に切り替わるときはSW1’,SW2およびSW2’も接点a側に切り替わり、SW1が接点b側に切り替わるときはSW1’,SW2およびSW2’も接点b側に切り替わる。
[出力ブロック102の構成例]
出力ブロック102は、トランスインピーダンスアンプA2、スイッチトキャパシタSC3、キャパシタC5、およびスイッチトキャパシタSC4を有し、積分器を構成する。

0015

スイッチトキャパシタSC3は、接点aまたは接点bを選択して信号を入力する入力側のSW3と、接点aまたは接点bを選択して信号を出力する出力側のSW3’と、SW3とSW3’との間に配置されたキャパシタC4とを有する。そして、SW3およびSW3’は、制御クロックにより同じタイミングで接点a側または接点b側に交互に切り替えられる。従って、SW3が接点a側に切り替わるときはSW3’も接点a側に切り替わり、SW3が接点b側に切り替わるときはSW3’も接点b側に切り替わる。スイッチトキャパシタSC3のSW3の接点aは後述する中間ブロック103のトランスインピーダンスアンプA3の出力および入力ブロック101のスイッチトキャパシタSC1のSW1の接点bに接続され、SW3の接点bは接地される。また、スイッチトキャパシタSC3のSW3’の接点aは接地され、SW3’の接点bはトランスインピーダンスアンプA2の入力in2、スイッチトキャパシタSC4のSW4の接点bおよびキャパシタC5に接続される。トランスインピーダンスアンプA2の入力in1は接地され、入力in2と出力outとの間にはキャパシタC5とスイッチトキャパシタSC4とが並列に配置される。

0016

スイッチトキャパシタSC4は、接点aまたは接点bを選択して信号を入力する入力側のSW4’と、接点aまたは接点bを選択して信号を出力する出力側のSW4と、SW4とSW4’との間に配置されたキャパシタC6とを有する。そして、SW4およびSW4’は、制御クロックにより同じタイミングで接点a側または接点b側に交互に切り替えられる。従って、SW4が接点a側に切り替わるときはSW4’も接点a側に切り替わり、SW4が接点b側に切り替わるときはSW4’も接点b側に切り替わる。スイッチトキャパシタSC4のSW4の接点aは接地され、SW4の接点bはトランスインピーダンスアンプA2の入力in2およびキャパシタC5に接続される。また、スイッチトキャパシタSC4のSW4’の接点aは接地され、SW4’の接点bはトランスインピーダンスアンプA2の出力outおよびキャパシタC5に接続される。なお、トランスインピーダンスアンプA2の入力in1は接地されている。そして、トランスインピーダンスアンプA2の入力in2と出力outとの間にはキャパシタC5とスイッチトキャパシタSC4とが並列に配置される。ここで、スイッチトキャパシタSC4のSW4およびSW4’が共に接点b側に切り替えられているときは、スイッチトキャパシタSC4とキャパシタC5とが並列に接続され、スイッチトキャパシタSC4のSW4およびSW4’が共に接点a側に切り替えられているときは、スイッチトキャパシタSC4は切り離され、キャパシタC5のみがトランスインピーダンスアンプA2の入力in2と出力outとの間に接続される。なお、スイッチトキャパシタSC4のSW4およびSW4’の接点aは接地されている。

0017

ここで、スイッチトキャパシタSC3のSW3およびSW3’と、スイッチトキャパシタSC4のSW4およびSW4’とは、同じタイミングで接点a側または接点b側に交互に切り替えられる。従って、SW3が接点a側に切り替わるときはSW3’,SW4およびSW4’も接点a側に切り替わり、SW3が接点b側に切り替わるときはSW3’,SW4およびSW4’も接点b側に切り替わる。
[中間ブロック103の構成例]
中間ブロック103は、トランスインピーダンスアンプA3、スイッチトキャパシタSC5、キャパシタC8を有し、積分器を構成する。

0018

スイッチトキャパシタSC5は、接点aまたは接点bを選択して信号を入力する入力側のSW5と、接点aまたは接点bを選択して信号を出力する出力側のSW5’と、SW5とSW5’との間に配置されたキャパシタC7とを有する。そして、SW5およびSW5’は、制御クロックにより同じタイミングで接点a側または接点b側に交互に切り替えられる。従って、SW5が接点a側に切り替わるときはSW5’も接点a側に切り替わり、SW5が接点b側に切り替わるときはSW5’も接点b側に切り替わる。スイッチトキャパシタSC5のSW5の接点aは出力ブロック102の出力および出力端子OUTに接続され、SW5の接点bは入力ブロック101のトランスインピーダンスアンプA1の出力outに接続される。また、スイッチトキャパシタSC5のSW5’の接点aはトランスインピーダンスアンプA3の入力in2およびキャパシタC8にそれぞれ接続され、SW5’の接点bは接地される。トランスインピーダンスアンプA3の入力in1は接地され、入力in2と出力outとの間にはキャパシタC8が接続される。そして、中間ブロック103の出力(トランスインピーダンスアンプA3の出力out)は、入力ブロック101のスイッチトキャパシタSC1のSW1の接点bおよび出力ブロック102のスイッチトキャパシタSC3のSW3の接点aに接続される。
[フィルタ回路100のスイッチの切り替えタイミング
先に説明した図1では、SW1,SW1’,SW2,SW2’,SW3,SW3’,SW4,SW4’,SW5およびSW5’の各スイッチが全て接点a側に切り替えられた状態を示している(状態A)。

0019

一方、図2は、各スイッチが図1とは逆の位置に切り替えられた状態を示す。なお、図2に示すフィルタ回路100と図1に示すフィルタ回路100とは、各スイッチの切り替え状態が異なるだけであり、回路構成は同じである。図2では、SW1,SW1’,SW2,SW2’,SW3,SW3’,SW4,SW4’,SW5およびSW5’の各スイッチは、全て接点b側に切り替えられている(状態B)。

0020

図3は、フィルタ回路100の各スイッチの切り替えタイミングの一例を示す。図3に示すように、SW1,SW1’,SW2,SW2’,SW3,SW3’,SW4,SW4’,SW5およびSW5’の各スイッチは、全て接点a側に切り替えられる状態Aと、全て接点b側に切り替えられる状態Bとが制御クロックにより同じタイミングで交互に繰り返される。ここで、フィルタ回路100のカットオフ周波数は、制御クロックの周波数により制御されるので、制御クロックの周波数精度を高くすれば、カットオフ周波数の精度も高くすることができる。
[フィルタ回路100の特性]
図4は、フィルタ回路100の周波数特性の一例を示す。図4において、通過帯域から3dB抑圧された周波数であるカットオフ周波数は、特性(a),特性(b),特性(c)および特性(d)の順に周波数が高くなり、最低周波数の特性(a)が約1MHz、最高周波数の特性(d)が約160MHzである。最低周波数の特性(a)と最高周波数の特性(d)との比が160となっており、従来技術で記載したカットオフ周波数の可変幅よりも広い可変幅を持つ可変フィルタを実現している。

0021

ここで、従来のgm−Cフィルタの場合、カットオフ周波数はgmの値によって変化するが、トランジスタのgmは無限に大きくできるわけではなく、同じgmの可変幅でカットオフ周波数の可変幅を広げようとした場合、gmの変化とカットオフ周波数の変化との比率を大きくする必要がある。しかし、この場合は少しのgmの変化によりカットオフ周波数が大きく変化することになるうえ、gmの線形領域に限りがあるため、広い周波数範囲に亘りカットオフ周波数を高精度に制御することが難しいという問題がある。

0022

これに対して、本実施形態に係るフィルタ回路100は、制御クロックのクロック周波数により制御するためPLLシンセサイザ技術などにより、ppm次元の非常に高精度の制御を行うことができる。従って、高精度なクロック周波数の制御により、フィルタ回路100のカットオフ周波数を制御するので、精度良くカットオフ周波数を制御することができる。

0023

このように、本実施形態に係るフィルタ回路100は、高周波数帯に対応し、カットオフ周波数を広い可変幅で高精度に制御することができる。
(第2実施形態)
図5は、第2実施形態のフィルタ回路200の一例を示す。第1実施形態のフィルタ回路100では、入力ブロック101と出力ブロック102との間に中間ブロック103を1段だけ配置していたが、本実施形態では、3段の中間ブロックを設けている。なお、図5において、図1のフィルタ回路100と同符号の要素は、フィルタ回路100と同一又は同様に機能する。また、第1実施形態と同様に、本実施形態においてもトランスインピーダンスアンプとしてオペアンプを用いている。

0024

フィルタ回路200は、入力ブロック101、出力ブロック102、中間ブロック103、中間ブロック104および中間ブロック105を有する。なお、フィルタ回路200の各スイッチトキャパシタをオンオフする制御クロックは、外部(不図示)から供給される。

0025

図2に示したフィルタ回路200と図1に示したフィルタ回路100との違いは、中間ブロック103と出力ブロック102との間に、中間ブロック104および中間ブロック105が配置されていることである。ここで、図1のフィルタ回路100と重複する説明は省略して、中間ブロック104および中間ブロック105について説明する。
[中間ブロック104の構成例]
中間ブロック104は、トランスインピーダンスアンプA4、スイッチトキャパシタSC6、キャパシタC10を有し、積分器を構成する。

0026

スイッチトキャパシタSC6は、接点aまたは接点bを選択して信号を入力する入力側のSW6と、接点aまたは接点bを選択して信号を出力する出力側のSW6’と、SW6とSW6’との間に配置されたキャパシタC9とを有する。そして、SW6およびSW6’は、制御クロックにより同じタイミングで接点a側または接点b側に交互に切り替えられる。従って、SW6が接点a側に切り替わるときはSW6’も接点a側に切り替わり、SW6が接点b側に切り替わるときはSW6’も接点b側に切り替わる。スイッチトキャパシタSC6のSW6の接点aは、入力ブロック101のスイッチトキャパシタSC1のSW1の接点bおよび中間ブロック103のトランスインピーダンスアンプA3の出力outに接続され、SW6の接点bは、後述する中間ブロック105のトランスインピーダンスアンプA5の出力outおよび出力ブロック102のスイッチトキャパシタSC3のSW3の接点aに接続される。また、スイッチトキャパシタSC6のSW6’の接点aはトランスインピーダンスアンプA4の入力in2およびキャパシタC10にそれぞれ接続され、SW6’の接点bは接地される。トランスインピーダンスアンプA4の入力in1は接地され、入力in2と出力outとの間にはキャパシタC10が接続される。そして、中間ブロック104の出力(トランスインピーダンスアンプA4の出力out)は、中間ブロック103のスイッチトキャパシタSC5のSW5の接点aおよび後述する中間ブロック105のスイッチトキャパシタSC7のSW7の接点bに接続される。
[中間ブロック105の構成例]
中間ブロック105は、トランスインピーダンスアンプA5、スイッチトキャパシタSC7、キャパシタC12を有し、積分器を構成する。

0027

スイッチトキャパシタSC7は、接点aまたは接点bを選択して信号を入力する入力側のSW7と、接点aまたは接点bを選択して信号を出力する出力側のSW7’と、SW7とSW7’との間に配置されたキャパシタC11とを有する。そして、SW7およびSW7’は、制御クロックにより同じタイミングで接点a側または接点b側に交互に切り替えられる。従って、SW7が接点a側に切り替わるときはSW7’も接点a側に切り替わり、SW7が接点b側に切り替わるときはSW7’も接点b側に切り替わる。スイッチトキャパシタSC7のSW7の接点aは出力ブロック102の出力および出力端子OUTに接続され、SW7の接点bは中間ブロック104のトランスインピーダンスアンプA4の出力outおよび中間ブロック103のスイッチトキャパシタSC5のSW5の接点aに接続される。また、スイッチトキャパシタSC7のSW7’の接点aはトランスインピーダンスアンプA5の入力in2およびキャパシタC12にそれぞれ接続され、SW7’の接点bは接地される。トランスインピーダンスアンプA5の入力in1は接地され、入力in2と出力outとの間にはキャパシタC12が接続される。そして、中間ブロック105の出力(トランスインピーダンスアンプA5の出力out)は、中間ブロック104のスイッチトキャパシタSC6のSW6の接点bおよび出力ブロック102のスイッチトキャパシタSC3のSW3の接点aに接続される。

0028

ここで、フィルタ回路200において、フィルタ回路100の中間ブロック103と出力ブロック102との間に、中間ブロック104および中間ブロック105を配置したことにより、出力ブロック102および中間ブロック103に入出力される信号の接続関係がフィルタ回路100とは少し異なり、各ブロックは次のように接続される。

0029

中間ブロック103の出力(トランスインピーダンスアンプA3の出力out)は、フィルタ回路100では、入力ブロック101のスイッチトキャパシタSC1のSW1の接点bおよび出力ブロック102のスイッチトキャパシタSC3のSW3の接点aに接続されていたが、フィルタ回路200では、入力ブロック101のスイッチトキャパシタSC1のSW1の接点bおよび中間ブロック104のスイッチトキャパシタSC6のSW6の接点aに接続される。

0030

また、中間ブロック103のスイッチトキャパシタSC5のSW5の接点aは、フィルタ回路100では、出力ブロック102のトランスインピーダンスアンプA2の出力outおよび出力端子OUTに接続されていたが、フィルタ回路200では、中間ブロック104のトランスインピーダンスアンプA4の出力outおよび中間ブロック105のスイッチトキャパシタSC7のSW7の接点bに接続される。

0031

さらに、出力ブロック102の出力(トランスインピーダンスアンプA2の出力out)は、フィルタ回路100では、出力端子OUTおよび中間ブロック103のスイッチトキャパシタSC5のSW5の接点aに接続されていたが、フィルタ回路200では、出力端子OUTおよび中間ブロック105のスイッチトキャパシタSC7のSW7の接点aに接続される。

0032

また、出力ブロック102のスイッチトキャパシタSC3のSW3の接点aは、フィルタ回路100では、中間ブロック103のトランスインピーダンスアンプA3の出力outおよび入力ブロック101のスイッチトキャパシタSC1のSW1の接点bに接続されていたが、フィルタ回路200では、中間ブロック105のトランスインピーダンスアンプA5の出力outおよび中間ブロック104のスイッチトキャパシタSC6のSW6の接点bに接続される。
[フィルタ回路200のスイッチの切り替えタイミング]
フィルタ回路100の場合と同様に、先に説明した図5では、フィルタ回路200のSW1,SW1’,SW2,SW2’,SW3,SW3’,SW4,SW4’,SW5,SW5’,SW6,SW6’,SW7およびSW7’の各スイッチが全て接点a側に切り替えられた状態を示している(状態A)。

0033

一方、図6は、各スイッチが図5とは逆の位置に切り替えられた状態を示す。なお、図6に示すフィルタ回路200と図5に示すフィルタ回路200とは、各スイッチの切り替え状態が異なるだけであり、回路構成は同じである。図6では、SW1,SW1’,SW2,SW2’,SW3,SW3’,SW4,SW4’,SW5,SW5’,SW6,SW6’,SW7およびSW7’の各スイッチは、全て接点b側に切り替えられている(状態B)。

0034

図7は、フィルタ回路200のタイミング例を示す。図7に示すように、SW1,SW1’,SW2,SW2’,SW3,SW3’,SW4,SW4’,SW5,SW5’,SW6,SW6’,SW7およびSW7’の各スイッチは、全て接点a側に切り替えられる状態Aと、全て接点b側に切り替えられる状態Bとが制御クロックの同じタイミングで交互に繰り返される。ここで、フィルタ回路200のカットオフ周波数は、制御クロックの周波数により制御される。従って、フィルタ回路200は、第1実施形態のフィルタ回路100と同様に、制御クロックの周波数精度が高くすれば、カットオフ周波数の精度も高くなる。また、フィルタ回路200は、中間ブロックの段数がフィルタ回路100よりも多いので、図4に示したフィルタ回路100と同様の広いカットオフ周波数が得られると共に、フィルタ回路100の周波数特性よりも急峻な周波数特性を実現することができる。なお、本実施形態に係るフィルタ回路200は、第1の実施形態で説明したフィルタ回路100と同様に、制御クロックのクロック周波数によりカットオフ周波数を制御するので、PLLシンセサイザ技術などにより、ppm次元の非常に高精度の制御を行うことにより、広い周波数可変範囲において精度良くカットオフ周波数を制御することができる。

0035

このように、本実施形態に係るフィルタ回路200は、高周波数帯に対応し、カットオフ周波数を広い可変幅で高精度に制御することができ、中間ブロック103、中間ブロック104および中間ブロック105の3段の中間ブロックを有しているので、フィルタ回路100よりも高い不要波の抑圧効果が得られる。

0036

なお、本実施形態では、3段の中間ブロックを配置する例を示したが、3段以上の複数段の中間ブロックを配置してもよい。
[複数段の中間ブロックの配置例]
図8は、中間ブロックの配置例を示す。図8(a)は、フィルタ回路200における入力ブロック101、出力ブロック102、中間ブロック103、中間ブロック104および中間ブロック105の配置を示している。図8(b)は、図8(a)のフィルタ回路200の中間ブロック105と出力ブロック102との間に中間ブロック106を追加した場合のフィルタ回路200aの一例を示す。なお、図8(b)では、中間ブロック106の入出力の位置に合わせるために出力ブロック102の上下が逆に配置されているが、中間ブロック106と出力ブロック102との接続関係は、図8(a)の中間ブロック105と出力ブロック102との接続関係と同じである。また、図8(c)は、図8(a)のフィルタ回路200の中間ブロック105と出力ブロック102との間に中間ブロック106および中間ブロック107を追加した場合のフィルタ回路200bの一例を示す。なお、図8(b)のフィルタ回路200aおよび図8(c)のフィルタ回路200bにおいても、中間ブロック106および中間ブロック107は、中間ブロック104および中間ブロック105と同様に構成され、各スイッチは、制御クロックにより、同じタイミングで状態Aと状態Bとが交互に繰り返し切り替えられる。

0037

このようにして、本実施形態に係るフィルタ回路200は、任意の複数段の中間ブロックを配置することができる。なお、中間ブロックの段数を増加するほど不要波の抑圧効果を高めることができる。

0038

以上、各実施形態で説明したように、本発明に係るフィルタ回路は、高周波数帯においてカットオフ周波数を広い可変幅で高精度に制御することができる。

0039

100,200,200a,200b・・・フィルタ回路;101・・・入力ブロック;102・・・出力ブロック;103,104,105,106,107・・・中間ブロック;A1,A2,A3,A4,A5・・・トランスインピーダンスアンプ;SC1,SC2,SC3,SC4,SC5,SC6,SC7・・・スイッチトキャパシタ;C1,C2,C3,C4,C5,C6,C7,C8,C9,C10,C11,C12・・・キャパシタ;SW1,SW1’,SW2,SW2’,SW3,SW3’,SW4,SW4’,SW5,SW5’,SW6,SW6’,SW7,SW7’・・・スイッチ

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