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技術 半導体装置およびその製造方法

出願人 株式会社デンソートヨタ自動車株式会社
発明者 浦上泰黒川雄斗渡辺行彦
出願日 2016年2月23日 (4年9ヶ月経過) 出願番号 2016-032289
公開日 2017年8月31日 (3年2ヶ月経過) 公開番号 2017-152486
状態 特許登録済
技術分野 半導体集積回路装置の内部配線 物理蒸着 半導体の電極 アニール
主要キーワード アルミニウムシリコン合金 車両用電子装置 ボトム層 パワーサイクル ディープ層 ヒートシンクブロック 反転型 型電流分散層
関連する未来課題
重要な関連分野

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図面 (20)

課題

パワーサイクル冷熱サイクル熱応力によるクラック基板に到達することを抑制できる半導体装置およびその製造方法を提供する。

解決手段

基板1と、基板1の一面側に形成された電極層2と、電極層2の内部に形成され、電極層2に比べて結晶性脆弱な構造とされたクラック進展層3と、電極層2のうち基板1とは反対側に形成され、電極層2を露出させる開口部4aが形成された保護膜4と、電極層2のうち開口部4aから露出した部分に形成されたはんだ付け電極5と、を備える。

概要

背景

このような半導体装置では、パワーサイクル冷熱サイクル等の応力により、保護膜とはんだ付け電極との境界部でクラックが発生しやすい。そして、発生したクラックが電極層を進み、電極層の下にある基板に到達すると、基板の破壊によりリーク不良、電圧ショート等の不具合が発生する可能性がある。

これについて、例えば特許文献1では、保護膜とはんだ付け用電極との境界部の下部にクラック防止膜が形成された半導体装置が提案されている。このような構成により、クラックが半導体基板に到達することを抑制することができる。

概要

パワーサイクルや冷熱サイクルの熱応力によるクラックが基板に到達することを抑制できる半導体装置およびその製造方法を提供する。基板1と、基板1の一面側に形成された電極層2と、電極層2の内部に形成され、電極層2に比べて結晶性脆弱な構造とされたクラック進展層3と、電極層2のうち基板1とは反対側に形成され、電極層2を露出させる開口部4aが形成された保護膜4と、電極層2のうち開口部4aから露出した部分に形成されたはんだ付け用電極5と、を備える。

目的

本発明は上記点に鑑みて、クラックが基板に到達することを抑制できる半導体装置およびその製造方法を提供する

効果

実績

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請求項1

基板(1)と、前記基板の一面側に形成された電極層(2)と、前記電極層の内部に形成され、前記電極層に比べて結晶性脆弱な構造とされたクラック進展層(3)と、前記電極層のうち前記基板とは反対側に形成され、前記電極層を露出させる開口部(4a)が形成された保護膜(4)と、少なくとも前記電極層のうち前記開口部から露出した部分に形成されたはんだ付け電極(5)と、を備える半導体装置

請求項2

前記クラック進展層は、結晶構造破壊されている請求項1に記載の半導体装置。

請求項3

前記クラック進展層は、アモルファス状に形成されている請求項1に記載の半導体装置。

請求項4

前記電極層および前記クラック進展層は、アルミニウムシリコン合金で構成されており、前記クラック進展層は、前記電極層に比べてアルミニウムの濃度が高くされている請求項1に記載の半導体装置。

請求項5

前記クラック進展層は、前記電極層のうち前記開口部の内周部に対応する部分にのみ形成されている請求項1ないし4のいずれか1つに記載の半導体装置。

請求項6

前記クラック進展層は、複数層形成されている請求項1ないし5のいずれか1つに記載の半導体装置。

請求項7

前記クラック進展層は、互いに離されて配置された複数の領域(3d)により構成されている請求項1ないし6のいずれか1つに記載の半導体装置。

請求項8

前記複数の領域は、等間隔に並んでいる請求項7に記載の半導体装置。

請求項9

前記クラック進展層は、上面形状がハニカム状とされている請求項1ないし6のいずれか1つに記載の半導体装置。

請求項10

前記基板のうち前記開口部の内周部に対応する部分に、タングステンプラグ(24)を有する半導体素子(10)が形成されている請求項1ないし9のいずれか1つに記載の半導体装置。

請求項11

前記タングステンプラグは、前記基板のうち、前記クラック進展層が形成された位置とは異なる位置に対応する部分に形成されている請求項10に記載の半導体装置。

請求項12

前記はんだ付け用電極は、前記電極層のうち前記開口部から露出した部分に加え、前記開口部の表面および前記保護膜の表面にも形成されている請求項1ないし11のいずれか1つに記載の半導体装置。

請求項13

基板(1)の一面側に電極層(2)を形成することと、前記電極層の内部に、前記電極層に比べて結晶性の脆弱な構造とされたクラック進展層(3)を形成することと、を備える半導体装置の製造方法。

請求項14

前記電極層を形成することでは、前記電極層をアルミニウムシリコン合金で形成し、前記クラック進展層を形成することでは、前記電極層へのアルミニウムのイオン注入を用いて、前記電極層に比べてアルミニウムの濃度が高い層を前記電極層の内部に形成することにより前記クラック進展層を形成する請求項13に記載の半導体装置の製造方法。

請求項15

前記電極層を形成することでは、アルミニウムシリコン合金のスパッタリングを複数回行うことにより前記電極層を形成し、前記クラック進展層を形成することは、前記電極層を形成することにおいて行われる複数回のスパッタリングのうち1回のスパッタリングと、該1回のスパッタリングの次に行われるスパッタリングとの間に行われ、前記クラック進展層を形成することでは、前記電極層へのアルミニウムのイオン注入を用いて、前記電極層に比べてアルミニウムの濃度が高い層を前記電極層の内部に形成することにより前記クラック進展層を形成する請求項13に記載の半導体装置の製造方法。

請求項16

前記電極層を形成することでは、アルミニウムシリコン合金のスパッタリングを複数回行うことにより前記電極層を形成し、前記クラック進展層を形成することは、前記電極層を形成することにおいて行われる複数回のスパッタリングのうち1回のスパッタリングと、該1回のスパッタリングの次に行われるスパッタリングとの間に行われ、前記クラック進展層を形成することでは、前記電極層を形成することで行われるスパッタリングに比べて成膜温度の低いスパッタリングにより前記クラック進展層を形成する請求項13に記載の半導体装置の製造方法。

技術分野

0001

本発明は、電極層の表面に保護膜およびはんだ付け電極が形成された半導体装置およびその製造方法に関するものである。

背景技術

0002

このような半導体装置では、パワーサイクル冷熱サイクル等の応力により、保護膜とはんだ付け用電極との境界部でクラックが発生しやすい。そして、発生したクラックが電極層を進み、電極層の下にある基板に到達すると、基板の破壊によりリーク不良、電圧ショート等の不具合が発生する可能性がある。

0003

これについて、例えば特許文献1では、保護膜とはんだ付け用電極との境界部の下部にクラック防止膜が形成された半導体装置が提案されている。このような構成により、クラックが半導体基板に到達することを抑制することができる。

先行技術

0004

特開2008−91618号公報

発明が解決しようとする課題

0005

しかしながら、特許文献1に記載の半導体装置では、クラックが電極層の内部において基板の表面に平行な方向へ大きく進行した場合、クラックが基板に到達することを十分に抑制することができない。

0006

本発明は上記点に鑑みて、クラックが基板に到達することを抑制できる半導体装置およびその製造方法を提供することを目的とする。

課題を解決するための手段

0007

上記目的を達成するため、請求項1に記載の発明では、基板(1)と、基板の一面側に形成された電極層(2)と、電極層の内部に形成され、電極層に比べて結晶性脆弱な構造とされたクラック進展層(3)と、電極層のうち基板とは反対側に形成され、電極層を露出させる開口部(4a)が形成された保護膜(4)と、少なくとも電極層のうち開口部から露出した部分に形成されたはんだ付け用電極(5)と、を備える。

0008

また、請求項13に記載の発明では、基板(1)の一面側に電極層(2)を形成することと、電極層の内部に、電極層に比べて結晶性の脆弱な構造とされたクラック進展層(3)を形成することと、を備える。

0009

このように、クラック進展層を電極層に比べて結晶性が脆弱な構造とすることで、クラック進展層は電極層に比べてクラックが進展しやすくなる。これにより、クラック進展層に到達したクラックをクラック進展層の面内方向に誘導し、クラックが基板に到達することを抑制することができる。

0010

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

図面の簡単な説明

0011

第1実施形態における半導体装置の平面図である。
図1のII−II断面図である。
図1のIII−III断面図である。
図2の領域Rの拡大図である。
半導体素子の製造方法を示す断面図である。
半導体装置の製造方法を示す断面図である。
第2実施形態における半導体装置の製造方法を示す断面図である。
第3実施形態における半導体装置の製造方法を示す断面図である。
第4実施形態における半導体装置の断面図であって、図3に相当する図である。
第5実施形態における半導体装置の断面図であって、図2に相当する図である。
第5実施形態における半導体装置の断面図であって、図3に相当する図である。
第6実施形態における半導体装置の平面図である。
第7実施形態における半導体装置の平面図である。
第8実施形態における半導体装置の平面図である。
第8実施形態における半導体装置の断面図であって、図2に相当する図である。
第8実施形態における半導体装置の断面図であって、図3に相当する図である。
第8実施形態の変形例の平面図である。
第9実施形態における半導体装置の断面図である。
第9実施形態における半導体装置の平面図である。
第9実施形態の変形例の平面図である。
他の実施形態における半導体装置の断面図であって、図3に相当する図である。

実施例

0012

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

0013

(第1実施形態)
本発明の第1実施形態について説明する。本実施形態の半導体装置は、例えば自動車に搭載され、車両用電子装置を駆動するための装置として用いられる。

0014

図1図3に示すように、本実施形態の半導体装置は、基板1と、電極層2と、クラック進展層3と、保護膜4と、はんだ付け用電極5とを備える。

0015

基板1は、SiC(炭化ケイ素)で構成された基板であり、基板1のうち後述する開口部4aの内周部に対応する部分には、図4に示す半導体素子10が複数形成されている。なお、基板1のうち開口部4aの内周部に対応する部分を、基板1の内周部とする。半導体素子10の詳細については後述する。

0016

電極層2は、基板1の一面側に形成されており、複数の半導体素子10の電極としての役割を果たす。電極層2は、基板1の一面側のうち、半導体素子10が形成された内周部だけでなく、外周部にも形成されている。本実施形態では、電極層2は、厚みが5μm〜6μmとされ、Al−Si(アルミニウムシリコン合金で構成されている。

0017

図2図3に示すように、電極層2の内部には、クラック進展層3が形成されている。具体的には、クラック進展層3は、電極層2のうち、基板1側の表面および基板1とは反対側の表面から離れた部分に形成されている。本実施形態では、電極層2はクラック進展層3により2つに分けられており、2つに分けられた電極層2の一方と他方との間にクラック進展層3が挟まれた積層構造が形成されている。

0018

クラック進展層3は、クラックを基板1の表面に平行な方向へ誘導し、クラックが基板1に到達することを抑制するためのものであり、電極層2に比べて結晶性の脆弱な構造とされ、クラックが進展しやすくなっている。本実施形態では、クラック進展層3は、電極層2に対するAl(アルミニウム)のイオン注入により形成される。これにより、クラック進展層3は、電極層2に比べてAlの濃度が高くされ、Al−Si合金結晶構造が破壊された層とされている。

0019

図3に示すように、電極層2のうち基板1とは反対側の面には、保護膜4が形成されている。保護膜4は、例えばPI(ポリイミド)等で構成されている。保護膜4には、電極層2を露出させる開口部4aが形成されている。

0020

図3に示すように、電極層2のうち開口部4aから露出した部分には、はんだ付け用電極5が形成されている。はんだ付け用電極5は、例えばNi(ニッケル)等で構成されている。はんだ付け用電極5は、はんだを介して図示しないヒートシンクブロックに接続される。また、本実施形態では、電極層2とはんだ付け用電極5との積層構造により、半導体素子10のソース電極が構成される。

0021

半導体素子10の詳細について図4を用いて説明する。本実施形態の半導体素子10は、反転型トレンチゲート構造MOSFETであり、図4は、MOSFETの2セル分を抽出したものに相当する。図4ではMOSFETの2セル分しか記載していないが、図4に示すMOSFETと同様の構造のMOSFETが複数配置されている。

0022

図4に示すように、半導体素子10は、n+型層11、n−型ドリフト層12、n型電流分散層13、p型ベース領域14、n+型ソース領域15、p+型コンタクト層16、トレンチ17、ゲート酸化膜18、ゲート電極19、p型ボトム層20、p型ディープ層21、層間絶縁膜22、ドレイン電極23を備える。また、半導体素子10は、電極層2とはんだ付け用電極5との積層構造により構成されるソース電極を備えている。

0023

半導体素子10は、SiCなどによって構成されたn+型層11を用いて形成されている。n+型層11の表面には、SiCからなるn−型ドリフト層12が形成されている。n−型ドリフト層12の表層部にはn型電流分散層13およびp型ベース領域14が形成されており、さらに、p型ベース領域14の上層部分にはn+型ソース領域15およびp+型コンタクト層16が形成されている。

0024

p+型コンタクト層16は、半導体素子10のソース電極を構成する電極層2をp型ベース領域14に低抵抗で接触させるためのものである。n+型ソース領域15は、後述するトレンチゲート構造の両側に配置されており、p+型コンタクト層16は、n+型ソース領域15を挟んでトレンチゲート構造と反対側に備えられている。

0025

p型ベース領域14およびn+型ソース領域15を貫通してn型電流分散層13の厚みの途中位置に達するように、トレンチ17が形成されている。トレンチ17の側面と接するようにp型ベース領域14およびn+型ソース領域15が配置されている。トレンチ17の内壁面はゲート酸化膜18にて覆われている。

0026

トレンチ17は、ゲート酸化膜18の表面に形成されたゲート電極19によって埋め尽くされている。ゲート電極19は、不純物をドープしたPoly−Siによって構成されている。このようにして、トレンチゲート構造が構成されている。

0027

トレンチ17の底面から側面に至るように、p型ボトム層20が形成されている。p型ボトム層20は、p型ベース領域14の下面から所定距離離れた位置よりn−型ドリフト層12に達するように形成されている。

0028

隣り合う2つのトレンチ17の間に、p型層にて構成されたp型ディープ層21が形成されている。p型ディープ層21は、p型ベース領域14の底面に接しつつn−型ドリフト層12に達するように形成されている。

0029

n+型ソース領域15およびp+型コンタクト層16の表面や層間絶縁膜22の表面には、電極層2が形成されている。電極層2は、層間絶縁膜22に形成されたコンタクトホールを通じて、n+型ソース領域15およびp+型コンタクト層16とオーミック接触している。

0030

そして、n+型層11の裏面側にはn+型層11と電気的に接続されたドレイン電極23が形成されている。このような構造により、nチャネルタイプの反転型のトレンチゲート構造のMOSFETが構成されている。

0031

本実施形態の半導体装置の製造方法について図5図6を用いて説明する。図5に示す工程では、半導体素子10を製造する。

0032

図5(a)に示す工程では、n+型層11としてn+型SiC基板を用意し、n−型ドリフト層12をエピタキシャル成長させる。その後、n−型ドリフト層12の表層部に対してn型不純物(例えば窒素)をイオン注入して、n型電流分散層13の一部を形成する。

0033

n型電流分散層13の表面にマスク30を形成し、p型不純物のイオン注入を行った後、活性化を行うことでp型ボトム層20を形成すると共にp型ディープ層21の一部を形成する。その後、マスク30を除去する。

0034

図5(b)に示す工程では、p型ボトム層20およびp型ディープ層21の一部が形成されたn型電流分散層13の表面に、n型電流分散層13の残部をエピタキシャル成長させる。

0035

n型電流分散層13の表面にマスク31を形成したのち、フォトリソグラフィ工程を経て、p型ディープ層21の形成予定領域においてマスク31を開口させる。そして、マスク31上からp型不純物のイオン注入を行った後、活性化を行うことでp型ディープ層21の残部を形成する。その後、マスク31を除去する。

0036

図5(c)に示す工程では、n型電流分散層13およびp型ディープ層21の表面に、p型ベース領域14をエピタキシャル成長させる。

0037

n+型ソース領域15の形成予定領域が開口するマスクを形成したのち、このマスクの上からn型不純物をイオン注入し、その後、マスクを除去する。また、p+型コンタクト層16の形成予定領域が開口するマスクを形成したのち、このマスクの上からn型不純物をイオン注入し、その後、マスクを除去する。そして、活性化を行うことで、n+型ソース領域15およびp+型コンタクト層16を形成する。

0038

p型ベース領域14、n+型ソース領域15およびp+型コンタクト層16の上に、図示しないエッチングマスク成膜したのち、トレンチ17の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチング犠牲酸化工程を行うことで、トレンチ17を形成する。この後、エッチングマスクを除去する。

0039

トレンチ17の表面を熱酸化し、ゲート酸化膜18を形成する。続いて、ゲート酸化膜18の表面にn型不純物をドーピングしたポリシリコン層を成膜したのち、エッチバック工程等を行うことにより、トレンチ17内にゲート酸化膜18およびゲート電極19を残す。

0040

半導体素子10の製造工程のうち、この後の工程については図示しないが、次のような各種工程を行っている。すなわち、層間絶縁膜22を成膜したのち、層間絶縁膜22をパターニングしてn+型ソース領域15やp+型コンタクト層16に繋がるコンタクトホールを形成すると共に、ゲート電極19に繋がるコンタクトホールを別断面に形成する。また、n+型層11の裏面側にドレイン電極23を形成する。

0041

このように半導体素子10を形成した後、図6に示す工程を行う。図6(a)に示す工程では、スパッタリングにより、電極層2を基板1の一面側に形成する。具体的には、n+型ソース領域15、p+型コンタクト層16、層間絶縁膜22の表面に電極層2を形成する。ここでは、成膜温度を400〜500℃とし、電極層2の厚みを5μm〜6μmとする。

0042

図6(b)に示す工程では、電極層2の内部に、Alのイオン注入により、電極層2に比べてAlの濃度が高いクラック進展層3を形成する。ここでは、成膜条件を、基板温度:室温、加速電圧:500〜1000keV、ドーズ量:1e12〜1e13/cm2とする。加速電圧が大きいほどイオンが深く注入され、ドーズ量が大きいほどイオンの注入量が大きくなるので、加速電圧とドーズ量を変化させることにより、クラック進展層3の位置と厚みを調整することができる。

0043

図6(c)に示す工程では、電極層2のうち基板1とは反対側の表面に、スピンコート法により保護膜4を形成する。また、フォトエッチングにより、保護膜4に開口部4aを形成し、電極層2を露出させる。その後、電極層2の表面のうち開口部4aの形成によって露出した部分に、無電解メッキにより、はんだ付け用電極5を形成する。このようにして本実施形態の半導体装置が製造される。

0044

本実施形態の効果について説明する。電極層の表面に保護膜およびはんだ付け用電極が形成された半導体装置では、パワーサイクルや冷熱サイクル等の応力により、保護膜とはんだ付け用電極との境界部でクラックが発生しやすい。そして、発生したクラックが電極層を進み、電極層の下にある基板に到達すると、基板の破壊によりリーク不良等の不具合が発生する可能性がある。

0045

この現象は、基板がSi(ケイ素)で構成される場合に比べて、基板がSiCで構成される場合において、特に顕著である。基板がSiCで構成される場合、基板に形成された半導体素子の温度変化による変形が生じても、この変形に伴う基板の変形が小さいからである。

0046

これについて、本実施形態では、電極層2の内部に、電極層2に比べて結晶性が脆弱な構造とされ、クラックが進展しやすくなったクラック進展層3が形成されている。そのため、保護膜4とはんだ付け用電極5との境界部で発生したクラックが電極層2を進み、クラック進展層3に到達した場合、クラックをクラック進展層3の面内方向へ誘導し、クラックが基板1に到達することを抑制することができる。また、これにより、基板1の破壊を抑制し、リークの増加による誤動作を抑制することができる。

0047

なお、クラック進展層3においてクラックが広がると、基板1とはんだ付け用電極5との間の抵抗値が増加するが、クラックが基板1に到達しなければリークが増えることはない。そのため、クラック進展層3においてクラックが広がることは、誤動作の原因にはならない。

0048

(第2実施形態)
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して電極層2およびクラック進展層3の形成方法を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。

0049

本実施形態では、Al−Si合金のスパッタリングを複数回行うことにより電極層2を形成する。そして、電極層2の形成において行われる複数回のスパッタリングのうち1回のスパッタリングと、該1回のスパッタリングの次に行われるスパッタリングとの間に、クラック進展層3の形成を行う。

0050

具体的には、本実施形態では、電極層2を2段階に分けて成膜する。電極層2のうち、1段階目に成膜される部分を電極層2a、2段階目に成膜される部分を電極層2bとする。クラック進展層3は、電極層2aに形成される。

0051

電極層2およびクラック進展層3の形成方法について、図7を用いて説明する。

0052

図7(a)に示す工程では、スパッタリングにより、厚みが2.5μm〜3.5μmの電極層2aを基板1の一面側に形成する。ここでは、成膜温度を400〜500℃とする。

0053

図7(b)に示す工程では、電極層2aの内部に、Alのイオン注入により、クラック進展層3を形成する。ここでは、成膜条件を、基板温度:室温、加速電圧:30keV〜100keV、ドーズ量:1e12〜1e13/cm2とする。第1実施形態と同様に、加速電圧とドーズ量を変化させることにより、クラック進展層の位置と厚みを調整することができる。

0054

図7(c)に示す工程では、スパッタリングにより、厚みが2.5μm〜3.5μmの電極層2bを電極層2aおよびクラック進展層3の上部に形成する。ここでは、成膜温度を400〜500℃とする。

0055

本実施形態では、電極層2を2段階に分けて成膜し、1段階目に成膜される電極層2aの内部にクラック進展層3を形成する。そのため、電極層2aおよび電極層2bの厚みを変化させることによりクラック進展層3の位置を調整することができる。これにより、クラック進展層3を電極層2の上面から深い位置に形成するためにイオン注入の加速電圧を大きくする必要がなくなり、イオン注入に用いる装置を小型化することができる。

0056

(第3実施形態)
本発明の第3実施形態について説明する。本実施形態は、第2実施形態に対してクラック進展層3の形成方法を変更したものであり、その他に関しては第2実施形態と同様であるため、第2実施形態と異なる部分についてのみ説明する。

0057

本実施形態では、電極層2の形成で行われるスパッタリングに比べて成膜温度の低いスパッタリングによりクラック進展層3を形成する。また、本実施形態では、クラック進展層3は、電極層2aの上面に形成される。

0058

電極層2およびクラック進展層3の形成方法について、図8を用いて説明する。

0059

図8(a)に示す工程では、スパッタリングにより、厚みが2.5μm〜3.5μmの電極層2aを基板1の一面側に形成する。ここでは、成膜温度を400〜500℃とする。

0060

図8(b)に示す工程では、電極層2aの表面に、低温でのAl−Siのスパッタリングにより、厚みが0.2μm〜0.5μmのクラック進展層3を形成する。ここでは、成膜温度を例えば100〜200℃とする。

0061

図8(c)に示す工程では、スパッタリングにより、厚みが2.5μm〜3.5μmの電極層2bをクラック進展層3の上面に形成する。ここでは、成膜温度を400〜500℃とする。

0062

このように、本実施形態では、電極層2a、2b、クラック進展層3をスパッタリングにより形成し、クラック進展層3の形成における成膜温度を電極層2a、2bの形成における成膜温度よりも低温としている。このような方法では、1つのスパッタリング装置において、成膜温度の変更のみにより、電極層2a、2bとクラック進展層3とを成膜することが可能である。これにより、半導体装置の製造において、工程数および製造コストを低減することができる。

0063

(第4実施形態)
本発明の第4実施形態について説明する。本実施形態は、第1実施形態に対してクラック進展層3の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。

0064

図9に示すように、本実施形態では、クラック進展層3は、電極層2のうち開口部4aの内周部に対応する部分にのみ形成されている。

0065

このような構成では、クラックが電極層2の内周部に向かって進展した場合にのみ、クラックがクラック進展層3の面内方向に誘導される。そして、クラックが保護膜4とはんだ付け用電極5との境界部付近において基板1に向かって進んだ場合には、クラックは誘導されない。そのため、クラックが基板1の内周部に進展する可能性が低下する。

0066

このように、本実施形態では、クラックが基板1の内周部に進展する可能性を低下させることにより、クラックが基板1の内周部の表面に到達することを抑制して、半導体素子10が形成された部分においてリーク不良が発生することをさらに抑制することができる。

0067

(第5実施形態)
本発明の第5実施形態について説明する。本実施形態は、第1実施形態に対してクラック進展層3の数を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。

0068

本実施形態の半導体装置は、クラック進展層3を複数層備えている。具体的には、図10図11に示すように、クラック進展層3が2層形成されている。2層のクラック進展層3をそれぞれクラック進展層3a、3bとする。クラック進展層3a、3bは、互いに離されて形成されており、クラック進展層3aは、クラック進展層3bよりも基板1に近い位置に形成されている。

0069

本実施形態の電極層2およびクラック進展層3の形成方法について説明する。まず、スパッタリングにより電極層2を形成する。つぎに、電極層2に対し、高加速電圧、例えば500〜1000keVでのAlのイオン注入を行い、クラック進展層3aを形成する。最後に、電極層2に対し、クラック進展層3aを形成する工程よりも低い加速電圧、例えば30〜100keVでのAlのイオン注入を行い、クラック進展層3bを形成する。

0070

本実施形態の半導体装置においても、第1実施形態と同様に、保護膜4とはんだ付け用電極5との境界部で発生したクラックがクラック進展層3bに到達すると、クラックがクラック進展層3bの面内方向へ誘導される。さらに、本実施形態では、このクラックがクラック進展層3bを越えて電極層2を基板1に向かって進んだ場合でも、クラック進展層3aに到達したクラックはクラック進展層3aの面内方向に誘導される。これにより、クラックが基板1に到達することをさらに抑制することができる。

0071

なお、本実施形態ではクラック進展層3を2層形成したが、クラック進展層3を3層以上形成してもよい。

0072

また、本実施形態ではイオン注入の加速電圧を変化させてクラック進展層3a、3bを形成したが、第2実施形態のように、スパッタリングによる電極層2の形成と、低い加速電圧でのイオン注入によるクラック進展層3の形成とを繰り返すことにより、クラック進展層3を複数層形成してもよい。

0073

具体的には、スパッタリングにより電極層2の一部を形成し、電極層2に低い加速電圧、例えば30〜100keVでのAlのイオン注入によりクラック進展層3aを形成する。つぎに、スパッタリングにより電極層2の残りの一部を形成し、電極層2に低い加速電圧、例えば30〜100keVでのAlのイオン注入によりクラック進展層3bを形成する。最後に、スパッタリングにより電極層2の残りの部分を形成する。

0074

また、第3実施形態のように、スパッタリングによる電極層2の形成と、低温でのスパッタリングによるクラック進展層3の形成とを繰り返すことにより、クラック進展層3を複数層形成してもよい。

0075

具体的には、高温でのスパッタリングにより、基板1の一面側に電極層2の一部を形成し、低温でのスパッタリングにより、電極層2の表面にクラック進展層3aを形成する。つぎに、高温でのスパッタリングにより、クラック進展層3aの表面に電極層2の残りの一部を形成し、低温でのスパッタリングにより、電極層2の表面にクラック進展層3bを形成する。最後に、高温でのスパッタリングにより、クラック進展層3bの表面に電極層2の残りの部分を形成する。

0076

また、クラック進展層3aとクラック進展層3bとの間隔を、クラック進展層3bと保護膜4との間隔より狭くすることが好ましい。これにより、クラックがクラック進展層3bを越えて電極層2を基板1に向かって進んだ場合に、クラック進展層3aに到達したクラックがクラック進展層3aの面内方向に誘導されやすくなる。

0077

(第6実施形態)
本発明の第6実施形態について説明する。本実施形態は、第1実施形態に対してクラック進展層3の形状を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。

0078

第1実施形態のようにクラック進展層3をイオン注入により形成する場合、図示しないマスクを用いることで、クラック進展層3の上面を任意の形状にパターニングすることが可能である。

0079

例えば図12に示す本実施形態の半導体装置のように、クラック進展層3の上面形状を、互いに平行な複数の直線が等間隔に並ぶとともに、これらの直線に垂直な複数の直線が等間隔に並んで構成された格子状とすることができる。これにより、クラック進展層3には、クラック進展層3の厚み方向の両面に開口する開口部3cが形成されている。

0080

このように、クラック進展層3の上面をパターニングすることにより、クラックをクラック進展層3の面内の任意の方向に誘導することが可能となる。例えば、クラック進展層3の上面形状を格子状とした本実施形態では、クラックを互いに垂直な2方向に誘導することができる。

0081

また、本実施形態では、クラック進展層3に開口部3cが形成されている。これにより、電極層2のうちクラック進展層3の一面側に位置する部分と、他面側に位置する部分とが、電極層2のうち開口部3cの内部に位置する部分によって接続されている。そのため、クラックが基板1に到達することを抑制しつつ、電極部2およびクラック進展層3により構成される部分の導電性を保つことができる。

0082

(第7実施形態)
本発明の第7実施形態について説明する。本実施形態は、第6実施形態に対してクラック進展層3の形状を変更したものであり、その他に関しては第6実施形態と同様であるため、第6実施形態と異なる部分についてのみ説明する。

0083

図13に示すように、本実施形態では、クラック進展層3の上面形状が、正六角形が組み合わされて構成されたハニカム状とされている。

0084

クラック進展層3をこのような形状とした本実施形態では、クラックがクラック進展層3を構成する六角形の1つの辺に沿って進むと、進んだ先で、それまでの進行方向とは異なる方向に誘導される。これにより、クラックがクラック進展層3の面内の一方向に進み続けることを抑制し、電極層2の内周部へのクラックの進展をさらに抑制することができる。

0085

また、クラック進展層3を構成するAl−Si合金は(111)配向性が高いため、クラック進展層3の上面を正六角形が組み合わされて構成されたハニカム状とすることにより、クラックを誘導する方向がクラック進展層3を構成する材料の配向性に沿った方向となる。これにより、クラックがクラック進展層3の内部を進みやすくなり、クラックが基板1に到達することをさらに抑制することができる。

0086

(第8実施形態)
本発明の第8実施形態について説明する。本実施形態は、第6実施形態に対してクラック進展層3の形状を変更したものであり、その他に関しては第6実施形態と同様であるため、第6実施形態と異なる部分についてのみ説明する。

0087

図14図16に示すように、本実施形態では、クラック進展層3は、互いに離されて配置された複数の領域3dにより構成されるようにパターニングされている。

0088

複数の領域3dは、それぞれ上面が矩形状とされている。また、複数の領域3dは、基板1の表面に平行で、かつ、互いに垂直な2方向に等間隔に並んでおり、2方向それぞれにおいて、隣り合う領域3dの間隔はL1とされている。

0089

基板1のうち電極層2側の面とクラック進展層3の厚み方向の中央部との距離をDとすると、本実施形態では、L1<Dとなるようにクラック進展層3が配置されている。

0090

本実施形態では、複数の領域3dが互いに離されて配置され、隣り合う2つの領域3dの間に電極層2が配置されているため、クラック進展層3におけるクラックの進行を遅らせ、電極層2の内周部へのクラックの進展をさらに抑制することができる。

0091

また、L1<Dとすることにより、領域3dに到達したクラックが基板1の表面よりも隣の領域3dに到達しやすくなるため、クラックの基板1への到達をさらに抑制することができる。

0092

また、複数の領域3dを等間隔で配置することにより、パワーサイクル時の伸縮において応力の偏りを低減することができる。これにより、パワーサイクル等における半導体装置の破壊を抑制することができる。

0093

なお、本実施形態では、複数の領域3dを基板1の表面に平行で、かつ、互いに垂直な2方向に等間隔に配置したが、複数の領域3dの配置を変更してもよい。例えば、図17に示すように、複数の領域3dを千鳥状に配置してもよい。

0094

図17に示す変形例では、1つの領域3dと、この領域3dの周囲に配置された6つの領域3dとが、正六角形の中心と各頂点とに位置するように配置されており、隣り合う2つの領域3dの間の距離はL2とされている。

0095

複数の領域3dをこのように配置することにより、第7実施形態と同様に、クラックを誘導する方向がクラック進展層3を構成する材料の配向性に沿った方向となり、クラックが基板1に到達することをさらに抑制することができる。

0096

また、この変形例においても、本実施形態と同様に、L2<Dとすることにより、クラックの基板1への到達をさらに抑制することができる。

0097

(第9実施形態)
本発明の第9実施形態について説明する。本実施形態は、第6実施形態に対して、半導体素子10の構成、および、クラック進展層3の配置を変更したものであり、その他に関しては第6実施形態と同様であるため、第6実施形態と異なる部分についてのみ説明する。

0098

図18図19に示すように、本実施形態の半導体素子10は、W(タングステンプラグ24を備えている。Wプラグ24は、層間絶縁膜22に形成されたコンタクトホール内に形成されており、n+型ソース領域15、p+型コンタクト層16とオーミック接触している。そして、本実施形態では、電極層2はWプラグ24および層間絶縁膜22の上面に形成されている。

0099

また、Wプラグ24は、基板1のうち、クラック進展層3が形成された位置とは異なる位置に対応する部分に形成されている。具体的には、図18図19に示すように、開口部3cの下方にWプラグ24が配置されている。

0100

このような構成の半導体装置では、クラックが開口部3cから電極層2に進行し、基板1に向かった場合、クラックはWプラグ24に到達する。タングステンはクラックが入りにくいため、Wプラグ24により、開口部3cから電極層2に進行し、基板1に向かったクラックが基板1に到達することが抑制される。

0101

このように、クラック進展層3に開口部が形成されている場合においても、開口部の下方にWプラグ24を配置することにより、クラックが基板1に到達することを抑制することができる。

0102

クラック進展層3、Wプラグ24が他の形状とされている場合でも、クラック進展層3が形成されていない部分の下方にWプラグ24を配置することにより、本実施形態と同様の効果が得られる。例えば、クラック進展層3がそれぞれ直線状とされた複数の領域3dがストライプ状に並ぶ構成とされ、複数のWプラグ24がストライプ状に形成されている場合、図20に示すようにWプラグ24と領域3dとを交互に配置することにより、本実施形態と同様の効果が得られる。

0103

(他の実施形態)
なお、本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

0104

例えば、上記第1実施形態では、電極層2のうち開口部4aから露出した部分の表面にはんだ付け用電極5を形成したが、図21に示すように、はんだ付け用電極5を、電極層2の表面に加え、開口部4aの表面および保護膜4の表面に形成してもよい。例えばスパッタリング法を用いて、このようなはんだ付け用電極5を形成することができる。

0105

また、上記第1実施形態では、Alのスパッタリングによりクラック進展層3を形成したが、Al以外のイオン種のスパッタリングによりクラック進展層3を形成してもよい。Alよりも重いイオン種であるAr(アルゴン)やSiを用いる場合、Alを用いる場合に比べてクラック進展層3の形成が容易である。Alを用いる場合、基板1とはんだ付け用電極5との間の抵抗値がクラック進展層3の形成により増加することを抑制することができる。

0106

また、上記第1実施形態では、クラック進展層3は、電極層2を構成するAl−Si合金の結晶構造が破壊された層とされているが、クラック進展層3をアモルファス状のAl−Si合金で構成してもよい。例えば、Alのイオン注入において、加速電圧およびドーズ量を大きくすることにより、電極層2を構成するAl−Si合金の結晶構造を大きく破壊し、電極層2の内部にアモルファス状のAl−Si合金で構成された層を形成することができる。また、上記第3実施形態の図8(b)に示す工程において、成膜温度を低温、例えば100℃未満とすることで、電極層2aの上面にアモルファス状のAl−Si合金で構成された層を形成することができる。

0107

また、上記第1実施形態では、基板1はSiCで構成されているが、基板1が他の材料、例えばSiで構成されていてもよい。

0108

また、上記第1実施形態では、基板1の内周部に半導体素子10が複数形成されているが、半導体素子10が1つのみ形成されていてもよい。また、半導体素子10が基板1の内周部に加えて外周部にも形成されていてもよい。

0109

また、上記第1実施形態では、半導体素子10を反転型のトレンチゲート構造のMOSFETとしているが、半導体素子10を他の構成の素子としてもよい。

0110

また、上記第6実施形態では、クラック進展層3の上面形状は、互いに平行な複数の直線が等間隔に並ぶとともに、これらの直線に垂直な複数の直線が等間隔に並んで構成された格子状とされているが、これらの直線が等間隔に並んでいなくてもよい。

0111

また、上記第8実施形態では、複数の領域3dは等間隔に並んでいるが、複数の領域3dが等間隔に並んでいなくてもよい。

0112

また、上記第1〜第8実施形態において、半導体素子10が第9実施形態と同様にWプラグ24を備えていてもよい。

0113

1基板
2電極層
3クラック進展層
4 保護膜
5はんだ付け用電極

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