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技術 表示装置及び電子機器

出願人 セイコーエプソン株式会社
発明者 田村剛
出願日 2016年2月25日 (5年11ヶ月経過) 出願番号 2016-034098
公開日 2017年8月31日 (4年5ヶ月経過) 公開番号 2017-151284
状態 特許登録済
技術分野 EL表示装置の制御 陰極線管以外の表示装置の制御
主要キーワード クロストーク電流 稼働モード アンプ電流 バッファーアンプ プルアップ状態 スイッチングトランジスター ビットラッチ回路 画面境界
関連する未来課題
重要な関連分野

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図面 (9)

課題

表示パネルシリコンバックプレーン駆動回路等を搭載した表示装置において、画質に殆ど影響を与えることなく、駆動回路における増幅器又はD/A変換器消費電流を削減する。

解決手段

この表示装置は、表示部において複数列画素回路に対応して設けられた複数のデータ線を駆動するために用いられる階調データをラッチする複数のラッチ回路と、複数のラッチ回路にラッチされている階調データを複数のアナログ信号に変換する複数のD/A変換器と、複数のD/A変換器から出力される複数のアナログ信号をそれぞれ増幅して複数の階調信号を生成する複数の増幅器と、複数のラッチ回路にラッチされる階調データを解析し、解析結果に応じて、少なくとも1つの増幅器又は少なくとも1つのD/A変換器に流れる直流電流を低減する解析回路とを備える。

概要

背景

近年において、有機発光ダイオード(以下、OLED(Organic Light Emitting Diode)ともいう)等の発光素子を用いた表示パネルが各種提案されている。そのような表示パネルにおいては、走査線データ線とが交差する画素の位置に対応して、発光素子やトランジスター等を含む画素回路が設けられる。また、表示パネルのシリコンバックプレーン駆動回路等を搭載した表示装置(Si−OLED)も開発されている。

Si−OLEDにおいては、シリコンバックプレーンを構成するシリコンチップに、複数のラッチ回路、複数のDAC(デジタルアナログ変換器)、及び、複数の増幅器等が搭載される。複数のラッチ回路にラッチされた1ライン分の階調データは、複数のDACによって複数のアナログ信号に変換され、さらに、複数の増幅器によって増幅されて複数の階調信号が生成される。それらの階調信号は、表示パネルの複数のデータ線を駆動するために用いられる。

また、1つの増幅器によって複数(3〜18本程度)のデータ線を時分割で駆動することも行われている。この駆動方式は、デマルチ駆動方式と呼ばれている。デマルチ駆動方式によれば、データ線毎にDAC及び増幅器を設ける場合と比較して、DAC及び増幅器の個数を削減することができる。

関連する技術として、特許文献1には、デマルチ駆動方式を用いる表示装置が開示されている。特許文献1の図3は、図1の表示部100の1ライン上にあるM×3(RGB)個の画素に、時分割でデータ電位切り換えて出力するデマルチプレクサーブロック41を示している。例えば、M=18の場合に、図3に示すデマルチプレクサーブロック41が、(行方向Xの全画素数)÷54に相当する個数だけ設けられる。

概要

表示パネルのシリコンバックプレーンに駆動回路等を搭載した表示装置において、画質に殆ど影響を与えることなく、駆動回路における増幅器又はD/A変換器消費電流を削減する。この表示装置は、表示部において複数列の画素回路に対応して設けられた複数のデータ線を駆動するために用いられる階調データをラッチする複数のラッチ回路と、複数のラッチ回路にラッチされている階調データを複数のアナログ信号に変換する複数のD/A変換器と、複数のD/A変換器から出力される複数のアナログ信号をそれぞれ増幅して複数の階調信号を生成する複数の増幅器と、複数のラッチ回路にラッチされる階調データを解析し、解析結果に応じて、少なくとも1つの増幅器又は少なくとも1つのD/A変換器に流れる直流電流を低減する解析回路とを備える。

目的

本発明の第1の目的は、表示パネルのシリコンバックプレーンに駆動回路等を搭載した表示装置において、画質に殆ど影響を与えることなく、駆動回路における増幅器又はD/A変換器の消費電流を削減することである

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

一半導体基板上に少なくとも表示部及び駆動回路が搭載された表示装置であって、前記表示部において複数列画素回路に対応して設けられた複数のデータ線を駆動するために用いられる階調データをラッチする複数のラッチ回路と、前記複数のラッチ回路にラッチされている階調データを複数のアナログ信号に変換する複数のD/A変換器と、前記複数のD/A変換器から出力される複数のアナログ信号をそれぞれ増幅して複数の階調信号を生成する複数の増幅器と、前記複数のラッチ回路にラッチされる階調データを解析し、解析結果に応じて、少なくとも1つの増幅器又は少なくとも1つのD/A変換器に流れる直流電流を低減する解析回路と、を備える表示装置。

請求項2

前記解析回路が、前記複数のラッチ回路にラッチされる1ライン分の階調データについて階調レベルが所定のレベル以下であるか否かを判定し、1ラインの全ての画素の階調レベルが所定のレベル以下である場合に、当該1ライン分の階調データに基づいて1ラインの画素回路が駆動される期間において、前記複数の増幅器又は前記複数のD/A変換器に流れる直流電流を低減する、請求項1記載の表示装置。

請求項3

前記解析回路が、前記複数の増幅器に流れる直流電流を低減するときに、当該1ライン分の階調データに基づいて駆動される1ラインの画素回路の駆動トランジスター非導通状態となるように前記複数のデータ線の電位を制御する、請求項2記載の表示装置。

請求項4

前記複数のデータ線が複数のブロックに分けて駆動される場合に、前記複数のD/A変換器の各々が、1ブロック分の階調データを1ブロック分のアナログ信号に順次変換し、前記複数の増幅器の各々が、それぞれのD/A変換器から順次出力される1ブロック分のアナログ信号を増幅して1ブロック分の階調信号を生成し、前記複数の増幅器から出力される複数ブロック分の階調信号がそれぞれ供給され、各ブロック分の階調信号を所定数のデータ線に時分割で供給するように切換動作を行う複数のデマルチプレクサーをさらに備える、請求項1記載の表示装置。

請求項5

前記解析回路が、前記複数のラッチ回路にラッチされる1ブロック分の階調データについて階調レベルが所定のレベル以下であるか否かを判定し、1ブロックの全ての画素の階調レベルが所定のレベル以下である場合に、当該1ブロック分の階調データに基づいて1ブロックの画素回路が駆動される期間において、当該1ブロック分の階調データが供給されるD/A変換器に接続された増幅器に流れる直流電流を低減する、請求項4記載の表示装置。

請求項6

前記解析回路が、前記複数のD/A変換器の各々に供給される1画素分の階調データの値がゼロであるか否かを判定し、1画素分の階調データの値がゼロである場合に、当該1画素分の階調データに基づいて1つの画素回路が駆動される期間において、当該1画素分の階調データが供給されるD/A変換器に接続された増幅器に流れる直流電流を低減する、請求項1又は4記載の表示装置。

請求項7

前記解析回路が、前記増幅器に流れる直流電流を低減するときに、前記増幅器の出力端子を階調信号の最高電位プルアップする、請求項5又は6記載の表示装置。

請求項8

前記解析回路が、前記複数のラッチ回路にラッチされる1ライン分の階調データについて階調レベルが所定のレベル以上であるか否かを判定し、1ラインの全ての画素の階調レベルが所定のレベル以上である場合に、当該1ライン分の階調データに基づいて1ラインの画素回路が駆動される期間において、前記複数の増幅器又は前記複数のD/A変換器に流れる直流電流を低減する、請求項1〜7のいずれか1項記載の表示装置。

請求項9

前記解析回路が、ブランキング期間において、前記複数のD/A変換器に流れる直流電流を低減する、請求項1〜8のいずれか1項記載の表示装置。

請求項10

請求項1〜9のいずれか1項記載の表示装置を備える電子機器

技術分野

0001

本発明は、有機EL(Electro-Luminescence:エレクトロルミネッセンスパネル等の表示パネルを用いた表示装置に関する。さらに、本発明は、そのような表示装置を備える電子機器等に関する。

背景技術

0002

近年において、有機発光ダイオード(以下、OLED(Organic Light Emitting Diode)ともいう)等の発光素子を用いた表示パネルが各種提案されている。そのような表示パネルにおいては、走査線データ線とが交差する画素の位置に対応して、発光素子やトランジスター等を含む画素回路が設けられる。また、表示パネルのシリコンバックプレーン駆動回路等を搭載した表示装置(Si−OLED)も開発されている。

0003

Si−OLEDにおいては、シリコンバックプレーンを構成するシリコンチップに、複数のラッチ回路、複数のDAC(デジタルアナログ変換器)、及び、複数の増幅器等が搭載される。複数のラッチ回路にラッチされた1ライン分の階調データは、複数のDACによって複数のアナログ信号に変換され、さらに、複数の増幅器によって増幅されて複数の階調信号が生成される。それらの階調信号は、表示パネルの複数のデータ線を駆動するために用いられる。

0004

また、1つの増幅器によって複数(3〜18本程度)のデータ線を時分割で駆動することも行われている。この駆動方式は、デマルチ駆動方式と呼ばれている。デマルチ駆動方式によれば、データ線毎にDAC及び増幅器を設ける場合と比較して、DAC及び増幅器の個数を削減することができる。

0005

関連する技術として、特許文献1には、デマルチ駆動方式を用いる表示装置が開示されている。特許文献1の図3は、図1の表示部100の1ライン上にあるM×3(RGB)個の画素に、時分割でデータ電位切り換えて出力するデマルチプレクサーブロック41を示している。例えば、M=18の場合に、図3に示すデマルチプレクサーブロック41が、(行方向Xの全画素数)÷54に相当する個数だけ設けられる。

先行技術

0006

特開2014−186083号公報(段落0038、図1図3

発明が解決しようとする課題

0007

しかしながら、デマルチ駆動方式を用いても、複数のDAC及び複数の増幅器における消費電流は大きい。全黒表示期間においては発光素子に電流が流れないが、例えば、駆動回路には28mA程度の電流が流れ、その内、16mA程度の電流が増幅器に流れる。

0008

そこで、本発明の第1の目的は、表示パネルのシリコンバックプレーンに駆動回路等を搭載した表示装置において、画質に殆ど影響を与えることなく、駆動回路における増幅器又はD/A変換器の消費電流を削減することである。また、本発明の第2の目的は、そのような表示装置を備える電子機器等を提供することである。

課題を解決するための手段

0009

以上の課題の少なくとも一部を解決するため、本発明の第1の観点に係る表示装置は、同一半導体基板上に少なくとも表示部及び駆動回路が搭載された表示装置であって、表示部において複数列の画素回路に対応して設けられた複数のデータ線を駆動するために用いられる階調データをラッチする複数のラッチ回路と、複数のラッチ回路にラッチされている階調データを複数のアナログ信号に変換する複数のD/A変換器と、複数のD/A変換器から出力される複数のアナログ信号をそれぞれ増幅して複数の階調信号を生成する複数の増幅器と、複数のラッチ回路にラッチされる階調データを解析し、解析結果に応じて、少なくとも1つの増幅器又は少なくとも1つのD/A変換器に流れる直流電流を低減する解析回路とを備える。

0010

本発明の第1の観点によれば、複数のラッチ回路にラッチされる階調データを解析し、解析結果に応じて、少なくとも1つの増幅器又は少なくとも1つのD/A変換器に流れる直流電流を低減するようにしたので、画質に殆ど影響を与えることなく、駆動回路における増幅器又はD/A変換器の消費電流を削減することができる。

0011

ここで、解析回路が、複数のラッチ回路にラッチされる1ライン分の階調データについて階調レベルが所定のレベル以下であるか否かを判定し、1ラインの全ての画素の階調レベルが所定のレベル以下である場合に、当該1ライン分の階調データに基づいて1ラインの画素回路が駆動される期間において、複数の増幅器又は複数のD/A変換器に流れる直流電流を低減するようにしても良い。

0012

1ラインの全ての画素の階調レベルが所定のレベル以下である場合には、それらの画素の階調レベルが黒レベル又はそれに近い低輝度レベルであるので、表示ムラ等が視認し難い。従って、画質に殆ど影響を与えることなく、複数の増幅器又は複数のD/A変換器の消費電流を削減することができる。

0013

その場合に、解析回路が、複数の増幅器に流れる直流電流を低減するときに、当該1ライン分の階調データに基づいて駆動される1ラインの画素回路の駆動トランジスター非導通状態となるように複数のデータ線の電位を制御するようにしても良い。それにより、複数の増幅器に流れる直流電流を低減しても、当該1ライン分の階調データに基づいて駆動される1ラインの画素回路の発光素子による発光を停止させることができる。

0014

本発明の第1の観点に係る表示装置において、複数のデータ線が複数のブロックに分けて駆動される場合に、複数のD/A変換器の各々が、1ブロック分の階調データを1ブロック分のアナログ信号に順次変換し、複数の増幅器の各々が、それぞれのD/A変換器から順次出力される1ブロック分のアナログ信号を増幅して1ブロック分の階調信号を生成し、複数の増幅器から出力される複数ブロック分の階調信号がそれぞれ供給され、各ブロック分の階調信号を所定数のデータ線に時分割で供給するように切換動作を行う複数のデマルチプレクサーをさらに設けるようにしても良い。それにより、データ線毎にD/A変換器及び増幅器を設ける場合と比較して、D/A変換器及び増幅器の個数を削減することができる。

0015

その場合に、解析回路が、複数のラッチ回路にラッチされる1ブロック分の階調データについて階調レベルが所定のレベル以下であるか否かを判定し、1ブロックの全ての画素の階調レベルが所定のレベル以下である場合に、当該1ブロック分の階調データに基づいて1ブロックの画素回路が駆動される期間において、当該1ブロック分の階調データが供給されるD/A変換器に接続された増幅器に流れる直流電流を低減するようにしても良い。

0016

1ブロックの全ての画素の階調レベルが所定のレベル以下である場合には、それらの画素の階調レベルが黒レベル又はそれに近い低輝度レベルであるので、表示ムラ等が視認し難い。従って、画質に殆ど影響を与えることなく、当該1ブロック分の階調データが供給されるD/A変換器に接続された増幅器の消費電流を削減することができる。

0017

あるいは、解析回路が、複数のD/A変換器の各々に供給される1画素分の階調データの値がゼロであるか否かを判定し、1画素分の階調データの値がゼロである場合に、当該1画素分の階調データに基づいて1つの画素回路が駆動される期間において、当該1画素分の階調データが供給されるD/A変換器に接続された増幅器に流れる直流電流を低減するようにしても良い。

0018

1画素分の階調データの値がゼロである場合には、その画素の画素回路の発光素子を発光させる必要がない。従って、画質に殆ど影響を与えることなく、当該1画素分の階調データが供給されるD/A変換器に接続された増幅器の消費電流を削減することができる。

0019

さらに、解析回路が、増幅器に流れる直流電流を低減するときに、増幅器の出力端子を階調信号の最高電位プルアップするようにしても良い。それにより、増幅器に流れる直流電流を低減しても、その増幅器に対応する画素回路の発光素子による発光を停止させることができる。

0020

以上において、解析回路が、複数のラッチ回路にラッチされる1ライン分の階調データについて階調レベルが所定のレベル以上であるか否かを判定し、1ラインの全ての画素の階調レベルが所定のレベル以上である場合に、当該1ライン分の階調データに基づいて1ラインの画素回路が駆動される期間において、複数の増幅器又は複数のD/A変換器に流れる直流電流を低減するようにしても良い。

0021

1ラインの全ての画素の階調レベルが所定のレベル以上である場合には、それらの画素の階調レベルが白レベル又はそれに近い高輝度レベルであるので、表示ムラ等が視認し難い。従って、画質に殆ど影響を与えることなく、複数の増幅器又は複数のD/A変換器の消費電流を削減することができる。

0022

また、解析回路が、ブランキング期間において、複数のD/A変換器に流れる直流電流を低減するようにしても良い。ブランキング期間においては階調レベルが問題とならないので、画質に影響を与えることなく、複数のD/A変換器の消費電流を削減することができる。

0023

本発明の第2の観点に係る電子機器は、上記いずれかの表示装置を備える。本発明の第2の観点によれば、画質に殆ど影響を与えることなく駆動回路における増幅器又はD/A変換器の消費電流が削減された表示装置を用いて、電子機器の消費電流を削減することができる。

図面の簡単な説明

0024

本発明の各実施形態に係る表示装置を示す斜視図。
本発明の各実施形態に係る表示装置の構成例を示すブロック図。
図2に示す増幅器の構成例を示す回路図。
図2に示すレベル設定回路等の構成例を示す回路図。
図2に示すDACの一部の構成例を示す図。
図5に示す階調電圧発生回路接続状態を説明するための図。
ヘッドマウントディスプレイ外観を示す斜視図。
ヘッドマウント・ディスプレイの光学的な構成例を示す平面図。

実施例

0025

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
<表示装置>
図1は、本発明の各実施形態に係る表示装置の外観を示す斜視図である。この表示装置1は、例えば、ヘッドマウント・ディスプレイにおいて画像を表示するマイクロ・ディスプレイである。

0026

図1に示すように、表示装置1は、有機ELパネル等の表示パネル2と、ケース3と、FPC(Flexible PrintedCircuit:フレキシブルプリント回路基板4とを含んでいる。例えば、表示パネル2は、表示部に開口が形成された枠状のケース3に収納され、FPC基板4に接続されている。FPC基板4には、ホストCPU等の外部装置図2参照)との接続のために複数の端子5が設けられている。

0027

表示パネル2は、シリコンバックプレーン(シリコンチップ)に設けられたアクティブマトリクス方式の複数の画素回路を含んでいる。各々の画素回路は、OLED等の発光素子や、複数のトランジスター等を含んでいる。また、シリコンバックプレーンには、それらの画素回路を駆動する駆動回路等が設けられている。

0028

<第1の実施形態>
図2は、本発明の各実施形態に係る表示装置の構成例を示すブロック図である。図2には、表示パネル2と、外部装置6とが示されている。表示パネル2は、表示部10と、表示コントロール回路20と、データ線駆動回路ソースドライバー)30と、ゲート線駆動回路ゲートドライバー)40とを含んでいる。表示コントロール回路20〜ゲート線駆動回路40は、表示パネル2のシリコンバックプレーンに設けられている。

0029

表示部10は、複数の画素回路11を含んでいる。例えば、R(赤)、G(緑)、B(青)の3種類の画素(ドット)に対応して、M行×(3N)列の画素回路11が、2次元マトリクス状に配列されている(M及びNは、2以上の整数)。

0030

表示部10において、M行の画素回路11に対応して、M本の走査線12が、第1の方向(図中のX軸方向)に延在して設けられている。また、(3N)列の画素回路11に対応して、(3N)本のデータ線13が、第1の方向と略直交する第2の方向(図中のY軸方向)に延在して設けられている。さらに、(3N)列の画素回路11に対応して、(3N)本のリセット線14が、第2の方向に延在して設けられている。各々のリセット線14には、所定のリセット電位Vorstが供給される。

0031

表示コントロール回路20は、例えば、組み合わせ回路又は順序回路を含む論理回路等で構成され、表示部10における表示タイミングを制御する。表示コントロール回路20には、外部装置6の画像データ用コントローラー6aから画像データが同期信号に同期して供給される。画像データは、R(赤)、G(緑)、B(青)の3色の色成分(例えば、各色成分について8ビット)を含むRGBフォーマットの画像データでも良い。また、同期信号は、垂直同期信号SYNCと、水平同期信号HSYNCと、データイネーブル信号DEと、データクロック信号DCLKとを含んでも良い。

0032

表示コントロール回路20は、供給される画像データに基づいて階調データDATAを生成し、階調データDATAを、内部取り込み用クロック信号CLKに同期してデータ線駆動回路30に供給する。例えば、表示コントロール回路20には、表示部10における発光素子の輝度(階調レベル)と階調データDATAとを対応付けて格納したルックアップテーブル22が設けられている。表示コントロール回路20は、ルックアップテーブル22を参照することにより、供給される画像データによって表される階調レベルに対応する階調データDATAを生成する。

0033

また、表示コントロール回路20は、各種のタイミングを制御する制御信号Ctrを、データ線駆動回路30及びゲート線駆動回路40に供給する。例えば、制御信号Ctrは、垂直同期信号、水平同期信号、データイネーブル信号、又は、その他の制御信号を含んでも良い。データ線駆動回路30及びゲート線駆動回路40は、表示コントロール回路20から供給される階調データDATA及び制御信号Ctr等に基づいて、表示部10に画像を表示する。

0034

表示コントロール回路20は、電圧生成回路21と、解析回路23とをさらに含んでいる。電圧生成回路21は、各種の電位を生成して、それらの電位をデータ線駆動回路30等に供給する。例えば、電圧生成回路21は、リセット電位Vorst、データ線13に供給される初期化電位Vini、及び、キャパシターC2(図4参照)に印加される参照電位Vref等を生成する。表示部10やデータ線駆動回路30やゲート線駆動回路40における高電位側の電源電位Vel、及び、ロジック電源電位DD等は、外部装置6の電圧生成回路6bから供給される。

0035

解析回路23は、例えば、組み合わせ回路又は順序回路を含む論理回路等で構成されており、生成される階調データDATAを解析し、解析結果に応じて、少なくとも1つの増幅器33に流れる直流電流を低減することが可能である。そのために、解析回路23は、増幅器33における直流電流を制御する制御信号SAMPを生成する。

0036

データ線駆動回路30は、複数のラッチ回路31と、複数のDAC(D/A変換器)32と、複数の増幅器33と、アンプ電流プルアップ制御回路34と、ゼロデータ検出回路35と、(3N)本のデータ線13に対応する(3N)個のレベル設定回路LSとを含んでも良い。

0037

また、データ線駆動回路30は、1行のラインに含まれている(3N)個の画素回路11に階調信号を書き込むために、(3N)本のデータ線13をL個のブロックに分けて、各ブロックに含まれている複数のデータ線13を時分割駆動しても良い(Lは、2以上で(3N/2)以下の整数)。そのために、データ線駆動回路30は、L個のデマルチプレクサーDM(1)〜DM(L)をさらに含んでも良い。

0038

ここで、1ブロックを構成するデータ線13の数は、3の倍数としても良い。以下においては、一例として、18本のデータ線13が1ブロックを構成する場合について説明する。例えば、N=1944である場合に、5832本のデータ線が324個のブロックに分けられる(L=324)。

0039

複数のラッチ回路31は、例えば、複数のD型フリップフロップ等で構成される。図2に示すように、複数のラッチ回路31は、第1群のデータラッチ回路311aと、第1群の判定フラグラッチ回路311bと、第2群のデータラッチ回路312aと、第2群の判定フラグラッチ回路312bとを含んでも良い。

0040

第1群のデータラッチ回路311aは、データ線の数(1ライン分の画素数)に対応して設けられ、1水平同期期間において、複数のデータ線を駆動するために用いられる階調データDATAをクロック信号CLKに同期して順次取り込む。例えば、階調データDATAの各色のビット数がKビットである場合に、第1群のデータラッチ回路311aは、(3N)個のKビットラッチ回路で構成される。

0041

第2群のデータラッチ回路312aは、データ線の数(1ライン分の画素数)に対応して設けられ、1水平同期期間毎に、第1群のデータラッチ回路311aから出力される階調データDATAを保持する。例えば、階調データDATAの各色のビット数がKビットである場合に、第2群のデータラッチ回路312aは、(3N)個のKビットラッチ回路で構成される。

0042

このように、2段のラッチ回路を設けることにより、第2群のデータラッチ回路312aに保持されている階調データDATAに基づいて1ライン分の画素回路11を駆動している間に、第1群のデータラッチ回路311aが、次の1ライン分の画素回路11を駆動するために用いられる階調データDATAを取り込むことができる。

0043

複数のDAC32は、複数のラッチ回路31にラッチされている階調データDATAを複数のアナログ信号に変換する。各々のDAC32は、複数の階調電圧発生回路を備えており、階調データDATAの値に応じて、階調電圧発生回路が発生する複数の階調電圧の内の1つを選択することにより、アナログ信号を出力する。複数のデータ線13がL個のブロックに分けて駆動される場合に、L個のDAC32の各々は、第2群のデータラッチ回路312aの内の1ブロックのラッチ回路から出力される1ブロック分の階調データを1ブロック分のアナログ信号に順次変換する。ここで、1ブロック分の階調データは、1ブロックに含まれている所定数(18本)のデータ線についての階調データが時分割多重されたものである。

0044

複数の増幅器33は、複数のDAC32から出力される複数のアナログ信号をそれぞれ増幅して、複数の階調信号を生成する。例えば、複数のデータ線13がL個のブロックに分けて駆動される場合に、L個の増幅器33の各々は、それぞれのDAC32から順次出力される1ブロック分のアナログ信号を増幅して1ブロック分の階調信号Vd(k)を生成する(k=1〜L)。ここで、階調信号Vd(k)は、1ブロックに含まれている所定数(18本)のデータ線についての階調信号が時分割多重されたものである。L個の増幅器33は、階調信号Vd(1)、Vd(2)、…、Vd(L)を、第1番目、第2番目、…、第L番目のブロックに対応するデマルチプレクサーDM(1)、DM(2)、…、DM(L)にそれぞれ供給する。

0045

デマルチプレクサーDM(1)、DM(2)、…、DM(L)は、L個の増幅器33から出力されるLブロック分の階調信号Vd(1)、Vd(2)、…、Vd(L)がそれぞれ供給され、各ブロック分の階調信号Vd(k)を所定数(18本)のデータ線13に時分割で供給するように切換動作を行う。それにより、データ線13毎にDAC32及び増幅器33を設ける場合と比較して、DAC32及び増幅器33の個数を削減することができる。

0046

ゲート線駆動回路40は、例えば、組み合わせ回路又は順序回路を含む論理回路等で構成され、制御信号Ctrに従って、1垂直同期期間内にM本の走査線12を順次駆動するためのM個の走査信号Gwr(1)〜Gwr(M)を生成する。ここで、1垂直同期期間とは、表示部10が1コマの画像を表示するのに要する期間(1フレーム期間)をいう。また、ゲート線駆動回路40は、走査信号の他にも、走査信号に同期した各種の制御信号を行毎に生成して、それらの制御信号を表示部10に供給する。

0047

<増幅器の構成例>
図3は、図2に示す増幅器の構成例を示す回路図である。図3に示すように、各々の増幅器33は、高電位側の電源電位Vel及び低電位側の電源電位VSSが供給されて増幅動作を行う増幅回路A1及びA2と、増幅回路A1及びA2の定電流(直流電流)をそれぞれ高速で切り換えるスイッチ回路S1及びS2とを含んでいる。

0048

増幅回路A1は、PチャネルMOSトランジスターQP11〜QP14と、NチャネルMOSトランジスターQN11〜QN15とを含んでいる。トランジスターQP11及びQP12のソースは、電源電位Velの配線に接続され、ゲートは、トランジスターQP12のドレインに接続されている。

0049

トランジスターQN11及びQN12は、差動対を構成している。トランジスターQN11のドレインは、トランジスターQP11のドレインに接続され、ゲートは、第1の入力端子IN1に接続されている。また、トランジスターQN12のドレインは、トランジスターQP12のドレインに接続され、ゲートは、第2の入力端子IN2に接続されている。

0050

トランジスターQN13〜QN15は、定電流源を構成している。トランジスターQN13〜QN15のドレインは、トランジスターQN11及びQN12のソースに接続され、ゲートには、参照電位VRN1が印加される。参照電位VRN1としては、電源電位VSSに対してトランジスターQN13〜QN15の閾値電圧よりも若干高い電位が印加される。スイッチ回路S1がオンしているときに、トランジスターQN13〜QN15は、トランジスターQN11及びQN12に定電流を供給する。例えば、トランジスターQN13、QN14、QN15に流れる定電流の比は、1:4:5となっている。

0051

トランジスターQP13のソースは、電源電位Velの配線に接続されており、ゲートには、参照電位VRP1が印加される。参照電位VRFP1としては、電源電位Velに対してトランジスターQP13の閾値電圧よりも若干低い電位が印加される。トランジスターQP14のソースは、トランジスターQP13のドレインに接続されており、ドレインは、出力端子OUTに接続されており、ゲートは、トランジスターQP11及びQN11のドレインに接続されている。

0052

スイッチ回路S1は、NチャネルMOSトランジスターQN16〜QN18を含んでいる。トランジスターQN16〜QN18は、電流制御信号SA1〜SA3がゲートにそれぞれ印加されて、定電流源のトランジスターQN13〜QN15に流れる定電流をオン又はオフする。

0053

増幅回路A2は、NチャネルMOSトランジスターQN21〜QN24と、PチャネルMOSトランジスターQP21〜QP25とを含んでいる。トランジスターQN21及びQN22のソースは、電源電位VSSの配線に接続され、ゲートは、トランジスターQN22のドレインに接続されている。

0054

トランジスターQP21及びQP22は、差動対を構成している。トランジスターQP21のドレインは、トランジスターQN21のドレインに接続され、ゲートは、第1の入力端子IN1に接続されている。また、トランジスターQP22のドレインは、トランジスターQN22のドレインに接続され、ゲートは、第2の入力端子IN2に接続されている。

0055

トランジスターQP23〜QP25は、定電流源を構成している。トランジスターQP23〜QP25のドレインは、トランジスターQP21及びQP22のソースに接続され、ゲートには、参照電位VRP2が印加される。参照電位VRP2としては、電源電位Velに対してトランジスターQP23〜QP25の閾値電圧よりも若干低い電位が印加される。スイッチ回路S2がオンしているときに、トランジスターQP23〜QP25は、トランジスターQP21及びQP22に定電流を供給する。例えば、トランジスターQP23、QP24、QP25に流れる定電流の比は、1:4:5となっている。

0056

トランジスターQN23のソースは、電源電位VSSの配線に接続されており、ゲートには、参照電位VRN2が印加される。参照電位VRN2としては、電源電位VSSに対してトランジスターQN23の閾値電圧よりも若干高い電位が印加される。トランジスターQN24のソースは、トランジスターQN23のドレインに接続されており、ドレインは、出力端子OUTに接続されており、ゲートは、トランジスターQN21及びQP21のドレインに接続されている。

0057

スイッチ回路S2は、PチャネルMOSトランジスターQP26〜QP28を含んでいる。トランジスターQP26〜QP28は、電流制御信号SA1〜SA3が3つのインバーターを介してゲートにそれぞれ印加されて、定電流源のトランジスターQP23〜QP25に流れる定電流をオン又はオフする。

0058

このように構成された増幅器33は、入力端子IN2と出力端子OUTとを接続することにより、ボルテージフォロアー型アンプとして使用され、入力端子IN1に印加されるアナログ信号の電圧と略同じ電圧を階調信号Vd(k)として出力端子OUTから出力する。

0059

<デマルチプレクサー及びレベル設定回路の構成例>
図4は、図2に示すデマルチプレクサー、レベル設定回路、及び、画素回路の構成例を示す回路図である。図4においては、図2に示すデマルチプレクサーDM(1)〜DM(L)の内の1つのデマルチプレクサーDM(k)と、1つのレベル設定回路LSと、1つの画素回路11とが示されている。

0060

デマルチプレクサーDM(k)は、画素回路11の列毎に設けられた複数のトランスミッションゲート36を含み、第k番目のブロックに含まれている18本のデータ線13にそれぞれ接続された18個のレベル設定回路LSに階調信号Vd(k)を時分割で供給する。複数のトランスミッションゲート36の入力端子は互いに共通接続されており、それらの入力端子に階調信号Vd(k)が供給される。

0061

デマルチプレクサーDM(k)において第1列に設けられたトランスミッションゲート36は、図2に示す表示コントロール回路20から供給される制御信号Sel(1)がハイレベル(制御信号XSel(1)がローレベル)であるときに導通状態オン状態)となり、制御信号Sel(1)がローレベル(制御信号XSel(1)がハイレベル)であるときに非導通状態(オフ状態)となる。

0062

また、デマルチプレクサーDM(k)において第2列に設けられたトランスミッションゲート36は、制御信号Sel(2)がハイレベルであるときにオン状態となる。以下同様に、デマルチプレクサーDM(k)において第18列に設けられたトランスミッションゲート36は、制御信号Sel(18)がハイレベルであるときにオン状態となる。

0063

複数のトランスミッションゲート36に対応して、複数のレベル設定回路LSも、画素の列毎に設けられている。各々のレベル設定回路LSは、キャパシターC1及びC2と、トランスミッションゲート37と、PチャネルMOSトランジスターQP31及びQP32と、NチャネルMOSトランジスターQN33とを含み、データ線13の電位を設定する。

0064

キャパシターC1の一方の電極は、トランスミッションゲート36の出力端子に接続されており、キャパシターC1の他方の電極は、表示部10における低電位側の電源電位Vctの供給線に接続されている。トランスミッションゲート36がオン状態となった際に、キャパシターC1の一方の電極に階調信号Vd(k)が供給される。トランスミッションゲート37は、キャパシターC1の一方の電極と中継配線15との間に接続されている。

0065

トランジスターQP31は、データ線13と初期化電位Viniの供給線との間に接続されている。トランジスターQP32は、データ線13と表示部10における高電位側の電源電位Velの供給線との間に接続されている。キャパシターC2は、データ線13と中継配線15との間に接続されている。トランジスターQN33は、中継配線15と参照電位Vrefの供給線との間に接続されている。

0066

図2に示す表示コントロール回路20は、複数列のトランジスターQP31のゲートに制御信号Giniを共通に印加する。複数列のトランジスターQP31は、制御信号Giniがローレベルのときに、一斉にオン状態となって初期化電位Viniの供給線をデータ線13に電気的に接続し、制御信号Giniがハイレベルのときに、両者を電気的に非接続とする。

0067

また、表示コントロール回路20は、複数列のトランスミッションゲート37に制御信号Gcpl及びXGcplを共通に供給する。複数列のトランスミッションゲート37は、制御信号Gcplがハイレベルであるときに、一斉にオン状態となってキャパシターC1の一方の電極を中継配線15に電気的に接続し、制御信号Gcplがローレベルのときに、両者を電気的に非接続とする。

0068

図2に示す解析回路23は、複数列のトランジスターQP32に制御信号Grstを共通に供給する。複数列のトランジスターQP32は、制御信号Grstがローレベルであるときに、一斉にオン状態となって電源電位Velの供給線をデータ線13に電気的に接続し、制御信号Grstがハイレベルのときに、両者を電気的に非接続とする。

0069

また、解析回路23は、複数列のトランジスターQN33に制御信号Grefを共通に供給する。複数列のトランジスターQN33は、制御信号Grefがハイレベルであるときに、一斉にオン状態となって参照電位Vrefの供給線を中継配線15に電気的に接続し、制御信号Grefがローレベルのときに、両者を電気的に非接続とする。

0070

<画素回路の構成例>
画素回路11は、発光素子D1と、PチャネルMOSトランジスターQP1〜QP5と、保持容量Cpixとを含んでいる。発光素子D1は、例えば、シリコン基板に形成されたアノード光透過性を有するカソードとによって白色の有機EL層を挟持したOLEDである。発光素子D1のアノードは、画素回路毎に個別に設けられる画素電極である。これに対して、発光素子D1のカソードは、全ての画素回路に共通に設けられる共通電極であり、表示部10における低電位側の電源電位Vctに保たれる。

0071

発光素子D1の出射側(カソード側)には、RGBのいずれかに対応したカラーフィルターが設けられている。なお、白色の有機EL層を挟んで配置される2つの反射層間の光学距離を調整してキャビティ構造を形成し、発光素子D1から出射される光の波長を設定しても良い。この場合には、カラーフィルターが設けられても良いし、設けられなくても良い。

0072

そのような発光素子D1において、アノードからカソードに電流が流れると、アノードから注入された正孔とカソードから注入された電子とが有機EL層で再結合して励起子が生成され、白色光が発生する。このときに発生した白色光は、シリコン基板(アノード)とは反対側のカソードを透過し、カラーフィルターによる着色を経て、表示部10から出射される。

0073

図2に示すゲート線駆動回路40は、第i行の走査線12に走査信号Gwr(i)を供給する。また、ゲート線駆動回路40は、第i行の複数の制御線に制御信号Gcmp(i)及びGel(i)を供給する。

0074

トランジスターQP2のソース及びドレインの内の一方は、データ線13に電気的に接続されており、ソース及びドレインの内の他方は、保持容量Cpixの一方の電極と、駆動トランジスターQP1のゲートとに電気的に接続されている。トランジスターQP2のゲートは、走査線12に電気的に接続されており、走査信号Gwr(i)が供給される。トランジスターQP2は、データ線13と駆動トランジスターQP1のゲートとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。

0075

保持容量Cpixの他方の電極は、表示部10における高電位側の電源電位Velの供給線に電気的に接続されている。それにより、保持容量Cpixは、駆動トランジスターQP1のゲート・ソース間の電圧を保持する容量として機能する。

0076

駆動トランジスターQP1のソースは、電源電位Velの供給線に電気的に接続されており、ドレインは、トランジスターQP4のソースに電気的に接続されている。駆動トランジスターQP1は、ソース・ゲート間の電圧に応じたドレイン電流を流して発光素子D1を駆動する。

0077

トランジスターQP3のソース及びドレインは、データ線13と駆動トランジスターQP1のドレインとの間に電気的に接続されている。なお、トランジスターQP3は、駆動トランジスターQP1のゲートとドレインとの間に接続しても良い。トランジスターQP3のゲートには、制御信号Gcmp(i)が供給される。トランジスターQP3は、駆動トランジスターQP1のゲートとドレインとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。

0078

トランジスターQP4のドレインは、発光素子D1のアノードと、トランジスターQP5のソースとに電気的に接続されている。トランジスターQP4のゲートには、制御信号Gel(i)が供給される。トランジスターQP4は、駆動トランジスターQP1のドレインと発光素子D1のアノードとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。

0079

トランジスターQP5のドレインは、リセット線14に電気的に接続されており、リセット電位Vorstに保たれている。トランジスターQP5のゲートには、制御信号Gcmp(i)が供給される。トランジスターQP5は、リセット線14と発光素子D1のアノードとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。

0080

図4においては、画素回路11においてPチャネルMOSトランジスターが用いられているが、PチャネルMOSトランジスターの替りにNチャネルMOSトランジスターを用いても良い。画素回路11においてNチャネルMOSトランジスターを用いる場合には、トランジスターのソース及びドレインの接続関係が上記とは逆になり、走査信号、制御信号、及び、階調信号の極性も逆になる。あるいは、PチャネルMOSトランジスターとNチャネルMOSトランジスターとを適宜組み合わせて用いても良い。また、画素回路11のトランジスターは、薄膜トランジスターであっても良い。

0081

保持容量Cpixとしては、駆動トランジスターQP1のゲートに付随する寄生容量を用いても良い。あるいは、保持容量Cpixとして、シリコン基板上に設けられた複数の異なる配線層における配線で層間絶縁膜を挟持することによって形成されたキャパシターを用いても良い。

0082

<表示装置の動作例>
次に、図2図4に示す表示装置の動作例について説明する。表示コントロール回路20は、画像データ、及び、同期信号(垂直同期信号VSYNC、水平同期信号HSYNC、データイネーブル信号DE、データクロック信号DCLK)を外部装置6から入力して、階調データDATA、及び、内部取り込み用のクロック信号CLKをデータ線駆動回路30に送信する。

0083

第1の実施形態においては、解析回路23が、複数のラッチ回路31にラッチされる1ライン分の階調データについて、階調レベルが所定のレベル以下であるか否かを判定する。例えば、解析回路23は、第1群のデータラッチ回路311aが階調データDATAをクロック信号CLKに同期して順次取り込む際に、第1群のデータラッチ回路311aに取り込まれる階調データによって表される階調レベルが所定のレベル以下であるか否かを、1ライン分の階調データについて判定する。

0084

一例として、RGBの3色の成分について、第1の閾値、第2の閾値、第3の閾値が個別に設けられている。階調データのR成分のレベルが第1の閾値以下であり、階調データのG成分のレベルが第2の閾値以下であり、階調データのB成分のレベルが第3の閾値以下である場合に、解析回路23は、階調データによって表される階調レベルが所定のレベル以下であると判定する。

0085

ここで、第1の閾値〜第3の閾値は等しくても良い。あるいは、第1の閾値〜第3の閾値はゼロでも良い。第1の閾値〜第3の閾値がゼロである場合に、解析回路23は、階調データによって表される階調レベルが黒レベルであるか否かを判定することになる。特に、ヘッドマウント・ディスプレイの場合には、黒背景で画像が表示されることが圧倒的に多いと考えられる。その理由は、バックグラウンド真黒であれば、ディスプレイの向こう側がはっきり見え画面境界が見えなくなるが、バックグラウンドが薄黒であると、バックグラウンドの浮きで画面境界が目立ってしまうので、ディスプレイの向こう側が認識し難くなるからである。

0086

解析回路23は、1ラインの全ての画素の階調レベルが所定のレベル以下である場合に、当該1ライン分の階調データに基づいて1ラインの画素回路11が駆動される期間(例えば、1水平同期期間)において、制御信号SAMPを活性化する。アンプ電流・プルアップ制御回路34は、例えば、ゲート回路で構成され、制御信号SAMPに従って、複数の増幅器33における直流電流及びプルアップ状態を制御する。それにより、解析回路23は、1ラインの全ての画素の階調レベルが所定のレベル以下である場合に、当該1ライン分の階調データに基づいて1ラインの画素回路11が駆動される期間において、複数(L個)の増幅器33に流れる直流電流を低減する。

0087

1ラインの全ての画素の階調レベルが所定のレベル以下である場合には、それらの画素の階調レベルが黒レベル又はそれに近い低輝度レベルであるので、表示ムラ等が視認し難い。従って、画質に殆ど影響を与えることなく、複数の増幅器33の消費電流を削減することができる。

0088

アンプ電流・プルアップ制御回路34は、電流制御信号SA1〜SA3を生成して複数の増幅器33に供給することにより、複数の増幅器33に流れる直流電流を制御する。例えば、図3に示す増幅器33において、電流制御信号SA1〜SA3をローレベルに非活性化すれば、スイッチ回路S1及びS2を構成するトランジスターQN16〜QN18及びQP26〜QP28がオフ状態となって、直流電流を停止させることができる。

0089

図4を参照しながら、表示装置の一般的な動作について説明する。初期状態として、制御信号Gini及びGrstがハイレベルに非活性化されており、制御信号Gref及びGcplがローレベルに非活性化されているものとする。従って、レベル設定回路LSにおいて、トランジスターQP31、QP32、QN33、及び、トランスミッションゲート37がオフ状態となっている。

0090

また、初期状態として、走査信号Gwr(i)及び制御信号Gcmp(i)がハイレベルに非活性化されており、制御信号Gel(i)がローレベルに活性化されているものとする。従って、画素回路11において、トランジスターQP2、QP3、QP5がオフ状態となっており、トランジスターQP4がオン状態となっている。

0091

1垂直同期期間内の第i番目の水平同期期間が開始すると、表示コントロール回路20が、1水平同期期間内の所定の期間において、制御信号Sel(1)〜Sel(18)をハイレベルに順次活性化する。それにより、デマルチプレクサーDM(k)において、制御信号Sel(1)〜Sel(18)が印加されるトランスミッションゲート36が順次オン状態となる。

0092

また、第k番目のブロックの増幅器33は、上記所定の期間において、階調信号Vd(k)の電圧を、第k番目のブロックにおける第1列、第2列、…、第18列の画素の階調レベルに対応する階調電圧に順番に切り換える。それにより、第k番目のブロックにおいて、第1列、第2列、…、第18列の画素に対応するキャパシターC1にそれぞれの階調電圧が充電される。

0093

一方、表示コントロール回路20は、上記所定の期間において、制御信号Giniをローレベルに活性化する。それにより、レベル設定回路LSにおいて、トランジスターQP31がオン状態となって、データ線13に初期化電位Viniが供給される(初期化期間)。また、ゲート線駆動回路40は、第i行の画素回路11に供給される制御信号Gel(i)をハイレベルに非活性化する。それにより、画素回路11において、トランジスターQP4がオフ状態となって、第i行の画素回路11の発光素子D1がリセット状態になる。

0094

次に、ゲート線駆動回路40が、第i行の走査線12に供給される走査信号Gwr(i)をローレベルに活性化し、第i行の画素回路11に供給される制御信号Gcmp(i)をローレベルに活性化する。それにより、トランジスターQP2、QP3、及び、QP5がオン状態となって、駆動トランジスターQP1のゲート電位一定値に設定される(補償期間)。その後、制御信号Gcmp(i)が再びハイレベルに非活性化されて、トランジスターQP3及びQP5がオフ状態となる。

0095

さらに、表示コントロール回路20が、制御信号Giniをハイレベルに非活性化し、制御信号Gcplをハイレベルに活性化する。それにより、トランジスターQP31がオフ状態となり、トランスミッションゲート37がオン状態となる。従って、駆動トランジスターQP1のゲートに階調信号が印加されると共に、保持容量Cpixに階調電圧が充電される(書込期間)。第i行の画素回路11に対する階調信号の書き込みが終了すると、ゲート線駆動回路40は、第i行の走査線12に供給される走査信号Gwr(i)をハイレベルに非活性化し、表示コントロール回路20は、制御信号Gcplをローレベルに非活性化する。

0096

1垂直同期期間内の第(i+1)番目の水平同期期間が終了した後に、ゲート線駆動回路40は、第i行の画素回路11に供給される制御信号Gel(i)をローレベルに活性化する。それにより、第(i+2)番目の水平同期期間以降において、トランジスターQP4がオン状態となって、駆動トランジスターQP1が階調信号に従って発光素子D1に電流を供給するので、第i行の画素回路11の発光素子D1が発光する(発光期間)。

0097

このようにして、第i番目の水平同期期間において、第i行の画素回路11の駆動期間(初期化期間、補償期間、及び、書込期間)が設けられ、第(i+2)番目の水平同期期間以降において、第i行の画素回路11の発光期間が設けられる。そして、1つのラインについて、駆動期間の開始から1垂直同期期間が経過した後に、再び駆動期間が設けられる。

0098

あるいは、データ線13をブロック化せずに、デマルチプレクサーDM(1)〜DM(L)を用いないで全てのデータ線13に階調信号を一斉に供給するようにしても良い。その場合には、複数の増幅器33が、デマルチプレクサーDMを介さずに、複数のレベル設定回路LSを直接駆動することになる。

0099

以上において、解析回路23は、第iラインの全ての画素の階調レベルが所定のレベル以下である場合に、第iライン分の階調データに基づいて第iラインの画素回路11が駆動される期間において、複数の増幅器33に流れる直流電流を低減する。そのときに、解析回路23は、第iライン分の階調データに基づいて駆動される第iラインの画素回路11の駆動トランジスターQP1がオフ状態となるように複数のデータ線13の電位を制御しても良い。それにより、複数の増幅器33に流れる直流電流を低減しても、第iラインの画素回路11の発光素子D1による発光を停止させることができる。

0100

例えば、解析回路23は、制御信号Grstをローレベルに活性化し、制御信号Grefをハイレベルに活性化する。それにより、レベル設定回路LSにおいて、トランジスターQP32及びQN33がオン状態になる。従って、データ線13に電源電位Velが供給されて、駆動トランジスターQP1がオフ状態となる。また、中継配線15には、参照電位Vrefが供給される。

0101

<第2の実施形態>
次に、本発明の第2の実施形態について説明する。第2の実施形態においては、図2に示す解析回路23が、複数のラッチ回路31にラッチされる1ブロック分の階調データについて、階調レベルが所定のレベル以下であるか否かを判定する。

0102

例えば、解析回路23は、第1群のデータラッチ回路311aが階調データDATAをクロック信号CLKに同期して順次取り込む際に、第1群のデータラッチ回路311aに取り込まれる階調データによって表される階調レベルが所定のレベル以下であるか否かを、1ブロック分(18画素分)の階調データについて判定する。それにより、解析回路23は、1ブロックの全ての画素の階調レベルが所定のレベル以下であるか否かを表す判定フラグFZを生成して第1群の判定フラグラッチ回路311bに出力する。

0103

第1群の判定フラグラッチ回路311bは、L個のDAC32又はL個の増幅器33に対応して、判定フラグFZをラッチするL個のラッチ回路を含んでいる。第2群の判定フラグラッチ回路312bも、L個のDAC32又はL個の増幅器33に対応して、判定フラグFZをラッチするL個のラッチ回路を含んでいる。

0104

第1群のデータラッチ回路311aが、階調データDATAを順次取り込むと共に、第1群の判定フラグラッチ回路311bが、解析回路23からブロック毎に出力される判定フラグFZを順次取り込む。1水平同期期間において、Lブロック分の階調データについての判定フラグFZが第1群の判定フラグラッチ回路311bに取り込まれる。次の水平同期期間が開始すると、第2群のデータラッチ回路312aが、第1群のデータラッチ回路311aから出力されるLブロック分の階調データDATAを取り込むと共に、第2群の判定フラグラッチ回路312bが、第1群の判定フラグラッチ回路311bから出力されるLブロック分の判定フラグFZを保持する。

0105

アンプ電流・プルアップ制御回路34は、第2群の判定フラグラッチ回路312bに保持されている判定フラグFZに従って、1ブロックの全ての画素の階調レベルが所定のレベル以下である場合に、当該1ブロック分の階調データに基づいて1ブロックの画素回路11が駆動される期間(例えば、1水平同期期間)において、当該1ブロック分の階調データが供給されるDAC32に接続された増幅器33に流れる直流電流を低減する。

0106

1ブロックの全ての画素の階調レベルが所定のレベル以下である場合には、それらの画素の階調レベルが黒レベル又はそれに近い低輝度レベルであるので、表示ムラ等が視認し難い。従って、画質に殆ど影響を与えることなく、当該1ブロック分の階調データが供給されるDAC32に接続された増幅器33の消費電流を削減することができる。

0107

複数の増幅器33毎に電流制御信号SA1〜SA3を生成して複数の増幅器33に供給することにより、複数の増幅器33に流れる直流電流を制御することが可能である。例えば、図3に示す増幅器33において、電流制御信号SA1をハイレベルに維持しながら電流制御信号SA2及びSA3をローレベルに非活性化すれば、トランジスターQN16及びQP26がオン状態を維持し、トランジスターQN17、QN18、QP27、及び、QP28がオフ状態となって、例えば、直流電流を1/10にすることができる。

0108

図3に示すように、増幅器33には、出力端子OUTを階調信号の最高電位VRHにプルアップするPチャネルMOSトランジスターQP29が設けられている。トランジスターQP29のソースは、階調信号の最高電位VRHの配線に接続され、ドレインは、出力端子OUTに接続されている。アンプ電流・プルアップ制御回路34は、複数の増幅器33毎に制御信号Zeroを生成して複数の増幅器33に供給することにより、トランジスターQP29のゲートに制御信号Zeroを印加する。

0109

増幅器33に流れる直流電流を低減するときに、制御信号Zeroをローレベルに活性化しても良い。その結果、トランジスターQP29がオン状態となって、増幅器33の出力端子OUTが階調信号の最高電位VRHにプルアップされるので、図4に示す画素回路11の駆動トランジスターQP1がオフ状態となる。それにより、増幅器33に流れる直流電流を低減しても、その増幅器33に対応する画素回路11の発光素子D1による発光を停止させることができる。

0110

第2の実施形態においては、図4に示すレベル設定回路LSのトランジスターQP32、トランジスターQN33、及び、キャパシターC2を省略して、データ線13を中継配線15に直接接続しても良い。その他の点に関しては、第2の実施形態は、第1の実施形態と同様でも良い。

0111

<第3の実施形態>
次に、本発明の第3の実施形態について説明する。第3の実施形態においては、図2に示すゼロデータ検出回路35が、複数のラッチ回路31にラッチされる階調データを解析する解析回路として機能する。ゼロデータ検出回路35は、複数のDAC32の各々に供給される1画素分の階調データの値がゼロであるか否かを判定する。例えば、ゼロデータ検出回路35は、第2群のデータラッチ回路312aから複数のDAC32の各々に供給される1画素分の階調データの値がゼロであるか否かを判定して、判定結果をアンプ電流・プルアップ制御回路34に出力する。

0112

アンプ電流・プルアップ制御回路34は、ゼロデータ検出回路35の判定結果に従って、それぞれの増幅器33における直流電流を制御する。それにより、ゼロデータ検出回路35は、1画素分の階調データの値がゼロである場合に、当該1画素分の階調データに基づいて1つの画素回路11が駆動される期間において、当該1画素分の階調データが供給されるDAC32に接続された増幅器33に流れる直流電流を低減する。その他の点に関しては、第3の実施形態は、第2の実施形態と同様でも良い。

0113

1画素分の階調データの値がゼロである場合には、その画素の画素回路11の発光素子D1を発光させる必要がない。従って、画質に殆ど影響を与えることなく、当該1画素分の階調データが供給されるDAC32に接続された増幅器33の消費電流を削減することができる。

0114

<第4の実施形態>
次に、本発明の第4の実施形態について説明する。第4の実施形態においては、図2に示す解析回路23が、複数のラッチ回路31にラッチされる1ライン分の階調データについて、階調レベルが所定のレベル以上であるか否かを判定する。例えば、解析回路23は、第1群のデータラッチ回路311aが階調データDATAをクロック信号CLKに同期して順次取り込む際に、第1群のデータラッチ回路311aに取り込まれる階調データによって表される階調レベルが所定のレベル以上であるか否かを、1ライン分の階調データについて判定する。

0115

一例として、RGBの3色の成分について、第4の閾値、第5の閾値、第6の閾値が個別に設けられている。階調データのR成分のレベルが第4の閾値以上であり、階調データのG成分のレベルが第5の閾値以上であり、階調データのB成分のレベルが第6の閾値以上である場合に、解析回路23は、階調データによって表される階調レベルが所定のレベル以上であると判定する。

0116

ここで、第4の閾値〜第6の閾値は等しくても良い。あるいは、第4の閾値〜第6の閾値は最大階調レベルでも良い。第4の閾値〜第6の閾値が最大階調レベルである場合に、解析回路23は、階調データによって表される階調レベルが白レベルであるか否かを判定することになる。

0117

解析回路23は、1ラインの全ての画素の階調レベルが所定のレベル以上である場合に、当該1ライン分の階調データに基づいて1ラインの画素回路11が駆動される期間(例えば、1水平同期期間)において、制御信号SAMPを活性化する。アンプ電流・プルアップ制御回路34は、制御信号SAMPに従って、複数の増幅器33における直流電流を制御する。それにより、解析回路23は、1ラインの全ての画素の階調レベルが所定のレベル以上である場合に、当該1ライン分の階調データに基づいて1ラインの画素回路11が駆動される期間において、複数(L個)の増幅器33に流れる直流電流を低減する。その他の点に関しては、第4の実施形態は、第1〜第3の実施形態のいずれかと同様でも良い。

0118

1ラインの全ての画素の階調レベルが所定のレベル以上である場合には、それらの画素の階調レベルが白レベル又はそれに近い高輝度レベルであるので、表示ムラ等が視認し難い。従って、画質に殆ど影響を与えることなく、複数の増幅器33の消費電流を削減することができる。

0119

<第5の実施形態>
次に、本発明の第5の実施形態について説明する。第5の実施形態においては、図2に示すDAC32が、直流電流を可変できるように構成されている。解析回路23は、第1〜第4の実施形態において増幅器33の直流電流を制御することに替えて、又は、それに加えて、DAC32の直流電流を制御する。そのために、解析回路23は、DAC32における直流電流を制御する制御信号SDACを生成する。その他の点に関しては、第5の実施形態は、第1〜第4の実施形態のいずれかと同様でも良い。

0120

図5は、図2に示すDACの一部の構成例を示す図である。図5に示すように、DAC32は、レギュレーター定電圧回路)51〜54と、階調電圧発生回路61〜64及び71〜74と、NチャネルMOSトランジスターQN61〜QN64及びQN71〜QN74とを含んでいる。

0121

レギュレーター51及び53は、階調信号の最高電位である第1の安定化電位VRHを生成する。第1の安定化電位VRHは、階調電圧発生回路61〜64及び71〜74の第1の端子に供給される。また、レギュレーター52及び54は、階調信号の最低電位である第2の安定化電位VRLを生成する。

0122

階調電圧発生回路61〜64及び71〜74の各々は、例えば、ラダー抵抗、又は、ラダー抵抗と複数のバッファーアンプとの組み合わせで構成される。例えば、ラダー抵抗の抵抗値は4kΩ程度であり、階調電圧発生回路61〜64及び71〜74の全てが第1の安定化電位VRHの配線と第2の安定化電位VRLの配線との間に接続されると、それらの間の抵抗値が500Ω程度になる。

0123

トランジスターQN61〜QN64及びQN71〜QN74のドレインは、階調電圧発生回路61〜64及び71〜74の第2の端子にそれぞれ接続されており、ソースは、第2の安定化電位VRLの配線に接続されている。トランジスターQN61及びQN71のゲートには、電流制御信号SD1が印加され、トランジスターQN62及びQN72のゲートには、電流制御信号SD2が印加される。また、トランジスターQN63及びQN73のゲートには、電流制御信号SD3が印加され、トランジスターQN64及びQN74のゲートには、電流制御信号SD4が印加される。

0124

例えば、フル稼働モードにおいては、電流制御信号SD1〜SD4がハイレベルに活性化される。それにより、トランジスターQN61〜QN64及びQN71〜QN74がオン状態となる。その結果、階調電圧発生回路61〜64及び71〜74の第2の端子が第2の安定化電位VRLの配線に電気的に接続されて、階調電圧発生回路61〜64及び71〜74に電流が流れる。

0125

一方、ハーフ稼働モードにおいては、電流制御信号SD1及びSD2がハイレベルに活性化される一方、電流制御信号SD3及びSD4がローレベルに非活性化される。それにより、トランジスターQN61、QN62、QN71、及び、QN72がオン状態となり、トランジスターQN63、QN64、QN73、及び、QN74がオフ状態となる。その結果、階調電圧発生回路61、62、71、及び、72に電流が流れ、階調電圧発生回路63、64、73、及び、74には電流が流れないので、直流電流をフル稼働モードにおける直流電流の約半分にすることができる。

0126

図6は、図5に示す階調電圧発生回路の接続状態を説明するための図である。図6(A)は、フル稼働モードにおける階調電圧発生回路の接続状態を示しており、図6(B)は、ハーフ稼働モードにおける階調電圧発生回路の接続状態を示している。ハーフ稼働モードにおいては、階調電圧発生回路63、64、73、及び、74の第2の端子がオープン状態(×印)となっている。

0127

図6に示すように、階調電圧発生回路61及び71には、第1群の階調線81が接続されており、階調電圧発生回路62及び72には、第2群の階調線82が接続されている。また、階調電圧発生回路63及び73には、第3群の階調線83が接続されており、階調電圧発生回路64及び74には、第4群の階調線84が接続されている。

0128

階調電圧発生回路61及び71は、図5に示すレギュレーター51〜54から第1の安定化電位VRH及び第2の安定化電位VRLが供給され、複数の階調電圧を発生して第1群の階調線81に供給する。また、階調電圧発生回路62及び72は、第1の安定化電位VRH及び第2の安定化電位VRLが供給され、複数の階調電圧を発生して第2群の階調線82に供給する。

0129

階調電圧発生回路63及び73は、第1の安定化電位VRH及び第2の安定化電位VRLが供給され、複数の階調電圧を発生して第3群の階調線83に供給する。また、階調電圧発生回路64及び74は、第1の安定化電位VRH及び第2の安定化電位VRLが供給され、複数の階調電圧を発生して第4群の階調線84に供給する。

0130

さらに、DAC32は、制御回路90と、第1群のスイッチ回路91〜第4群のスイッチ回路94とを含んでいる。第1群のスイッチ回路91〜第4群のスイッチ回路94は、例えば、複数の増幅器33の入力端子と第1群の階調線81〜第4群の階調線84との間に接続された複数のトランスミッションゲートで構成されている。

0131

第1群のスイッチ回路91は、複数の増幅器33の入力端子の各々に第1群の階調線81の内からそれぞれ選択された階調線を電気的に接続し、第2群のスイッチ回路92は、複数の増幅器33の入力端子の各々に第2群の階調線82の内からそれぞれ選択された階調線を電気的に接続する。

0132

また、第3群のスイッチ回路93は、複数の増幅器33の入力端子の各々に第3群の階調線83の内からそれぞれ選択された階調線を電気的に接続し、第4群のスイッチ回路94は、複数の増幅器33の入力端子の各々に第4群の階調線84の内からそれぞれ選択された階調線を電気的に接続する。

0133

制御回路90は、例えば、組み合わせ回路又は順序回路を含む論理回路で構成されている。制御回路90は、図2に示す第2群のデータラッチ回路312aから供給される階調データをデコードし、第1群のスイッチ回路91〜第4群のスイッチ回路94を制御するためのスイッチ制御信号を生成して、第1群のスイッチ回路91〜第4群のスイッチ回路94に供給する。

0134

また、制御回路90は、解析回路23から出力される制御信号SDACに基づいて、階調電圧発生回路61〜64及び71〜74に流れる電流を制御する電流制御信号SD1〜SD4を生成する。制御回路90は、電流制御信号SD1〜SD4に従って、電流が流れている階調電圧発生回路に接続されているスイッチ回路を階調データに応じてオン又はオフに制御すると共に、電流が流れていない階調電圧発生回路に接続されているスイッチ回路を強制的にオフさせる。

0135

図6(A)に示すフル稼働モードにおいては、電流制御信号SD1〜SD4がハイレベルに活性化されて、階調電圧発生回路61〜64及び71〜74に電流が流れる。制御回路90は、階調データによって表される階調レベルに対応する階調線を複数の増幅器33の入力端子に接続するように、第1群のスイッチ回路91〜第4群のスイッチ回路94を共通に制御する。例えば、第1群のスイッチ回路91〜第4群のスイッチ回路94において、グレーで示されているトランスミッションゲートがオン状態となる。

0136

図6(B)に示すハーフ稼働モードにおいては、電流制御信号SD1及びSD2がハイレベルに活性化され、電流制御信号SD3及びSD4がローレベルに非活性化されて、階調電圧発生回路61、62、71、及び、72に電流が流れ、階調電圧発生回路63、64、73、及び、74には電流が流れない。

0137

制御回路90は、階調データによって表される階調レベルに対応する階調線を複数の増幅器33の入力端子に接続するように、第1群のスイッチ回路91及び第2群のスイッチ回路92を共通に制御する。例えば、第1群のスイッチ回路91及び第2群のスイッチ回路92において、グレーで示されているトランスミッションゲートがオン状態となる。

0138

一方、制御回路90は、第3群のスイッチ回路93及び第4群のスイッチ回路94の全てのトランスミッションゲートを強制的にオフ状態とする。それにより、トランスミッションゲートを介して階調電圧発生回路61〜64及び71〜74の間にクロストーク電流が流れることを防止することができる。

0139

図2に示す解析回路23は、複数のラッチ回路31にラッチされる階調データDATAを解析し、解析結果に応じて、階調電圧発生回路61〜64及び71〜74の内の少なくとも1組に流れる電流を停止させることにより、少なくとも1つのDAC32に流れる直流電流を低減する。以下においては、第5の実施形態に係る表示装置の具体的な動作例について説明する。

0140

<第1の動作例>
第1の動作例においては、解析回路23が、複数のラッチ回路31にラッチされる1ライン分の階調データについて、階調レベルが所定のレベル以下であるか否かを判定する。例えば、解析回路23は、第1群のデータラッチ回路311aが階調データDATAをクロック信号CLKに同期して順次取り込む際に、第1群のデータラッチ回路311aに取り込まれる階調データDATAによって表される階調レベルが所定のレベル以下であるか否かを、1ライン分の階調データについて判定する。

0141

解析回路23は、1ラインの全ての画素の階調レベルが所定のレベル以下である場合に、当該1ライン分の階調データに基づいて1ラインの画素回路11が駆動される期間(例えば、1水平同期期間)において、制御信号SDACを活性化する。制御回路90は、制御信号SDACに従って、複数のDAC32における直流電流を制御する。それにより、解析回路23は、1ラインの全ての画素の階調レベルが所定のレベル以下である場合に、当該1ライン分の階調データに基づいて1ラインの画素回路11が駆動される期間において、複数(L個)のDAC32に流れる直流電流を低減する。

0142

1ラインの全ての画素の階調レベルが所定のレベル以下である場合には、それらの画素の階調レベルが黒レベル又はそれに近い低輝度レベルであるので、表示ムラ等が視認し難い。従って、画質に殆ど影響を与えることなく、複数のDAC32の消費電流を削減することができる。

0143

例えば、図5に示すDAC32において、電流制御信号SD1及びSD2をハイレベルに維持しながら電流制御信号SD3及びSD4をローレベルに非活性化すれば、トランジスターQN61、QN62、QN71、及び、QN72がオン状態を維持し、トランジスターQN63、QN64、QN73、及び、QN74がオフ状態となって、直流電流を1/2にすることができる。

0144

あるいは、図5に示すDAC32において、電流制御信号SD1をハイレベルに維持しながら電流制御信号SD2〜SD4をローレベルに非活性化すれば、トランジスターQN61及びQN71がオン状態を維持し、トランジスターQN62〜QN64及びQN72〜QN74がオフ状態となって、直流電流を1/4にすることができる。

0145

<第2の動作例>
第2の動作例においては、図2に示す解析回路23が、複数のラッチ回路31にラッチされる1ライン分の階調データについて、階調レベルが所定のレベル以上であるか否かを判定する。例えば、解析回路23は、第1群のデータラッチ回路311aが階調データDATAをクロック信号CLKに同期して順次取り込む際に、第1群のデータラッチ回路311aに取り込まれる階調データDATAによって表される階調レベルが所定のレベル以上であるか否かを、1ライン分の階調データについて判定する。

0146

解析回路23は、1ラインの全ての画素の階調レベルが所定のレベル以上である場合に、当該1ライン分の階調データに基づいて1ラインの画素回路11が駆動される期間(例えば、1水平同期期間)において、制御信号SDACを活性化する。制御回路90は、制御信号SDACに従って、複数のDAC32における直流電流を制御する。それにより、解析回路23は、1ラインの全ての画素の階調レベルが所定のレベル以上である場合に、当該1ライン分の階調データに基づいて1ラインの画素回路11が駆動される期間において、複数(L個)のDAC32に流れる直流電流を低減する。

0147

1ラインの全ての画素の階調レベルが所定のレベル以上である場合には、それらの画素の階調レベルが白レベル又はそれに近い高輝度レベルであるので、表示ムラ等が視認し難い。従って、画質に殆ど影響を与えることなく、複数のDAC32の消費電流を削減することができる。

0148

<第3の動作例>
第3の動作例においては、図2に示す解析回路23が、ブランキング期間において、制御信号SDACを活性化する。制御回路90は、制御信号SDACに従って、複数のDAC32における直流電流を制御する。それにより、解析回路23は、ブランキング期間において、複数のDAC32に流れる直流電流を低減する。

0149

ブランキング期間においては階調レベルが問題とならないので、画質に影響を与えることなく、DAC32の消費電流を削減することができる。例えば、解析回路23は、表示コントロール回路20から供給される垂直同期信号又は水平同期信号に基づいて、ブランキング期間を検出する。

0150

以上の実施形態によれば、複数のラッチ回路31にラッチされる階調データを解析し、解析結果に応じて、少なくとも1つの増幅器33又は少なくとも1つのDAC32に流れる直流電流を低減するようにしたので、画質に殆ど影響を与えることなく、データ線駆動回路30における増幅器33又はDAC32の消費電流を削減することができる。

0151

<電子機器>
次に、本発明のいずれかの実施形態に係る表示装置を備える電子機器について説明する。図1に示す表示装置1は、画素が小サイズなので高精細な表示を行う用途に向いており、電子機器として、ヘッドマウント・ディスプレイを例に挙げて説明する。

0152

図7は、ヘッドマウント・ディスプレイの外観を示す斜視図であり、図8は、ヘッドマウント・ディスプレイの光学的な構成例を示す平面図である。図7に示すように、ヘッドマウント・ディスプレイ100は、一般的な眼鏡と同様に、テンプル110と、ブリッジ120と、レンズ101L及び101Rとを備えている。また、図8に示すように、ヘッドマウント・ディスプレイ100には、ブリッジ120の近傍であってレンズ101L及び101Rの奥側(図中下側)に、左眼用の表示装置1Lと、右眼用の表示装置1Rとが設けられている。

0153

表示装置1Lの画像表示面は、図8において左側となるように配置されている。それにより、表示装置1Lの表示画像は、光学レンズ102Lを介して図中L方向に出射する。ハーフミラー103Lは、表示装置1Lの表示画像を図中B方向に反射させる一方、図中F方向から入射した光を透過させる。

0154

表示装置1Rの画像表示面は、表示装置1Lとは反対に、図8において右側となるように配置されている。それにより表示装置1Rの表示画像は、光学レンズ102Rを介して図中R方向に出射する。ハーフミラー103Rは、表示装置1Rの表示画像を図中B方向に反射させる一方、図中F方向から入射した光を透過させる。

0155

このような構成によって、ヘッドマウント・ディスプレイ100のユーザーは、表示装置1L及び1Rの表示画像を、外部の風景と重ね合わせたシースルー状態で観察することができる。また、ヘッドマウント・ディスプレイ100において、視差を伴う両眼用画像の内の左眼用画像を表示装置1Lに表示させ、右眼用画像を表示装置1Rに表示させることにより、表示された画像があたかも奥行や立体感を持つかのようにユーザーに知覚させることができる(3D表示)。

0156

図1に示す表示装置1は、ヘッドマウント・ディスプレイ100の他にも、ビデオカメラレンズ交換式デジタルカメラにおける電子式ビューファインダー等の電子機器に適用することが可能である。本実施形態によれば、画質に殆ど影響を与えることなく駆動回路における増幅器又はD/A変換器の消費電流が削減された表示装置を用いて、電子機器の消費電流を削減することができる。

0157

上記の実施形態においては、発光素子としてOLEDを用いる場合について説明したが、本発明においては、例えば、無機発光ダイオードやLED(Light Emitting Diode)等のように、電流に応じた輝度で発光する発光素子を用いることができる。このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

0158

1、1L、1R…表示装置、2…表示装置、3…ケース、4…FPC基板、5…端子、10…表示部、11…画素回路、12…走査線、13…データ線、14…リセット線、15…中継配線、20…表示コントロール回路、21…電圧生成回路、22…ルックアップテーブル、23…解析回路、30…データ線駆動回路、31、311a、311b、312a、312b…ラッチ回路、32…DAC、33…増幅器、34…アンプ電流・プルアップ制御回路、35…ゼロデータ検出回路、36、37…トランスミッションゲート、40…ゲート線駆動回路、51〜54…レギュレーター、61〜64、71〜74…階調電圧発生回路、81〜84…階調線、90…制御回路、91〜94…スイッチ回路、100…ヘッドマウント・ディスプレイ、101L、101R…レンズ、102L、102R…光学レンズ、103L、103R…ハーフミラー、110…テンプル、120…ブリッジ、DM(1)〜DM(L)、DM(k)…デマルチプレクサー、LS…レベル設定回路、A1、A2…増幅回路、S1、S2…スイッチ回路、QP1〜QP32…PチャネルMOSトランジスター、QN11〜QN74…NチャネルMOSトランジスター、C1、C2…キャパシター、Cpix…保持容量、D1…発光素子

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