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技術 半導体装置及び受信装置の受信方法

出願人 ラピスセミコンダクタ株式会社
発明者 疋田智浩
出願日 2016年1月26日 (5年9ヶ月経過) 出願番号 2016-012011
公開日 2017年8月3日 (4年2ヶ月経過) 公開番号 2017-135483
状態 特許登録済
技術分野 雑音の除去 スーパーヘテロダイン受信機
主要キーワード 補助クロック キャリブレーション実行中 低速制御 チャネル選択信号 クロック切替回路 高速制御 制御クロック信号 較正処理
関連する未来課題
重要な関連分野

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図面 (10)

課題

受信感度の低下を抑えることが可能な受信装置が形成されている半導体装置、及び受信装置の受信方法を提供する。

解決手段

受信装置100は、無線送信波を受信及び復調して得られた情報データを格納するメモリ26に対して書込又は読出制御を行う制御部25に供給するクロック信号として、局部発振回路12で生成された局部発振信号を用いる。ただし、局部発振回路がキャリブレーション処理を実行している間は、局部発振信号に代えて、クロック生成部22で生成された補助クロック信号を制御部に供給し、キャリブレーション処理を実施していない期間中は、クロック生成部による補助クロック信号の生成動作を停止する。

概要

背景

現在、渋滞交通規制などの道路交通情報リアルタイムに送信する通信ステムとして、VICS(登録商標)(vehicle information and communication system)が利用されている。VICS(登録商標)では、道路交通情報を表すVICSデータFM(frequency modulation)多重化した放送波により、当該道路交通情報を広域エリアの車両に提供する。

また、FM多重放送波に多重化されているVICSデータを受信可能な受信機として、当該FM多重放送波からVICSデータ、或いはVICSデータ以外の各種の放送データ復調する為に、受信周波数自動切り替え機能を搭載したものが提案されている(例えば、特許文献1参照)。かかる受信機には、アンテナで受信した高周波信号増幅して中間周波信号に変換するフロントエンド及び選局回路が設けられている。フロントエンドは、アンテナで受信した高周波信号から、受信希望帯域信号を抽出して中間周波数信号に変換する為に、アンテナ同調回路高周波増幅回路局部発振回路混合回路等を含んでいる。更に、当該受信機には、受信したVICSデータを格納するメモリと、当該メモリに対してデータの書込又は読出制御を行うCPUが搭載されている。

概要

受信感度の低下を抑えることが可能な受信装置が形成されている半導体装置、及び受信装置の受信方法を提供する。受信装置100は、無線送信波を受信及び復調して得られた情報データを格納するメモリ26に対して書込又は読出制御を行う制御部25に供給するクロック信号として、局部発振回路12で生成された局部発振信号を用いる。ただし、局部発振回路がキャリブレーション処理を実行している間は、局部発振信号に代えて、クロック生成部22で生成された補助クロック信号を制御部に供給し、キャリブレーション処理を実施していない期間中は、クロック生成部による補助クロック信号の生成動作を停止する。

目的

VICS(登録商標)では、道路交通情報を表すVICSデータをFM(frequency modulation)多重化した放送波により、当該道路交通情報を広域エリアの車両に提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

無線送信波を受信して得た高周波信号から情報データを取得する受信機能を有する半導体装置であって前記無線送信波の受信チャネルに対応した周波数を有する局部発振信号を生成すると共に、キャリブレーション実行信号に応じて前記局部発振信号の周波数に対して較正処理を施す局部発振回路と、前記局部発振信号を前記高周波信号に混合して得られた中間周波数信号に基づき前記受信チャネルに対応した前記情報データを復調する受信部と、メモリと、クロック生成モードにある場合にだけ補助クロック信号を生成するクロック生成部と、前記局部発振回路が前記較正処理を実施している間は前記補助クロック信号を制御クロック信号として出力する一方、前記局部発振回路が前記較正処理を実施していない期間中は前記局部発振信号を前記制御クロック信号として出力するクロック切替回路と、前記制御クロック信号に同期したタイミングで前記メモリに対して前記情報データの書込又は読出処理を行う制御部と、を有し、前記クロック生成部は、前記局部発振回路が前記較正処理を実施していない期間中は前記クロック生成モードを停止することを特徴とする半導体装置。

請求項2

前記制御部は、前記キャリブレーション実行信号を断続的に生成して出力する第1制御部と、前記メモリアクセス要求信号を前記メモリに供給する第2制御部と、を含み、前記局部発振回路は、前記第2制御部が前記メモリアクセス要求信号を前記メモリに供給している間に前記第1制御部が前記キャリブレーション実行信号を出力した場合には、前記メモリによる前記情報データの書込又は読出処理の終了後に前記較正処理を実行し、前記クロック切替回路は、前記第2制御部が前記メモリアクセス要求信号を前記メモリに供給している間に前記第1制御部が前記キャリブレーション実行信号を出力した場合には、前記メモリによる前記情報データの書込又は読出処理の終了後に、前記制御クロック信号として出力する信号を前記局部発振信号から前記補助クロック信号に切り替えることを特徴とする請求項1記載の半導体装置。

請求項3

前記メモリは、前記第1制御部が前記キャリブレーション実行信号を出力している間に前記第2制御部から前記メモリアクセス要求信号が供給された場合には、前記局部発振回路による前記較正処理の終了後に前記情報データの書込又は読出を行い、前記クロック切替回路は、前記第1制御部が前記キャリブレーション実行信号を出力している間に前記第2制御部が前記メモリアクセス要求信号を前記メモリに供給した場合には、前記局部発振回路による前記較正処理の終了後に、前記制御クロック信号として出力する信号を前記補助クロック信号から前記局部発振信号に切り替えることを特徴とする請求項2記載の半導体装置。

請求項4

前記制御部は、前記キャリブレーション実行信号を断続的に生成して出力する第1制御部と、前記メモリアクセス要求信号を前記メモリに供給する第2制御部と、を含み、前記クロック切替回路は、前記第1制御部が前記キャリブレーション実行信号を出力している場合には第1論理レベルを有するクロック選択信号を生成し、前記第2制御部が前記メモリアクセス要求信号を前記メモリに供給している場合には前記第1論理レベルの論理レベルを反転させた第2論理レベルを有する前記クロック選択信号を生成する調停回路と、前記クロック選択信号が前記第1論理レベルを有する場合には前記補助クロック信号を前記制御クロック信号として出力する一方、前記クロック選択信号が前記第2論理レベルを有する場合には前記局部発振信号を前記制御クロック信号として出力するセレクタと、を含むことを特徴とする請求項1〜3のいずれか1に記載の半導体装置。

請求項5

前記セレクタは、前記クロック選択信号が前記第1論理レベルから前記第2論理レベルに遷移した場合には、前記第1論理レベルから前記第2論理レベルへの遷移時点から所定の第1時間が経過してから前記局部発振信号を前記制御クロック信号として出力し、前記クロック選択信号が前記第2論理レベルから前記第1論理レベルに遷移した場合には、前記第2論理レベルから前記第1論理レベルへの遷移時点から所定の第2時間が経過してから前記補助クロック信号を前記制御クロック信号として出力することを特徴とする請求項4に記載の半導体装置。

請求項6

無線送信波の受信チャネルに対応した周波数を有する局部発振信号を生成すると共に、キャリブレーションの実行を促すキャリブレーション実行信号に応じて前記局部発振信号の周波数に対して較正処理を施す局部発振回路と、前記無線送信波を受信して得た高周波信号に前記局部発振信号を混合して得られた中間周波数信号に基づき前記受信チャネルに対応した前記情報データを復調する受信部と、メモリと、クロック生成モードにある場合にだけ補助クロック信号を生成するクロック生成部と、制御クロック信号に同期したタイミングで前記メモリに対して前記情報データの書込又は読出処理を行う制御部と、を有する受信装置受信方法であって、前記局部発振回路が前記較正処理を実施している間は前記補助クロック信号を前記制御クロック信号とする一方、前記局部発振回路が前記較正処理を実施していない期間中は前記局部発振信号を前記制御クロック信号とすると共に前記クロック生成部の前記クロック生成モードを停止することを特徴とする受信装置の受信方法。

技術分野

0001

本発明は、半導体装置、特に無線送信波を受信する受信装置が形成されている半導体装置及び受信装置の受信方法に関する。

背景技術

0002

現在、渋滞交通規制などの道路交通情報リアルタイムに送信する通信ステムとして、VICS(登録商標)(vehicle information and communication system)が利用されている。VICS(登録商標)では、道路交通情報を表すVICSデータFM(frequency modulation)多重化した放送波により、当該道路交通情報を広域エリアの車両に提供する。

0003

また、FM多重放送波に多重化されているVICSデータを受信可能な受信機として、当該FM多重放送波からVICSデータ、或いはVICSデータ以外の各種の放送データ復調する為に、受信周波数自動切り替え機能を搭載したものが提案されている(例えば、特許文献1参照)。かかる受信機には、アンテナで受信した高周波信号増幅して中間周波信号に変換するフロントエンド及び選局回路が設けられている。フロントエンドは、アンテナで受信した高周波信号から、受信希望帯域信号を抽出して中間周波数信号に変換する為に、アンテナ同調回路高周波増幅回路局部発振回路混合回路等を含んでいる。更に、当該受信機には、受信したVICSデータを格納するメモリと、当該メモリに対してデータの書込又は読出制御を行うCPUが搭載されている。

先行技術

0004

特開平11−234231号公報

発明が解決しようとする課題

0005

ところで、上記したCPUには、各種制御を同期化して実行する為のクロック信号が供給されており、このクロック信号の周波数が、上記した受信機に搭載されている局部発振回路が生成する局部発振信号の周波数と近似する場合があった。この際、当該クロック信号と局部発振信号との高調波成分同士が相互変調を起こして、受信感度の低下を招く虞があるという問題があった。

0006

本願発明は、受信感度の低下を抑えることが可能な受信装置が形成されている半導体装置、及び受信装置の受信方法を提供することを目的とする。

課題を解決するための手段

0007

本発明に係る半導体装置は、無線送信波を受信して得た高周波信号から情報データを取得する受信機能を有する半導体装置であって、前記無線送信波の受信チャネルに対応した周波数を有する局部発振信号を生成すると共に、キャリブレーション実行信号に応じて前記局部発振信号の周波数に対して較正処理を施す局部発振回路と、前記局部発振信号を前記高周波信号に混合して得られた中間周波数信号に基づき前記受信チャネルに対応した前記情報データを復調する受信部と、メモリと、クロック生成モードにある場合にだけ補助クロック信号を生成するクロック生成部と、前記局部発振回路が前記較正処理を実施している間は前記補助クロック信号を制御クロック信号として出力する一方、前記局部発振回路が前記較正処理を実施していない期間中は前記局部発振信号を前記制御クロック信号として出力するクロック切替回路と、前記制御クロック信号に同期したタイミングで前記メモリに対して前記情報データの書込又は読出処理を行う制御部と、を有し、前記クロック生成部は、前記局部発振回路が前記較正処理を実施していない期間中は前記クロック生成モードを停止する。

0008

本発明に係る受信装置の受信方法は、無線送信波の受信チャネルに対応した周波数を有する局部発振信号を生成すると共に、キャリブレーションの実行を促すキャリブレーション実行信号に応じて前記局部発振信号の周波数に対して較正処理を施す局部発振回路と、前記無線送信波を受信して得た高周波信号に前記局部発振信号を混合して得られた中間周波数信号に基づき前記受信チャネルに対応した前記情報データを復調する受信部と、メモリと、クロック生成モードにある場合にだけ補助クロック信号を生成するクロック生成部と、制御クロック信号に同期したタイミングで前記メモリに対して前記情報データの書込又は読出処理を行う制御部と、を有する受信装置の受信方法であって、前記局部発振回路が前記較正処理を実施している間は前記補助クロック信号を前記制御クロック信号とする一方、前記局部発振回路が前記較正処理を実施していない期間中は前記局部発振信号を前記制御クロック信号とすると共に前記クロック生成部の前記クロック生成モードを停止する。

発明の効果

0009

本発明では、無線送信波を受信及び復調して得られた情報データを格納するメモリに対して書込又は読出制御を行う制御部に供給するクロック信号として、局部発振回路で生成された局部発振信号を用いる。ただし、局部発振回路がキャリブレーション処理を実行している間は、局部発振信号に代えて、クロック生成部で生成された補助クロック信号を制御部に供給し、キャリブレーション処理を実施していない期間中はクロック生成部による補助クロック信号の生成動作を停止する。

0010

よって、本発明によれば、メモリに対して書込又は読出制御を行う制御部に供給されるクロック信号と受信部の局部発振信号との間で相互変調が生じる可能性が大幅に低下するので、受信感度の低下を抑えることが可能となる。

図面の簡単な説明

0011

受信装置100の構成を示すブロック図である。
受信装置100の内部動作の一例を示すタイムチャートである。
クロック切替回路23の内部構成の一例を示す回路図である。
調停回路231の真理値表を表す図である。
受信装置100の内部動作の他の一例を示すタイムチャートである。
受信装置100の内部動作の他の一例を示すタイムチャートである。
クロック切替回路23の内部構成の他の一例を示す回路図である。
同期セレクタ233の内部構成の一例を示す回路図である。
同期セレクタ233の内部動作を示すタイムチャートである。

実施例

0012

図1は、VICSデータがFM(Frequency Modulation)多重化されたFM多重放送波を受信して、情報データとしてのVICSデータを復調する受信装置100の全体構成を示すブロック図である。尚、受信装置100は、半導体装置としてのIC(integrated circuit)チップに形成されている。

0013

図1に示すように、受信装置100は、チューナ部11、局部発振回路12、フィルタ13、発振回路21、PLL(phase locked loop)回路22、クロック切替回路23、低速制御部24、高速制御部25及びメモリ26を有する。

0014

チューナ部11では、先ず、無線送信波としてのFM多重放送波を受けたアンテナ10から供給された高周波受信信号RFを増幅して高周波受信信号を得る。次に、チューナ部11は、この増幅された高周波受信信号に、局部発振回路12から供給された局部発振信号FQを混合することにより中間周波数帯の中間周波数信号を生成する。そして、チューナ部11は、当該中間周波数信号を増幅してFM検波処理を施すことにより多重化受信信号を得て、これを多重化受信信号DMとしてフィルタ13に供給する。フィルタ13は、多重化受信信号DM中から情報データとしてのVICSデータを抽出し、これをVICSデータ信号VDとして低速制御部24に供給する。

0015

すなわち、チューナ部11及びフィルタ13からなる受信部は、局部発振回路12から供給された局部発振信号を高周波信号に混合して得られた中間周波数信号に基づき、受信チャネルに対応した情報データとして、VICSデータを復調する。

0016

局部発振回路12は、キャリブレーション機能を備えた例えばPLL回路からなる。局部発振回路12は、低速制御部24から供給されたチャネル選択信号CTにて示される受信チャネル、つまりVICSデータの受信チャネルに対応した周波数を有する局部発振信号FQを生成し、これをチューナ部11及びクロック切替回路23に供給する。

0017

また、局部発振回路12は、低速制御部24から供給されたキャリブレーション実行信号CBXに応じて、局部発振信号FQの周波数を受信希望チャネルに対応した周波数近傍の周波数に調整する、いわゆるキャリブレーション(較正)を行う。また、局部発振回路12は、高速制御部25から送出された、データ書込又は読出を促すメモリアクセス要求信号MRQを受け付ける。この際、当該メモリアクセス要求信号MRQが供給されている間に、キャリブレーションの実行を促すキャリブレーション実行信号CBXが供給された場合には、局部発振回路12は、当該キャリブレーション実行信号CBXの受け付けを一時的に保留する。そして、メモリアクセス要求信号MRQに応じたメモリアクセス、つまりメモリ26の書込又は読出処理の終了後に、局部発振回路12は、保留しておいたキャリブレーション実行信号CBXに応じたキャリブレーションを実行する。

0018

発振回路21は、図2に示すように、論理レベル0及び論理レベル1の状態を有する2値発振信号を生成し、これを第1制御クロック信号CKLとしてPLL回路22及び低速制御部24に供給する。

0019

PLL回路22は、第1制御クロック信号CKLの立ち上がり又は立ち下がりエッジ部に位相同期しており且つ第1制御クロック信号CKLのN倍(Nは2以上の整数)の周波数を有する、例えば図2に示すような2値の補助クロック信号CKPを生成し、これをクロック切替回路23に供給する。

0020

尚、クロック生成部としてのPLL回路22は、クロック切替回路23から供給された2値のクロック選択信号CSが例えば論理レベル1を有する場合には補助クロック信号CKPを生成するクロック生成モードとなる。一方、クロック選択信号CSが例えば論理レベル0を有する場合には、PLL回路22は、クロック生成モードを停止、つまり補助クロック信号CKPの生成を停止する。

0021

クロック切替回路23は、低速制御部24から供給された受信開始信号JST及びキャリブレーション実行信号CBXと、高速制御部25から供給されたメモリアクセス要求信号MRQとに基づき、上記した局部発振信号FQ及び補助クロック信号CKPのうちの一方を選択し、選択した方を第2制御クロック信号CKHとして高速制御部25に供給する。

0022

低速制御部24は、受信動作の開始を通知する信号として、例えば図2に示すように、受信動作の開始時点にて論理レベル0の状態から論理レベル1の状態に遷移する2値の受信開始信号JSTを生成し、これを第1制御クロック信号CKLに同期したタイミングで、クロック切替回路23に供給する。

0023

また、低速制御部24は、所定周期毎、或いは予め定められたタイミングで、局部発振回路12のPLL回路に対してキャリブレーション(較正)の実行を促す例えば論理レベル1を有するキャリブレーション実行信号CBXを、第1制御クロック信号CKLに同期したタイミングで局部発振回路12及びメモリ26に供給する。つまり、低速制御部24は、キャリブレーションの実行を促すキャリブレーション実行信号CBXを第1制御クロック信号CKLに同期したタイミングで断続的に生成して出力するのである。

0024

また、低速制御部24は、受信希望チャネルを指定するチャネル選択信号CTを第1制御クロック信号CKLに同期したタイミングで局部発振回路12に供給する。更に、低速制御部24は、フィルタ13から供給されたVICSデータ信号VDを取り込み、これを高速制御部25に転送する。

0025

高速制御部25は、メモリ26に対してデータの書込又は読出を促す例えば論理レベル1を有するメモリアクセス要求信号MRQを、上記した第2制御クロック信号CKHに同期したタイミングで、局部発振回路12、クロック切替回路23及びメモリ26に供給する。つまり、高速制御部25は、第2制御クロック信号CKHに同期したタイミングでデータの書込又は読出を促すメモリアクセス要求信号MRQを、メモリ26と共に局部発振回路12及びクロック切替回路23の各々に供給する。

0026

尚、高速制御部25は、データ書込を促すメモリアクセス要求信号MRQをクロック切替回路23及びメモリ26に供給する際には、低速制御部24から転送されたVICSデータ信号VDを第2制御クロック信号CKHに同期したタイミングでメモリ26に供給する。

0027

メモリ26は、データ書込を促すメモリアクセス要求信号MRQに応じて、高速制御部25から供給されたVICSデータ信号を記憶する(書込処理)。また、メモリ26は、データ読出を促すメモリアクセス要求信号MRQに応じて、自身に記憶されているVICSデータ信号を読み出して、これを高速制御部25に供給する(読出処理)。ただし、メモリ26は、キャリブレーションの実行を促すキャリブレーション実行信号CBXが供給されている間に、データ書込又は読出を促すメモリアクセス要求信号MRQが供給された場合には、メモリアクセス要求信号MRQの受け付けを一時的に保留する。そして、キャリブレーション処理の終了後に、メモリ26は、保留しておいたメモリアクセス要求信号MRQに応じた読出又は書込処理を施す。

0028

以下に、図1に示されるクロック切替回路23におけるクロック切替動作について詳細に説明する。

0029

図3は、クロック切替回路23の内部構成を示す回路図である。図3において、調停回路231は、受信開始信号JST、キャリブレーション実行信号CBX、メモリアクセス要求信号MRQ各々の論理レベルに基づき、図4に示す真理値表示に従って論理レベル0又は論理レベル1を有する2値のクロック選択信号CSを生成する。

0030

すなわち、調停回路231は、受信装置100が受信動作を開始していないことを表す論理レベル0を有する受信開始信号JSTが供給された場合には、キャリブレーション実行信号CBX及びメモリアクセス要求信号MRQの内容に拘わらず、補助クロック信号CKPを選択させる論理レベル0のクロック選択信号CSを生成する。

0031

また、調停回路231は、受信動作が開始されたことを表す論理レベル1を有する受信開始信号JSTが供給された場合には、キャリブレーション実行信号CBX及びメモリアクセス要求信号MRQの内容に基づき、クロック選択信号CSを生成する。

0032

つまり、調停回路231は、キャリブレーション実行信号CBXがキャリブレーションの非実行を表す論理レベル0を有し、且つメモリアクセス要求信号MRQがメモリアクセス(書込又は読出)の非実行を表す論理レベル0を有する場合には、局部発振信号FQを選択させる論理レベル1のクロック選択信号CSを生成する。また、調停回路231は、キャリブレーション実行信号CBXがキャリブレーションの実行を促す論理レベル1を有し、且つメモリアクセス要求信号MRQがメモリアクセスの非実行を表す論理レベル0を有する場合には、補助クロック信号CKPを選択させる論理レベル0のクロック選択信号CSを生成する。また、調停回路231は、メモリアクセス要求信号MRQが上記したメモリアクセスの実行を表す論理レベル1を有する場合には、キャリブレーション実行信号CBXの内容に拘わらず、局部発振信号FQを選択させる論理レベル1のクロック選択信号CSを生成する。

0033

調停回路231は、かかるクロック選択信号CSをセレクタ232と共にPLL回路22に供給する。

0034

セレクタ232は、クロック選択信号CSが論理レベル0を有する場合には、PLL回路22で生成された補助クロック信号CKPを選択し、これを第2制御クロック信号CKHとして高速制御部25に供給する。一方、クロック選択信号CSが論理レベル1を有する場合には、セレクタ232は、局部発振信号FQを選択し、これを第2制御クロック信号CKHとして高速制御部25に供給する。

0035

以上のように、クロック切替回路23の動作によれば、受信装置100が受信動作を開始するまでの間、つまり、図2に示すように、受信開始信号JSTが論理レベル0の状態にある間は、PLL回路22で生成された補助クロック信号CKPが第2制御クロック信号CKHとして高速制御部25に供給される。

0036

そして、受信装置100が受信動作を開始、つまり図2に示すように、受信開始信号JSTが論理レベル0の状態から論理レベル1の状態に遷移した以降、クロック切替回路23は、補助クロック信号CKPに代えて、局部発振回路12で生成された局部発振信号FQを第2制御クロック信号CKHとして高速制御部25に供給する。更に、このように局部発振信号FQが第2制御クロック信号CKHとして高速制御部25に供給されている間に亘り、クロック切替回路23は、図2に示すように、PLL回路22による補助クロック信号CKPの生成動作を停止させる。

0037

よって、受信装置100が受信動作を開始した以降、高速制御部25は、図2に示すようにメモリアクセス(書込又は読出)の実行を表す論理レベル1のメモリアクセス要求信号MRQに応じて、局部発振信号FQに同期したタイミングでメモリ26に対するVICSデータの読出又は書込処理を行う。

0038

ただし、局部発振回路12がキャリブレーションを実施している間、例えば図2に示すキャリブレーション区間CPでは、局部発振信号FQが不安定な状態となり、この局部発振信号FQを第2制御クロック信号CKHとすると、高速制御部25が誤動作する虞が生じる。

0039

そこで、受信装置100では、図2に示すように、キャリブレーションの実行を促す論理レベル1のキャリブレーション実行信号CBXが供給されている間だけ、PLL回路22による補助クロック信号CKPの生成動作を実行させている。更に、この間、クロック切替回路23は、局部発振信号FQに代えて補助クロック信号CKPを第2制御クロック信号CKHとして高速制御部25に供給する。かかる動作により、高速制御部25は、キャリブレーション実行中の不安定な局部発振信号FQに代えて、PLL回路22が生成した、安定した補助クロック信号CKPで動作するようになるので、誤動作が回避される。

0040

次に、メモリ26によるメモリアクセス中に、キャリブレーションの実行を促すキャリブレーション実行信号CBXが供給された場合に受信装置100内で為される動作について、図5のタイムチャートを参照しつつ説明する。

0041

図5に示すように、メモリアクセス要求信号MRQが論理レベル1の状態にある間に、キャリブレーションの実行を促す論理レベル1のキャリブレーション実行信号CBXが局部発振回路12に供給された場合には、局部発振回路12は、メモリアクセス要求信号MRQが論理レベル0に遷移してメモリ26によるデータの書込又は読出処理が終了するまで、キャリブレーションの実行を保留する。その後、メモリアクセス要求信号MRQが論理レベル1の状態から論理レベル0に遷移し、メモリ26によるデータの書込又は読出処理が終了すると、局部発振回路12がキャリブレーション実行信号CBXに応じてキャリブレーションを開始すると共に、調停回路231が論理レベル0のクロック選択信号CSをPLL回路22に供給する。かかるクロック選択信号CSに応じて、PLL回路22は自身の動作を開始する。この際、クロック切替回路23は、論理レベル0のクロック選択信号CSに応じて、第2制御クロック信号CKHとして高速制御部25に供給する信号を、局部発振信号FQから、PLL回路22で生成された補助クロック信号CKPに切り替える。

0042

すなわち、高速制御部25がデータ書込又は読出を促すメモリアクセス要求信号MRQをメモリ26に供給している間に、低速制御部24がキャリブレーションの実行を促すキャリブレーション実行信号CBXを出力した場合には、局部発振回路12及びクロック切替回路23は以下の動作を行う。つまり、局部発振回路12は、メモリ26によるVICSデータの書込又は読出処理の終了後に、局部発振信号FQの周波数に対してキャリブレーションを実施する。この際、クロック切替回路23は、メモリ26によるデータの書込又は読出処理の終了後に、第2制御クロック信号CKHとして出力する信号を、局部発振信号FQから補助クロック信号CKPに切り替える。

0043

その後、キャリブレーション実行信号CBX1が論理レベル1から論理レベル0の状態に遷移すると、調停回路231が論理レベル1のクロック選択信号CSをPLL回路22に供給する。かかるクロック選択信号CSに応じて、PLL回路22は自身の動作を停止する。この際、クロック切替回路23は、論理レベル1のクロック選択信号CSに応じて、第2制御クロック信号CKHとして高速制御部25に供給する信号を、補助クロック信号CKPから局部発振信号FQに切り替える。

0044

次に、局部発振回路12でのキャリブレーション実行中に、メモリ26に対してメモリアクセス処理(書込又は読出)を促すメモリアクセス要求信号MRQが供給された場合に、受信装置100内で為される動作について、図6のタイムチャートを参照しつつ説明する。

0045

図6に示すように、キャリブレーション実行信号CBXが論理レベル1の状態にある間、つまりキャリブレーションの実行中に、メモリアクセスを促す論理レベル1のメモリアクセス要求信号MRQがメモリ26に供給された場合には、メモリ26は、局部発振回路12でのキャリブレーションが終了するまで、データの書込又は読出処理を待機する。その後、かかるキャリブレーションが終了すると、メモリ26がメモリアクセス要求信号MRQに応じてVICSデータの書込又は読出処理を開始すると共に、調停回路231が論理レベル1のクロック選択信号CSをPLL回路22に供給する。かかるクロック選択信号CSに応じて、PLL回路22は補助クロック信号CKPの生成を停止する。この際、クロック切替回路23は、論理レベル1のクロック選択信号CSに応じて、第2制御クロック信号CKHとして高速制御部25に供給する信号を、補助クロック信号CKPから局部発振信号FQに切り替える。

0046

すなわち、低速制御部24がキャリブレーションの実行を促すキャリブレーション実行信号CBXを出力している間に、高速制御部25がメモリアクセス要求信号MRQをメモリ26に供給した場合には、メモリ26及びクロック切替回路23は、以下の動作を行う。つまり、メモリ26は、局部発振回路12による局部発振信号FQの周波数に対する較正処理の終了後にVICSデータの書込又は読出を行う。クロック切替回路23は、局部発振回路12による局部発振信号FQの周波数に対する較正処理の終了後に、第2制御クロック信号CKHとして出力する信号を、補助クロック信号CKPから局部発振信号FQに切り替えるのである。

0047

以上、詳述したように、図1に示す受信装置100では、受信したVICSデータを格納するメモリ26に対してメモリアクセス(書込又は読出)を行う高速制御部25に供給する第2制御クロック信号CKHとして、局部発振回路12で生成された局部発振信号FQを用いる。ただし、局部発振回路12がキャリブレーションを実行している間は、局部発振信号FQに代えて、PLL回路22で生成された補助クロック信号CKPを第2制御クロック信号CKHとして高速制御部25に供給する。尚、PLL回路22は、チューナ11及び局部発振回路12を制御する低速制御部24に供給する第1制御クロック信号CKLに基づき、第1制御クロック信号CKLよりも高い周波数を有する第2制御クロック信号CKHを生成する。

0048

ここで、受信装置100では、局部発振回路12がキャリブレーションを実行している期間を除き、PLL回路22の動作、つまり補助クロック信号CKPの生成動作を停止するようにしている。

0049

よって、受信装置100によれば、局部発振回路12がキャリブレーションを実施している期間以外の期間ではPLL回路22補助クロック信号CKPの生成動作を停止すると共に、局部発振信号FQが第2制御クロック信号CKHとして高速制御部25に供給されるようになる。これにより、第2制御クロック信号CKH及び局部発振信号FQ同士で相互変調が生じる可能性が大幅に低下するので、受信感度の低下を抑えることが可能となる。

0050

図7は、クロック切替回路23の内部構成の他の一例を示すブロック図である。尚、図7において、調停回路231の動作は、図3に示される調停回路231と同一であるので、その動作説明は省略する。

0051

図7に示す同期セレクタ233は、調停回路231から供給されたクロック選択信号CSに応じて、PLL回路22で生成された補助クロック信号CKP及び局部発振回路12から供給された局部発振信号FQのうちの一方を選択する。例えば、同期セレクタ233は、クロック選択信号CSが論理レベル0を有する場合には補助クロック信号CKPを選択する一方、クロック選択信号CSが論理レベル1を有する場合には、局部発振信号FQを選択する。この際、同期セレクタ233は、クロック選択信号CSが論理レベル1から論理レベル0に遷移したら、その遷移時点から所定期間経過後に、補助クロック信号CKPを第2制御クロック信号CKHとして出力する。一方、クロック選択信号CSが論理レベル0から論理レベル1に遷移したら、同期セレクタ233は、その遷移時点から所定期間経過後に、局部発振信号FQを第2制御クロック信号CKHとして出力する。

0052

図8は、同期セレクタ233の内部構成を示す回路図である。図8において、インバータINVは、クロック選択信号CSの論理レベルを反転させた反転クロック選択信号CSQをカウンタCT1に供給する。

0053

カウンタCT1は、補助クロック信号CKPのパルス計数し、その計数値が所定の計数終了値と一致した場合にカウント動作を停止すると共に、出力を促す論理レベル1のスイッチ信号S1を出力スイッチSW1に供給する。カウンタCT1は、反転クロック選択信号CSQの論理レベルが反転する度にその計数値を例えばゼロにリセットすると共に、スイッチ信号S1の論理レベルを、出力停止を促す論理レベル0に切り替える。尚、カウンタCT1は、当該リセットの後、反転クロック選択信号CSQが論理レベル1である場合には計数動作を開始する。つまり、リセット後、反転クロック選択信号CSQが論理レベル0である場合には、計数動作は行わない。

0054

出力スイッチSW1は、スイッチ信号S1が論理レベル1を有する場合には補助クロック信号CKPをオアゲートORに供給する。一方、スイッチ信号S1が論理レベル0を有する場合には論理レベル0の信号をオアゲートORに供給する。

0055

カウンタCT2は、局部発振信号FQのパルスを計数し、その計数値が所定の計数終了値と一致した場合にはカウント動作を停止すると共に、出力を促す論理レベル1のスイッチ信号S2を出力スイッチSW2に供給する。カウンタCT2は、クロック選択信号CSの論理レベルが反転する度にその計数値を例えばゼロにリセットすると共に、スイッチ信号S2の論理レベルを、出力停止を促す論理レベル0に切り替える。尚、カウンタCT2は、当該リセット後、クロック選択信号CSが論理レベル1である場合には計数動作を開始する。つまり、リセット後、クロック選択信号CSが論理レベル0である場合には、計数動作は行わない。

0056

出力スイッチSW2は、スイッチ信号S2が論理レベル1を有する場合には局部発振信号FQをオアゲートORに供給する。一方、スイッチ信号S2が論理レベル0を有する場合には論理レベル0の信号をオアゲートORに供給する。

0057

オアゲートORは、補助クロック信号CKP、局部発振信号FQ又は論理レベル0固定の信号を、第2制御クロック信号CKHとして出力する。

0058

図9は、図8に示す同期セレクタ233の内部動作の一例を表すタイムチャートである。尚、図9では、カウンタCT1に設定されている計数終了値を”3”、カウンタCT2に設定されている計数終了値を”2”した場合の動作を示している。

0059

図9に示すように、セレクタ232に代えて同期セレクタ233を採用すると、クロック選択信号CSが論理レベル0の状態から論理レベル1の状態に遷移した時点から、カウンタCT2による局部発振信号FQのパルスの計数値が”2”に到るまでに費やされる時間t1の経過後に、局部発振信号FQが第2制御クロック信号CKHとして出力される。つまり、クロック選択信号CSが論理レベル0の状態から論理レベル1の状態に遷移した時点から時間t1の経過後に、第2制御クロック信号CKHとして用いる信号が、補助クロック信号CKPから局部発振信号FQに切り替わるのである。また、図9に示すように、クロック選択信号CSが論理レベル1の状態から論理レベル0の状態に遷移した時点から、カウンタCT1による補助クロック信号CKPのパルスの計数値が”3”に到るまでに費やされる時間t2の経過後に、補助クロック信号CKPが第2制御クロック信号CKHとして出力される。つまり、クロック選択信号CSが論理レベル1の状態から論理レベル0の状態に遷移した時点から時間t1の経過後に、第2制御クロック信号CKHとして用いるクロック信号が、局部発振信号FQから補助クロック信号CKPに切り替わるのである。

0060

このように、同期セレクタ233では、第2制御クロック信号CKHとして用いるクロック信号を局部発振信号FQから補助クロック信号CKP、或いは補助クロック信号CKPから局部発振信号FQへの切替時点ではクロックパルスの送出を停止している。

0061

よって、同期セレクタ233によれば、クロック信号の切替時点での異常パルスの発生を抑制することが可能となるので、頻繁にクロックの切替が生じても受信装置100の安定動作を確保することができる。

0062

尚、上記したクロック切替回路23では、受信開始信号JST、キャリブレーション実行信号CBX、及びメモリアクセス要求信号MRQに基づいて、補助クロック信号CKP及び局部発振信号FQのうちの一方を第2制御クロック信号CKHとして選択している。

0063

しかしながら、クロック切替回路23としては、局部発振回路12が較正処理を実施している間は、補助クロック信号CKP及び局部発振信号FQのうちの補助クロック信号CKPを選択しこれを制御クロック信号CKHとして出力する一方、局部発振回路12が較正処理を実施していない期間中は局部発振信号FQを選択しこれを制御クロック信号CKHとして出力するようにしても良い。

0064

また、上記実施例による受信装置100では、FM多重放送波を受信してVICSデータを復調するようにしているが、受信対象とする無線送信波はFM多重放送波に限定されず、また復調される情報データもVICSデータに限定されない。

0065

要するに、半導体装置としてのICチップに形成される受信装置100としては、以下の局部発振回路、受信部、メモリ、クロック生成部、クロック切替回路及び制御部を有するものであれば良いのである。つまり、局部発振回路(12)は、無線送信波の受信チャネルに対応した周波数を有する局部発振信号(FQ)を生成すると共に、キャリブレーション実行信号(CBX)に応じて局部発振信号の周波数に対して較正処理を施す。受信部(11、13)は、局部発振信号を、アンテナ(10)から供給された高周波信号(RF)に混合して得られた中間周波数信号に基づき受信チャネルに対応した情報データ(VD)を復調する。クロック生成部(22)は、クロック生成モードにある場合にだけ補助クロック信号(CKP)を生成する。クロック切替回路(23)は、局部発振回路が較正処理を実施している間は補助クロック信号を制御クロック信号(CKH)として出力する一方、局部発振回路が較正処理を実施していない期間中は局部発振信号(FQ)を制御クロック信号として出力する。制御部(24、25)は、制御クロック信号に同期したタイミングでメモリ(26)に対して情報データ(VD)の書込又は読出処理を行う。尚、クロック生成部は、局部発振回路が記較正処理を実施していない期間中はクロック生成モードを停止する。

0066

11チューナ部
12局部発振回路
22PLL回路
23クロック切替回路
24低速制御部
25高速制御部
26メモリ
100 受信装置

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