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技術 撮像装置

出願人 パナソニックIPマネジメント株式会社
発明者 柳田真明村上雅史宍戸三四郎
出願日 2016年1月22日 (4年11ヶ月経過) 出願番号 2016-010444
公開日 2017年7月27日 (3年5ヶ月経過) 公開番号 2017-130872
状態 特許登録済
技術分野 光信号から電気信号への変換
主要キーワード Nチャンネル アドレス制御線 参照信号生成回路 フィードバック線 RCフィルタ回路 センシング画像 撮像セル 傾斜電圧
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年7月27日)のものです。
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図面 (20)

課題

ノイズの低減と信号の高速読み出しとを両立可能な撮像装置を提供する。

解決手段

撮像装置100は、マトリクス状に配列された複数の撮像セル10、撮像セル10の列ごとにそれぞれ設けられた第1および第2出力信号線30a、30bを含む複数の出力信号線と、第1および第2フィードバック回路FCa、FCbとを有する。撮像セル10の各列は、第1出力信号線30aに接続された複数の第1撮像セル、および、第2出力信号線30bに接続された複数の第2撮像セルを含む。各第1撮像セルおよび各第2撮像セルは、それぞれ、奇数行および偶数行に配置されている。第1フィードバック回路FCaは、第1撮像セルの光電変換部で発生した電気信号負帰還させる第1帰還経路を形成し、第2フィードバック回路FCbは、第2撮像セルの光電変換部で発生した電気信号を負帰還させる第2帰還経路を形成する。

概要

背景

デジタルカメラなどにCCD(Charge Coupled Device)イメージセンサおよびCMOS(Complementary Metal Oxide Semiconductor)イメージセンサが広く用いられている。よく知られているように、これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。他方、光電変換層を有する光電変換部を半導体基板の上方に配置した構造が知られている。例えば下記の特許文献1は、光電変換層を有する光電変換素子Pを、信号読み出し回路11が形成された半導体基板10を覆う絶縁層20上に配置した固体撮像素子を開示している(図2)。このような、いわゆる積層型の構造は、信号読み出し回路の上方に光電変換部が配置されるので開口率を維持しやすく、したがって、画素微細化に有利である。

撮像装置の分野においては、ノイズ低減の要求がある。特に、光電変換によって生成された電荷リセット時に発生するkTCノイズ(「リセットノイズ」とも呼ばれる)を低減したいという要求がある。下記の特許文献2は、撮像領域における画素列ごと帰還増幅器を設け、帰還増幅器を含む帰還経路の形成によってリセットノイズをキャンセルすることを提案している。参考のために、米国特許第6532040号明細書の開示内容の全てを本明細書に援用する。

概要

ノイズの低減と信号の高速読み出しとを両立可能な撮像装置を提供する。撮像装置100は、マトリクス状に配列された複数の撮像セル10、撮像セル10の列ごとにそれぞれ設けられた第1および第2出力信号線30a、30bを含む複数の出力信号線と、第1および第2フィードバック回路FCa、FCbとを有する。撮像セル10の各列は、第1出力信号線30aに接続された複数の第1撮像セル、および、第2出力信号線30bに接続された複数の第2撮像セルを含む。各第1撮像セルおよび各第2撮像セルは、それぞれ、奇数行および偶数行に配置されている。第1フィードバック回路FCaは、第1撮像セルの光電変換部で発生した電気信号負帰還させる第1帰還経路を形成し、第2フィードバック回路FCbは、第2撮像セルの光電変換部で発生した電気信号を負帰還させる第2帰還経路を形成する。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

複数の行および複数の列を有するマトリクス状に配列された複数の撮像セルを有する撮像装置であって、前記撮像装置は、前記複数の撮像セルの前記列ごとにそれぞれ設けられた第1出力信号線および第2出力信号線を含む、複数の出力信号線と、第1フィードバック回路と、第2フィードバック回路と、を備え、前記複数の撮像セルの各々は、光電変換部および前記光電変換部で発生した電気信号を検出する信号検出回路を有し、前記複数の撮像セルの各列は、前記第1出力信号線に接続された複数の第1撮像セルおよび前記第2出力信号線に接続された複数の第2撮像セルを含み、前記複数の第1撮像セルの各々は、奇数行に配置されており、前記複数の第2撮像セルの各々は、偶数行に配置されており、前記第1フィードバック回路は、前記第1撮像セルの前記光電変換部で発生した電気信号を負帰還させる第1帰還経路を形成し、前記第2フィードバック回路は、前記第2撮像セルの前記光電変換部で発生した電気信号を負帰還させる第2帰還経路を形成する、撮像装置。

請求項2

前記光電変換部は、画素電極対向電極および前記画素電極と前記対向電極との間に配置された光電変換層を有し、前記信号検出回路は、前記画素電極にゲートが接続された信号検出トランジスタを含み、前記第1フィードバック回路は、前記第1撮像セルの前記信号検出トランジスタを前記第1帰還経路の一部に含み、前記第2フィードバック回路は、前記第2撮像セルの前記信号検出トランジスタを前記第2帰還経路の一部に含む、請求項1に記載の撮像装置。

請求項3

前記信号検出回路は、前記画素電極にソースおよびドレインの一方が電気的に接続されたフィードバックトランジスタを含み、前記第1フィードバック回路は、前記第1撮像セルの前記信号検出トランジスタの出力を前記第1撮像セルの前記フィードバックトランジスタの前記ソースおよび前記ドレインの他方に負帰還させ、前記第2フィードバック回路は、前記第2撮像セルの前記信号検出トランジスタの出力を前記第2撮像セルの前記フィードバックトランジスタの前記ソースおよび前記ドレインの他方に負帰還させる、請求項2に記載の撮像装置。

請求項4

前記第1フィードバック回路および前記第2フィードバック回路は、それぞれ、第1反転増幅器および第2反転増幅器を含み、前記第1フィードバック回路は、前記第1出力信号線の一部および前記第1反転増幅器を前記第1帰還経路の一部に含み、前記第2フィードバック回路は、前記第2出力信号線の一部および前記第2反転増幅器を前記第2帰還経路の一部に含む、請求項1から3のいずれかに記載の撮像装置。

請求項5

前記第1反転増幅器の入力端子の一方および前記第2反転増幅器の入力端子の一方に供給される参照信号を生成する参照信号生成回路をさらに備え、前記参照信号生成回路は、前記複数の撮像セルの配列の外側に配置されている、請求項4に記載の撮像装置。

請求項6

前記第1出力信号線および前記第2出力信号線に電気的に接続された列回路をさらに備え、前記参照信号生成回路は、前記参照信号を前記列回路に供給する、請求項5に記載の撮像装置。

技術分野

0001

本開示は、撮像装置に関する。

背景技術

0002

デジタルカメラなどにCCD(Charge Coupled Device)イメージセンサおよびCMOS(Complementary Metal Oxide Semiconductor)イメージセンサが広く用いられている。よく知られているように、これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。他方、光電変換層を有する光電変換部を半導体基板の上方に配置した構造が知られている。例えば下記の特許文献1は、光電変換層を有する光電変換素子Pを、信号読み出し回路11が形成された半導体基板10を覆う絶縁層20上に配置した固体撮像素子を開示している(図2)。このような、いわゆる積層型の構造は、信号読み出し回路の上方に光電変換部が配置されるので開口率を維持しやすく、したがって、画素微細化に有利である。

0003

撮像装置の分野においては、ノイズ低減の要求がある。特に、光電変換によって生成された電荷リセット時に発生するkTCノイズ(「リセットノイズ」とも呼ばれる)を低減したいという要求がある。下記の特許文献2は、撮像領域における画素列ごと帰還増幅器を設け、帰還増幅器を含む帰還経路の形成によってリセットノイズをキャンセルすることを提案している。参考のために、米国特許第6532040号明細書の開示内容の全てを本明細書に援用する。

先行技術

0004

特開2011−228621号公報
米国特許第6532040号明細書

発明が解決しようとする課題

0005

しかしながら、特許文献2に提案されるような、帰還経路の形成によるリセットノイズのキャンセルは、信号の読み出しと比較して長い時間を必要とする。そのため、帰還経路の形成によるリセットノイズのキャンセルとフレームレートの向上とを両立させることは、一般に困難である。

課題を解決するための手段

0006

本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。

0007

複数の行および複数の列を有するマトリクス状に配列された複数の撮像セルを有する撮像装置であって、前記撮像装置は、前記複数の撮像セルの前記列ごとにそれぞれ設けられた第1出力信号線および第2出力信号線を含む、複数の出力信号線と、第1フィードバック回路と、第2フィードバック回路とを備え、前記複数の撮像セルの各々は、光電変換部および前記光電変換部で発生した電気信号を検出する信号検出回路を有し、前記複数の撮像セルの各列は、前記第1出力信号線に接続された複数の第1撮像セルおよび前記第2出力信号線に接続された複数の第2撮像セルを含み、前記複数の第1撮像セルの各々は、奇数行に配置されており、前記複数の第2撮像セルの各々は、偶数行に配置されており、前記第1フィードバック回路は、前記第1撮像セルの前記光電変換部で発生した電気信号を負帰還させる第1帰還経路を形成し、前記第2フィードバック回路は、前記第2撮像セルの前記光電変換部で発生した電気信号を負帰還させる第2帰還経路を形成する、撮像装置。

0008

包括的または具体的な態様は、素子デバイスモジュール、システム集積回路、方法またはコンピュータプログラムで実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュール、システム、集積回路、方法およびコンピュータプログラムの任意の組み合わせによって実現されてもよい。

0009

開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および/または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの1つ以上を得るために全てを必要とはしない。

発明の効果

0010

ノイズの低減と信号の高速な読み出しとを両立可能な撮像装置が提供される。

図面の簡単な説明

0011

図1は、本開示の第1の実施形態による撮像装置の例示的な回路構成の概略を示す図である。
図2は、画素アレイPAのある列に属する複数の撮像セル10の駆動シーケンスの一例を示す模式図である。
図3は、同一の列に属する撮像セルの全てが共通の出力信号線に接続された回路構成を有する比較例の撮像装置を示す図である。
図4は、図2に示す駆動シーケンスにおける、各行の撮像セル10の駆動タイミングをより詳細に示す図である。
図5は、撮像セル10の回路構成の一例を示す図である。
図6は、図4を参照して説明した動作例における、各トランジスタおよび各スイッチング素子制御信号の変化の典型例を示す図である。
図7は、撮像装置100における動作の他の一例を示す概念図である。
図8は、図7に概略を示す第2の動作例をデジタル画像データの取得に適用した場合の、撮像セル10の各行における駆動タイミングをより詳細に示す図である。
図9は、図7に概略を示す第2の動作例における、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す図である。
図10は、撮像装置100における動作のさらに他の一例を示す概念図である。
図11は、図10に概略を示す第3の動作例をデジタル画像データの取得に適用した場合の、撮像セル10の各行における駆動タイミングをより詳細に示す図である。
図12は、図10に概略を示す第3の動作例における、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す図である。
図13は、本開示の第2の実施形態による撮像装置の例示的な回路構成の概略を示す図である。
図14は、図7に概略を示す第2の動作例を撮像装置200に適用した場合における、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す図である。
図15は、本開示の第3の実施形態による撮像装置の例示的な回路構成の概略を示す図である。
図16は、本開示の第3の実施形態による撮像装置の例示的な回路構成の概略を示す図である。
図17は、図4を参照して説明した第1の動作例を撮像装置400に適用したときの、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す図である。
図18は、図7に概略を示す第2の動作例を撮像装置400に適用した場合における、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す図である。
図19は、読み出し回路の他の一例を示す図である。
図20は、図19に示す読み出し回路において、切り替え回路47jの接続を変えた状態を示す図である。
図21は、第1および第2の実施形態に適用可能な、撮像セルの回路構成の他の例を示す図である。
図22は、第3の実施形態に適用可能な、撮像セルの回路構成の他の例を示す図である。
図23は、複数の撮像セルの同一例において、第1出力信号線30aに接続された撮像セルと、第2出力信号線30bに接続された撮像セルとを列方向に沿って交互に配置することによって得られる効果を説明するための図である。
図24は、複数の撮像セルの同一例において、第1出力信号線30aに接続された撮像セルと、第2出力信号線30bに接続された撮像セルとを列方向に沿って交互に配置することによって得られる効果を説明するための図である。
図25は、本開示の実施形態による撮像装置を有するカメラシステムの構成例を示すブロック図である。

実施例

0012

本開示の一態様の概要は以下のとおりである。

0013

項目1]
複数の行および複数の列を有するマトリクス状に配列された複数の撮像セルを有する撮像装置であって、
撮像装置は、
複数の撮像セルの列ごとにそれぞれ設けられた第1出力信号線および第2出力信号線を含む、複数の出力信号線と、
第1フィードバック回路と、
第2フィードバック回路と、
を備え、
複数の撮像セルの各々は、光電変換部および光電変換部で発生した電気信号を検出する信号検出回路を有し、
複数の撮像セルの各列は、第1出力信号線に接続された複数の第1撮像セルおよび第2出力信号線に接続された複数の第2撮像セルを含み、
複数の第1撮像セルの各々は、奇数行に配置されており、
複数の第2撮像セルの各々は、偶数行に配置されており、
第1フィードバック回路は、第1撮像セルの光電変換部で発生した電気信号を負帰還させる第1帰還経路を形成し、
第2フィードバック回路は、第2撮像セルの光電変換部で発生した電気信号を負帰還させる第2帰還経路を形成する、撮像装置。

0014

項目1の構成によれば、ある撮像セルから信号の読み出しを行いながら、同一列に属する他のある撮像セルに対して帰還経路を形成し得る。

0015

[項目2]
光電変換部は、画素電極対向電極および画素電極と対向電極との間に配置された光電変換層を有し、
信号検出回路は、画素電極にゲートが接続された信号検出トランジスタを含み、
第1フィードバック回路は、第1撮像セルの信号検出トランジスタを第1帰還経路の一部に含み、
第2フィードバック回路は、第2撮像セルの信号検出トランジスタを第2帰還経路の一部に含む、項目1に記載の撮像装置。

0016

項目2の構成によれば、信号検出トランジスタの出力を帰還させることができる。

0017

[項目3]
信号検出回路は、画素電極にソースおよびドレインの一方が電気的に接続されたフィードバックトランジスタを含み、
第1フィードバック回路は、第1撮像セルの信号検出トランジスタの出力を第1撮像セルのフィードバックトランジスタのソースおよびドレインの他方に負帰還させ、
第2フィードバック回路は、第2撮像セルの信号検出トランジスタの出力を第2撮像セルのフィードバックトランジスタのソースおよびドレインの他方に負帰還させる、項目2に記載の撮像装置。

0018

項目3の構成によれば、フィードバックトランジスタを用いた帯域制限を実行し得る。

0019

[項目4]
第1フィードバック回路および第2フィードバック回路は、それぞれ、第1反転増幅器および第2反転増幅器を含み、
第1フィードバック回路は、第1出力信号線の一部および第1反転増幅器を第1帰還経路の一部に含み、
第2フィードバック回路は、第2出力信号線の一部および第2反転増幅器を第2帰還経路の一部に含む、項目1から3のいずれかに記載の撮像装置。

0020

[項目5]
第1反転増幅器の入力端子の一方および第2反転増幅器の入力端子の一方に供給される参照信号を生成する参照信号生成回路をさらに備え、
参照信号生成回路は、複数の撮像セルの配列の外側に配置されている、項目4に記載の撮像装置。

0021

項目5の構成によれば、参照信号生成回路が画素アレイ外に配置されるので、撮像セルの微細化に有利である。

0022

[項目6]
第1出力信号線および第2出力信号線に電気的に接続された列回路をさらに備え、
参照信号生成回路は、参照信号を列回路に供給する、項目5に記載の撮像装置。

0023

項目6の構成によれば、参照信号を暗時レベルとして用いた雑音抑制処理を実行し得る。

0024

以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。

0025

(第1の実施形態)
図1は、本開示の第1の実施形態による撮像装置の例示的な回路構成の概略を示す。図1に示す撮像装置100は、複数の撮像セル10を含む画素アレイPAと、周辺回路とを有する。画素アレイPAを構成する複数の撮像セル10は、複数の行および複数の列を有するマトリクス状に配列されている。

0026

画素アレイPA中の撮像セル10の数は、例えば、数百万〜数千万個程度であり得る。図1では、図が過度に複雑になることを避けるために、行方向に沿って3個、列方向に沿って2個並んだ合計6個の撮像セル10の群を代表的に示している。本明細書において、行方向および列方向とは、行および列がそれぞれ延びる方向をいう。つまり、図面中、紙面における垂直方向が列方向であり、水平方向が行方向であるなお、図1は、撮像セル10の配列をあくまで模式的に示しており、行方向に沿って並ぶ複数の撮像セル10が厳密に直線状に並んでいる必要はない。例えば、行方向に沿って互いに隣接する2つの撮像セルの間で、一方の中心が他方の中心に対して列方向に沿って画素ピッチの半分程度ずれていてもよい。列方向に沿って並ぶ複数の撮像セル10についても同様に、列方向に沿って厳密に直線状に並んでいる必要はない。

0027

複数の撮像セル10は、例えば半導体基板に2次元に配列されることにより、撮像領域を形成する。以下では、画素アレイPAにおけるある行および/またはある列を下付き文字によって指し示すことがある。例えば、第i行第j列に位置する撮像セル10を、撮像セル10i,jのように表記することがある(iおよびjは、1以上の整数)。

0028

本開示の実施形態では、撮像セル10の列ごとに第1出力信号線30aおよび第2出力信号線30bの組が設けられる。例えば、画素アレイPAの第j列には、列方向に沿って延びる第1出力信号線30ajおよび第2出力信号線30bjが配置され、第(j+1)列には、列方向に沿って延びる第1出力信号線30aj+1および第2出力信号線30bj+1が配置される。各出力信号線の一端には、負荷トランジスタなどによって構成される定電流源が接続される。図示する例において、第j列の第1出力信号線30ajおよび第2出力信号線30bjの一端には、定電流源40ajおよび40bjがそれぞれ接続されている。第(j+1)列の第1出力信号線30aj+1および第2出力信号線30bj+1の一端には、定電流源40aj+1および40bj+1がそれぞれ接続されている。

0029

各撮像セル10は、第1出力信号線30aおよび第2出力信号線30bのいずれか一方との接続を有する。換言すれば、撮像セル10の各列は、第1出力信号線30aとの接続を有する1以上の撮像セル10と、第2出力信号線30bとの接続を有する1以上の撮像セル10とを含んでいる。この例では、第j列に属する複数の撮像セル10のうち、第i行の撮像セル10i,jおよび第(i+2)行の撮像セル10i+2,jが第1出力信号線30ajに接続されており、第(i+1)行の撮像セル10i+1,jが第2出力信号線30bjに接続されている。また、この例では、第(j+1)列に属する複数の撮像セル10についても第j列と同様に、第i行の撮像セル10i,j+1および第(i+2)行の撮像セル10i+2,j+1が第1出力信号線30aj+1に接続され、第(i+1)行の撮像セル10i+1,j+1が第2出力信号線30bj+1に接続されている。つまり、この例では、画素アレイPAにおける奇数行(または偶数行)の撮像セル10が第1出力信号線30aに接続されており、偶数行(または奇数行)の撮像セル10が第2出力信号線30bに接続されている。

0030

後述するように、撮像セル10の各々は、光電変換部と、光電変換部で発生した電気信号を検出する信号検出回路とを有する。各撮像セル10の信号検出回路は、典型的には、アドレストランジスタを含む。アドレストランジスタをオンとすることにより、所望の撮像セル10の出力信号を、対応する出力信号線に読み出すことができる。

0031

図1において模式的に示すように、アドレストランジスタにおけるオンおよびオフは、アドレス制御信号SELを用いて行単位で制御され得る。アドレス制御信号SELは、典型的には、周辺回路として配置される垂直走査回路(不図示)から供給される。アドレス制御信号SELを用いて行単位で撮像セル10を選択することにより、撮像セル10から、対応する出力信号線に行単位で信号を読み出すことができる。ここでは、奇数行(または偶数行)に属する各撮像セル10の出力が第1出力信号線30aを介して読み出され、偶数行(または奇数行)に属する各撮像セル10の出力が第2出力信号線30bを介して読み出される。

0032

図1に例示する構成において、撮像セル10の各列の第1出力信号線30aおよび第2出力信号線30bは、切り替え回路41に接続されている。図示するように、切り替え回路41は、第1出力信号線30aおよび第2出力信号線30bの組と、撮像セル10の各列に対応して設けられた列回路44との間に接続される。ここで例示する構成においては、切り替え回路41と列回路44との間に、第2の切り替え回路42が接続されている。

0033

切り替え回路41は、第1出力信号線30aに接続された第1スイッチング素子S1および第2出力信号線30bに接続された第2スイッチング素子S2を有する。第1スイッチング素子S1および第2スイッチング素子S2は、相補的に動作するように制御される。すなわち、第1スイッチング素子S1がオンのとき、第2スイッチング素子S2はオフであり、第1スイッチング素子S1がオフのとき、第2スイッチング素子S2はオンである。第1スイッチング素子S1がオンのとき、第1出力信号線30aと第2の切り替え回路42との間の接続が確立され、第1出力信号線30aの電圧VSIGaが切り替え回路42に入力される。第2スイッチング素子S2がオンのとき、第2出力信号線30bと切り替え回路42との間の接続が確立され、第2出力信号線30bの電圧VSIGbが切り替え回路42に入力される。

0034

切り替え回路42は、第3スイッチング素子S3および第4スイッチング素子S4を有する。第4スイッチング素子S4は、列回路44と切り替え回路41との間に接続されている。第3スイッチング素子S3は、列回路44と、撮像装置100の動作時に参照電圧VREFが印加される参照電圧線46との間に接続されている。第1スイッチング素子S1、第2スイッチング素子S2、第3スイッチング素子S3および第4スイッチング素子S4は、例えば電界効果トランジスタFET)である。

0035

参照電圧線46は、参照電圧VREFを供給する電圧供給回路48に接続されている。電圧供給回路48は、特定の電源回路に限定されない。電圧供給回路48は、参照電圧VREFを生成する回路であってもよいし、他の電源から供給された電圧を参照電圧VREFに変換する回路であってもよい。図示するように、参照電圧VREFを供給する電圧供給回路48の画素アレイPA外への配置は、画素の微細化に有利である。

0036

切り替え回路42における第3スイッチング素子S3および第4スイッチング素子S4は、上述の第1スイッチング素子S1および第2スイッチング素子S2と同様に、相補的に動作するように制御される。すなわち、第4スイッチング素子S4がオンのとき、切り替え回路41と列回路44との間の接続が確立されることにより、第1出力信号線30aの電圧VSIGaおよび第2出力信号線30bの電圧VSIGbのいずれか一方が入力VINとして列回路44に供給される。一方、第3スイッチング素子S3がオンのとき、参照電圧線46と列回路44との間の接続が確立され、列回路44に参照電圧VREFが供給される。

0037

列回路44は、相関二重サンプリングに代表される雑音抑圧信号処理、アナログ−デジタル変換(AD変換)などを行う。この例では、列回路44に上述の参照電圧VREFを供給することが可能であり、参照電圧VREFを雑音抑圧信号処理において利用することができる。列回路44の出力は、不図示の水平信号読み出し回路に供給される。水平信号読み出し回路は、複数の列回路44から水平共通信号線(不図示)に信号を順次に読み出す。

0038

撮像装置100は、第1フィードバック回路FCaおよび第2フィードバック回路FCbを有する。この例では、第1フィードバック回路FCaおよび第2フィードバック回路FCbが、撮像セル10の列ごとに設けられている。例えば第j列の第1フィードバック回路FCajは、第1出力信号線30ajに接続された撮像セル10p,j(ここではp=i,i+2,i+4,…)の光電変換部で発生した電気信号を負帰還させる第1帰還経路を形成する。また、第j列の第2フィードバック回路FCbjは、第2出力信号線30bjに接続された撮像セル10q,j(ここではq=i+1,i+3,i+5,…)の光電変換部で発生した電気信号を負帰還させる第2帰還経路を形成する。なお、撮像装置100の動作時における第1帰還経路の形成は、第1出力信号線30ajに接続された撮像セル10p,jの全てに対して同時ではなく、1つずつ順次に実行される。同様に、撮像装置100の動作時における第2帰還経路の形成は、第2出力信号線30bjに接続された撮像セル10q,jの全てに対して同時ではなく、1つずつ順次に実行される。

0039

図1に示す例では、第1フィードバック回路FCaおよび第2フィードバック回路FCbは、それぞれ、第1反転増幅器50aおよび第2反転増幅器50bを有する。図示するように、第1反転増幅器50aの反転入力端子には、第1出力信号線30aが接続される。第1反転増幅器50aの出力端子には、第1フィードバック線52aが接続されている。第1フィードバック線52aには、第1出力信号線30aとの接続を有する撮像セル10が接続されている。他方、第2反転増幅器50bの反転入力端子は、第2出力信号線30bに接続されている。第2反転増幅器50bの出力端子には、第2フィードバック線52bが接続されており、第2フィードバック線52bには、第2出力信号線30bとの接続を有する撮像セル10が接続されている。

0040

例えば第j列に注目すると、第1出力信号線30aとの接続を有する撮像セル10i,jおよび撮像セル10i+2,jは、第1フィードバック線52ajとの接続を有し、第2出力信号線30bとの接続を有する撮像セル10i+1,jは、第2フィードバック線52bjとの接続を有する。アドレス制御信号SELiの制御により、例えばi行の撮像セル10i,jを選択すると、撮像セル10i,jの信号が第1出力信号線30ajを介して第1反転増幅器50ajに入力され、第1反転増幅器50ajの出力FBOajが第1フィードバック線52ajを介して撮像セル10i,jに帰還される。つまり、この例では、第1フィードバック回路FCaは、第1出力信号線30aの一部および第1反転増幅器50aを第1帰還経路の一部に含む。同様に、例えば(i+1)行の撮像セル10i+1,jを選択すれば、撮像セル10i+1,jの信号が第2出力信号線30bjを介して第2反転増幅器50bjに入力され、第2反転増幅器50bjの出力FBObjが第2フィードバック線52bjを介して撮像セル10i+1,jに帰還される。すなわち、この例では、第2フィードバック回路FCbは、第2出力信号線30bの一部および第2反転増幅器50bを第2帰還経路の一部に含んでいる。

0041

なお、この例では、第1反転増幅器50aおよび第2反転増幅器50bの非反転入力端子は、いずれも、参照電圧線46に接続されている。したがって、第1帰還経路の形成時、第1出力信号線30aの電圧は、参照電圧VREFに収束する。また、第2帰還経路の形成時、第2出力信号線30bの電圧は、参照電圧VREFに収束する。後述するように、この例では、リセットにおける基準電圧として参照電圧VREFが利用される。参照電圧VREFの具体的な値は、電源電圧(例えば3.3V)と接地(0V)との範囲内で任意に設定可能である。

0042

(撮像装置100における第1の動作例)
図2は、撮像装置100における動作の一例を示す概念図である。図2における横軸Tは、時間を表しており、図2は、画素アレイPAのある列に属する複数の撮像セル10の駆動シーケンスを模式的に示している。具体的には、図2中のRow1、Row2、Rowk、Rowk+1およびRowk+2は、それぞれ、第1行、第2行、第k行、第(k+1)行および第(k+2)行の撮像セル10における駆動シーケンスを表している。ここで、kは、1よりも大きな偶数である。

0043

撮影においては、まず、各撮像セル10に対するリセットを実行する。リセットは、信号電荷蓄積するための電荷蓄積領域に残存している信号電荷を電荷蓄積領域の外部に排出し、電荷蓄積領域の電位を所定のリセット電圧にセットするための処理である。典型的には、電荷蓄積領域と、リセット電圧の供給源との間に配置されたトランジスタ(リセットトランジスタと呼ばれる)をオンとしてこれらを電気的に接続することによって電荷蓄積領域の電位を所定のリセット電圧にセットし、その後、そのトランジスタをオフとする。

0044

リセットトランジスタのオフ時、kTCノイズが発生する。図1に例示する構成では、撮像装置100が第1フィードバック回路FCaおよび第2フィードバック回路FCbを有するので、第1帰還経路および第2帰還経路の形成により、kTCノイズをキャンセルすることが可能である。第1フィードバック回路FCaおよび第2フィードバック回路FCbを利用したノイズキャンセル時の動作例の詳細は、後述する。

0045

図1を参照して説明した回路構成では、第1フィードバック回路FCaおよび第2フィードバック回路FCbが、非反転入力端子が参照電圧線46に接続された第1反転増幅器50aおよび第2反転増幅器50bをそれぞれ有している。そのため、第1帰還経路および第2帰還経路の形成により、第1出力信号線30aの電圧および第2出力信号線30bの電圧が、いずれも参照電圧VREFに収束する。帰還経路の解消時にもノイズが発生し得るが、後述するように、この時に発生するノイズは、十分に小さいといってよい。したがって、帰還経路の解消後における第1出力信号線30aの電圧は、参照電圧VREFにおおよそ等しく、また、帰還経路の解消後における第2出力信号線30bの電圧も、参照電圧VREFにおおよそ等しい。つまり、ここでは、露光を行う前の信号レベル(以下、「暗時レベル」と呼ぶことがある)は、参照電圧VREFにおおよそ等しい。以下では、説明の便宜のために、電荷蓄積領域の電位のリセットおよび帰還によるノイズの抑制の一連の動作を「フィードバックリセット」と呼ぶことがある。

0046

図2中、矩形網掛けFBr1およびFBr2は、フィードバックリセットの期間を模式的に示している。図2中、矩形の網掛けEXPは、露光期間を模式的に示す。露光期間EXPの前のフィードバックリセットFBr1は、電荷蓄積領域から信号電荷を排出する、いわゆる電子シャッタに相当する。図2において模式的に示すように、電子シャッタとしてのフィードバックリセットFBr1は、行単位で順次に実行される。この例では、奇数行の撮像セル10におけるフィードバックリセットFBr1は、第1フィードバック回路FCaを用いて行われる。また、偶数行の撮像セル10におけるフィードバックリセットFBr1は、第2フィードバック回路FCbを用いて行われる。

0047

フィードバックリセットFBr1の実行後、露光を開始する。露光により、電荷蓄積領域に信号電荷が蓄積される。露光期間EXPの終了後、信号の読み出しを行う。この時に得られる画像信号は、照度に応じた信号レベルを有する。図2中、ハッチングの付された矩形SRは、画像信号の読み出し期間を模式的に示す。図2に模式的に示すように、画像信号の読み出しも行単位で順次に実行される。奇数行の撮像セル10からの画像信号の読み出しであれば、図1に示す切り替え回路41の第1スイッチング素子S1および切り替え回路42の第4スイッチング素子S4がオンである。偶数行の撮像セル10からの画像信号の読み出しであれば、図1に示す切り替え回路41の第2スイッチング素子S2および切り替え回路42の第4スイッチング素子S4がオンである。以下では、ある行の画像信号の読み出しからその次の行の画像信号の読み出しまでの期間を1H期間と呼ぶことがある。ここでは、露光の前にフィードバックリセットFBr1を行っているので、ノイズの影響が低減された画像信号が得られる。

0048

画像信号の読み出しの後、2回目のフィードバックリセットFBr2を実行する。フィードバックリセットFBr2も行単位で実行される。フィードバックリセットFBr2により、第1出力信号線30aから出力される電圧および第2出力信号線30bから出力される電圧が、参照電圧VREFにおおよそ等しい電圧となる。すなわち、第1出力信号線30aから出力される信号および第2出力信号線30bから出力される信号が暗時レベルと同等なレベルにまで低下する。

0049

フィードバックリセットFBr2の終了後、出力信号を行単位で読み出す。この時に読み出される出力信号が、リセットレベルに対応するリセット信号である。図2中、ハッチングの付された矩形RRは、リセット信号の読み出し期間を模式的に示す。期間SRにおいて読み出された画像信号と、期間RRにおいて読み出されたリセット信号との間の差分をとることにより、固定ノイズの影響が除去された信号が得られる。

0050

図1を参照して説明したように、本開示の実施形態では、撮像セル10の列ごとに第1出力信号線30aおよび第2出力信号線30bの組を設け、同一の列に属する撮像セル10の一部(例えば奇数行の撮像セル10)を第1出力信号線30aに接続し、他の一部の撮像セル10の一部(例えば偶数行の撮像セル10)を第2出力信号線30bに接続している。そのため、第1出力信号線30aに接続された撮像セル10からの信号の読み出しと、第2出力信号線30bに接続された撮像セル10に対するフィードバックリセットとを並行して実行することが可能である。これにより、例えば、図2に模式的に示すように、ある行において信号を読み出している間(期間SRおよび/または期間RR)に、他のある行において帰還経路を形成し、電子シャッタ(フィードバックリセットFBr1)を実行することができる。したがって、ノイズの影響を低減しながら、1フレーム分の画像を形成するための信号をより高速に読み出すことが可能であり、高フレームレートを実現し得る。

0051

図3は、同一の列に属する撮像セルの全てが共通の出力信号線に接続された回路構成を有する撮像装置を比較例として示す。図3に示す撮像装置500では、同一の列に属する複数の撮像セル10が、共通の出力信号線30に接続されている。図示するように、撮像セル10の各列に対応して設けられた出力信号線30の各々の一端には、定電流源40および列回路44が接続される。撮像装置500は、垂直走査回路51に接続された、行方向に沿って延びる複数の制御線を有する。同一の行に属する複数の撮像セル10は、共通して同じ制御線に接続されている。

0052

撮像装置500は、撮像セル10の列ごとに、反転増幅器50をその一部に含むフィードバック回路FCを有している。反転増幅器50の入力端子のうちの一方には出力信号線30が接続されており、出力端子にはフィードバック線52が接続されている。図示するように、この例では、同一の列に属する複数の撮像セル10は、共通のフィードバック線52に接続されている。

0053

比較例の撮像装置500では、ある出力信号線30との接続を有する複数の撮像セル10の全てが、その出力信号線30に対応するフィードバック線52に接続されている。そのため、ある撮像セル10に対して帰還経路を形成している時には、同一の列に属する他の撮像セル10から並行して信号を読み出すことはできない。したがって、図2に示すように、同一の列において、ある行における、期間SRの開始から期間RRの終了までの期間と、他の行における電子シャッタ(フィードバックリセットFBr1)とをオーバーラップさせることはできない。つまり、ある行における、期間SRの開始から期間RRの終了までの一連の動作が終了してからでなければ、同一列の他の行において電子シャッタを開始することができない。換言すれば、撮像セル10の列ごとに出力信号線30およびフィードバック線52を1本ずつ配置する構成においては、フレームレートは、ノイズキャンセリングに要する期間(典型的には数μ秒)による制約を受ける。これに対し、図1に例示した構成によれば、ある行における、期間SRの開始から期間RRの終了までの一連の動作の終了を待つことなく、同一列の他の行において電子シャッタを開始することが可能である。

0054

図4は、撮像装置100の撮像セル10の各行における駆動タイミングをより詳細に示す。図4は、デジタル画像データを取り出す場合の動作の例である。なお、図4では、複雑さを回避するため、第1行および第2行における、露光期間EXPの前のフィードバックリセットFBr1を示していない。

0055

図1に例示する構成において、列回路44は、例えば積分型AD変換器を有し得る。この場合、列回路44に入力される電圧をデジタル出力に変換するための期間が必要である。図4中、ハッチングの付された矩形DCは、画像信号のAD変換(ダウンカウント)に要する期間を模式的に示し、ハッチングの付された矩形UCは、リセット信号のAD変換(アップカウント)に要する期間を模式的に示す。図2を参照して説明したような典型的な動作においては、画像を形成するための信号として、期間SRにおいて読み出された画像信号と、期間RRにおいて読み出されたリセット信号との間の差分が取得されるので、配置された複数の列回路44ごとの特性バラつきの影響がキャンセルされる。

0056

図4に示す例では、期間SRの開始から期間UCの終了までの期間が1H期間であるといえる。図4に示すように、図1に例示した構成によれば、ある行における、期間SRの開始から期間UCの終了までの期間と、他の行における電子シャッタ(フィードバックリセットFBr1)とをオーバーラップさせることが可能である。

0057

(撮像セル10の回路構成の一例)
図5は、撮像セル10の回路構成の一例を示す。図5に示すように、各撮像セル10は、光の照射により電気信号を生成する光電変換部11と、信号検出回路SCとを有する。以下では、積層型の構造を有する撮像装置を例示する。すなわち、光電変換部11として、画素電極11x、光電変換層11yおよび光透過性の対向電極11zの積層構造を例示する。もちろん、光電変換部11としてフォトダイオードを用いることも可能である。

0058

信号検出回路SCは、信号検出トランジスタ12を有する。この例では、信号検出回路SCは、アドレストランジスタ14をさらに有している。図示するように、アドレストランジスタ14は、信号検出トランジスタ12と、対応する出力信号線(第1出力信号線30aまたは第2出力信号線30b)との間に接続されている。アドレストランジスタ14のゲートは、垂直走査回路(不図示)との接続を有するアドレス制御線(不図示)に接続されており、撮像装置100の動作時、アドレス制御信号SELが印加される。垂直走査回路は、アドレス制御線を介してアドレストランジスタ14のオンおよびオフを制御することにより、選択した撮像セル10の信号検出トランジスタ12の出力を、対応する出力信号線に読み出すことができる。

0059

信号検出トランジスタ12およびアドレストランジスタ14は、典型的には、半導体基板に形成されたFETである。以下では、トランジスタとしてNチャンネルMOSを例示する。なお、半導体基板は、その全体が半導体である基板に限定されない。半導体基板は、撮像領域が形成される側の表面に半導体層が設けられた絶縁基板などであってもよい。信号検出トランジスタ12およびアドレストランジスタ14が形成された半導体基板上には、これらのトランジスタを覆う絶縁層が配置される。

0060

光電変換部11は、画素電極11xと、対向電極11zと、これらの間に配置された光電変換層11yを有する。画素電極11xは、半導体基板上に設けられた絶縁層上に、隣接する他の撮像セル10の画素電極11xから電気的に分離されるようにして撮像セル10ごとに設けられる。画素電極11xは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。

0061

光電変換層11yは、有機材料またはアモルファスシリコンなどの無機材料から形成され、対向電極11zを介して入射した光を受けて正および負の電荷(正孔電子対)を生成する。光電変換によって生成された正および負の電荷の一方を信号電荷として利用することができる。以下では、信号電荷として正孔を例示する。光電変換層11yは、典型的には、複数の撮像セル10にわたって形成される。光電変換層11yは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。

0062

対向電極11zは、ITOなどの透明な導電性材料から形成され、光電変換層11yの受光面側に配置される。典型的には、対向電極11zは、光電変換層11yと同様に、複数の撮像セル10にわたって形成される。撮像装置100の動作時、対向電極11zには、例えば10V程度のバイアス電圧が印加される。バイアス電圧によって対向電極11zの電位を画素電極11xの電位よりも高くすることにより、光電変換によって生成された、信号電荷としての正の電荷(例えば正孔)を画素電極11xによって収集することができる。

0063

画素電極11xは、信号検出トランジスタ12のゲートに電気的に接続されている。以下では、画素電極11xおよび信号検出トランジスタ12のゲートの間のノードFDを「電荷蓄積ノードFD」と呼ぶことがある。画素電極11xによって収集された信号電荷は、電荷蓄積ノードFDをその一部に含む電荷蓄積領域に蓄積される。図示するように、信号検出トランジスタ12のソースおよびドレインの一方(ここではドレイン)は、撮像装置100の動作時に電源電圧VDDが印加される電源配線ソースフォロア電源)に接続されており、信号検出トランジスタ12は、光電変換部11によって生成された電気信号を増幅して出力する。

0064

図5に例示する構成において、信号検出回路SCは、ソースおよびドレインの一方が電荷蓄積ノードFDに接続され、ソースおよびドレインの他方が、対応するフィードバック線(第1フィードバック線52aまたは第2フィードバック線52b)に接続されたリセットトランジスタ16を含んでいる。リセットトランジスタ16のゲートは、リセット制御線(不図示)に接続されており、撮像装置100の動作時、リセット制御線を介してリセット制御信号RSTが印加される。リセット制御線は、例えば垂直走査回路(不図示)に接続されている。垂直走査回路は、リセット制御線を介してリセットトランジスタ16をオンとすることにより、選択した撮像セル10の電荷蓄積ノードFDの電位をリセットすることができる。この例では、リセットトランジスタ16をオンとすることにより、電荷蓄積ノードFDに、対応するフィードバック線の電圧が印加される。

0065

図5に示す例では、信号検出回路SCは、さらに、第1容量素子21と、第2容量素子22と、フィードバックトランジスタ18とを有している。第1容量素子21は、電荷蓄積ノードFDと、フィードバックトランジスタ18のソースおよびドレインの一方との間に接続されている。換言すれば、フィードバックトランジスタ18のソースおよびドレインの一方は、第1容量素子21を介して光電変換部11の画素電極11xに電気的に接続されている。フィードバックトランジスタ18のソースおよびドレインの他方は、対応するフィードバック線(第1フィードバック線52aまたは第2フィードバック線52b)に接続されている。以下では、フィードバックトランジスタ18と第1容量素子21との間のノードを「リセットドレインノードRD」と呼ぶことがある。

0066

フィードバックトランジスタ18のゲートは、フィードバック制御線(不図示)に接続されており、撮像装置100の動作時、フィードバック制御線を介してフィードバック制御信号FBが印加される。フィードバック制御線は、例えば垂直走査回路(不図示)に接続されている。垂直走査回路は、フィードバック制御線を介してフィードバックトランジスタ18のオンおよびオフを切り替えることができる。

0067

アドレストランジスタ14がオンの状態においてフィードバックトランジスタ18がオンとされると、選択された撮像セル10の信号検出トランジスタ12をその一部に含む帰還経路が形成される。図示する例では、例えば、第i行の撮像セル10i,jのアドレストランジスタ14およびフィードバックトランジスタ18をオンとすることにより、撮像セル10i,jの信号検出トランジスタ12をその一部に含む第1帰還経路が形成される。第(i+1)行の撮像セル10i+1,jのアドレストランジスタ14およびフィードバックトランジスタ18をオンとすれば、撮像セル10i+1,jの信号検出トランジスタ12をその一部に含む第2帰還経路が形成される。このように、第1フィードバック回路FCaは、第1出力信号線30aとの接続を有する撮像セル10の信号検出トランジスタ12を第1帰還経路の一部に含む回路であるといえる。また、第2フィードバック回路FCbは、第2出力信号線30bとの接続を有する撮像セル10の信号検出トランジスタ12を第2帰還経路の一部に含む回路であるといえる。

0068

第1帰還経路の形成時、第1フィードバック回路FCaは、第1出力信号線30aとの接続を有する撮像セル10における信号検出トランジスタ12の出力を、フィードバックトランジスタ18のソースおよびドレインのうち、リセットドレインノードRDに接続されていない側に負帰還させる。第2帰還経路の形成時、第2フィードバック回路FCbは、第2出力信号線30bとの接続を有する撮像セル10における信号検出トランジスタ12の出力を、フィードバックトランジスタ18のソースおよびドレインのうち、リセットドレインノードRDに接続されていない側に負帰還させる。

0069

第2容量素子22は、第1容量素子よりも大きな容量値を有する容量素子である。第2容量素子22の一方の電極は、リセットドレインノードRDに接続される。撮像装置100の動作時、第2容量素子22の他方の電極に、所定の電圧VR(例えば0V)が印加される。撮像装置100の動作時において、電圧VRは、固定された電圧であってもよいし、例えばパルス状の電圧であってもよい。

0070

電荷蓄積ノードFDと基準電位VRとの間に、第1容量素子21および第2容量素子22の直列接続を含む容量回路を設け、信号検出回路SCに、電荷蓄積ノードFDへのリセット電圧の供給を制御するリセットトランジスタ16および帰還経路の形成を制御するフィードバックトランジスタ18を含めることにより、より効果的にkTCノイズを低減し得る。

0071

ここで、図6を参照して、上述の第1の動作例における、各トランジスタおよび各スイッチング素子の制御の例をより詳細に説明する。

0072

図6は、図4を参照して説明した動作例における、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す。ここでは、画素アレイPAの第1行第j列の撮像セル101,jおよび第k行第j列の撮像セル10k,jにおける動作の一例を説明する。ここでは、第k行は、偶数行のうちの1つである。

0073

図6中、SEL1およびSELkのグラフは、それぞれ、第1行および第k行のアドレス制御信号SELの変化を表している。同様に、RST1およびRSTkのグラフは、それぞれ、第1行および第k行のリセット制御信号RSTの変化を表し、FB1およびFBkのグラフは、それぞれ、第1行および第k行のフィードバック制御信号FBの変化を表している。φ1〜φ4のグラフは、それぞれ、第1スイッチング素子S1〜第4スイッチング素子S4の制御信号の変化を表している。ここでは、第1スイッチング素子S1〜第4スイッチング素子S4のいずれについても、制御信号がハイレベルのときにオンされるとしている。図6では、列回路44jに対する入力電圧VINjのおおよその変化、ならびに、第1行および第k行に関して、図4に示す駆動シーケンスもあわせて示されている。

0074

図6に示す例では、まず、制御信号φ1およびφ4がハイレベルに切り替えられている。このとき、列回路44jが第1出力信号線30ajに接続された状態となり、列回路44jには、VINjとして第1出力信号線30ajの電圧VSIGajが入力される。この例では、アドレス制御信号SEL1がハイレベルとされている。したがって、第1出力信号線30ajの電圧VSIGajは、露光期間において撮像セル101,jの電荷蓄積ノードFDに蓄積された信号電荷量に応じた電圧である。つまり、列回路44jによって撮像セル101,jの画像信号が読み出される。図示するように、画像信号の読み出しの後、撮像セル101,jに対してフィードバックリセットFBr2およびリセット信号の読み出しが実行される。

0075

ここで、第k行に注目すると、第k行に対しては、電子シャッタとしてのフィードバックリセットFBr1が実行されている。典型的には、第k行の撮像セル10の各トランジスタに対し、以下のような制御が実行される。

0076

フィードバックリセットFBr1においては、第k行のアドレス制御信号SELkがハイレベルとされ、撮像セル10k,jのアドレストランジスタ14がオンとされる。アドレストランジスタ14のオンにより、撮像セル10k,jの信号検出トランジスタ12の出力電圧が第2出力信号線30bjに印加される。

0077

アドレス制御信号SELkがハイレベルとされた状態で、リセット制御信号RSTkおよびフィードバック制御信号FBkをハイレベルとする。リセット制御信号RSTkがハイレベルとされることにより、撮像セル10k,jのリセットトランジスタ16がオンとなり、リセットトランジスタ16を介して、撮像セル10k,jの電荷蓄積ノードFDに第2フィードバック線52bjが電気的に接続される。これにより、第2フィードバック線52bjの電圧が撮像セル10k,jの電荷蓄積ノードFDに供給され、電荷蓄積ノードFDの電圧が、第2出力信号線30bjの電圧が参照電圧VREFとなるような電圧にリセットされる。

0078

続けて、リセット制御信号RSTkをローレベルとすることにより、撮像セル10k,jのリセットトランジスタ16をオフとする。リセットトランジスタ16のオフに伴ってkTCノイズが発生する。しかしながら、リセットトランジスタ16のオフ時、フィードバックトランジスタ18がオンとされたままであるので、信号検出トランジスタ12の出力を負帰還させる第2帰還経路が形成された状態が継続している。そのため、リセットトランジスタ16をオフにすることによって生じたkTCノイズは、第2フィードバック回路FCbjの利得をAとすれば、1/(1+A)の大きさまでキャンセルされる。

0079

次に、フィードバック制御信号FBkをローレベルとすることにより、撮像セル10k,jのフィードバックトランジスタ18をオフとする。フィードバックトランジスタ18のオフに伴い、kTCノイズが発生する。ただし、ここでは、図5を参照して説明したように、信号検出回路SCが、第1容量素子21および第2容量素子22を含んでいる。そのため、フィードバックトランジスタ18のオフによって電荷蓄積ノードFDの電圧に加わるkTCノイズの大きさを、信号検出回路SC中に第1容量素子21および第2容量素子22を設けずにフィードバックトランジスタ18を電荷蓄積ノードFDに直接接続した場合の(Cfd/C2)1/2×(C1/(C1+Cfd))倍に抑圧することができる。このように、信号検出回路SCに第1容量素子21および第2容量素子22を設けることにより、電荷蓄積ノードFDの電圧に加わるkTCノイズの大きさをより低減することが可能である。なお、上記の式中、Cfd、C1およびC2は、それぞれ、電荷蓄積ノードFDの容量値、第1容量素子21の容量値および第2容量素子22の容量値を表し、「×」は、乗算を意味する。

0080

フィードバックリセットFBr1により、第2出力信号線30bjの電圧VSIGbjは、参照電圧VREFにほぼ等しい電圧レベルとなる。この例のように、ノイズキャンセル開始時、すなわち、リセットトランジスタ16のオフ時における出力信号線(ここでは第2出力信号線30bj)の電圧を、ノイズキャンセル後の目標電圧である参照電圧VREFに近づけておくことにより、比較的短い時間でkTCノイズをキャンセルすることが可能である。フィードバックリセットFBr1の終了後、アドレストランジスタ14をオフとして、第k行の露光(信号電荷の蓄積)を開始する。

0081

図6の下部に示すように、この例では、第k行のフィードバックリセットFBr1と並列的に、第1行の撮像セル101,jからの画像信号の読み出し、フィードバックリセットFBr2(露光後のフィードバックリセット)およびリセット信号の読み出しが実行されている。本開示の実施形態では、撮像セル10k,jの出力を受ける出力信号線(第2出力信号線30bj)と、撮像セル101,jの出力を受ける出力信号線(第1出力信号線30aj)とが別個信号線であるので、このような並列的な制御が可能である。以下、画像信号およびリセット信号の読み出し時における制御の典型例を説明する。信号の読み出し動作自体は、各行の間で共通であるので、ここでは、第k行における信号の読み出し時の制御を説明する。

0082

図6における右側の各グラフを参照する。図示するように、第k行からの信号の読み出に際しては、制御信号φ1およびφ2をそれぞれローレベルおよびハイレベルに切り替える。これにより、列回路44jが第2出力信号線30bjに接続された状態となり、列回路44jには、VINjとして第2出力信号線30bjの電圧VSIGbjが入力される。

0083

列回路44jと第2出力信号線30bjとを接続した後、第k行のアドレス制御信号SELkをハイレベルとすることにより、撮像セル10k,jのアドレストランジスタ14をオンとする。アドレストランジスタ14がオンとされることにより、第2出力信号線30bjの電圧VSIGbjが、露光期間において電荷蓄積ノードFDに蓄積された信号電荷量に応じた電圧に変化する。すなわち、列回路44jは、第2出力信号線30bjを介して撮像セル10k,jからの画像信号を受け取る。ここでは、撮像セル10k,jからの画像信号として電圧値VSLの電圧レベルが取得されている。

0084

画像信号の取得後、フィードバックリセットFBr2を実行する。図6からわかるように、フィードバックリセットFBr2おける各トランジスタの制御は、フィードバックリセットFBr1(電子シャッタ)とほぼ同様であり得る。

0085

フィードバックリセットFBr2の終了後、撮像セル10k,jからのリセット信号の読み出しを実行する。具体的には、リセットトランジスタ16のオフ後、ノイズキャンセル期間として予め設定しておいた時間が経過した時(典型的にはフィードバックトランジスタ18のオフの直後)に、第2出力信号線30bjの電圧レベルを取得する。フィードバックリセットFBr1の場合と同様に、フィードバックリセットFBr2により、列回路44jへの入力電圧VINjは、参照電圧VREFにほぼ等しい電圧レベルに変化する。したがって、リセット信号として、参照電圧VREFにほぼ等しい電圧値VRFの電圧レベルが取得される。

0086

画像信号とリセット信号の差分をとることにより、固定ノイズを除去した信号が得られる。つまり、電圧値VSLの電圧レベルと電圧値VRFの電圧レベルとの差分が、画像の形成に用いられる信号Sである。このようにして、kTCノイズおよび固定ノイズが除去された信号が得られる。

0087

(撮像装置100における第2の動作例)
多くの場合において、上述のフィードバックリセットFBr1およびFBr2は、信号の読み出しと比較して長い時間を要する。さらなる高フレームレート化を実現すべく本願発明者らが検討を行ったところ、本願発明者らは、リセット信号を得るためのフィードバックリセットFBr2を省略し得ることを見出した。

0088

図7は、撮像装置100における動作の他の一例を示す概念図である。図8は、図7に概略を示す第2の動作例をデジタル画像データの取得に適用した場合の、撮像セル10の各行における駆動タイミングをより詳細に示す。例えば図7図2とを比較すればわかるように、ここで説明する第2の動作例では、画素アレイPAの各行に対して電子シャッタとしてのフィードバックリセットFBr1を実行し、信号の読み出しの対象の行における、露光期間EXPに続く2回目のフィードバックリセットFBr2を省略している。各行において、信号の読み出しと比較して長い時間を要するフィードバックリセットの回数を削減することにより、1H期間をより短縮し得る。したがって、さらなる高フレームレートを実現し得る。

0089

図9は、図7に概略を示す第2の動作例における、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す。まず、図9における左側の各グラフを参照する。この例では、第k行のフィードバックリセットFBr1(電子シャッタ)の実行中に、第1行における画像信号の読み出しおよびリセット信号の読み出しが実行されている。第k行のフィードバックリセットFBr1における、第k行のアドレス制御信号SELk、リセット制御信号RSTkおよびフィードバック制御信号FBkの制御は、図6を参照して説明した制御と同様であり、説明を省略する。

0090

上述したように、信号の読み出し動作自体は、各行の間で共通である。したがって、第1行からの信号の読み出し動作に代えて、図9における右側の各グラフを参照しながら、第k行からの信号の読み出し動作を説明する。なお、この例では、第k行からの信号の読み出し時、第1行のアドレス制御信号SEL1、リセット制御信号RST1およびフィードバック制御信号FB1は、いずれもローレベルとされており、第1行は、例えば露光が実行されている状態にある。

0091

第k行からの画像信号の読み出しに際し、まず、制御信号φ2およびφ4がハイレベルとされる。これにより、列回路44jが第2出力信号線30bjに接続された状態となる。また、第k行のアドレス制御信号SELkがハイレベルとされることにより、撮像セル10k,jのアドレストランジスタ14がオンとなる。これにより、第2出力信号線30bjの電圧VSIGbjが、撮像セル10k,jの信号検出トランジスタ12の出力電圧、すなわち、撮像セル10k,jの電荷蓄積ノードFDに蓄積された信号電荷に応じた電圧(ここでは電圧値VSL)に変化する。結果として、列回路44jには、撮像セル10k,jの出力電圧が印加される。すなわち、列回路44jは、撮像セル10k,jからの画像信号(ここでは電圧値VSL)を取得する。

0092

画像信号の取得後、制御信号φ4およびφ3が、それぞれ、ローレベルおよびハイレベルに切り替えられる。これにより、参照電圧線46と列回路44jとの間の接続が確立された状態となり、列回路44jに参照電圧VREFが印加される。列回路44jは、この参照電圧VREFをリセット信号として取得する。すなわち、この第2の動作例では、期間SRにおいて取得した電圧(電圧値:VSL)と、期間RRにおいて取得した参照電圧VREFとの間の差分を、画像の形成に用いる信号Sとして取得する。

0093

上述の第1の動作例では、撮像セル10の各々について、フィードバックリセットFBr2の実行後に取得される、参照電圧VREFにほぼ等しい電圧値VRFをリセット信号の電圧レベルとして用いている。これは、フィードバックリセットFBr2の実行後の電圧レベルを暗時レベルとして用い得るからである。既に説明したように、電子シャッタとしてのフィードバックリセットFBr1を実行した場合の暗時レベルは、参照電圧VREFにおおよそ等しく、また、フィードバックリセットFBr2の実行後の電圧レベルも、参照電圧VREFにほぼ等しいといってよい。そのため、フィードバックリセットFBr2の実行後の電圧レベルを暗時レベルとみなすことができる。撮像セル10ごとにフィードバックリセットFBr2の実行後の電圧レベルを取得し、その電圧レベルを撮像セル10ごとの暗時レベルとして用いることにより、撮像セル10間および撮像セル10の列間のバラつきに起因する固定ノイズを除去し得る。このようなパターンノイズの原因としては、撮像セル10ごとの、信号検出トランジスタ12におけるしきい値電圧(Vth)のバラつき、出力信号線ごと(列ごとといってもよい)の、定電流の大きさのバラつき、出力信号線ごとの負荷配線抵抗寄生容量など)のバラつきが挙げられる。

0094

これに対し、第2の動作例では、参照電圧VREFそのものをリセットレベルとして利用している。上述した理由から、各撮像セル10における暗時レベルは、参照電圧VREFの電圧レベルにほぼ等しく、したがって、参照電圧VREFを全ての画素に共通して基準の電圧レベルとして用いることが可能である。

0095

ただし、参照電圧VREFを共通の基準の電圧レベルとすると、画像信号としての電圧VSLから参照電圧VREFを差し引くことによっては、上述のパターンノイズを完全に除去することは困難である。しかしながら、上述のパターンノイズは、比較的容易に除去することが可能である。例えば、フレーム走査休止期間(ブランキング期間ともいう)に、撮像セル10の列間の信号レベルのバラつきを取得し、列間のバラつきの情報をメモリに保持しておくことができる。列間のバラつきの情報に基づき、取得された画像データから列ごとのバラつきを減算することにより、列間のバラつきに起因するパターンノイズを除去し得る。あるいは、撮像セル10間および撮像セル10の列間のバラつきを考慮した暗時レベルを予め取得して撮像装置100の外部のメモリに保持しておいてもよい。例えば撮像装置100外の回路において、外部メモリに保持された暗時レベルを撮像装置100の出力から減算することによっても同様に、パターンノイズの影響を低減することが可能である。撮像装置100の外部への、パターンノイズの残存した信号の出力が許容される場合には、撮像装置100における、パターンノイズの除去のステップは、省略され得る。

0096

このように、参照電圧VREFの電圧レベルを暗時レベルとして用いることにより、第2のフィードバックリセットFBr2を省略しながら、第1の動作例と同様に、ノイズの影響が低減された信号Sを高速に取得することが可能である。第2の動作例によれば、第1の動作例と比較してさらにフレームレートを向上させ得る。

0097

また、画像信号の取得からリセット信号の取得までの間のフィードバックリセットが省略されているので、第2の動作例は、kTCノイズ低減の観点からは第1の動作例と比較して有利である。例えば、1回のフィードバックリセットによって残存するノイズ量がNであり、かつ、フィードバックリセットFBr1およびFBr2の間で残存ノイズ量が共通であると仮定する。この場合、2回のフィードバックリセットを実行したときのトータルのノイズ量は、(N2+N2)1/2=21/2Nと表される。つまり、フィードバックリセットの回数を1回とすることにより、2回のフィードバックリセットを実行したときと比較して、トータルのノイズ量を(1/2)1/2倍に低減することができる。

0098

図1に例示する回路構成のように、例えば切り替え回路42を用いて参照電圧線46の電圧を列回路44に選択的に印加可能な構成を採用することにより、低ノイズとフレームレートの向上とを両立させ得る。また、参照電圧線46を反転増幅器50(第1反転増幅器50aおよび第2反転増幅器50b)の入力端子に接続し、参照電圧を反転増幅器50および列回路44に供給可能な構成を採用することにより、参照電圧の電圧レベルを暗時レベルとして用いることができる。本開示の実施形態によれば、露光を行う前の信号レベルと参照電圧の電圧レベルとがほぼ揃っているので、暗時レベルに代えて参照電圧の電圧レベルを画像信号の電圧レベルとの間の差分に用いても、ダイナミックレンジの低下はほとんど生じない。

0099

なお、期間RRに続けて、電子シャッタを実行することなく再び露光期間EXPを開始してもよい。例えば、図9に示す例において、第k行における期間RRに続けて再び露光期間EXPを開始してもよい。第1の動作例では、画像信号の取得ごとに第2のフィードバックリセットFBr2を実行するので、画像信号の取得後における出力信号線の出力は、暗時レベルに近い電圧レベルに低下する。これに対し、第2の動作例では第2のフィードバックリセットFBr2が実行されないので、リセット信号の取得後に列回路44jに対する入力電圧VINjが参照電圧VREFに低下することに対して、出力信号線(ここでは第2出力信号線30bj)における電圧(ここではVSIGbj)の値は、VSLのまま維持される。すなわち、期間RRに続けて再び露光期間EXPを開始することにより、先の露光で得られる情報を破壊することなく、信号電荷のさらなる蓄積が可能である。つまり、第2の動作例を適用することにより、非破壊の読み出しが可能である。

0100

(撮像装置100における第3の動作例)
撮像装置の利用される場面によっては、ノイズの低減よりも高フレームレートの撮影を優先させる方が有益なことがある。例えば、高速で動く物体を検出する用途など、高速なサンプリングが求められるる場面では、パターンノイズの混入は、あまり大きな問題とはならない。あるいは、星空の撮影など、フレームレートが数十分、数時間単位などの長時間である場合には、適切な露光量を決定するための中間的なセンシングデータが得られると有益である。

0101

図10は、撮像装置100における動作のさらに他の一例を示す概念図である。図11は、図10に概略を示す第3の動作例をデジタル画像データの取得に適用した場合の、撮像セル10の各行における駆動タイミングをより詳細に示す。ここで説明する第3の動作例では、画素アレイPAの各行に対して、撮影の始めに電子シャッタとしてのフィードバックリセットFBr1を実行し(図11において不図示)、その後、複数回の露光および信号の読み出しを実行する。また、例えば図11図8とを比較すればわかるように、ある行における、リセット信号のAD変換のための期間UCと、次の行における画像信号の読み出しの期間SRとがオーバーラップするような駆動を実行する。したがって、さらに短い1H期間を実現し得る。

0102

図12は、図10に概略を示す第3の動作例における、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す。図12における右側の各グラフは、第k行からの信号の読み出し時における各制御信号の変化の例を示している。この例における具体的な制御は、図9を参照して説明した制御と同様である。

0103

図12において右側に示すように、第3の動作例においても、非破壊の読み出しが可能である。第3の動作例においては、例えば、露光開始時に電子シャッタとしてのフィードバックリセットFBr1を実行し、ある期間において複数回の露光期間を設けて各露光期間ごとに画像信号の読み出しを実行する。得られた画像信号の各々に基づいて、複数回の読み出しに対応して複数枚の画像を構築することができる。画像信号の読み出しが非破壊であるので、時系列明度が増大するような一連の画像の群が得られる。これらの画像の群を、センシング画像として利用することができる。例えば、ある期間において一連の画像の群を取得することにより、これらの画像のデータに基づいて、高速で動く物体を検出することが可能である。あるいは、一連の画像の群における明度の変化から最適な露光時間を決定することができる。

0104

第3の動作例は、高速なオートフォーカス、移動する物体のセンシングなどに応用可能である。なお、撮影の始めにフィードバックリセットFBr1が実行されるので、kTCノイズの影響が低減されたセンシング画像を得ることができる。

0105

(第2の実施形態)
図13は、本開示の第2の実施形態による撮像装置の例示的な回路構成の概略を示す。図13では、画素アレイPAに含まれる複数の撮像セル10のうち、第j列に属する2つの撮像セル10i,jおよび10i+1,jが代表して図示されている。図13に示す撮像装置200と、図1を参照して説明した撮像装置100との間の主な相違点は、撮像装置100が第1出力信号線30aおよび第2出力信号線30bに対応して第1反転増幅器50aおよび第2反転増幅器50bを有していたことに対して、撮像装置200では、各列ごとに1つの反転増幅器50が設けられている点である。また、撮像装置200は、第1出力信号線30aおよび第2出力信号線30bの組と、反転増幅器50との間に接続された第3の切り替え回路43を有する。

0106

画素アレイPAにおける奇数行(または偶数行)の撮像セル10が第1出力信号線30aに接続され、偶数行(または奇数行)の撮像セル10が第2出力信号線30bに接続される点は、第1の実施形態と共通である。図示するように、ここでは、第1出力信号線30aおよび第2出力信号線30bは、切り替え回路41および切り替え回路43に接続されている。

0107

図13に例示する構成において、切り替え回路43は、第5スイッチング素子S5〜第8スイッチング素子S8を有する。第5スイッチング素子S5は、第1出力信号線30aおよび反転増幅器50の反転入力端子の間に接続されており、第6スイッチング素子S6は、第2出力信号線30bおよび反転増幅器50の反転入力端子の間に接続されている。第7スイッチング素子S7は、反転増幅器50の出力端子および第1フィードバック線52aの間に接続されており、第8スイッチング素子S8は、反転増幅器50の出力端子および第2フィードバック線52bの間に接続されている。第5スイッチング素子S5〜第8スイッチング素子S8は、例えばFETである。反転増幅器50の非反転入力端子に参照電圧線46が接続される点は、撮像装置100と同様である。

0108

第5スイッチング素子S5および第6スイッチング素子S6は、相補的に動作するように制御される。第7スイッチング素子S7および第8スイッチング素子S8は、相補的に動作するように制御される。また、切り替え回路43は、第5スイッチング素子S5がオンのとき、第7スイッチング素子S7がオンとなり、第6スイッチング素子S6がオンのとき、第8スイッチング素子S8がオンとなるように制御される。第5スイッチング素子S5および第7スイッチング素子S7がオンのとき、反転増幅器50jをその経路の一部に含む、撮像セル10i,jの出力を負帰還させる第1帰還経路が形成される。他方、第6スイッチング素子S6および第8スイッチング素子S8がオンのとき、反転増幅器50jをその経路の一部に含む、撮像セル10i+1,jの出力を負帰還させる第2帰還経路が形成される。

0109

第2の実施形態では、第1フィードバック回路FCaおよび第2フィードバック回路FCbが、反転増幅器50を共有している。そのため、図13に例示する構成は、図4に示すように同一の列の異なる行の間でフィードバックリセットFBr1およびフィードバックリセットFBr2を並列的に実行するような制御には不適当である。しかしながら、第1の実施形態と同様に、上述の第2および第3の動作例と同様の制御を適用することが可能である。したがって、低ノイズの信号の高速な読み出しが可能である。また、非破壊読み出しも可能である。さらに、第2の実施形態では、第1フィードバック回路FCaおよび第2フィードバック回路FCbの間で反転増幅器50を共有するので、複数の撮像セル10の列ごとに2つの反転増幅器を設ける必要がない。したがって、電力消費および/または撮像セルの面積を低減する観点からは、第1の実施形態よりも有利である。

0110

図14は、図7に概略を示す第2の動作例を撮像装置200に適用した場合における、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す。図14中、φ5〜φ8のグラフは、それぞれ、切り替え回路43における第5スイッチング素子S5〜第8スイッチング素子S8の制御信号の変化を表している。ここでは、第5スイッチング素子S5〜第8スイッチング素子S8のいずれについても、制御信号がハイレベルのときにオンされるとしている。

0111

図14における左側の各グラフを参照する。この例では、第1行の撮像セル101,jからの画像信号の読み出しの期間SRおよびリセット信号の読み出しの期間RRにおいて、制御信号φ6およびφ8がハイレベルとされている。制御信号φ6およびφ8がハイレベルとされることにより、第2帰還回路が形成される。したがって、図14に示すように、第1行の撮像セル101,jからの信号の読み出しと並行して、第k行の撮像セル10k,jに対して電子シャッタとしてのフィードバックリセットFBr1を実行することができる。

0112

次に、図14における右側の各グラフを参照する。ここでは、制御信号φ6およびφ8がローレベルに切り替えられることにより、第2帰還回路の形成が解消される。この状態でアドレス制御信号SELk、制御信号φ2および制御信号φ4をハイレベルとすることにより、第2出力信号線30bjと列回路44jとの間の電気的な接続を確立して、第k行の撮像セル10k,jから画像信号を読み出すことができる。この例においても、参照電圧VREFがリセット信号として取得される。期間SRにおいて取得した電圧(電圧値:VSL)から、期間RRにおいて取得した参照電圧VREFを減算することにより、画像の形成に用いる信号Sを取得することができる。

0113

VSIGbjのグラフからわかるように、第2の実施形態においても、非破壊の読み出しが可能である。第3の動作例を適用する場合も、各トランジスタおよび各スイッチング素子に対して、第1の実施形態とほぼ同様の制御を実行すればよい。

0114

(第3の実施形態)
図15は、本開示の第3の実施形態による撮像装置の例示的な回路構成の概略を示す。図15に示す撮像装置300における画素アレイPAは、マトリクス状に配列された複数の撮像セル20を含む。図15では、画素アレイPAに含まれる複数の撮像セル20のうち、第j列に属する2つの撮像セル20i,jおよび20i+1,jが代表して図示されている。図15に示す撮像装置300と、図1を参照して説明した撮像装置100および図13を参照して説明した撮像装置200との間の主な相違点は、撮像装置300における第1フィードバック回路FCcが、第1出力信号線30ajに対応して複数の撮像セル20の列ごとに設けられる第1反転増幅器50ajを有しておらず、また、撮像装置300における第2フィードバック回路FCdが、第2出力信号線30bjに対応して複数の撮像セル20の列ごとに設けられる第2反転増幅器50bjを有していない点である。撮像装置300では、第1帰還経路および第2帰還経路は、それぞれ、撮像セル20i,j内および20i+1,j内に形成される。

0115

図15に例示する構成において、各撮像セル20における信号検出トランジスタ12のソースは、アドレストランジスタ14のドレインに接続されている。アドレストランジスタ14のソースは、対応する出力信号線(第1出力信号線30aまたは第2出力信号線30b)に接続されている。図示する例では、第i行の撮像セル20i,jにおけるアドレストランジスタ14のソースは、第1出力信号線30ajに接続されており、第(i+1)行の撮像セル20i+1,jにおけるアドレストランジスタ14のソースは、第2出力信号線30bjに接続されている。

0116

ここでは、第1出力信号線30ajおよび第2出力信号線30bjの一端に、それぞれ、切り替え回路44ajおよび44bjが接続される。第1出力信号線30ajに接続された切り替え回路44ajは、定電流源41ajおよび第1出力信号線30ajの間に接続されたスイッチング素子So1と、定電流源42ajおよび第1出力信号線30ajの間に接続されたスイッチング素子So2とを有する。第2出力信号線30bjに接続された切り替え回路44bjは、定電流源41bjおよび第2出力信号線30bjの間に接続されたスイッチング素子Se1と、定電流源42bjおよび第2出力信号線30bjの間に接続されたスイッチング素子Se2とを有する。定電流源41ajおよび定電流源41bjの一端は、接地されている。

0117

第i行の撮像セル20i,jにおける信号検出トランジスタ12のドレインおよび第(i+1)行の撮像セル20i+1,jにおける信号検出トランジスタ12のドレインは、ともに電源線34jに接続されている。電源線34jは、複数の撮像セル20の列ごとに設けられる。電源線34jの一端には、切り替え回路45jが接続されている。切り替え回路45jは、所定の第1の電圧VA1の供給源および電源線34jの間に接続されたスイッチング素子Ss1と、所定の第2の電圧VA2の供給源および電源線34jの間に接続されたスイッチング素子Ss2とを有する。第1の電圧VA1および第2の電圧VA2は、典型的には、それぞれ、電源電圧VDDおよび接地(GND)である。切り替え回路45と、各撮像セル20における信号検出トランジスタ12とによって増幅器が構成される。

0118

第i行の撮像セル20i,jにおける第1フィードバック回路FCcは、ソースおよびドレインの一方が電荷蓄積ノードFDに接続されたフィードバックトランジスタ19i,jを含む。フィードバックトランジスタ19i,jのソースおよびドレインの他方は、フィードバック線54i,jによって、信号検出トランジスタ12およびアドレストランジスタ14の間のノードに接続されている。フィードバックトランジスタ19i,jおよび電荷蓄積ノードFDの寄生容量は、RCフィルタ回路を構成する。フィードバックトランジスタ19i,jのゲート電圧FBiの制御によって第i行のフィードバックトランジスタ19i,jをオンとすることにより、撮像セル20i,jの光電変換部11の電気信号を負帰還させる第1帰還回路が形成される。第3の実施形態では、第1帰還回路が、撮像セル20i,j内で閉じている。

0119

第(i+1)行の撮像セル20i+1,jにおける第2フィードバック回路FCdも第1フィードバック回路FCcと同様に、ソースおよびドレインの一方が電荷蓄積ノードFDに接続されたフィードバックトランジスタ19i+1,jを含む。フィードバックトランジスタ19i+1,jのソースおよびドレインの他方は、フィードバック線54i+1,jによって、信号検出トランジスタ12およびアドレストランジスタ14の間のノードに接続されている。第(i+1)行のフィードバックトランジスタ19i+1,jをオンとすることにより、撮像セル20i+1,jの光電変換部11の電気信号を負帰還させる第2帰還回路が形成される。ここでは、第2帰還回路も、撮像セル20i+1,j内で閉じている。

0120

ここで、各撮像セル20における信号読み出し時およびフィードバックリセット時の動作の典型例を簡単に説明する。例えば第i行の撮像セル20i,jからの信号の読み出し時には、第i行のアドレストランジスタ14がオンとされた状態で、電源線34jに接続された切り替え回路45jのスイッチング素子Ss1、および、第1出力信号線30ajに接続された切り替え回路44ajのスイッチング素子So1がオンとされる。このとき、切り替え回路45jのスイッチング素子Ss2および切り替え回路44ajのスイッチング素子So2をオフとする。これにより、撮像セル20i,jの信号検出トランジスタ12のドレインに電圧VA1(例えば電源電圧)が供給される。このとき、信号検出トランジスタ12および定電流源41ajは、ソースフォロアを形成し、電荷蓄積ノードFDに蓄積された電荷量に応じた電圧が第1出力信号線30ajに読み出される。このときにおけるソースフォロアの増幅率は、1倍程度である。

0121

第(i+1)行の撮像セル20i+1,jからの信号の読み出し時には、第(i+1)行のアドレストランジスタ14がオンとされた状態で、切り替え回路45jのスイッチング素子Ss1、および、第2出力信号線30bjに接続された切り替え回路44bjのスイッチング素子Se1をオンとし、切り替え回路45jのスイッチング素子Ss2をオフとすればよい。これにより、撮像セル20i+1,jの信号検出トランジスタ12のドレインに電圧VA1が供給される。このとき、信号検出トランジスタ12および定電流源41bjによってソースフォロアが形成され、撮像セル20i+1,jの電荷蓄積ノードFDに蓄積された電荷量に応じた電圧が第2出力信号線30bjに読み出される。

0122

他方、フィードバックリセット時、フィードバックリセットの対象の撮像セル20におけるアドレストランジスタ14をオンとする。例えば第i行の撮像セル20i,jに対してフィードバックリセットを実行する場合には、第i行のアドレストランジスタ14をオンとする。第(i+1)行の撮像セル20i+1,jに対してフィードバックリセットを実行する場合であれば、第(i+1)行のアドレストランジスタ14をオンとする。

0123

例えば第i行の撮像セル20i,jに対してフィードバックリセットを実行する場合、第i行のアドレストランジスタ14をオンとした状態で、フィードバックトランジスタ19i,jをオンとする。これにより、信号検出トランジスタ12の出力をフィードバックトランジスタ19i,jのソースおよびドレインの一方に負帰還させる第1帰還経路が形成される。このとき、電源線34jに接続された切り替え回路45jのスイッチング素子Ss1およびスイッチング素子Ss2をそれぞれオフおよびオンに切り替えることにより、信号検出トランジスタ12に電圧VA2(ここでは接地)を印加する。また、第1出力信号線30ajに接続された切り替え回路44ajのスイッチング素子So1およびスイッチング素子So2をそれぞれオフおよびオンに切り替える。これにより、撮像セル20i,jの電荷蓄積ノードFDの電圧が所定の電圧にリセットされる。

0124

続けて、フィードバック制御信号FBiの電圧レベルを例えばハイレベルとローレベルの間のレベルに低下させ、その後、フィードバック制御信号FBiをローレベルとする。フィードバック制御信号FBiの電圧レベルをハイレベルよりも低いレベルとすることにより、フィードバックトランジスタ19i,jの動作帯域は、フィードバック制御信号FBiがハイレベルの時と比較して狭くなる。フィードバック制御信号FBiがローレベルに達すると、フィードバックトランジスタ19i,jがオフとなり、第1帰還経路の形成が解消される。このとき、フィードバックトランジスタ19i,jの動作帯域が信号検出トランジスタ12の動作帯域よりも低い状態にあると、フィードバックトランジスタ19i,jのオフによって発生するkTCノイズが、第1帰還経路を形成しない場合と比較して小さくなる。切り替え回路45と信号検出トランジスタ12とによって形成される増幅器の増幅率を(−D)とすれば、フィードバックトランジスタ19i,jのオフによって発生するkTCノイズは、第1帰還経路を形成しない場合と比較して(1/(1+D))1/2倍に抑制される。このように、フィードバック制御信号FBiにより、フィードバックトランジスタ19による帯域制限が可能である。Dの値は、1よりも大きく、数十〜数百程度の数値に設定され得る。例えば第(i+1)行の撮像セル20i+1,jに対してフィードバックリセットを実行する場合も、上記と同様の制御を実行すればよい。

0125

第3の実施形態では、撮像セル20に対する電流を切り替えることにより、信号の読み出し時には信号検出トランジスタをソースフォロアとして機能させ、フィードバックリセット時には信号検出トランジスタを増幅器として機能させている。上述したように、各画素内に帰還経路を形成した場合であっても、電荷蓄積ノードFDに残存するkTCノイズを、帰還がない場合と比較して抑制することが可能である。なお、フィードバック制御信号FBiとして傾斜電圧を用い、フィードバック制御信号FBiの電圧レベルをハイレベルからローレベルに向けて減少させるような制御を実行してもよい。

0126

図16は、本開示の第3の実施形態による撮像装置の例示的な回路構成の概略を示す。図16に示す撮像装置400は、上述の第1の電圧VA1を供給する共通電圧線36および上述の第2の電圧VA2を供給する共通電圧線55を有する。この例では、各列に対応して設けられる切り替え回路45jのスイッチング素子Ss1の一端およびスイッチング素子Ss2の一端は、それぞれ、共通電圧線36および55に接続されている。例えば第j列の切り替え回路45jのスイッチング素子Ss1およびスイッチング素子Ss2におけるオンおよびオフの制御により、第j列の電源線34jの電圧Vsrsjを第1の電圧VA1および第2の電圧VA2の間で切り替えることができる。

0127

図16に例示する撮像装置400は、画素アレイPA外に、撮像セル20のレプリカとしてのダミーセル49を有する。ダミーセル49は、第1ダミートランジスタ12d、第2ダミートランジスタ14dおよび第3ダミートランジスタ19dを含む。第1ダミートランジスタ12d、第2ダミートランジスタ14dおよび第3ダミートランジスタ19dは、それぞれ、画素アレイPAに含まれる各撮像セル20の信号検出トランジスタ12、アドレストランジスタ14およびフィードバックトランジスタ19と同様の構成を有する。

0128

第1ダミートランジスタ12dのソースは、第2ダミートランジスタ14dのドレインに接続されている。第2ダミートランジスタ14dのソースは、スイッチング素子Sd1およびSd2を有する切り替え回路44dに接続されている。撮像装置400の動作時、第2ダミートランジスタ14dのゲートには、アドレス制御信号SELdが印加される。撮像装置400の動作時において、第2ダミートランジスタ14dは、常にオンの状態であり得る。

0129

図示するように、スイッチング素子Sd1は、第2ダミートランジスタ14dおよび定電流源Cd1の間に接続されており、スイッチング素子Sd2は、第2ダミートランジスタ14dおよび定電流源Cd2の間に接続されている。定電流源Cd1およびCd2の組は、上述の定電流源41aおよび42aの組ならびに定電流源41bおよび42bの組と同様の構成を有する電流源の組である。定電流源Cd1およびCd2は、上述の定電流源41aおよび42a、または、定電流源41bおよび42bと共通化され得る。典型的には、切り替え回路44dのスイッチング素子Sd1およびSd2におけるオンおよびオフの動作は、上述の切り替え回路44aのスイッチング素子So1およびSo2、または、切り替え回路44bのスイッチング素子Se1およびSe2におけるオンおよびオフの動作と共通である。

0130

他方、第1ダミートランジスタ12dのドレインは、スイッチング素子Sds1およびSds2を有する切り替え回路45dに接続されている。スイッチング素子Sds1は、第1ダミートランジスタ12dおよび共通電圧線36の間に接続されており、スイッチング素子Sds2は、第1ダミートランジスタ12dおよび共通電圧線55の間に接続されている。典型的には、切り替え回路45dのスイッチング素子Sds1およびSds2におけるオンおよびオフの動作は、上述の切り替え回路45のスイッチング素子Ss1およびSs2におけるオンおよびオフの動作と共通である。共通電圧線36は、不図示の電源との接続を有し、スイッチング素子Sds1がオンとされることにより、第1の電圧VA1がダミーセル49に供給される。

0131

第1ダミートランジスタ12dのゲートには、第3ダミートランジスタ19dのソースおよびドレインの一方が接続される。第3ダミートランジスタ19dのソースおよびドレインの他方は、第1ダミートランジスタ12dのソースに接続されている。第3ダミートランジスタ19dのゲート電圧FBは、撮像セル20に対するフィードバック制御信号FBiと同様に制御され得る。ゲート電圧FBの制御により、第3ダミートランジスタ19dをオンとすると、ダミーセル49内に、撮像セル20における第1または第2帰還回路と同等の帰還回路を形成することができる。また、第3ダミートランジスタ19dのオフにより、この帰還回路の形成が解消される。第3ダミートランジスタ19dのゲート電圧FBの制御により、撮像セル20におけるフィードバックリセット後と同様の電圧レベルを生成することが可能である。生成された電圧は、第2ダミートランジスタ14dおよび切り替え回路44dの間のノードに一端が接続された基準信号線53を介して第2の切り替え回路42に供給される。基準信号線53の他端は、第2の切り替え回路42の第3スイッチング素子S3に接続されている。

0132

第1の電圧VA1を各撮像セル20とダミーセル49との間で共有することにより、ダミーセル49により、各撮像セル20のフィードバックリセット後と同様の電圧レベルを生成することが可能である。換言すれば、ダミーセル49によって各撮像セル20の暗時レベルにほぼ等しい電圧を生成することができる。ダミーセル49によって生成された電圧を利用することにより、各撮像セル20のフィードバックリセット後と同様の電圧レベルを基準として固定ノイズを除去することができ、したがって、ダイナミックレンジの低下を抑制することが可能である。

0133

図17は、図4を参照して説明した第1の動作例を撮像装置400に適用したときの、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す。図17中、φo1、φo2、φe1、φe2、φs1およびφs2のグラフは、それぞれ、切り替え回路44aのスイッチング素子So1およびSo2、切り替え回路44bのスイッチング素子Se1およびSe2、ならびに、切り替え回路45のスイッチング素子Ss1およびSs2の制御信号の変化を表している。スイッチング素子So1およびSo2、スイッチング素子Se1およびSe2、ならびに、スイッチング素子Ss1およびSs2のいずれについても、制御信号がハイレベルのときにオンされるとしている。

0134

図17における左側の各グラフを参照する。この例では、第1行の撮像セル201,jからの画像信号の読み出しの期間SRに続くリセット信号の読み出しの期間RRに、第k行の撮像セル20k,jにおいてフィードバックリセットFBr1を実行している。第1行の撮像セル201,jからの画像信号の読み出しの期間SRでは、アドレス制御信号SEL1がハイレベルとされている。このとき、制御信号φs1がハイレベルであり、第1行の撮像セル201,jには、第1の電圧VA1が供給される。また、このとき、制御信号φ1およびφ4がハイレベルとされることにより、列回路44jは、第1出力信号線30ajに電気的に接続された状態にある。図示するように、制御信号φo1、φo2、φe1およびφe2のうち、φo1がハイレベルとされ、他がローレベルとされることにより、撮像セル201,jの電荷蓄積ノードFDの電圧に応じた電圧VSL1が列回路44jに印加される。

0135

期間SRに続くリセット信号の読み出しの期間RRでは、制御信号φ3およびφ4がそれぞれハイレベルおよびローレベルに切り替えられることにより、列回路44jが基準信号線53に電気的に接続される。列回路44jは、基準信号線53を介して、ダミーセル49によって生成された、リセット信号に相当する電圧レベルVdmを取得する。期間SRに取得された電圧レベルVSL1から電圧レベルVdmを減算した信号が、撮像セル201,jの画像信号S1として列回路44jから出力される。

0136

この例では、読み出しの期間RRにおいて、撮像セル201,jに対してフィードバックリセットFBr2を実行している。このとき、制御信号φo2およびφs2が、ハイレベルに切り替えられる。フィードバックリセットFBr2は、フィードバック制御信号FB1を、中間的な電圧レベルを経るようにしてハイレベルからローレベルに連続的または非連続的に変化させることによって実行される。

0137

また、この例では、撮像セル201,jの読み出しの期間RRにおいて、撮像セル201,jのフィードバックリセットFBr2と並行して、第k行の撮像セル20k,jに対して電子シャッタとしてのフィードバックリセットFBr1を実行している。このとき、制御信号φSe2がハイレベルに切り替えられているが、第1出力信号線30ajと、第2出力信号線30bjとは、電気的に分離された状態にある。したがって、この例のように、ある行におけるフィードバックリセットFBr2の実行中に、他のある行においてフィードバックリセットFBr1を実行することが可能である。

0138

次に図17における右側の各グラフを参照する。ここでは、第k行の撮像セル20k,jからの画像信号の読み出しが実行されている(期間SR)。第k行の撮像セル20k,jからの画像信号の読み出しにおける制御は、第1行の撮像セル201,jからの画像信号の読み出しにおける制御とほぼ同様である。第k行の撮像セル20k,jからの画像信号の読み出しにおいては、制御信号φ2およびφ4をハイレベルとすることにより、第2出力信号線30bjと列回路44jとを電気的に接続する。また、撮像セル20k,jのアドレストランジスタ14をオンとした状態で、制御信号φs1およびφe1をハイレベルに切り替える。これにより、撮像セル20k,jの電荷蓄積ノードFDの電圧に応じた電圧VSLkが列回路44jに印加される。

0139

期間SRに続くリセット信号の読み出しの期間RRでは、制御信号φ3およびφ4がそれぞれハイレベルおよびローレベルに切り替えられることにより、列回路44jが基準信号線53に電気的に接続され、列回路44jに、ダミーセル49からリセット信号に相当する電圧レベルVdmが印加される。期間SRに取得された電圧レベルVSLkから電圧レベルVdmを減算した信号が、撮像セル20k,jの画像信号Skとして列回路44jから出力される。

0140

図18は、図7に概略を示す第2の動作例を撮像装置400に適用した場合における、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す。

0141

図18における左側の各グラフを参照する。上述の図17と比較して、この例では、第1行における、期間RRに続くフィードバックリセットFBr2が省略されており、リセット信号の読み出しと並行して、第k行のフィードバックリセットFBr1が実行されている。

0142

第1行の撮像セル201,jからの画像信号の読み出しにおける各トランジスタおよび各スイッチング素子の制御は、図17を参照して説明した制御と同様であり得る。その後、制御信号φ3がハイレベルに切り替えられることにより、期間RRにおいて、リセット信号に相当する電圧レベルVdmが、基準信号線53を介してダミーセル49から列回路44jに印加される。

0143

このとき、フィードバック制御信号FB1をローレベルとした状態で続けて露光を実行すれば、VSIGajのグラフに示すように、信号電荷をさらに蓄積するような動作すなわち非破壊の読み出しが可能である。フィードバック制御信号FB1をローレベルとするとともに、制御信号φo2およびφs2をローレベルとしてもよい。

0144

図示するように、ここでは、リセット信号の読み出しの期間RRに、第k行の撮像セル20k,jにおいてフィードバックリセットFBr1を実行している。第k行の撮像セル20k,jに対するフィードバックリセットFBr1における、撮像セル20k,jの各トランジスタの制御は、図17を参照して説明した制御と同様であり得る。

0145

次に、図18における右側の各グラフを参照する。第k行の撮像セル20k,jからの画像信号の読み出しにおける各トランジスタおよび各スイッチング素子の制御も、図17を参照して説明した制御と同様であり得る。また、期間RRにおける、リセット信号に相当する電圧レベルVdmの取得時の動作は、第1行の撮像セル201,jの場合と同様である。なお、この例では、期間RRにおいてフィードバック制御信号FBkがローレベルとされている。すなわち、図18では、非破壊の読み出しを適用したときの制御を例示している。なお、第3の実施形態においても第3の動作例を適用可能であることは、当業者であれば容易に理解される。

0146

第3の実施形態によれば、フィードバックリセットにより、フィードバックトランジスタ19i,jのオフによって発生するkTCノイズが、帰還経路を形成しない場合と比較して(1/(1+D))1/2倍に抑制される。画像信号は、1倍程度の増幅率で出力信号線(第1出力信号線30aまたは第2出力信号線30b)に出力されるので、kTCノイズの抑制された画像データが取得される。また、図16を参照して説明したように、ダミーセル49によって暗時レベルを生成し、画像信号の電圧レベルと暗時レベルとの差分を求めることにより、ダイナミックレンジの低下を抑制することが可能である。

0147

改変例)
図19は、読み出し回路の他の一例を示す。図19に例示する構成では、第1出力信号線30ajおよび第1フィードバック線52ajの組と参照電圧線46との間、および、第2出力信号線30bjおよび第2フィードバック線52bjの組と参照電圧線46との間に切り替え回路43jが接続されている。切り替え回路43jは、上述の第1帰還経路の形成および解消、ならびに、第2帰還経路の形成および解消を切り替える複数のスイッチング素子を含む。また、図19に例示する構成における列回路44Ajは、傾斜電圧Vrmpを供給する電圧線44Rとの接続を有する比較器44Cを含む。

0148

図19に例示するように、第1出力信号線30ajおよび第2出力信号線30bjの組と、定電流源40ajおよび40bjの組との間に、切り替え回路47jを接続してもよい。切り替え回路47jは、定電流源40ajおよび40bjを第1出力信号線30ajおよび第2出力信号線30bjのいずれに接続するかを切り替える1以上のスイッチング素子を含む。

0149

例えば、図19に示すように、第1出力信号線30ajに定電流源40ajおよび40bjの両方を接続することにより、第1出力信号線30ajに定電流源40ajのみを接続する場合と比較して、第1出力信号線30ajを流れる電流量を増大させることが可能である。すなわち、信号電流を増加させてより高速に信号を読み出し得る。同様に、図20に示すように、第2出力信号線30bjに定電流源40ajおよび40bjの両方を接続することにより、第2出力信号線30bjに定電流源40bjのみを接続する場合と比較して信号電流を増加させることができるので、第2出力信号線30bjを介した信号の読み出しを高速化し得る。

0150

図21は、第1および第2の実施形態に適用可能な、撮像セルの回路構成の他の例を示す。図21に示す撮像セル15i,jと、図5を参照して説明した撮像セル10i,jとの間の主な相違点は、撮像セル15i,jでは、電荷蓄積ノードFDおよびフィードバック線52j(図20に示す例では第1フィードバック線52aj)がフィードバックトランジスタ18を介して接続されている点である。撮像セル15i,jは、上述の撮像セル10i,jにおけるリセットトランジスタ16、第1容量素子21および第2容量素子22を有していない。

0151

図21に示すようなより単純な回路構成も採用し得る。撮像セル15i,jにおけるフィードバックトランジスタ18に対するフィードバック制御信号FBiの制御は、図15を参照して説明したフィードバックトランジスタ19i,jに対するフィードバック制御信号FBiの制御と同様であり得る。すなわち、中間的な電圧レベルを経るようにしてハイレベルからローレベルに連続的または非連続的にフィードバック制御信号FBiを変化させることによって、上述のフィードバックリセットを実行することが可能である。

0152

図22は、第3の実施形態に適用可能な、撮像セルの回路構成の他の例を示す。図22に示す撮像セル25i,jと、図15を参照して説明した撮像セル20i,jとの間の主な相違点は、撮像セル25i,jの信号検出回路SCが、アドレストランジスタ14と信号検出トランジスタ12との間のノードに接続された定電流源Ccを有する点である。

0153

図22に例示するように、各撮像セル25i,j内に定電流源Ccを配置することにより、フィードバックリセット(例えば電子シャッタとしてのフィードバックリセットFBr1)を撮像セル25i,j内で完結させることが可能である。換言すれば、出力信号線30j(図22に示す例では第1出力信号線30aj)を用いることなくフィードバックリセットを実行することが可能であるので、より高速にノイズを低減し得る。なお、定電流源Ccは、複数の撮像セル25間で共有されていてもよい。定電流源Ccが複数の撮像セル25間で共有されることにより、1セルあたりの素子数を低減することができる。

0154

図23および図24は、複数の撮像セルの同一列において、第1出力信号線30aに接続された撮像セルと、第2出力信号線30bに接続された撮像セルとを列方向に沿って交互に配置することによって得られる効果を説明するための図である。

0155

上述の実施形態では、第1出力信号線30aに接続された撮像セルと、第2出力信号線30bに接続された撮像セルとが列方向に沿って交互に配置された構成を例示した。しかしながら、これらの2種の撮像セルの配置は、上述した例に限定されない。例えば、第1出力信号線30aに接続された2つの撮像セルの間に、第2出力信号線30bに接続された撮像セルを2以上配置してもよい。また、例えば、第1出力信号線30aに接続された撮像セルと、第2出力信号線30bに接続された撮像セルとをh行単位(hは2以上の整数)で交互に配置してもよい。ただし、第1出力信号線30aに接続された撮像セルと、第2出力信号線30bに接続された撮像セルとを列方向に沿って交互に配置する方が、以下に説明するように、各撮像セルにおける露光時間の制御の自由度を向上させ得る。

0156

図23は、第1出力信号線30ajに接続された撮像セル10と、第2出力信号線30bjに接続された撮像セル10とが列方向に沿って交互に配置された構成を模式的に示している。一方、図24は、第1出力信号線30ajに接続された撮像セル10と、第2出力信号線30bjに接続された撮像セル10とが列方向に沿って2行単位で交互に配置された構成を模式的に示している。図23および図24は、ともに、第1出力信号線30ajに接続された撮像セル10i+4,jから信号の読み出しを実行している状態を示している。このとき、第1出力信号線30ajとの接続を有する他の撮像セル(図23の構成において10i,jおよび10i+2,j、図24の構成において10i,jおよび10i+3,j、)からの信号の読み出しは、停止されている。

0157

既に説明したように、本開示の実施形態によれば、第1出力信号線30ajに接続された撮像セル10i+4,jからの信号の読み出しと並行して、第2出力信号線30bjに接続された撮像セル10に対して電子シャッタを実行することが可能である。図24の構成においては、第2出力信号線30bjに接続された撮像セル10における電子シャッタのタイミングは、撮像セル10i+4,jからの信号の読み出しから、2H期間後(撮像セル10i+2,j)、3H期間後(撮像セル10i+1,j)、6H期間後、7H期間後、10H期間後、11H期間後である。したがって、図24の構成においては、撮像セル10i+4,jからの信号の読み出し時に電子シャッタを実行可能な撮像セルを指定する一般式としてより複雑な式を用いる必要があるので、露光時間の制御が複雑になる。これに対し、図23の構成においては、より簡単な一般式により、撮像セル10i+4,jからの信号の読み出し時に電子シャッタを実行可能な撮像セルを指定することが可能である。したがって、制御の自由度を向上させ得る。

0158

図25は、本開示の実施形態による撮像装置を有するカメラシステムの構成例を示す。図25に示すカメラシステム1000は、レンズ光学系101と、撮像装置600と、カメラ信号処理部102と、システムコントローラ103とを有する。撮像装置600としては、上述の撮像装置100〜400のいずれも適用可能である。

0159

レンズ光学系101は、例えばオートフォーカス用レンズズーム用レンズおよび絞りを含んでいる。レンズ光学系101は、撮像装置100の撮像面に光を集光する。カメラ信号処理部102は、撮像装置100からの出力信号を処理する信号処理回路として機能する。カメラ信号処理部102は、例えばガンマ補正色補間処理空間補間処理、およびオートホワイトバランスなどの処理を実行し、画像データ(または信号)を出力する。カメラ信号処理部102は、例えばDSP(Digital Signal Processor)などによって実現され得る。システムコントローラ103は、カメラシステム1000の全体を制御する。システムコントローラ103は、例えばマイクロコンピュータによって実現され得る。撮像装置100として上述した実施形態を適用することにより、ノイズの低減と信号の高速な読み出しとを両立させることが可能である。

0160

上述したように、本開示の実施形態によれば、ノイズの低減と信号の高速な読み出しとを両立させることが可能である。本開示の実施形態は、特に、撮像セル内に転送トランジスタを設けて相関二重サンプリングを適用する手法を単純に適用することが一般に困難な、積層型の撮像装置に有用である。また、本開示の実施形態によれば、電荷蓄積ノードFDに蓄積された信号電荷量を維持したまま、光電変換部によって生成された信号を連続して読み出す非破壊の読み出しも可能である。非破壊の読み出しは、センシングに有用であり、例えば、ドローン無人車両無人航空機または無人船舶など)、ロボットFAファクトリーオートメーション)、モーションキャプチャなどに有用である。

0161

なお、上述の信号検出トランジスタ12、アドレストランジスタ14、リセットトランジスタ16、フィードバックトランジスタ18、19、第1ダミートランジスタ12d、第2ダミートランジスタ14dおよび第3ダミートランジスタ19dの各々は、NチャンネルMOSであってもよいし、PチャンネルMOSであってもよい。これらの全てがNチャンネルMOSまたはPチャンネルMOSのいずれかに統一されている必要もない。トランジスタとして、FETのほか、バイポーラトランジスタも用い得る。

0162

本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラセキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。

0163

10、15、20、25撮像セル
11光電変換部
11x画素電極
11y光電変換層
11z対向電極
12信号検出トランジスタ
14アドレストランジスタ
16リセットトランジスタ
18、19フィードバックトランジスタ
21 第1容量素子
22 第2容量素子
30aj 第j列の第1出力信号線
30bj 第j列の第2出力信号線
34j電源線
36、55共通電圧線
38参照電圧供給回路
40aj、41aj、42aj 第j列の定電流源
40bj、41bj、42bj 第j列の定電流源
41〜43、45切り替え回路
44aj、44bj、47j 第j列の切り替え回路
44j、44Aj 第j列の列回路
46参照電圧線
48電圧供給回路
49ダミーセル
50j 第j列の反転増幅器
50aj 第j列の第1反転増幅器
50bj 第j列の第2反転増幅器
52aj 第j列の第1フィードバック線
52bj 第j列の第2フィードバック線
53基準信号線
54 フィードバック線
100〜400撮像装置
Cc、Cd 定電流源
FCaj 第j列の第1フィードバック回路
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