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技術 クロック生成装置およびクロックデータ復元装置

出願人 ザインエレクトロニクス株式会社
発明者 浅田邦博飯塚哲也峠仁人名倉徹三浦賢村上芳道
出願日 2016年1月21日 (4年5ヶ月経過) 出願番号 2016-009903
公開日 2017年7月27日 (2年11ヶ月経過) 公開番号 2017-130838
状態 特許登録済
技術分野 デジタル伝送方式における同期 発信器の安定化、同期、周波数シンセサイザ
主要キーワード 帰還ルート 時間測定結果 クロック発振周波数 抵抗器列 ワイドレンジ化 Pビット 対数関数的 精確さ
関連する未来課題
重要な関連分野

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図面 (20)

課題

CI耐性を改善することができるクロックデータ復元装置およびクロック生成装置を提供する。

解決手段

クロック生成装置1Aは、信号選択部10、位相検出部13、位相制御部14、選択部15、位相遅延部20、時間測定部30および位相選択部40を含む。位相遅延部20は、縦続接続された複数個遅延素子211〜21Pを含む。位相選択部40は、遅延素子211〜21Pのうちの何れかの遅延素子から出力される信号を選択して帰還クロック(Feedback Clock)として出力する。位相検出部13は、エッジ信号(Edge)と帰還クロック(Feedback Clock)との間の位相関係を検出する。位相制御部14は、位相検出部13により検出される位相差が小さくなるように位相選択部40による信号選択動作を制御するための制御信号を生成し、選択部15を介してこの制御信号を位相選択部40へ出力する。

概要

背景

送信器から出力されたクロック及びデータが重畳されたデジタル信号は、受信器側においてクロックおよびデータが復元される必要がある。このような復元を行うためのクロックデータ復元(CDR: Clock Data Recovery)装置は例えば非特許文献1に記載されている。

非特許文献1に記載されたクロックデータ復元装置は、入力信号エッジを検出し、そのエッジのタイミングに基づいてクロックを復元するとともに、そのクロックが指示する各タイミングで入力信号のデータを復元する。このクロックデータ復元装置において復元クロックを生成するクロック生成装置は、ゲート付き電圧制御発振器(GVCO: Gated Voltage Controlled Oscillator),分周器位相差検出器アップダウンカウンタおよびΔΣ方式のDA変換器を含んで構成されるフェーズロックループPLL: Phase Lock Loop)を備える。

非特許文献1に記載されたクロックデータ復元装置は、バーストモードで動作する装置である。すなわち、クロック生成装置は、信号入力開始前および信号入力中において、外部から参照クロックを入力し、この参照クロックと同じ周波数のクロックを出力する。信号入力が開始されると、クロック生成装置は、短時間で入力信号の位相にクロックの位相を合わせて、該クロックを出力する。

特許文献1に記載されたクロックデータ復元装置も、バーストモードで動作する装置であり、信号入力が開始されると短時間で入力信号の位相にクロックの位相を合わせて、該クロックを出力することができる。このクロックデータ復元装置は、外部から参照クロックを入力する必要がなく、回路規模を小さくすることができる。

概要

CI耐性を改善することができるクロックデータ復元装置およびクロック生成装置を提供する。クロック生成装置1Aは、信号選択部10、位相検出部13、位相制御部14、選択部15、位相遅延部20、時間測定部30および位相選択部40を含む。位相遅延部20は、縦続接続された複数個遅延素子211〜21Pを含む。位相選択部40は、遅延素子211〜21Pのうちの何れかの遅延素子から出力される信号を選択して帰還クロック(Feedback Clock)として出力する。位相検出部13は、エッジ信号(Edge)と帰還クロック(Feedback Clock)との間の位相関係を検出する。位相制御部14は、位相検出部13により検出される位相差が小さくなるように位相選択部40による信号選択動作を制御するための制御信号を生成し、選択部15を介してこの制御信号を位相選択部40へ出力する。

目的

本発明は、上記問題点を解消する為になされたものであり、CID耐性を改善することができるクロック生成装置およびクロックデータ復元装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

帰還クロックビットレートに応じたタイミングでエッジを有するエッジ信号、および、前記エッジ信号のエッジのタイミングを含む一定期間に亘って有意レベルとなるエッジ検出信号を入力し、前記エッジ検出信号が有意レベルであるときに前記エッジ信号を選択して出力し、前記エッジ検出信号が非有意レベルであるときに前記帰還クロックを論理反転した信号を選択して出力する信号選択部と、縦続接続された複数個遅延素子を含み、前記信号選択部から出力される信号を前記複数個の遅延素子のうちの初段の遅延素子に入力し、前記複数個の遅延素子それぞれから各々の位置に応じた遅延量の信号を出力する位相遅延部と、前記複数個の遅延素子それぞれから出力される信号のレベルに基づいて、前記エッジ信号の或るエッジのタイミングから1ビット相当時間経過時のエッジのタイミングまでのユニットインターバル時間を測定する時間測定部と、前記複数個の遅延素子のうち前記時間測定部により測定された前記ユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して前記帰還クロックとして出力するとともに、前記複数個の遅延素子のうちの何れかの遅延素子から出力される信号を選択して前記エッジ信号のビットレートに対応する周波数クロックとして出力する位相選択部と、前記エッジ信号と前記帰還クロックとの間の位相関係を検出する位相検出部と、前記位相検出部により検出される位相差が小さくなるように前記位相選択部による信号選択動作を制御する位相制御部と、を備えるクロック生成装置

請求項2

前記位相遅延部としての位相遅延部D1〜DNと、前記時間測定部としての時間測定部M1〜MNと、前記位相選択部としての位相選択部S1〜SNとを備え、各位相遅延部Dnが、縦続接続された複数個の遅延素子を含み、各位相遅延部Dnの各遅延素子の遅延時間と、他の位相遅延部Dn1の各遅延素子の遅延時間とが、互いに異なり、各時間測定部Mnが、位相遅延部Dnの複数個の遅延素子それぞれから出力される信号のレベルに基づいて前記ユニットインターバル時間を測定し、各位相選択部Snが、位相遅延部Dnの複数個の遅延素子のうち時間測定部Mnにより測定された前記ユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して前記帰還クロックとして出力し、前記信号選択部が、位相選択部SNから出力される前記帰還クロックを入力し、位相遅延部D1が、前記信号選択部から出力される信号を初段の遅延素子に入力し、位相遅延部D1〜DNのうち位相遅延部D1を除く各位相遅延部Dnが、位相選択部Sn−1から出力される前記帰還クロックを初段の遅延素子に入力し、位相選択部S1〜SNのうちの何れかの位相選択部Snが、位相遅延部Dnの複数個の遅延素子のうちの何れかの遅延素子から出力される信号を選択して前記クロックとして出力し、前記位相制御部が、位相選択部S1〜SNのうちの何れかによる信号選択動作を制御する、請求項1に記載のクロック生成装置(ただし、Nは2以上の整数、n,n1は1以上N以下の整数)。

請求項3

前記位相遅延部の縦続接続された複数個の遅延素子のうち後段のものほど遅延時間が長い請求項1に記載のクロック生成装置。

請求項4

入力信号に基づいてクロックおよびデータを復元する装置であって、請求項1〜3の何れか1項に記載のクロック生成装置と、前記入力信号に遅延を付与した遅延入力信号を生成して出力するともに、前記遅延入力信号のエッジのタイミングを含む一定期間に亘って有意レベルとなるエッジ検出信号を生成して前記クロック生成装置へ出力するエッジ検出部と、前記エッジ検出信号が有意レベルである期間に前記帰還クロックおよび前記遅延入力信号それぞれのエッジの極性が互いに同じであるときに有意レベルとなる論理反転指示信号を生成して出力する極性検出部と、前記論理反転指示信号が有意レベルであるときに前記遅延入力信号を論理反転した信号を前記エッジ信号として前記クロック生成装置へ出力し、前記論理反転指示信号が非有意レベルであるときに前記遅延入力信号を前記エッジ信号として前記クロック生成装置へ出力する論理反転部と、前記クロック生成装置から出力される前記クロックが指示するタイミングで前記遅延入力信号のデータをサンプリングホールドして出力するデータ出力部と、を備え、前記クロック生成装置から出力される前記クロックを前記入力信号に基づく復元クロックとして出力し、前記データ出力部から出力されるデータを前記入力信号に基づく復元データとして出力する、クロックデータ復元装置

請求項5

前記帰還クロックと前記遅延入力信号との間の位相関係を検出する入力信号位相検出部と、前記入力信号位相検出部による検出結果に基づいて前記データ出力部に入力される前記遅延入力信号の位相を調整する入力信号位相調整部と、を更に備える請求項4に記載のクロックデータ復元装置。

技術分野

0001

本発明は、クロックを生成するクロック生成装置、および、このクロック生成装置を備えるクロックデータ復元装置に関するものである。

背景技術

0002

送信器から出力されたクロック及びデータが重畳されたデジタル信号は、受信器側においてクロックおよびデータが復元される必要がある。このような復元を行うためのクロックデータ復元(CDR: Clock Data Recovery)装置は例えば非特許文献1に記載されている。

0003

非特許文献1に記載されたクロックデータ復元装置は、入力信号エッジを検出し、そのエッジのタイミングに基づいてクロックを復元するとともに、そのクロックが指示する各タイミングで入力信号のデータを復元する。このクロックデータ復元装置において復元クロックを生成するクロック生成装置は、ゲート付き電圧制御発振器(GVCO: Gated Voltage Controlled Oscillator),分周器位相差検出器アップダウンカウンタおよびΔΣ方式のDA変換器を含んで構成されるフェーズロックループPLL: Phase Lock Loop)を備える。

0004

非特許文献1に記載されたクロックデータ復元装置は、バーストモードで動作する装置である。すなわち、クロック生成装置は、信号入力開始前および信号入力中において、外部から参照クロックを入力し、この参照クロックと同じ周波数のクロックを出力する。信号入力が開始されると、クロック生成装置は、短時間で入力信号の位相にクロックの位相を合わせて、該クロックを出力する。

0005

特許文献1に記載されたクロックデータ復元装置も、バーストモードで動作する装置であり、信号入力が開始されると短時間で入力信号の位相にクロックの位相を合わせて、該クロックを出力することができる。このクロックデータ復元装置は、外部から参照クロックを入力する必要がなく、回路規模を小さくすることができる。

0006

特開2014−60520号公報

先行技術

0007

J. Terada, et al., "A10.3125 Gb/s Burst-ModeCDRCircuit using a ΔΣ DAC,"ISSCC Dig. Tech. Papers, pp.226-227 (2008).

発明が解決しようとする課題

0008

バーストモードのクロックデータ復元装置は、信号入力開始後に短時間でクロックおよびデータの復元を開始することができることから、信号入力がない待機期間と信号入力がある動作期間とが交互に存在するような用途(特にモバイル用途)に有用である。しかし、非特許文献1に記載されたクロックデータ復元装置では、クロック生成装置の回路規模が大きく、また、クロック生成装置に入力される参照クロックを生成するための回路が必要であるので、製造コストが高い。

0009

特許文献1に記載されたクロックデータ復元装置では、このような問題点が解消されている。しかし、このクロックデータ復元装置では、復元クロックの周波数と入力信号のビットレートとが互いに一致しない場合があり、入力信号のレベルが変化しない期間が長いと、両者間の位相差が累積されて、データの復元に失敗することがある。すなわち、CID(Consecutive Identical Digits)耐性が悪い場合がある。

0010

本発明は、上記問題点を解消する為になされたものであり、CID耐性を改善することができるクロック生成装置およびクロックデータ復元装置を提供することを目的とする。

課題を解決するための手段

0011

本発明のクロック生成装置は、(1)帰還クロック、ビットレートに応じたタイミングでエッジを有するエッジ信号、および、エッジ信号のエッジのタイミングを含む一定期間に亘って有意レベルとなるエッジ検出信号を入力し、エッジ検出信号が有意レベルであるときにエッジ信号を選択して出力し、エッジ検出信号が非有意レベルであるときに帰還クロックを論理反転した信号を選択して出力する信号選択部と、(2)縦続接続された複数個遅延素子を含み、信号選択部から出力される信号を複数個の遅延素子のうちの初段の遅延素子に入力し、複数個の遅延素子それぞれから各々の位置に応じた遅延量の信号を出力する位相遅延部と、(3) 複数個の遅延素子それぞれから出力される信号のレベルに基づいて、エッジ信号の或るエッジのタイミングから1ビット相当時間経過時のエッジのタイミングまでのユニットインターバル時間を測定する時間測定部と、(4) 複数個の遅延素子のうち時間測定部により測定されたユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して帰還クロックとして出力するとともに、複数個の遅延素子のうちの何れかの遅延素子から出力される信号を選択してエッジ信号のビットレートに対応する周波数のクロックとして出力する位相選択部と、(5) エッジ信号と帰還クロックとの間の位相関係を検出する位相検出部と、(6) 位相検出部により検出される位相差が小さくなるように位相選択部による信号選択動作を制御する位相制御部と、を備える。

0012

本発明のクロック生成装置は、前記位相遅延部としての位相遅延部D1〜DNと、前記時間測定部としての時間測定部M1〜MNと、前記位相選択部としての位相選択部S1〜SNとを備えるのが好適である。Nは2以上の整数である。このとき、各位相遅延部Dnは、縦続接続された複数個の遅延素子を含む。各位相遅延部Dnの各遅延素子の遅延時間と、他の位相遅延部Dn1の各遅延素子の遅延時間とは、互いに異なる。n,n1は1以上N以下の整数である。各時間測定部Mnは、位相遅延部Dnの複数個の遅延素子それぞれから出力される信号のレベルに基づいてユニットインターバル時間を測定する。各位相選択部Snは、位相遅延部Dnの複数個の遅延素子のうち時間測定部Mnにより測定されたユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して帰還クロックとして出力する。信号選択部は、位相選択部SNから出力される帰還クロックを入力する。位相遅延部D1は、信号選択部から出力される信号を初段の遅延素子に入力する。位相遅延部D1〜DNのうち位相遅延部D1を除く各位相遅延部Dnは、位相選択部Sn−1から出力される帰還クロックを初段の遅延素子に入力する。そして、位相選択部S1〜SNのうちの何れかの位相選択部Snは、位相遅延部Dnの複数個の遅延素子のうちの何れかの遅延素子から出力される信号を選択してクロックとして出力する。位相制御部は、位相選択部S1〜SNのうちの何れかによる信号選択動作を制御する。

0013

本発明のクロック生成装置は、位相遅延部の縦続接続された複数個の遅延素子のうち後段のものほど遅延時間が長いのが好適である。

0014

本発明のクロックデータ復元装置は、入力信号に基づいてクロックおよびデータを復元する装置であって、(1) 上記の本発明のクロック生成装置と、(2) 入力信号に遅延を付与した遅延入力信号を生成して出力するともに、遅延入力信号のエッジのタイミングを含む一定期間に亘って有意レベルとなるエッジ検出信号を生成してクロック生成装置へ出力するエッジ検出部と、(3) エッジ検出信号が有意レベルである期間に帰還クロックおよび遅延入力信号それぞれのエッジの極性が互いに同じであるときに有意レベルとなる論理反転指示信号を生成して出力する極性検出部と、(4) 論理反転指示信号が有意レベルであるときに遅延入力信号を論理反転した信号をエッジ信号としてクロック生成装置へ出力し、論理反転指示信号が非有意レベルであるときに遅延入力信号をエッジ信号としてクロック生成装置へ出力する論理反転部と、(5) クロック生成装置から出力されるクロックが指示するタイミングで遅延入力信号のデータをサンプリングホールドして出力するデータ出力部と、を備える。そして、本発明のクロックデータ復元装置は、クロック生成装置から出力されるクロックを入力信号に基づく復元クロックとして出力し、データ出力部から出力されるデータを入力信号に基づく復元データとして出力する。

0015

本発明のクロックデータ復元装置は、帰還クロックと遅延入力信号との間の位相関係を検出する入力信号位相検出部と、入力信号位相検出部による検出結果に基づいてデータ出力部に入力される遅延入力信号の位相を調整する入力信号位相調整部と、を更に備えるのが好適である。

発明の効果

0016

本発明によれば、CID耐性を改善することができるクロック生成装置およびクロックデータ復元装置を提供することができる。

図面の簡単な説明

0017

図1は、第1実施形態のクロックデータ復元装置1の構成を示す図である。
図2は、クロック生成装置1Aの構成を示す図である。
図3は、時間測定部30の測定許可部32の回路構成例を示す図である。
図4は、時間測定部30の測定許可部32における各信号のタイミングチャートである。
図5は、時間測定部30のバブルエラー訂正部33の説明図である。
図6は、位相選択部40の回路構成例を示す図である。
図7は、エッジ検出部50における各信号のタイミングチャートである。
図8は、極性検出部60および論理反転部70における各信号のタイミングチャートである。
図9は、論理反転部70および信号選択部10における各信号のタイミングチャートである。
図10は、データ出力部80における各信号のタイミングチャートである。
図11は、クロック生成装置1Aの位相遅延部20および時間測定部30における各信号のタイミングチャートである。
図12は、第1実施形態のクロックデータ復元装置1の動作シーケンスを示す図である。
図13は、第1実施形態のクロックデータ復元装置1における各信号のタイミングチャートである。
図14は、位相制御部14の構成例を示す図である。
図15は、位相制御部14におけるα決定方法等の一例を説明するフローチャートである。
図16は、第2実施形態のクロックデータ復元装置2の構成を示す図である。
図17は、位相粗調整部11の構成を示す図である。
図18は、位相微調整部12の構成を示す図である。
図19は、位相粗調整部11の位相遅延部201の各遅延素子211,qの回路構成例を示す図である。
図20は、位相微調整部12の位相遅延部202の各遅延素子212,rの回路構成例を示す図である。
図21は、第2実施形態のクロックデータ復元装置2における各信号のタイミングチャートである。
図22は、位相遅延部20において縦続接続された複数の遅延素子それぞれの遅延時間を示す図である。
図23は、他の実施形態のクロックデータ復元装置3の構成を示す図である。

実施例

0018

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

0019

(第1実施形態)
図1は、第1実施形態のクロックデータ復元装置1の構成を示す図である。図2は、クロックデータ復元装置1が備えるクロック生成装置1Aの構成を示す図である。クロックデータ復元装置1は、入力信号(Data In)に基づいて復元クロック(RecoveredClock)および復元データ(Recovered Data)を生成するものであって、クロック生成装置1A、エッジ検出部50、極性検出部60、論理反転部70およびデータ出力部80を備える。クロック生成装置1Aは、信号選択部10、位相検出部13、位相制御部14、選択部15、位相遅延部20、時間測定部30および位相選択部40を含む。

0020

信号選択部10は、位相選択部40から出力される帰還クロック(FeedbackClock)、論理反転部70から出力されるエッジ信号(Edge)、および、エッジ検出部50から出力されるエッジ検出信号(Edge Detect)を入力する。エッジ信号は、入力信号(Data In)及び帰還クロック(Feedback Clock)に基づいて生成されるものであって、入力信号と同じビットレートを有し、このビットレートに応じたタイミングでエッジを有する。エッジ検出信号は、エッジ信号のエッジのタイミングを含む一定期間に亘って有意レベルとなる信号である。

0021

信号選択部10は、エッジ検出信号が有意レベルであるときに、エッジ信号を選択して位相遅延部20へ出力する。すなわち、エッジ検出信号が有意レベルであるとき、論理反転部70から出力されるエッジ信号は信号選択部10を経て位相遅延部20に入力される。

0022

一方、信号選択部10は、エッジ検出信号が非有意レベルであるときに、帰還クロックを論理反転した信号を選択して位相遅延部20へ出力する。すなわち、エッジ検出信号が非有意レベルであるとき、信号選択部10および位相選択部40は、帰還ループを構成しており、リングオシレータのように動作をして、位相遅延部20における遅延時間に応じた周波数でクロック発振をする。

0023

位相遅延部20は、縦続接続された複数個(P個)の遅延素子211〜21Pを含む。位相遅延部20は、信号選択部10から出力される信号を遅延素子211〜21Pのうちの初段の遅延素子211に入力する。位相遅延部20は、遅延素子211〜21Pそれぞれから各々の位置に応じた遅延量の信号を、時間測定部30および位相選択部40へ出力する。遅延素子211〜21Pそれぞれの遅延時間は一定であってよい。

0024

時間測定部30は、位相遅延部20の遅延素子211〜21Pそれぞれから出力される信号のレベルに基づいて、エッジ信号の或るエッジのタイミングから1ビット相当時間経過時のエッジのタイミングまでのユニットインターバル時間を測定する。時間測定部30は、時間測定結果デジタル値として出力することができるTime-to-Digital Converter(TDC)を構成する。時間測定部30は、フリップフロップ311〜31P、測定許可部32、AND回路35および例えばバブルエラー訂正部33を含む。

0025

フリップフロップ311〜31Pは、遅延素子211〜21Pそれぞれから出力される信号のデータを所定タイミングラッチするラッチ部を構成する。すなわち、P個のフリップフロップ311〜31Pのうちの第pのフリップフロップ31pは、対応する遅延素子21pから出力される信号のデータを、信号選択部10から出力される信号(Edge In)のエッジのタイミングであって且つ測定許可部32が許可するタイミングでラッチする。測定許可部32は、信号選択部10から出力される信号(Edge In)を入力するとともに、エッジ検出部50から出力されるエッジ検出信号(EdgeDetect)を入力して、フリップフロップ311〜31Pによるラッチ動作許否を判断して、そのラッチ動作を許可するときに有意レベルとなる信号(En)を出力する。AND回路35は、測定許可部32から出力される信号(En)が有意レベルであるときに、信号選択部10から出力される信号(Edge In)をフリップフロップ311〜31Pに与える。

0026

バブルエラー訂正部33は、フリップフロップ311〜31Pによりラッチされて出力されるPビットデジタルデータのバブル対策の為に設けられており、このPビットのデジタルデータに対してバブルエラー訂正を行う。時間測定部30は、バブルエラー訂正部33から出力されるPビットのデジタルデータを、ユニットインターバル時間測定結果として選択部15を介して位相選択部40へ出力する。

0027

位相検出部13は、エッジ信号(Edge)と帰還クロック(Feedback Clock)との間の位相関係を検出する。位相検出部13は、エッジ信号および帰還クロックのうち何れの位相が進んでいるかを検出し、また、その位相差の大きさを検出する。なお、エッジ信号と帰還クロックとはレベルが互いに逆であるので、位相検出部13は何れか一方のレベルを反転させた後に両者の位相関係を検出する。位相検出部13は、図示されるように信号選択部10に入力されるエッジ信号を入力してもよいし、信号選択部10によりエッジ信号(Edge)が選択されて出力される信号(Edge In)を入力してもよい。位相検出部13は、信号選択部10から出力される信号(Edge In)を入力する場合には、信号選択部10における遅延と同等の遅延を与えられた帰還クロックを入力するのが好適である。

0028

位相制御部14は、位相検出部13により検出される位相差が小さくなるように位相選択部40による信号選択動作を制御するための制御信号を生成し、選択部15を介してこの制御信号を位相選択部40へ出力する。

0029

選択部15は、時間測定部30のバブルエラー訂正部33から出力されるユニットインターバル時間測定結果を表すPビットのデジタルデータ、および、位相制御部14から出力される制御信号のうち、何れか一方を選択して位相選択部40へ与える。選択部15は、エッジ検出信号(Edge Detect)に基づいて状態を判断して、後述するプリアンブルの期間では時間測定部30から出力されるPビットのデジタルデータを選択して位相選択部40へ与え、その後の通常データの期間では位相制御部14から出力される制御信号を選択して位相選択部40へ与える。

0030

位相選択部40は、位相遅延部20の遅延素子211〜21Pのうち、時間測定部30により測定されたユニットインターバル時間に対応する位置、または、位相制御部14から出力される制御信号が指示する位置にある遅延素子から出力される信号を選択して、この信号を帰還クロック(Feedback Clock)として信号選択部10および極性検出部60へ出力する。また、位相選択部40は、位相遅延部20の遅延素子211〜21Pのうちの何れかの遅延素子から出力される信号を選択して、この信号をエッジ信号のビットレートに対応する周波数の復元クロック(Recovered Clock)としてデータ出力部80へ出力する。これら復元クロックおよび帰還クロックは、共に入力信号に基づいて復元されたクロックであり、周波数が互いに同じであるが、位相が互いに異なっている。

0031

エッジ検出部50は、入力信号(Data In)を入力し、この入力信号に遅延を付与した遅延入力信号(Delayed Data)を生成して、この遅延入力信号を論理反転部70およびデータ出力部80へ出力する。また、エッジ検出部50は、遅延入力信号のエッジのタイミングを含む一定期間に亘って有意レベルとなるエッジ検出信号(Edge Detect)を生成して、このエッジ検出信号を信号選択部10および測定許可部32へ出力する。エッジ検出部50は、縦続接続された遅延素子51〜53およびXOR回路54を含む。遅延素子51〜53それぞれの遅延時間Dは一定であるのが好ましい。

0032

XOR回路54は、入力信号を遅延素子51により遅延時間Dだけ遅延させた信号と、入力信号を遅延素子51〜53により遅延時間3Dだけ遅延させた信号とを入力して、これら2つの信号の排他的論理和を表す信号をエッジ検出信号として出力する。また、エッジ検出部50は、入力信号を遅延素子51,52により遅延時間2Dだけ遅延させた信号を遅延入力信号として出力する。

0033

極性検出部60は、入力信号(Data In)を入力するとともに、位相選択部40から出力される帰還クロック(Feedback Clock)を入力する。そして、極性検出部60は、これらの信号に基づいて論理反転指示信号(INV)を生成して、この論理反転指示信号を論理反転部70へ出力する。論理反転指示信号は、エッジ検出信号(Edge Detect)が有意レベルである期間に帰還クロック(FeedbackClock)および遅延入力信号Delayed Data)それぞれのエッジの極性が互いに同じであるときに有意レベルとなる。極性検出部60は、フリップフロップ61,62およびセレクタ63を含む。

0034

一方のフリップフロップ61は、入力信号の立下りエッジのタイミングで、帰還クロックのレベルをラッチする。他方のフリップフロップ62は、入力信号の立上りエッジのタイミングで、帰還クロックのレベルを反転したレベルをラッチする。セレクタ63は、入力信号がローレベルであるときには、フリップフロップ61から出力される信号(X)を論理反転指示信号として出力し、入力信号がハイレベルであるときには、フリップフロップ62から出力される信号(Y)を論理反転指示信号として出力する。

0035

論理反転部70は、エッジ検出部50から出力される遅延入力信号(DelayedData)を入力するとともに、極性検出部60から出力される論理反転指示信号(INV)を入力する。論理反転部70は、論理反転指示信号が有意レベルであるときに、遅延入力信号を論理反転した信号をエッジ信号としてクロック生成装置へ出力する。一方、論理反転部70は、論理反転指示信号が非有意レベルであるときに、遅延入力信号をエッジ信号としてクロック生成装置へ出力する。

0036

データ出力部80は、位相選択部40から出力される復元クロック(RecoveredClock)を入力するとともに、エッジ検出部50から出力される遅延入力信号(Delayed Data)を入力する。そして、データ出力部80は、復元クロックが指示するタイミングで遅延入力信号のデータをサンプリングしホールドして復元データ(Recovered Data)として出力する。データ出力部80は、フリップフロップ81,82を含む。フリップフロップ81は、復元クロックの立下りエッジのタイミングで遅延入力信号のデータをサンプリングしホールドして出力する。フリップフロップ82は、復元クロックの立上りエッジのタイミングで遅延入力信号のデータをサンプリングしホールドして出力する。

0037

図3は、時間測定部30の測定許可部32の回路構成例を示す図である。測定許可部32は、フリップフロップ311〜31Pによるラッチ動作のタイミングを指示する信号(TDC Clk)を作り出す信号(En)を出力するものであって、INV回路321、フリップフロップ322,323、AND回路324、遅延素子326,327、EXNOR回路328およびOR回路329を含む。同図には、AND回路35も示されている。

0038

フリップフロップ322は、エッジ検出信号(Edge Detect)の立上りエッジのタイミングで、信号選択部10から出力される信号(Edge In)がINV回路321により論理反転された信号(x)をラッチする。フリップフロップ323は、エッジ検出信号(Edge Detect)の立上りエッジのタイミングで、フリップフロップ323から出力される信号(c)をラッチする。フリップフロップ322,323は、OR回路329から出力される信号(Reset)がローレベルであるときに初期化される。

0039

AND回路324は、フリップフロップ322から出力される信号(c)を論理反転した信号と、フリップフロップ323から出力される信号(d)とを入力して、これら2つの信号の論理積を表す信号(En)を出力する。AND回路35は、AND回路324から出力される信号(En)と信号選択部10から出力される信号(Edge In)との論理積を表す信号(TDC Clk)を出力する。

0040

EXNOR回路328は、復元クロック(Recovered Clock)と、この復元クロックが遅延素子326により遅延された信号とを入力し、これら2つの信号の排他的論理和の反転を表す信号(a)を出力する。OR回路329は、EXNOR回路328から出力される信号(a)と、復元クロックが遅延素子327により遅延された信号とを入力し、これらの論理和を表す信号(Reset)をフリップフロップ322,323へ出力する。

0041

図4は、時間測定部30の測定許可部32における各信号のタイミングチャートである。測定許可部32は、信号選択部10から出力される信号(Edge In)における立上りエッジ(レベル0→1の遷移)および立下りエッジ(レベル1→0の遷移)を見つけて、フリップフロップ311〜31Pによるラッチ動作のタイミングを指示する信号(TDC Clk)を出力する。INV回路321およびフリップフロップ322,323は、信号(EdgeIn)を反転させた信号(x)をエッジ検出信号(Edge Detect)の立上りエッジのタイミングでラッチすることにより、信号(EdgeIn)のエッジの極性(立上り及び立下りの何れであるか)を確認する。

0042

AND回路324およびAND回路35は、信号(c),(d)がそれぞれローレベル、ハイレベルになったときのみ信号(En)信号をハイレベルとし、信号(Edge In)を信号(TDC Clk)として出力する。遅延素子326,327、EXNOR回路328およびOR回路329は、帰還クロック(Feedback)とエッジ検出信号(Edge Detect)とを組み合わせて、エッジの間隔が1ユニットインターバル時間を超えるときにフリップフロップ322,323をリセットすることにより、立上りエッジと立下りエッジとが1ユニットインターバル時間の間隔で来たときのみ、フリップフロップ311〜31Pによるラッチ動作を指示する。

0043

図5は、時間測定部30のバブルエラー訂正部33の説明図である。バブルエラー訂正部33は、フリップフロップ311〜31Pによりラッチされて出力されるPビットのデジタルデータのメタスタビリティ対策の為に設けられており、このPビットのデジタルデータに対してバブルエラー訂正を行って、[11・・1100・・00]のように値1から値0への遷移が一つのみになるようにする。

0044

同図(a)に回路構成が示されるように、バブルエラー訂正部33は、各々3入力のP個のAND回路341〜34Pを含む。AND回路341は、遅延素子211から出力される信号を入力して、そのまま出力する。AND回路342は、遅延素子211,212それぞれから出力される信号を入力して、これら2つの信号の論理積を表す信号を出力する。P個のAND回路341〜34PのうちAND回路341,342を除く各AND回路34pは、遅延素子21p−2,21p−1,21pそれぞれから出力される信号を入力して、これら3つの信号の論理積を表す信号を出力する。

0045

同図(b)に入出力信号の例が示されるように、バブルエラー訂正部33は、例えば、フリップフロップ311〜31Pから出力されるPビットのデジタルデータ[・・11101000・・]を入力したときに、これをPビットのデジタルデータ[・・11100000・・]に変換して出力する。

0046

図6は、位相選択部40の回路構成例を示す図である。位相選択部40は、帰還クロックを選択して出力するための帰還クロック選択回路と、復元クロックを選択して出力するための復元クロック選択回路とを含む。帰還クロック選択回路と復元クロック選択回路とは互いに同一の構成であってよい。同図では、P=128として、帰還クロック選択回路が示されている。

0047

帰還クロック選択回路は、128個のINV回路411〜41128、128個のスイッチ421〜42128、8個のINV回路431〜438、および、8個のスイッチ441〜448を含む。8組のINV回路41およびスイッチ42に対して1組のINV回路43およびスイッチ44の割合で設けられている。

0048

各INV回路41pは、対応する遅延素子21pから出力される信号を入力して、それを論理反転した信号を、対応するスイッチ42pへ出力する。各スイッチ42pは、閉じているときに、対応するINV回路41pから出力される信号を、8個のINV回路431〜438のうちの何れかのINV回路43p1へ入力させる。各INV回路43p1は、入力した信号を論理反転した信号を、対応するスイッチ44p1へ出力する。各スイッチ44p1は、閉じているときに、対応するINV回路43p1から出力される信号を帰還クロックとして出力する。

0049

帰還クロック選択回路は、位相遅延部20の遅延素子211〜21Pのうちユニットインターバル時間に対応する位置にある遅延素子に対応するスイッチ42pを閉じ、このスイッチ42pの後段にあるスイッチ44p1を閉じ、その他のスイッチを開くことで、ユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して、この信号を帰還クロックとして出力することができる。

0050

図7は、エッジ検出部50における各信号のタイミングチャートである。遅延入力信号(Delayed Data)は、入力信号(Data In)に対して時間2Dだけ遅延した信号である。エッジ検出信号は、遅延入力信号の各エッジのタイミングを中心として時間2Dの期間に亘って有意レベルとなる。

0051

図8は、極性検出部60および論理反転部70における各信号のタイミングチャートである。同図には、入力信号(Data In)、遅延入力信号(Delayed Data)、帰還クロック(Feedback Clock)、極性検出部60のフリップフロップ61から出力される信号(X)、極性検出部60のフリップフロップ62から出力される信号(Y)、および、極性検出部60のセレクタ63から出力される論理反転指示信号(INV)、それぞれが示されている。同図に示されるように、帰還クロックおよび遅延入力信号それぞれのエッジの極性が互いに同じであると、論理反転指示信号は有意レベルとなる。

0052

図9は、論理反転部70および信号選択部10における各信号のタイミングチャートである。同図には、エッジ検出信号(Edge Detect)、遅延入力信号(Delayed Data)、帰還クロック(Feedback Clock)、論理反転指示信号(INV)、論理反転部70から出力されて信号選択部10に入力されるエッジ信号(Edge)、および、信号選択部10から出力される信号(Edge In)、それぞれが示されている。同図に示されるように、エッジ検出信号が有意レベルである期間(遅延入力信号のエッジのタイミングを含む一定期間)に、エッジ信号および帰還クロックそれぞれのエッジの極性は互いに逆になり、信号選択部10から出力される信号(Edge In)は帰還クロックを論理反転したものと同じとなって、クロック発振が維持される。

0053

図10は、データ出力部80における各信号のタイミングチャートである。同図には、遅延入力信号(Delayed Data)、帰還クロック(Feedback Clock)、復元クロック(Recovered Clock)、フリップフロップ81から出力される復元データ(RecoveredData1)、および、フリップフロップ82から出力される復元データ(Recovered Data2)、それぞれが示されている。同図に示されるように、帰還クロックおよび復元クロックは、周波数が互いに同じであるが、位相が互いに異なっている。帰還クロックおよび復元クロックの周波数は、遅延入力信号のビットレート(すなわち、入力信号のビットレート)の2分の1となっている。復元クロックの位相(すなわち、復元クロックのエッジのタイミング)は、データ出力部80による遅延入力信号のデータのサンプリング誤りが無いように設定される。帰還クロックおよび復元クロックそれぞれの位相の差は例えばπ/2である。

0054

次に、クロック生成装置1Aについて更に詳細に説明する。図11は、クロック生成装置1Aの位相遅延部20および時間測定部30における各信号のタイミングチャートである。同図は、信号選択部10から出力される信号(Edge In)として[010]の3ビットのデータが入力された場合に位相遅延部20の遅延素子211〜21Pおよび時間測定部30のフリップフロップ311〜31Pそれぞれから出力される信号のタイミングチャートを示す。

0055

例えば、論理反転指示信号(INV)が非有意レベルであり、入力信号として3ビットデータ[010]が入力されるとき、遅延入力信号(Delayed Data)は、立上りエッジを有し、また、この立上りエッジからユニットインターバル時間が経過した時点で立下りエッジを有する。エッジ検出信号(Edge Detect)は、遅延入力信号のこれら2つのエッジそれぞれのタイミングを含む一定期間に亘って有意レベルとなる。したがって、エッジ信号(Edge)として遅延入力信号と同じ3ビットデータ[010]が信号選択部10により選択されて位相遅延部20に入力される。

0056

信号選択部10から出力される信号(Edge In)の立上りエッジのタイミングを基準時刻とし、各遅延素子21nの遅延時間をτとする。このとき、基準時刻から時間mτ(ただし、ユニットインターバル時間より短い時間)が経過した時点では、遅延素子211〜21Pのうち初段から第m段までの遅延素子211〜21mそれぞれから出力される信号はハイレベルであって、これより後段の遅延素子21m−1〜21Pそれぞれから出力される信号はローレベルである。

0057

基準時刻からユニットインターバル時間が経過した時点(すなわち、信号選択部10から出力される信号(Edge In)の立下りエッジのタイミング)において、遅延素子211〜21Pのうち初段から第m段までの遅延素子211〜21mそれぞれから出力される信号がハイレベルであって、これより後段の遅延素子21m−1〜21Pそれぞれから出力される信号がローレベルであれば、ユニットインターバル時間はmτ以上(m+1)τ未満であることが判る。

0058

信号選択部10から出力される信号(Edge In)の立下りエッジのタイミングで、各フリップフロップ31pが、対応する遅延素子21pから出力される信号のデータをラッチする。すると、フリップフロップ311〜31Pのうち初段から第m段までのフリップフロップ311〜31mそれぞれから出力される信号はハイレベルであって、これより後段のフリップフロップ31m−1〜31Pそれぞれから出力される信号はローレベルである。

0059

P個のフリップフロップ311〜31Pによりラッチされて出力されるPビットのデジタルデータは、第1ビットから第pビットまでが値1であって、残りの(P−p)ビットが値0となって、[11・・1100・・00]のようになる。時間測定部30は、このPビットのデジタルデータからユニットインターバル時間を求める。そして、位相選択部40は、P個の遅延素子211〜21Pのうちユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して帰還クロック(Feedback Clock)として出力するとともに、復元クロック(RecoveredClock)をも出力する。

0060

図12は、第1実施形態のクロックデータ復元装置1の動作シーケンスを示す図である。同図には、クロックデータ復元装置1に入力される入力信号(Data In)の波形、クロックデータ復元装置1の状態、および、クロックデータ復元装置1の消費電力、が示されている。同図に示されるように、入力信号(Data In)が入力される動作期間と、信号入力が無い待機期間と、が交互に存在する。入力信号は、通常データ(Normal data)と、この通常データの前に付加されるプリアンブル(Preamble)と、通常データの後に付加されるストップデータ(Stop Data)とを含む。

0061

信号入力が無い待機期間では、入力信号は値0のままであり、クロックデータ復元装置1はパワーダウンモードであって消費電力が殆どない。待機期間が終了すると先ず入力信号のプリアンブルのデータとして[10]が入力される。これにより、クロックデータ復元装置1は、前述したようにしてプリアンブルのデータのユニットインターバル時間に対応した周波数の復元クロック(Recovered Clock)および帰還クロック(Feedback Clock)の発振が得られ、クロックおよびデータを復元することができるロック(Lock)状態になる。そして、プリアンブルに続いて入力される通常データに基づいて復元クロックおよび復元データが得られる。通常データの後に付加されるストップデータは、例えば一定ビット数以上の値1が連続するデータである。このストップデータが入力されると、クロックデータ復元装置1は、動作期間が終了して待機期間となったことを認識して、パワーダウンモードとなって消費電力が殆どなくなる。

0062

図13は、第1実施形態のクロックデータ復元装置1における各信号のタイミングチャートである。同図には、入力信号(Data In)、論理反転指示信号(INV)、遅延入力信号(Delayed Data)、エッジ検出信号(Edge Detect)、エッジ信号(Edge)、帰還クロック(Feedback Clock)、復元クロック(Recovered Clock)、ラッチ動作のタイミングを指示する信号(TDC Clk)、および、時間測定部30により測定され位相選択部40に与えられるユニットインターバル時間を表す信号(Phase Select)、が示されている。また、同図には、入力信号としてプリアンブルおよび通常データが入力される期間が示されている。

0063

クロックデータ復元装置1は、プリアンブルの2ビットデータ[10]が入力されることでロック状態となり、プリアンブルに続く通常データに基づいて復元クロックおよび復元データを得ることができる。図9を用いて説明したとおり、入力信号にエッジがあったとき、クロックデータ復元装置1は、そのエッジを位相遅延部20に入力させることにより、復元クロック(Recovered Clock)の位相を入力信号の位相に合わせることができる。

0064

また、クロックデータ復元装置1は、通常データ(Normal Data)送信時、信号選択部10から出力される信号(Edge In)に3ビットデータ[010]が存在するときに、時間測定部30によりユニットインターバル時間を測定して、この測定したユニットインターバル時間に基づいてクロック発振の周波数を調整することができる。これにより、動作中に温度・電圧などの変動により位相遅延部20の各遅延素子の特性が変わったり、入力信号のビットレートがゆっくり変動したりしても、正常にクロックおよびデータの復元動作をすることができる。

0065

ところで、以上までに説明した動作例では、帰還クロック(Feedback Clock)および復元クロック(Recovered Clock)それぞれの周波数は、位相遅延部20のP個の遅延素子211〜21Pのうち位相選択部40により選択される遅延素子の位置により決定されるので、離散的な複数の値から選ばれる一つの値でしかない。それ故、これらのクロックの周波数と入力信号のビットレートとが互いに一致しない場合があり、その結果、CID耐性が悪い場合がある。本実施形態のクロック生成装置1Aは、このような問題に対処するために位相検出部13および位相制御部14を備えている。

0066

位相検出部13は、エッジ信号(Edge)と帰還クロック(Feedback Clock)との間の位相関係を検出する。位相制御部14は、位相検出部13により検出される位相差が小さくなるように位相選択部40による信号選択動作を制御するための制御信号を生成し、この制御信号を位相選択部40へ与える。これにより、位相選択部40において、位相遅延部20のP個の遅延素子211〜21Pのうち第Nの遅延素子21Nと第(N+1)の遅延素子21N+1とが或る比率(1−α):αで選択されて、実効的に第(N+α)の遅延素子が選択されることに等しくなる。なお、Nは整数であり、αは0以上1以下の小数である。

0067

図14は、位相制御部14の構成例を示す図である。位相制御部14は、累積加算器(Accumulator)141、ラッチ部142および加算器143を含むΔΣ変調器の構成を有する。これらの要素は帰還クロック(Feedback Clock)に同期して動作する。なお、ここでは、これらの要素は3ビットのデータを扱うものとする。累積加算器141は、ラッチ部142によりラッチされて出力される3ビットデータを入力するとともに、αを表す3ビットデータを入力して、これら入力した2つの3ビットデータを加算する。そして、累積加算器141は、その加算結果のうち下位3ビットデータをラッチ部142へ出力し、また、その加算の際にオーバーフローが生じた場合には値1を加算器143へ出力する。ラッチ部142は、累積加算器141から出力される3ビットデータを入力してラッチする。

0068

加算器143は、値Nを表すデータを入力するとともに、累積加算器141での加算の際にオーバーフローが生じた場合には値1を表すデータを入力する。累積加算器141での加算の際にオーバーフローが生じる確率はαである。したがって、加算器143から出力されるデータは、確率(1−α)で値Nを表し、確率αで値(N+1)を表すことになる。例えば、α=0.25であるすると、累積加算器141での加算の際にオーバーフローが生じるのは、4回のうち1回の割合である。したがって、加算器143から出力されるデータは、4回のうち3回の割合で値Nを表し、4回のうち1回の割合で値(N+1)を表すことになる。

0069

位相制御部14は、加算器143から出力されるデータに基づいて、位相選択部40による信号選択動作を制御するための制御信号を生成し、この制御信号を位相選択部40へ与える。これにより、位相選択部40において、位相遅延部20のP個の遅延素子211〜21Pのうち第Nの遅延素子21Nと第(N+1)の遅延素子21N+1とが比率(1−α):αで選択されて、実効的に第(N+α)の遅延素子が選択されることに等しくなる。

0070

なお、位相制御部14の構成は、図14に示されたものに限られることはなく、他の態様も可能である。位相制御部14は、フィルタを含む構成であってもよいし、ΔΣ変調器およびフィルタを含む構成であってもよい。また、フィルタは、ローパスフィルタおよび累積加算器の双方または何れか一方を含む構成であってもよい。

0071

図15は、位相制御部14におけるα決定方法等の一例を説明するフローチャートである。まず、プリアンブルのデータに基づいて時間測定部30によりユニットインターバル時間が測定され、その測定されたユニットインターバル時間に基づいて位相遅延部20のP個の遅延素子211〜21Pのうち第Nの遅延素子21Nが位相選択部40により選択される(ステップS11)。これによりロック状態となり、プリアンブルに続く通常データに基づいて復元クロックおよび復元データが得られる。

0072

入力信号にエッジが現れると(ステップS12)、エッジ信号(Edge)と帰還クロック(FeedbackClock)との間の位相関係が位相検出部13により検出され、エッジ信号より帰還クロックの位相が遅ければ(ステップS13でYes)、Nから値1が減算されて新たなNとされる(ステップS14)。エッジ信号より帰還クロックの位相が速く(ステップS15でYes)、位相差が閾値より大きければ(ステップS16でYes)、Nに値1が加算されて新たなNとされる(ステップS17)。Nが更新された後、ステップS12に戻る(ステップS18)。ステップS12〜S18の繰り返し処理は、例えばプリアンブルに重畳するジッタ等の影響でロック直後のNが適切でない場合に、このNを最適化するものである。

0073

エッジ信号より帰還クロックの位相が速く(ステップS15でNo)、位相差が閾値以下であれば(ステップS16でNo)、ステップS21以降の処理に進み、αを決定する。まず、初期値としてα=0.5とする(ステップS21)。入力信号にエッジが現れると(ステップS22)、エッジ信号(Edge)と帰還クロック(FeedbackClock)との間の位相関係が位相検出部13により検出され、エッジ信号より帰還クロックの位相が遅ければ(ステップS23でYes)、αから値0.125が減算されて新たなαとされる(ステップS24)。エッジ信号より帰還クロックの位相が速ければ(ステップS25でYes)、αに値0.125が加算されて新たなαとされる(ステップS26)。αが更新された後、ステップS22に戻る(ステップS27)。このようにしてαが決定される。この決定されたαが、図14に示された位相制御部14の累積加算器141に入力される。

0074

以上のとおり、第1実施形態のクロックデータ復元装置1およびクロック生成装置1Aは、PLLが不要であり、また、参照クロックを生成するための回路も不要であるので、回路規模を小さくすることができ、製造コストを低くすることができる。また、本実施形態のクロックデータ復元装置1およびクロック生成装置1Aは、信号入力が無い待機期間の消費電力を低減することができる。また、本実施形態のクロックデータ復元装置1は、信号入力開始後に短時間でクロックおよびデータの復元を開始することができる。更に、本実施形態では、クロック周波数は、離散的な複数の値から選ばれる一つの値(選択される遅延素子21Nの位置Nに応じた周波数)に限られることなく、実効的にNとN+1との間の値に応じた周波数とすることができるので、CID耐性を改善することができる。

0075

(第2実施形態)
図16は、第2実施形態のクロックデータ復元装置2の構成を示す図である。図1に示された第1実施形態のクロックデータ復元装置1の構成と比較すると、第2実施形態のクロックデータ復元装置2は、エッジ検出部50、極性検出部60、論理反転部70およびデータ出力部80を備える点で同じであるが、クロック生成装置1Aに替えてクロック生成装置2Aを備える点で相違する。クロック生成装置2Aは、第1実施形態と同様の信号選択部10、位相検出部13および位相制御部14、帰還クロックの位相を粗調整する位相粗調整部11、ならびに、帰還クロックの位相を微調整する位相微調整部12、を備える。

0076

図17は、位相粗調整部11の構成を示す図である。位相粗調整部11は、位相遅延部201、時間測定部301および位相選択部401を含む。位相遅延部201は、第1実施形態における位相遅延部20と同様に、縦続接続された複数個(Q個)の遅延素子211,1〜211,Qを含む。そのうち初段の遅延素子211,1は、信号選択部10から出力される信号(Edge In)を入力する。時間測定部301は、第1実施形態における時間測定部30と同様に、位相遅延部201の遅延素子211,1〜211,Qそれぞれから出力される信号のレベルに基づいてユニットインターバル時間を測定する。位相選択部401は、第1実施形態における位相選択部40と同様に、位相遅延部201の遅延素子211,1〜211,Qのうち時間測定部301により測定されたユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して帰還クロック(Feedback Clock 1)として位相微調整部12へ出力する。

0077

図18は、位相微調整部12の構成を示す図である。位相微調整部12は、位相遅延部202、時間測定部302、位相選択部402および選択部15を含む。位相遅延部202は、第1実施形態における位相遅延部20と同様に、縦続接続された複数個(R個)の遅延素子212,1〜212,Rを含む。そのうち初段の遅延素子212,1は、位相粗調整部11の位相選択部401から出力される帰還クロック(Feedback Clock 1)を入力する。時間測定部302は、第1実施形態における時間測定部30と同様に、位相遅延部202の遅延素子212,1〜212,Rそれぞれから出力される信号のレベルに基づいてユニットインターバル時間を測定する。位相選択部402は、第1実施形態における位相選択部40と同様に、位相遅延部202の遅延素子212,1〜212,Rのうち時間測定部302により測定されたユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して帰還クロック(Feedback Clock)として信号選択部10および極性検出部60へ出力する。選択部15は、時間測定部302から出力されるユニットインターバル時間測定結果を表すRビットのデジタルデータ、および、位相制御部14から出力される制御信号のうち、何れか一方を選択して位相選択部402へ与える。

0078

信号選択部10は、位相微調整部12の位相選択部402から出力される帰還クロックを入力する。位相粗調整部11の位相遅延部201は、信号選択部10から出力される信号を初段の遅延素子211,1に入力する。位相微調整部12の位相遅延部202は、位相粗調整部11の位相選択部401から出力される帰還クロックを初段の遅延素子212,1に入力する。これにより帰還クロックについての帰還ルートが構成される。

0079

帰還クロックの周期は、位相粗調整部11の位相遅延部201で粗調整された遅延時間と、位相微調整部12の位相遅延部202で微調整された遅延時間と、の和に応じたものとなる。位相粗調整部11の位相遅延部201の各遅延素子の遅延時間は、位相微調整部12の位相遅延部202の各遅延素子の遅延時間より長い。これにより、位相粗調整部11は帰還クロックの位相を粗調整し、位相微調整部12は帰還クロックの位相を微調整することができる。位相粗調整部11の位相遅延部201における遅延時間はユニットインターバル時間より僅かに短く(数個の遅延素子の遅延時間分だけ短く)設定されて、これらの差が位相微調整部12の位相遅延部202における遅延時間として微調整されてもよい。

0080

位相粗調整部11の位相選択部401は、位相遅延部201の遅延素子211,1〜211,Qのうちの何れかの遅延素子から出力される信号を選択して、この信号をエッジ信号のビットレートに対応する周波数の復元クロック(Recovered Clock)としてデータ出力部80へ出力する。

0081

図19は、位相粗調整部11の位相遅延部201の各遅延素子211,qの回路構成例を示す図である。図20は、位相微調整部12の位相遅延部202の各遅延素子212,rの回路構成例を示す図である。これらの図では、各遅延素子が差動信号入出力するものとして回路構成が示されている。

0082

図19に示される位相粗調整部11の位相遅延部201の各遅延素子211,qは、差動信号を入力する2つの入力端子INP,INN、差動信号を出力する2つの出力端子OUTP,OUTN、および、INV回路211〜214を含む。INV回路211は、入力端子INPに入力された信号を論理反転して出力端子OUTNへ出力する。INV回路212は、入力端子INNに入力された信号を論理反転して出力端子OUTPへ出力する。INV回路213の入力端は出力端子OUTPと接続され、INV回路213の出力端は出力端子OUTNと接続されている。INV回路214の入力端は出力端子OUTNと接続され、INV回路214の出力端は出力端子OUTPと接続されている。図20に示される位相微調整部12の位相遅延部202は、図19に示される単位回路が縦続接続されていて、これらの単位回路の入出力端子を結ぶ抵抗器列が設けられて構成される。

0083

例えば、位相粗調整部11の各遅延素子211,qの遅延時間を約35psとすることができ、位相微調整部12の各遅延素子212,rの遅延時間を約6psとすることができる。また、位相粗調整部11の遅延素子の個数Qを18とすることができ、位相微調整部12の遅延素子の個数Rを12とすることができる。

0084

図21は、第2実施形態のクロックデータ復元装置2における各信号のタイミングチャートである。同図には、入力信号(Data In)、遅延入力信号(Delayed Data)、エッジ信号(Edge)、位相微調整部12の位相選択部402から出力される帰還クロック(Feedback Clock)、復元クロック(Recovered Clock)、位相粗調整部11の時間測定部301のラッチ動作のタイミングを指示する信号(Coarse TDC Clk)、位相粗調整部11の時間測定部301により測定され位相選択部401に与えられるユニットインターバル時間を表す信号(Coarse Phase Select)、位相微調整部12の時間測定部302のラッチ動作のタイミングを指示する信号(Fine TDC Clk)、および、位相微調整部12の時間測定部302により測定され位相選択部402に与えられるユニットインターバル時間を表す信号(Fine Phase Select)、が示されている。また、同図には、入力信号としてプリアンブルおよび通常データが入力される期間が示されている。

0085

クロックデータ復元装置2は、プリアンブルの4ビットデータ[1010]が入力されることでロック状態となり、プリアンブルに続く通常データに基づいて復元クロックおよび復元データを得ることができる。このとき、プリアンブルの第1の立下りエッジにより位相粗調整部11の位相遅延部201の遅延量が設定され、プリアンブルの第2の立下りエッジにより位相微調整部12の位相遅延部202の遅延量が設定される。入力信号にエッジがあったとき、クロックデータ復元装置2は、そのエッジを位相遅延部201,202に入力させることにより、復元クロック(Recovered Clock)の位相を入力信号の位相に合わせることができる。

0086

また、クロックデータ復元装置2は、通常データ(Normal Data)に3ビットデータ[010]が存在するときに、時間測定部301,302によりユニットインターバル時間を測定して、この測定したユニットインターバル時間に基づいてクロック発振の周波数を調整することができる。これにより、動作中に温度・電圧などの変動により位相遅延部201,202の各遅延素子の特性が変わったり、入力信号のビットレートがゆっくり変動したりしても、正常にクロックおよびデータの復元動作をすることができる。

0087

なお、位相制御部14は、位相選択部401,402のうち何れの信号選択動作を制御してもよいが、位相粗調整部11の位相選択部401より位相微調整部12の位相選択部402の信号選択動作を制御するのが好適である。位相微調整部12の位相選択部402の信号選択動作を制御することで、より精細にクロック周波数を調整することができる。

0088

以上のとおり、第2実施形態のクロックデータ復元装置2およびクロック生成装置2Aも、PLLが不要であり、また、参照クロックを生成するための回路も不要であるので、回路規模を小さくすることができ、製造コストを低くすることができる。また、本実施形態のクロックデータ復元装置2およびクロック生成装置2Aも、信号入力が無い待機期間の消費電力を低減することができる。また、本実施形態のクロックデータ復元装置2は、信号入力開始後に短時間でクロックおよびデータの復元を開始することができる。更に、本実施形態でも、クロック周波数は、離散的な複数の値から選ばれる一つの値(選択される遅延素子212,Nの位置Nに応じた周波数)に限られることなく、実効的にNとN+1との間の値に応じた周波数とすることができるので、CID耐性を改善することができる。

0089

第2実施形態のクロック生成装置2Aは、第1実施形態のクロック生成装置1Aと比較して、以下のような利点を有する。

0090

第1実施形態のクロック生成装置1Aでは、エッジ検出信号(Edge Detect)が非有意レベルであるときにリングオシレータのように動作をするので、位相遅延部20において帰還クロックが受ける全遅延時間は入力信号(Data In)のユニットインターバル時間と等しいことが望ましい。それを実現するには、位相遅延部20の各遅延素子21での遅延量は小さいことが望ましい。それ故、位相遅延部20の遅延素子21の個数Pは大きくなりがちである。例えば、動作周波数を2分の1にすると、位相遅延部20の遅延素子21の個数Pは2倍になり、時間測定部30のフリップフロップ31の個数Pも2倍になる。また、動作周波数を4分の1にすると、位相遅延部20の遅延素子21の個数Pは4倍になり、時間測定部30のフリップフロップ31の個数Pも4倍になる。このように、第1実施形態のクロック生成装置1Aは、リングオシレータのように動作する際のクロック発振周波数を精確に設定しようとすると、回路面積が大きくなるだけでなく、消費電力も大きくなって、動作周波数のワイドレンジ化限界がある。

0091

これに対して、第2実施形態のクロック生成装置2Aでは、位相遅延部201,時間測定部301および位相選択部401を含む位相粗調整部11において遅延時間を入力信号(Data In)のユニットインターバル時間と粗く等しくなるように設定する一方で、位相遅延部202,時間測定部302および位相選択部402を含む位相微調整部12において遅延量を微調整することができる。したがって、第2実施形態のクロック生成装置2Aでは、位相遅延部201,202の遅延素子の個数(Q+R)および時間測定部301,302のフリップフロップの個数(Q+R)の増大を回避することができて、回路面積の増大および消費電力の増大を回避しつつ、クロック発振周波数の精確さと動作周波数のワイドレンジ化とを両立させることができる。

0092

なお、以上までに説明した第2実施形態では位相粗調整部11(位相遅延部201,時間測定部301,位相選択部401)と位相微調整部12(位相遅延部202,時間測定部302,位相選択部402)とからなる2段の構成であったが、3段以上の構成であってもよい。3段以上の構成とする場合、位相制御部14は、何れの段の位相選択部の信号選択動作を制御してもよいが、最も精細に遅延を設定することができる段の位相選択部の信号選択動作を制御するのが好適である。

0093

(他の実施形態)
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、位相遅延部20,201,202それぞれにおいて、図22(a)に示されるように縦続接続された複数の遅延素子の遅延時間は一定であってもよいし、同図(b)に示されるように縦続接続された複数の遅延素子のうち後段のものほど遅延時間が長くなっていているのも好ましい。後者の場合、各遅延素子の遅延時間が、その位置に対して対数関数的に長くなるように設定されているのが好ましい。動作周波数が遅いほど多くの遅延素子を使い且つ精度が荒くてよいので、後段ほど遅延時間を長くすれば、位相遅延部20の遅延素子の個数および時間測定部30のフリップフロップの個数の増大を回避することができて、回路面積の増大および消費電力の増大を回避しつつ、クロック発振周波数の精確さと動作周波数のワイドレンジ化とを両立させることができる。

0094

また、本発明は、図23に示されるような実施形態も可能である。図23は、他の実施形態のクロックデータ復元装置3の構成を示す図である。図16に示された第2実施形態の構成と比較すると、図23に示される実施形態のクロックデータ復元装置3は、入力信号位相検出部91および入力信号位相調整部92を更に備える点で相違する。

0095

入力信号位相検出部91は、帰還クロック(Feedback Clock)と遅延入力信号(Delayed Data)との間の位相関係を検出する。入力信号位相検出部91は、例えば、帰還クロック、および、この帰還クロックに対して位相が一定量ずつ異なる複数のクロック、それぞれにより、遅延入力信号をラッチして、そのラッチにより得られた3以上のデータのレベルに基づいて、帰還クロックと遅延入力信号との間の位相関係を検出することができる。入力信号位相調整部92は、入力信号位相検出部91による検出結果に基づいて、データ出力部80に入力される遅延入力信号(Delayed Data)の位相を調整する。

0096

このような構成とすることで、データ出力部80に入力される遅延入力信号(Delayed Data)と帰還クロック(Feedback Clock)との間の位相関係を最適化することができ、また、データ出力部80に入力される遅延入力信号(Delayed Data)と復元クロック(Recovered Clock)との間の位相関係を最適化することができる。したがって、データ出力部80において、遅延入力信号(Delayed Data)の各ビットのデータの中心時刻に復元クロック(RecoveredClock)のエッジが存在するようにすることができる。これによって、ジッタ耐性やCID耐性を改善することができる。

0097

なお、図1および図2に示された第1実施形態の構成においても入力信号位相検出部91および入力信号位相調整部92が設けられてもよい。

0098

1〜3…クロックデータ復元装置、1A,2A…クロック生成装置、10…信号選択部、11…位相粗調整部、12…位相微調整部、13…位相検出部、14…位相制御部、15…選択部、20,201,202…位相遅延部、211〜21P,211,1〜211,Q,212,1〜212,R…遅延素子、30,301,302…時間測定部、311〜31P…フリップフロップ、32…測定許可部、33…バブルエラー訂正部、40,401,402…位相選択部、50…エッジ検出部、51〜53…遅延素子、54…XOR回路、60…極性検出部、61,62…フリップフロップ、63…セレクタ、70…論理反転部、80…データ出力部、81,82…フリップフロップ、91…入力信号位相検出部、92…入力信号位相調整部。

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