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図面 (20)

課題

電気的に高性能且つ高信頼度TSV構造体を有した多重積層素子を提供する。

解決手段

下部基板、下部基板上の第1絶縁層、及び第1絶縁層上のTSV(through−silicon via)パッドを有した下部素子と、中間基板、中間基板上の第2絶縁層、及び第2絶縁層上の第1TSVバンプを有した中間素子と、上部基板、上部基板上の第3絶縁層、及び第3絶縁層上の第2TSVバンプを有した上部素子と、上部基板、第3絶縁層、第2絶縁層及び中間基板を貫通し、第1TSVバンプ、第2TSVバンプ及びTSVパッドと電気的に連結されたTSV構造体と、を含み、該中間素子は、中間基板とTSV構造体の下部との間に絶縁性の第1TSVスペーサを有し、該上部素子は、上部基板と、TSV構造体の上部との間に絶縁性の第2TSVスペーサを有し、該第2絶縁層及び第3絶縁層とTSV構造体の側面とが直接に接触する。

概要

背景

複数個半導体素子を積層して1つのシステムを構成する多重積層素子が多様に研究されている。例えば、イメージセンサロジック素子及びメモリ素子を積層し、1つのシステムを構成する多重積層半導体素子が提案された。多重積層素子における各々の半導体素子は電気的に連結されなければならない。多重積層素子の各半導体素子を電気的に連結するために、最も応答速度が速くて安定しているTSV構造体を利用する方法が提案された。しかし、少なくとも2つの半導体素子を完全に垂直に貫通するTSV構造体を形成するために、高度のフォトリソグラフィ技術及びエッチング技術が要求される。特に、数十〜数百μmに達する厚みの半導体基板と、多層絶縁層とを貫通する電気的に高性能且つ高信頼度なTSV構造体の形成は、非常に困難である。

概要

電気的に高性能且つ高信頼度なTSV構造体を有した多重積層素子を提供する。下部基板、下部基板上の第1絶縁層、及び第1絶縁層上のTSV(through−silicon via)パッドを有した下部素子と、中間基板、中間基板上の第2絶縁層、及び第2絶縁層上の第1TSVバンプを有した中間素子と、上部基板、上部基板上の第3絶縁層、及び第3絶縁層上の第2TSVバンプを有した上部素子と、上部基板、第3絶縁層、第2絶縁層及び中間基板を貫通し、第1TSVバンプ、第2TSVバンプ及びTSVパッドと電気的に連結されたTSV構造体と、を含み、該中間素子は、中間基板とTSV構造体の下部との間に絶縁性の第1TSVスペーサを有し、該上部素子は、上部基板と、TSV構造体の上部との間に絶縁性の第2TSVスペーサを有し、該第2絶縁層及び第3絶縁層とTSV構造体の側面とが直接に接触する。

目的

本発明が解決しようとする課題は、電気的に高性能且つ高信頼度なTSV構造体を有する多重積層素子を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

下部基板、前記下部基板上の第1絶縁層、及び前記第1絶縁層上のTSV(through−siliconvia)パッドを有した下部素子と、中間基板、前記中間基板上の第2絶縁層、及び前記第2絶縁層上の第1TSVバンプを有した中間素子と、上部基板、前記上部基板上の第3絶縁層、及び前記第3絶縁層上の第2TSVバンプを有した上部素子と、前記上部基板、前記第3絶縁層、前記第2絶縁層及び前記中間基板を貫通し、前記第1TSVバンプ、前記第2TSVバンプ及び前記TSVパッドと電気的に連結されたTSV構造体と、を含み、前記中間素子は、前記中間基板と、前記TSV構造体の下部との間に絶縁性の第1TSVスペーサを有し、前記上部素子は、前記上部基板と、前記TSV構造体の上部との間に絶縁性の第2TSVスペーサを有し、前記第2絶縁層及び前記第3絶縁層と、前記TSV構造体の側面とが直接に接触する、ことを特徴とする多重積層素子

請求項2

前記第1TSVバンプと前記第2TSVバンプとが直接に接触し、前記TSV構造体の前記上部の底の一部は、前記第2TSVバンプの一部と接触することを特徴とする請求項1に記載の多重積層素子。

請求項3

前記TSV構造体の下部は、前記中間基板を貫通し、前記TSV構造体の上部は、前記上部基板を貫通し、前記TSV構造体の前記下部の側面は、前記第1TSVスペーサと接触し、前記TSV構造体の前記上部の側面は、前記第2TSVスペーサと接触することを特徴とする請求項1に記載の多重積層素子。

請求項4

前記下部素子は、前記第1絶縁層上の下部TSV配線と、前記下部TSV配線と、前記TSVパッドとを垂直方向に連結する下部TSVビアプラグと、をさらに含むことを特徴とする請求項1に記載の多重積層素子。

請求項5

前記中間素子は、前記第2絶縁層上の中間TSV配線と、前記中間TSV配線と前記第1TSVバンプとを垂直方向に連結する中間TSVビアプラグと、をさらに含むことを特徴とする請求項1に記載の多重積層素子。

請求項6

前記上部素子は、前記第3絶縁層上の上部TSV配線と、前記上部TSV配線と、前記第2TSVバンプとを垂直方向に連結する上部TSVビアプラグと、をさらに含むことを特徴とする請求項5に記載の多重積層素子。

請求項7

前記下部素子は、セル領域内の前記第1絶縁層上の下部セル金属層と、前記下部セル金属層上の下部セルビアプラグと、前記下部セルビアプラグ上の下部セルバンプと、をさらに含み、前記中間素子は、前記セル領域内の前記第2絶縁層上の中間セル金属層と、前記中間セル金属層上の中間セルビアプラグと、前記中間セルビアプラグ上の中間セルバンプと、をさらに含み、前記下部セルバンプと前記中間セルバンプとが電気的に連結されることを特徴とする請求項1に記載の多重積層素子。

請求項8

前記中間素子は、セル領域内の前記第2絶縁層上の中間セル金属層と、前記中間セル金属層上の中間セルビアプラグと、前記中間セルビアプラグ上の中間セルバンプと、をさらに含み、前記上部素子は、セル領域内の前記第3絶縁層上の上部セル金属層と、前記上部セル金属層上の上部セルビアプラグと、前記上部セルビアプラグ上の上部セルバンプと、をさらに含み、前記中間セルバンプと前記上部セルバンプとが電気的に連結されることを特徴とする請求項1に記載の多重積層素子。

請求項9

前記第1TSVスペーサは、前記TSV構造体と、前記中間基板のバルク領域とを電気的に絶縁し、前記第2TSVスペーサは、前記TSV構造体と、前記上部基板のバルク領域とを電気的に絶縁することを特徴とする請求項1に記載の多重積層素子。

請求項10

下部基板、前記下部基板上の多層の第1絶縁層、及び前記第1絶縁層上のTSV(through−siliconvia)パッドを有する下部素子と、中間基板、前記中間基板を貫通する絶縁性の第1TSVスペーサ、前記中間基板上の多層の第2絶縁層、及び前記第2絶縁層上の第1TSVバンプを有する中間素子と、上部基板、前記上部基板を貫通する絶縁性の第2TSVスペーサ、前記上部基板上の多層の第3絶縁層、及び前記第3絶縁層上の第2TSVバンプを有する上部素子と、前記上部基板、前記多層の第3絶縁層、前記多層の第2絶縁層、及び前記中間基板を貫通し、前記第2TSVバンプ及び前記TSVパッドと接触するTSV構造体と、を含み、前記第1TSVスペーサは、前記中間基板と前記TSV構造体とを電気的に絶縁し、前記第2TSVスペーサは、前記上部基板と前記TSV構造体とを電気的に絶縁し、前記第1TSVスペーサと前記第2TSVスペーサは、離隔して分離された、ことを特徴とする多重積層素子。

請求項11

前記第1TSVスペーサは、前記TSV構造体の下部を取り囲み、前記第2TSVスペーサは、前記TSV構造体の上部を取り囲むことを特徴とする請求項10に記載の多重積層素子。

請求項12

前記第1絶縁層は、第1下部層間絶縁層、第1中間層間絶縁層、及び第1上部層間絶縁層を含み、前記第2絶縁層は、第2下部層間絶縁層、第2中間層間絶縁層、及び第2上部層間絶縁層を含み、前記第3絶縁層は、第3下部層間絶縁層、第3中間層間絶縁層、及び第3上部層間絶縁層を含み、前記第1TSVスペーサの一端部と、前記第2下部層間絶縁層とが接触し、前記第2TSVスペーサの一端部と、前記第3下部層間絶縁層とが接触することを特徴とする請求項10に記載の多重積層素子。

請求項13

前記TSV構造体は、前記第1絶縁層を貫通しないことを特徴とする請求項12に記載の多重積層素子。

請求項14

前記下部素子は、セル領域内に形成されたメモリセル及び下部セル金属層と、周辺領域内に形成された下部周辺金属層及び下部TSV配線と、前記下部TSV配線と前記TSVパッドとを垂直方向に連結する下部TSVビアプラグと、をさらに含み、前記中間素子は、前記セル領域内に形成されたロジックトランジスタ及び中間セル金属層と、前記周辺領域内の中間周辺金属層及び中間TSV配線と、前記中間TSV配線と前記第1TSVバンプとを垂直方向に連結する中間TSVビアプラグと、をさらに含み、前記上部素子は、前記セル領域内のフォトダイオード及び上部セル金属層と、前記周辺領域内の上部周辺金属層及び上部TSV配線と、前記上部TSV配線と前記第2TSVバンプとを垂直方向に連結する上部TSVビアプラグと、をさらに含むことを特徴とする請求項10に記載の多重積層素子。

請求項15

前記中間素子は、前記中間セル金属層上の中間セルバンプ及び前記中間セル金属層と、前記中間セルバンプとを垂直方向に連結する中間セルビアプラグをさらに含み、前記上部素子は、前記上部セル金属層上の上部セルバンプ、及び前記上部セル金属層と、前記上部セルバンプとを垂直方向に連結する上部セルビアプラグをさらに含み、前記中間セルバンプと前記上部セルバンプとが電気的に連結されることを特徴とする請求項14に記載の多重積層素子。

請求項16

前記下部素子は、前記下部セル金属層上の下部セルバンプ、及び前記下部セル金属層と前記下部セルバンプとを垂直方向に連結する下部セルビアプラグをさらに含み、前記中間素子は、前記中間セル金属層上の中間セルバンプ、及び前記中間セル金属層と前記中間セルバンプとを垂直方向に連結する中間セルビアプラグをさらに含み、前記下部セルバンプと前記中間セルバンプとが電気的に連結されることを特徴とする請求項14に記載の多重積層素子。

請求項17

前記TSV構造体は、前記第2TSVバンプの上面、及び前記TSVパッドの上面と直接に接触し、前記第1TSVバンプの上面と、前記第2TSVバンプの下面とが直接に接触することを特徴とする請求項10に記載の多重積層素子。

請求項18

前記TSV構造体は、前記第1TSVバンプの上面、及び前記第2TSVバンプの上面と直接に接触し、前記第1TSVバンプの下面と、前記TSVパッドの上面とが直接に接触することを特徴とする請求項10に記載の多重積層素子。

請求項19

前記TSV構造体は、相対的に広い上部、及び相対的に狭い下部を含み、前記上部の底の一部は、前記第2TSVバンプの上面の一部と直接に接触することを特徴とする請求項10に記載の多重積層素子。

請求項20

下部基板、前記下部基板上の第1絶縁層、及び前記第1絶縁層上のTSVパッドを有した下部素子と、中間基板、前記中間基板上の第2絶縁層、及び前記第2絶縁層上の第1TSVバンプを有した中間素子と、上部基板、前記上部基板上の第3絶縁層、及び前記第3絶縁層上の第2TSVバンプを有した上部素子と、前記上部基板、前記第3絶縁層、前記第2絶縁層及び前記中間基板を貫通し、前記第1TSVバンプ、前記第2TSVバンプ及び前記TSVパッドと電気的に連結されたTSV構造体と、を含み、前記中間素子は、前記中間基板と前記TSV構造体との間に絶縁性の第1TSVスペーサを有し、前記上部素子は、前記上部基板と前記TSV構造体との間に絶縁性の第2TSVスペーサを有し、前記第1TSVスペーサと前記第2TSVスペーサは、前記第3絶縁層を挟んで互いに垂直方向に離隔して分離された、ことを特徴とする多重積層素子。

技術分野

0001

本発明は、TSV(through−silicon via、シリコン貫通ビア構造体を有する多重積層素子に関する。

背景技術

0002

複数個半導体素子を積層して1つのシステムを構成する多重積層素子が多様に研究されている。例えば、イメージセンサロジック素子及びメモリ素子を積層し、1つのシステムを構成する多重積層半導体素子が提案された。多重積層素子における各々の半導体素子は電気的に連結されなければならない。多重積層素子の各半導体素子を電気的に連結するために、最も応答速度が速くて安定しているTSV構造体を利用する方法が提案された。しかし、少なくとも2つの半導体素子を完全に垂直に貫通するTSV構造体を形成するために、高度のフォトリソグラフィ技術及びエッチング技術が要求される。特に、数十〜数百μmに達する厚みの半導体基板と、多層絶縁層とを貫通する電気的に高性能且つ高信頼度なTSV構造体の形成は、非常に困難である。

発明が解決しようとする課題

0003

本発明が解決しようとする課題は、電気的に高性能且つ高信頼度なTSV構造体を有する多重積層素子を提供することである。
本発明が解決しようとする他の課題は、電気的に高性能且つ高信頼度なTSV構造体を有した多重積層素子の形成方法を提供することである。

課題を解決するための手段

0004

本発明の技術的思想の一実施形態による多重積層素子は、下部基板、前記下部基板上の第1絶縁層、及び前記第1絶縁層上のTSV(through−silicon via)パッドを有した下部素子と、中間基板、前記中間基板上の第2絶縁層、及び前記第2絶縁層上の第1TSVバンプを有した中間素子と、上部基板、前記上部基板上の第3絶縁層、及び前記第3絶縁層上の第2TSVバンプを有した上部素子と、前記上部基板、前記第3絶縁層、前記第2絶縁層及び前記中間基板を貫通し、前記第1TSVバンプ、前記第2TSVバンプ及び前記TSVパッドと電気的に連結されたTSV構造体と、を含む。前記中間素子は、前記中間基板と、前記TSV構造体の下部との間に絶縁性の第1TSVスペーサを有する。前記上部素子は、前記上部基板と、前記TSV構造体の上部との間に絶縁性の第2TSVスペーサを有する。前記第2絶縁層及び前記第3絶縁層と、前記TSV構造体の側面とが直接に接触する。

0005

本発明の技術的思想の一実施形態による多重積層素子は、下部基板、前記下部基板上の多層の第1絶縁層、及び前記第1絶縁層上のTSVパッドを有する下部素子と、中間基板、前記中間基板を貫通する絶縁性の第1TSVスペーサ、前記中間基板上の多層の第2絶縁層、及び前記第2絶縁層上の第1TSVバンプを有する中間素子と、上部基板、前記中間基板を貫通する絶縁性の第2TSVスペーサ、前記上部基板上の多層の第3絶縁層、及び前記第3絶縁層上の第2TSVバンプを有する上部素子と、前記上部基板、前記多層の第3絶縁層、前記多層の第2絶縁層、及び前記中間基板を貫通し、前記第2TSVバンプ及び前記TSVパッドと接触するTSV構造体と、を含む。前記第1 TSVスペーサは、前記中間基板と前記TSV構造体とを電気的に絶縁し、前記第2 TSVスペーサは、前記上部基板と前記TSV構造体とを電気的に絶縁し、前記第1TSVスペーサと前記第2TSVスペーサは、離隔、分離される。

0006

本発明の技術的思想の一実施形態による多重積層素子は、下部基板、前記下部基板上の第1絶縁層、及び前記第1絶縁層上のTSVパッドを有した下部素子と、中間基板、前記中間基板上の第2絶縁層、及び前記第2絶縁層上の第1TSVバンプを有した中間素子と、上部基板、前記上部基板上の第3絶縁層、及び前記第3絶縁層上の第2TSVバンプを有した上部素子と、前記上部基板、前記第3絶縁層、前記第2絶縁層及び前記中間基板を貫通し、前記第1TSVバンプ、前記第2TSVバンプ及び前記TSVパッドと電気的に連結されたTSV構造体と、を含む。前記中間素子は、前記中間基板と前記TSV構造体との間に絶縁性の第1TSVスペーサを有し、前記上部素子は、前記上部基板と前記TSV構造体との間に絶縁性の第2TSVスペーサを有し、前記第1TSVスペーサと前記第2TSVスペーサは、前記第3絶縁層を挟んで互いに垂直方向に離隔、分離される。

発明の効果

0007

本発明の技術的思想によれば、TSV構造体が多重積層素子を電気的に高信頼性をもって連結するので、多重積層半導体素子が電気的に安定、且つ高速動作できる。
本発明の技術的思想によれば、多重積層された素子は、セル領域において、バンプを利用して直接にボンディングされるので、データ及び情報が高速伝達できる。
本発明の技術的思想によれば、基板内にのみ形成されたTSVスペーサが、基板とTSV構造体とを電気的に絶縁するので、TSV構造体が、高い縦横比(aspect_ratio)を有するにも拘らず基板から電気的に絶縁できる。
本発明の技術的思想によれば、TSVホール内に、別途の絶縁層が形成されないので、さらに微細なTSV構造体が形成される。
本発明の技術的思想によれば、TSVホール内に、別途の絶縁層が形成されないので、ホールの開口不良(hole not−open)が防止され、接触抵抗が低くなる。

図面の簡単な説明

0008

本発明の技術的思想の多様な実施形態による多重積層素子を概念的に図示した縦断面図である。
本発明の技術的思想の多様な実施形態による多重積層素子を概念的に図示した縦断面図である。
本発明の技術的思想の多様な実施形態による多重積層素子を概念的に図示した縦断面図である。
本発明の技術的思想の多様な実施形態による多重積層素子を概念的に図示した縦断面である。
本発明の技術的思想の多様な実施形態による多重積層素子を概念的に図示した縦断面図である。
本発明の技術的思想の多様な実施形態による多重積層素子を概念的に図示した縦断面図である。
本発明の技術的思想の多様な実施形態によるTSV構造体の横断面図及び縦断面図であり、(a)は、図1のI−I’に沿って切り取ったTSV構造体の横断面図であり、(b)は、図1のII−II’に沿って切り取ったTSV構造体の縦断面図である。
本発明の技術的思想の多様な実施形態によるTSV構造体の横断面図及び縦断面図であり、(a)は、図1のI−I’に沿って切り取ったTSV構造体の横断面図であり、(b)は、図1のII−II’に沿って切り取ったTSV構造体の縦断面図である。
本発明の技術的思想の多様な実施形態によるTSV構造体の横断面図及び縦断面図であり、(a)は、図1のI−I’に沿って切り取ったTSV構造体の横断面図であり、(b)は、図1のII−II’に沿って切り取ったTSV構造体の縦断面図である。
本発明の技術的思想の一実施形態による下部素子の形成方法について説明する図面である。
本発明の技術的思想の一実施形態による下部素子の形成方法について説明する図面である。
本発明の技術的思想の一実施形態による下部素子の形成方法について説明する図面である。
本発明の技術的思想の一実施形態による中間素子の形成方法について説明する図面である。
本発明の技術的思想の一実施形態による中間素子の形成方法について説明する図面である。
本発明の技術的思想の一実施形態による中間素子の形成方法について説明する図面である。
本発明の技術的思想の一実施形態による中間素子の形成方法について説明する図面である。
本発明の技術的思想の一実施形態による中間素子の形成方法について説明する図面である。
本発明の技術的思想の一実施形態による中間素子の形成方法について説明する図面である。
本発明の技術的思想の一実施形態による中間素子の形成方法について説明する図面である。
本発明の技術的思想の一実施形態による上部素子の形成方法について説明する図面である。
本発明の技術的思想の一実施形態による上部素子の形成方法について説明する図面である。
本発明の技術的思想の一実施形態による上部素子の形成方法について説明する図面である。
本発明の技術的思想の一実施形態による上部素子の形成方法について説明する図面である。
本発明の技術的思想の一実施形態による上部素子の形成方法について説明する図面である。
本発明の技術的思想の一実施形態による上部素子の形成方法について説明する図面である。
本発明の技術的思想の一実施形態による上部素子の形成方法について説明する図面である。
本発明の技術的思想の一実施形態による、下部素子、中間素子及び上部素子を積層してなる多重積層素子におけるTSV構造体の形成方法について説明する図面である。
本発明の技術的思想の一実施形態による、下部素子、中間素子及び上部素子を積層してなる多重積層素子におけるTSV構造体の形成方法について説明する図面である。
本発明の技術的思想の一実施形態による、下部素子、中間素子及び上部素子を積層してなる多重積層素子におけるTSV構造体の形成方法について説明する図面である。
本発明の技術的思想の一実施形態による、下部素子、中間素子及び上部素子を積層してなる多重積層素子におけるTSV構造体の形成方法について説明する図面である。

実施例

0009

図1図6は、本発明の技術的思想の多様な実施形態による多重積層素子10A〜10Fを概念的に示した縦断面図である。

0010

図1を参照すれば、本発明の技術的思想の一実施形態による多重積層素子10Aは、多重積層された下部素子100A、中間素子200A、上部素子300A、並びに上部素子300Aと中間素子200Aとを貫通し、下部素子100A、中間素子200A及び上部素子300Aを電気的に連結するTSV(through−silicon via)構造体400を含む。
例えば、下部素子100Aは、DRAM(dynamic random access memory)などのメモリ素子を含み、中間素子200Aは、マイクロプロセッサなどのロジック素子を含み、上部素子300Aは、イメージセンサを含む。

0011

下部素子100Aは、下部基板101内に形成された複数個の分離領域105、埋め込まれたセルゲート構造体110、下部基板101上に形成された周辺ゲート構造体115、ビットライン構造体120、絶縁層141〜145、ストレージ構造体130、下部金属層151,152,153、下部TSVビアプラグ163、下部TSVパッド173、及び下部パッシベーション層148を含む。セルゲート構造体110、ビットライン構造体120及びストレージ構造体130は、セル領域CA内に配置され、周辺ゲート構造体115、下部TSVビアプラグ163及び下部TSVパッド173は、周辺領域PA内に配置される。絶縁層141〜145は、第1下部層間絶縁層141、モールディング絶縁層142、第1中間層間絶縁層143、キャッピング絶縁層144及び第1上部層間絶縁層145を含む。

0012

下部基板101は、シリコンウェーハシリコンゲルマニウムウェーハ又はSOI(silicon on insulator)ウェーハなどの半導体基板のうちの一つを含む。
分離領域105は、例えば、トレンチ内に充填されたシリコン酸化物を含む。分離領域105は、例えば、STI(shallow trench isolation)形態を有する。

0013

セルゲート構造体110は、各々、ゲートトレンチ内に形成されたセルゲート絶縁層111、セルゲート電極112及びセルゲートキャッピング層113を含む。セルゲート絶縁層111は、前記ゲートトレンチの下部の内壁上にコンフォーマルに形成され、セルゲート電極112は、セルゲート絶縁層111によって、下面及び側面が囲まれている。セルゲートキャッピング層113は、前記ゲートトレンチを充填するように、セルゲート絶縁層111及びセルゲート電極112の上に形成される。セルゲート絶縁層111は、シリコン酸化物又は金属酸化物を含み、セルゲート電極112は、伝導性金属バリア物質及び金属電極物質を含み、セルゲートキャッピング層113は、シリコン窒化物を含むが、これに限定されない。

0014

周辺ゲート構造体115は、各々、下部基板101上に形成された周辺ゲート絶縁層116及び周辺ゲート電極117を含む。周辺ゲート絶縁層116は、シリコン酸化物又は金属酸化物を含み、周辺ゲート電極117は、伝導性金属バリア物質及び金属電極物質を含むが、これに限定されない。

0015

ビットライン構造体120は、セルゲート構造体110間の下部基板101上に形成される。ビットライン構造体120は、各々、ビットラインコンタクトプラグ121及びビットライン電極122を含み、ビットラインコンタクトプラグ111は、ドーピングされたシリコン、金属、金属シリサイド又は金属化合物のような伝導体を含み、ビットライン電極112は、金属、金属合金又は金属化合物などの伝導体を含む。

0016

ストレージ構造体130は、各々、ストレージコンタクトプラグ131及びストレージノード132を含み、ストレージコンタクトプラグ131は、第1下部層間絶縁層141を垂直に貫通し、下部基板101とストレージノード132とを電気的に連結する。ストレージコンタクトプラグ131は、例えばドーピングされたシリコン、金属又は金属化合物を含むストレージノード132は、モールディング絶縁層142を垂直に貫通し、ストレージコンタクトプラグ131と電気的に連結される。ストレージノード132は、例えばドーピングされたシリコン又は金属を含む。

0017

第1下部層間絶縁層141は、ビットライン構造体120及び周辺ゲート構造体115を覆い、ストレージコンタクトプラグ131の側面を囲む。モールディング絶縁層142は、ストレージノード132の側面を囲む。第1下部層間絶縁層141は、ストレージコンタクトプラグ131と好ましくは共面(co−planar)をなし、モールディング絶縁層142は、ストレージノード132と好ましくは共面をなす。第1中間層間絶縁層143は、モールディング絶縁層142と下部金属層151,152,153との間に形成される。第1下部層間絶縁層141、モールディング絶縁層142及び第1中間層間絶縁層143は、例えば、シリコン酸化物又はシリコン窒化物を含む。

0018

下部金属層151,152,153は、第1中間層間絶縁層143上に形成される。例えば、下部金属層151,152,153は、セル領域CA内に配置された下部セル金属層151、周辺領域PA内に配置された下部周辺金属層152、及び下部TSV配線153を含む。下部金属層151乃至153は、例えば、水平に延びる配線形態、あるいは円形又は多角形パッド形態を含む。

0019

キャッピング絶縁層144は、下部金属層151,152,153の側面を囲み、且つ/又は下部金属層151,152,153と好ましくは共面をなす。キャッピング絶縁層144は、例えばシリコン窒化物又はシリコン酸化物を含む。第1上部層間絶縁層145は、キャッピング絶縁層144及び下部金属層151,152,153を覆う。第1上部層間絶縁層145は、シリコン酸化物、シリコン窒化物、又はその組み合わせを含むが、これに限定されない。

0020

下部TSVビアプラグ163は、第1上部層間絶縁層145を貫通し、下部TSV配線153と下部TSVパッド173とを電気的に連結する。下部TSVビアプラグ163は、例えば金属又は金属化合物を含む。

0021

下部TSVパッド173は、下部TSV配線153及び下部TSVビアプラグ163と整列される。下部TSVパッド173は、銅(Cu)などの金属を含む。

0022

下部パッシベーション層148は、下部TSVパッド173の側面を囲む。下部パッシベーション層148は、下部TSVパッド173と好ましくは共面をなす。下部パッシベーション層148は、中間素子200Aと接着されるように、例えばシリコン酸化物を含む。

0023

中間素子200Aは、中間基板201内に形成された複数個の分離領域205、下部TSVスペーサ280、中間基板201上に形成されたロジックゲート構造体210、絶縁層241,243,245、中間金属層251,252,253、中間ビアプラグ261,263、中間バンプ271,273、中間パッシベーション層248及び背面パッシベーション層249を含む。
絶縁層241,243,245は、第2下部層間絶縁層241、第2中間層間絶縁層243及び第2上部層間絶縁層245を含み、中間金属層251,252,253は、セル領域CA内に配置された中間セル金属層251、周辺領域PA内に配置された中間周辺金属層252、及び中間TSV配線253を含む。中間ビアプラグ261,263は、中間セルビアプラグ261及び中間TSVビアプラグ263を含む。中間バンプ271,273は、セル領域CA内に配置された中間セルバンプ271、及び周辺領域PA内に配置された中間TSVバンプ273を含む。

0024

中間基板201は、シリコン、シリコンゲルマニウム又はSOIなどの半導体基板を含み、分離領域205は、シリコン酸化物を含んでSTI形態を有するが、これに限定されない。

0025

下部TSVスペーサ280は、中間基板201とTSV構造体400との間に形成される。例えば、下部TSVスペーサ280は、中間基板201内にだけ形成される。下部TSVスペーサ280は、シリコン酸化物又はシリコン窒化物などの絶縁物を含む。下部TSVスペーサ280は、TSV構造体400の側面の一部を囲み、TSV構造体400と、中間基板201のバルク領域とを電気的に絶縁する。

0026

ロジックゲート構造体210は、各々、中間基板201上に形成されたロジックゲート絶縁層211及びロジックゲート電極212を含む。ロジックゲート絶縁層211は、シリコン酸化物又は金属酸化物を含み、ロジックゲート電極212は、金属酸化物又は金属を含むが、これに限定されない。

0027

第2下部層間絶縁層241は、ロジックゲート210を覆う。

0028

中間金属層251,252,253は、セル領域CA内に配置された中間セル金属層251、周辺領域PA内に配置された中間周辺金属層252、及び中間TSV配線253を含む。中間金属層251,252,253は、配線形態及び/又はパッド形態を有する。中間金属層251,252,253は、例えば金属又は金属化合物を含む。

0029

第2中間層間絶縁層243は、中間金属層251,252,253の側面を囲む。第2中間層間絶縁層243は、例えばシリコン窒化物又はシリコン酸化物を含む。

0030

第2上部層間絶縁層245は、第2中間層間絶縁層243及び中間金属層251,252,253上に形成される。第2上部層間絶縁層245は、例えばシリコン酸化物、シリコン窒化物、又はその組み合わせを含む。

0031

中間ビアプラグ261,263は、第2上部層間絶縁層245を垂直に貫通し、中間セル金属層251と連結される中間セルビアプラグ261、及び中間TSV配線253と連結される中間TSVプラグ263を含む。

0032

中間バンプ271,273は、中間セルビアプラグ261上に形成された中間セルバンプ271、及び中間TSVビアプラグ263上に形成された中間TSVバンプ273を含む。中間ビアプラグ261,263及び中間バンプ271,273は、例えば銅(Cu)又はタングステン(W)などの金属又は金属化合物を含む。

0033

中間パッシベーション層248は、中間バンプ271,273の側面を囲む。中間パッシベーション層248は、上部素子300Aと接着されるように、例えばシリコン酸化物を含む。

0034

背面パッシベーション層249は、中間基板201の下面上に形成される。背面パッシベーション層249は、下部素子100Aの下部パッシベーション層148と接着されるように、例えばシリコン酸化物を含む。

0035

上部素子300Aは、上部基板301内に形成されたフォトダイオード303、分離領域305、上部TSVスペーサ380、上部基板301の下面上に形成されたトランジスタ構造体310、絶縁層341,343,345、上部金属層351,352,353、上部ビアプラグ361,363、上部バンプ371,373、上部パッシベーション層248、及び上部基板301の上面上に形成された反射防止層391、素子キャッピング層392、カラーフィルタ393及びマイクロレンズ394を含む。上部素子300Aは、上部基板301が上側を向き、絶縁層341,343,345が下側を向くように配置される。

0036

上部基板301は、例えばシリコン、シリコンゲルマニウム又はSOIなどの半導体基板を含む。分離領域305は、例えばシリコン酸化物を含んで、STI形態を有する。フォトダイオード303は、各々、例えばn−ドーピングされた領域及びp−ドーピングされた領域を含む。

0037

上部TSVスペーサ380は、上部基板301とTSV構造体400との間に形成される。例えば、上部TSVスペーサ380は、上部基板301内にだけ形成される。上部TSVスペーサ380は、例えばシリコン酸化物又はシリコン窒化物のような絶縁物を含む。上部TSVスペーサ380は、TSV構造体400の側面の一部を囲み、TSV構造体400と、上部基板301のバルク領域とを電気的に絶縁する。

0038

下部TSVスペーサ280と上部TSVスペーサ380は、垂直方向に離隔、分離される。下部TSVスペーサ280と上部TSVスペーサ380との間に、中間素子200Aの絶縁層241,243,245,248、及び上部素子300Aの絶縁層341,343,345,348が介在される。

0039

トランジスタ310は、上部基板301上に形成された、トランジスタ絶縁層311及びトランジスタ電極312を含む。トランジスタ絶縁層311は、例えばシリコン酸化物又は金属酸化物を含み、トランジスタ電極312は、例えばドーピングされたシリコン、金属、金属シリサイド又は金属化合物を含む。

0040

絶縁層341,343,345は、第3下部層間絶縁層341、第3中間層間絶縁層343及び第3上部層間絶縁層345を含む。本発明の技術的思想を理解しやすいように、第3下部層間絶縁層341が、上部基板301と近いように図中で上側に図示され、かつ第3上部層間絶縁層345が、上部基板301から遠いように図中で下側に図示された。第3下部層間絶縁層341は、トランジスタ310を覆う。
第3中間層間絶縁層343は、上部金属層351,352,353の側面を囲み、上部金属層351,352,353と好ましくは共面をなす。第3中間層間絶縁層343は、例えばシリコン窒化物又はシリコン酸化物を含む。第3上部層間絶縁層345は、上部金属層351,352,353及び第3中間層間絶縁層343を覆う。第3下部層間絶縁層341及び第3上部層間絶縁層345は、例えばシリコン酸化物、シリコン窒化物、又はその組み合わせを含む。

0041

上部金属層351,352,353は、フォトダイオード303と整列されるようにセル領域CA内に配置された上部セル金属層351、トランジスタ303と整列されるように周辺領域PA内に配置された上部周辺金属層352、及び上部TSV配線353を含む。金属層351,352,353は、例えば金属又は金属化合物を含む。

0042

上部ビアプラグ361は、第3上部金属層345を垂直に貫通し、上部セル金属層351と連結された上部セルビアプラグ361、及び上部TSV配線353と連結された上部TSVビアプラグ363を含む。

0043

上部バンプ371,373は、第3上部層間絶縁層345上に形成される。上部バンプ371,373は、上部セルビアプラグ361と連結された上部セルバンプ371、及び上部TSVビアプラグ363と連結された上部TSVバンプ373を含む。

0044

上部パッシベーション層348は、上部バンプ371,373の側面を囲み、好ましくは共面をなす。上部パッシベーション層348は、中間素子200Aの中間パッシベーション層248と接着されるように、シリコン酸化物を含んでもよい。

0045

反射防止層391は、上部基板301の上面上に、全体的にコンフォーマルに形成される。素子キャッピング層392は、反射防止層391上に、全体的にコンフォーマルに形成される。反射防止層391及び素子キャッピング層392は、各々、例えばシリコン窒化物、シリコン酸化物又はシリコン酸窒化物のうち一つを含む。カラーフィルタ393及びマイクロレンズ394は、有機物を含み得る。

0046

TSV構造体400は、上部素子300A及び中間素子200Aを垂直に貫通し、下部素子100Aの下部TSVパッド173と電気的に連結される。TSV構造体400は、上部素子300Aを貫通し、断面積が相対的に広い上部400Uと、中間素子200Aを貫通し、断面積が相対的に狭い下部400Lと、を含む。上部400Uの底の一部には、上部素子300Aの上部TSVバンプ373の一部が露出される。
TSV構造体400の上部400Uは、上部基板301のバルク領域と電気的に絶縁されるように、上部TSVスペーサ380を介して離隔される。TSV構造体400の上部400Uの側面は、第3下部層間絶縁層341、第3中間層間絶縁層343及び第3上部層間絶縁層345によって囲まれ、且つ直接に接触する。
TSV構造体400の下部400Lは、中間基板201のバルク領域と電気的に絶縁されるように、下部TSVスペーサ280で離隔される。
TSV構造体400の下部400Lの側面は、上部素子300Aの上部パッシベーション層348、中間素子200Aの中間パッシベーション層248、第2上部層間絶縁層245、第2中間層間絶縁層243、第2下部層間絶縁層241、背面パッシベーション層249、及び下部素子100Aの下部パッシベーション層148によって囲まれ、且つ直接に接触する。
TSV構造体400の下部400Lは、下部素子100Aの下部TSVパッド173と接触する。TSV構造体400は、TSVプラグ420、及びTSVプラグ420を囲むTSVバリア層410を含む。

0047

図2を参照すれば、本発明の技術的思想の一実施形態による多重積層素子10Bは、下部素子100B、中間素子200A及び上部素子300Aを含み、下部素子100Bは、SRAM(static random access memory)を含む。従って、下部素子100Bは、セル領域CA内に形成された複数個のセルゲート構造体135を含み、セルゲート構造体135は、例えばSRAMセルを形成できる。セルゲート構造体135は、各々、セルゲート絶縁層136及びセルトランジスタ電極137を含む。セルゲート構造体135は、例えばNMOS(negative channel metal oxide semiconductor)及びPMOS(positive channel metal oxide semiconductor)を含み、多様な論理回路を構成できる。これ以外の、説明していない構成要素は、図1を参照すれば理解できるであろう。

0048

図3を参照すれば、本発明の技術的思想の一実施形態による多重積層素子10Cは、下部素子100C、中間素子200A及び上部素子300Aを含み、下部素子100Cは、MRAM(magnetoresistive random access memory)を含む。
従って、下部素子100Cは、セルゲート181、ソースコンタクト184、ソース配線185、セル下部電極186、磁気抵抗(magneto−resistive)セル187、上部電極188及びビットライン配線189を含む。セルゲート181は、各々、セルゲート絶縁層182及びセルゲート電極183を含む。これ以外の、説明していない構成要素は、図1を参照すれば理解できるであろう。

0049

図4を参照すれば、本発明の技術的思想の一実施形態による多重積層素子10Dは、下部素子100D、中間素子200B及び上部素子300Bを含み、下部素子100Dと中間素子200Bは、複数のバンプ171,271,273、及びパッド173を介してボンディングされる。ここで、中間素子200Bは、図1乃至図3に示した中間素子200Aと比較し、図中で上下が逆転している。

0050

下部素子100Dは、図1に図示された下部素子100Aと比較すると、第1上部層間絶縁層145を垂直に貫通し、下部セル金属層151と連結された下部セルビアプラグ161、及び下部セルビアプラグ161上の下部セルバンプ171をさらに含む。下部パッシベーション層148は、下部セルバンプ171の側面を囲む。下部セルバンプ171及び中間セルバンプ271は、直接に互いに接触してボンディングされる。

0051

中間素子200Bの中間TSVバンプ273は、下部TSVパッド173と直接に接触してボンディングされる。従って、TSV構造体400の下部400Lの底部は、中間TSVバンプ273の上面と直接に接触できる。

0052

上部素子300Bは、上部パッシベーション層348上に、バッファ層347をさらに含む。上部パッシベーション層348及びバッファ層347は、例えばシリコン酸化物、シリコン窒化物、又はその組み合わせを含む。

0053

図5を参照すれば、本発明の技術的思想の一実施形態による多重積層素子10Eは、下部素子100E、中間素子200B及び上部素子300Bを含む。下部素子100Eは、SRAMを含む。この外の説明していない構成要素は、図4を参照して理解できるであろう。

0054

図6を参照すれば、本発明の技術的思想の一実施形態による多重積層素子10Fは、下部素子100F、中間素子200B及び上部素子300Bを含む。下部素子100Fは、MRAMを含む。この外の説明していない構成要素は、図4を参照して理解できるであろう。

0055

図7乃至図9は、本発明の技術的思想の多様な実施形態によるTSV構造体の横断面図及び縦断面図である。図7乃至図9において、(a)は、図1のI−I’に沿って切り取ったTSV構造体の横断面図であり、(b)は、図2のII−II’に沿って切り取ったTSV構造体の縦断面図である。

0056

図7を参照すれば、TSV構造体400の上部400U及び下部400Lは、各々、上部TSVスペーサ380及び下部TSVスペーサ280と接触する。

0057

図8を参照すれば、TSV構造体400の上部400U及び下部400Lは、上部TSVスペーサ380及び下部TSVスペーサ280から離隔される。TSV構造体400と、上部TSVスペーサ380又は下部TSVスペーサ280との離隔空間には、各々、上部基板301又は中間基板201の一部が存在する。

0058

図9を参照すれば、TSV構造体400の上部400U及び下部400Lは、上部TSVスペーサ380及び下部TSVスペーサ280と、一部が離隔され、一部が接触している。

0059

図7乃至図9をさらに参照すれば、TSV構造体400と、上部TSVスペーサ380及び下部TSVスペーサ280とは、多様な形態に形成されることが十分に理解できるであろう。いかなる場合にも、上部基板301及び中間基板201のバルク領域と、TSV構造体400は、上部TSVスペーサ380及び下部TSVスペーサ280によって電気的に絶縁される。

0060

図10乃至図12は、本発明の技術的思想の一実施形態による下部素子100Aの形成方法について説明し、図13乃至図19は、本発明の技術的思想の一実施形態による中間素子200Aの形成方法について説明し、図20乃至図26は、本発明の技術的思想の一実施形態による上部素子300Aの形成方法について説明し、図27乃至図30は、下部素子100A、中間素子200A及び上部素子300Aを積層した、本発明の技術的思想の一実施形態による多重積層素子10Aの形成方法について説明している。

0061

図10を参照すれば、本発明の技術的思想の一実施形態による下部素子100Aの形成方法は、下部基板101内に複数個の分離領域105、及び埋め込まれたセルゲート構造体110を形成し、下部基板101上に、周辺ゲート構造体115、ビットライン構造体120、第1下部層間絶縁層141、モールディング絶縁層142及びストレージ構造体130を形成する工程を含む。セルゲート構造体110、ビットライン構造体120及びストレージ構造体130は、セル領域CA内に配置され、周辺ゲート構造体115は、周辺領域PA内に配置される。

0062

分離領域105の形成方法は、例えば、下部基板101内にトレンチを形成し、トレンチ内に、シリコン酸化物を充填する工程を含む。

0063

埋め込まれたセルゲート構造体110の形成は、例えば、下部基板101内にゲートトレンチを形成し、前記ゲートトレンチの下部の内壁上に、セルゲート絶縁層111をコンフォーマルに形成し、セルゲート絶縁層111上に、前記ゲートトレンチの下部を充填するセルゲート電極112を形成し、セルゲート絶縁層111及びセルゲート電極112の上に、前記ゲートトレンチを充填するセルゲートキャッピング層ドル113を形成する工程を含む。
セルゲート絶縁層111は、例えばシリコン酸化物又は金属酸化物を含み、酸化工程、CVD(chemical vapor deposition)工程又はALD(atomic layer deposition)工程を利用して形成される。また、セルゲート電極112は、例えば、金属又は金属化合物を含み、PVD(physical vapor deposition)工程、CVD工程又はメッキ工程を利用して形成される。さらに、セルゲートキャッピング層113は、例えばシリコン窒化物又はシリコン酸化物を含み、CVD工程を利用して形成される。

0064

周辺ゲート構造体115の形成方法は、例えば、下部基板101上に、絶縁層及び伝導層を形成し、フォトリソグラフィ工程及びエッチング工程を遂行し、周辺ゲート絶縁層116及び周辺ゲート電極117を形成する工程を含む。また、周辺ゲート絶縁層116は、例えばシリコン酸化物又は金属酸化物を含み、CVD工程又はALD工程を利用して形成される。さらに、周辺ゲート電極117は、例えば金属又は金属化合物を含み、CVD工程を利用して形成される。

0065

ビットライン構造体120の形成方法は、例えば、下部基板101上に、伝導性ビットラインコンタクトプラグ121を形成し、ビットラインコンタクトプラグ121上に、ビットライン電極122を形成する工程を含む。ビットラインコンタクトプラグ121は、例えばドーピングされたシリコン、金属又は金属化合物を含み、エピタキシャル成長工程、CVD工程又はPVD工程を利用して形成される。さらに、ビットライン電極122は、例えば金属又は金属化合物を含み、CVD工程又はPVD工程を利用して形成される。

0066

ストレージ構造体130の形成方法は、例えば、第1下部層間絶縁層141を垂直に貫通し、下部基板101と連結されるストレージコンタクトプラグ131を形成し、モールディング絶縁層142内に、ストレージノード132を形成する工程を含む。

0067

第1下部層間絶縁層141及びモールディング絶縁層142の形成方法は、例えばCVD工程又はコーティング工程を遂行し、シリコン酸化物を形成する工程を含む。

0068

図11を参照すれば、下部素子100Aの形成方法は、上述の方法で形成した図10に示す、中途生成状態の下部素子に対して、例えば、モールディング絶縁層142及びストレージノード132の上に、第1中間層間絶縁層143、キャッピング絶縁層144、金属層151,152,153及び上部層間絶縁層147を形成する工程を含む。
第1中間層間絶縁層143は、例えばシリコン酸化物を含む。キャッピング絶縁層144は、例えばシリコン窒化物などの、第1中間層間絶縁層143より緻密な(denser)絶縁物を含む。キャッピング絶縁層144は、例えば金属層151,152,153の側面を囲み、且つ金属層151,152,153と好ましくは共面をなす。
金属層151,152,153は、セル領域CA内に配置された下部セル金属層151、周辺領域PA内に配置された下部周辺金属層152、及び下部TSV配線153を含む。金属層151,152,153は、例えばCVD工程を利用して形成された金属又は金属化合物を含む。上部層間絶縁層147は、例えばシリコン酸化物又はシリコン窒化物を含む。第1中間層間絶縁層143、キャッピング絶縁層144及び第1上部層間絶縁層145は、例えばCVD工程を利用して形成される。

0069

図12を参照すれば、下部素子100Aの形成方法は、上述の方法で形成した図11に示す、中途生成状態の下部素子に対して、例えば、第1上部層間絶縁層145を垂直に貫通し、下部TSV配線153と電気的に連結される下部TSVビアプラグ163を形成し、下部TSVビアプラグ163上に、下部TSVパッド173を形成する工程を含む。下部TSVビアプラグ163及び下部TSVパッド173は、例えば金属又は金属化合物を含む。下部素子100Aの形成方法は、例えば、下部TSVパッド173と共面をなす下部パッシベーション層148を、CVD工程及びCMP工程を利用して形成する工程をさらに含む。下部パッシベーション層148は、例えばシリコン酸化物を含む。

0070

図13を参照すれば、本発明の技術的思想の一実施形態による中間素子200Aの形成方法は、例えば中間基板201内に、複数個の分離領域205を形成する工程を含む。分離領域205の形成方法は、例えば中間基板201内にトレンチを形成し、前記トレンチ内に、シリコン酸化物を充填する工程を含む。

0071

図14を参照すれば、前記、中間素子200Aの形成方法は、上述の方法で形成した図13に示す、中途生成状態の中間素子に対して、例えば、中間基板201上に、下部トレンチマスク281を形成し、下部トレンチマスク281をエッチングマスクとして利用するエッチング工程を遂行し、下部TSVトレンチ282を形成する工程を含む。下部TSVトレンチ282は、分離領域205のトレンチよりも深い。下部トレンチマスク282は、例えばフォトレジスト、シリコン酸化物又はシリコン窒化物のうち1以上を含む。その後、下部トレンチマスク281は、除去される。下部TSVトレンチ282は上面から視て、例えば四角形又は円形の形態を有する。すなわち、図面(断面図)に見える2つのトレンチは、空間的に連結される。

0072

図15を参照すれば、前記、中間素子200Aの形成方法は、上述の方法で形成した図14に示す、中途生成状態の中間素子に対して、例えば、下部TSVトレンチ282内に絶縁物を充填し、下部TSVスペーサ280を形成する工程を含む。下部TSVスペーサ280は、例えば、CVD工程、ALD工程又はコーティング工程を利用して、下部TSVトレンチ282内に充填されたシリコン酸化物又はシリコン窒化物などの絶縁物を含む。その後、前記、中間素子200Aの形成方法は、例えば、CMPなどの平坦化工程を遂行し、中間基板201と下部TSVスペーサ280とを共面化する工程をさらに含む。

0073

図16を参照すれば、前記、中間素子200Aの形成方法は、上述の方法で形成した図15に示す、中途生成状態の中間素子に対して、例えば、中間基板201上に、ロジックゲート構造体210、(層間)絶縁層241,243,245及び金属層251,252,253を形成する工程を含む。ロジックゲート構造体210は、各々、例えばロジックゲート絶縁層211及びロジックゲート電極212を含む。ロジックゲート絶縁層211は、例えばCVD工程を利用して形成されたシリコン酸化物又は金属酸化物を含む。ロジックゲート電極212は、例えばCVD工程を利用して形成された金属酸化物又は金属を含む。
金属層251,252,253は、中間セル金属層251、中間周辺金属層252及び中間TSV配線253を含む。金属層251,252,253は、例えばCVD工程を利用して形成された金属又は金属化合物を含む。(層間)絶縁層241,243,245は、ロジックゲート210を覆う第2下部層間絶縁層241、金属層251,252,253の側面を囲み、金属層251,252,253と好ましくは共面をなす第2中間層間絶縁層243及び第2上部層間絶縁層245を含む。第2下部層間絶縁層241、第2中間層間絶縁層243及び第2上部層間絶縁層245は、例えばCVD工程を利用して形成されたシリコン酸化物又はシリコン窒化物を含む。

0074

図17を参照すれば、前記、中間素子200Aの形成方法は、上述の方法で形成した図16に示す、中途生成状態の中間素子に対して、例えば、第2上部層間絶縁層245を垂直に貫通し、中間セル金属層251及び中間TSV配線253と、各々電気的に連結される中間ビアプラグ261,263を形成し、中間ビアプラグ261,263上に、中間バンプ271,273を形成し、中間バンプ271,273の側面を囲み、中間バンプ271,273と共面をなす中間パッシベーション層248を形成する工程を含む。中間ビアプラグ261,263は、中間セルビアプラグ261及び中間TSVビアプラグ263を含む。中間バンプ271,273は、中間セルバンプ271及び中間TSVバンプ273を含む。中間バンプ271,273は、例えば金属又は金属化合物を含む。中間パッシベーション層248は、例えばシリコン酸化物を含む。

0075

図18を参照すれば、前記、中間素子200Aの形成方法は、上述の方法で形成した図17に示す、中途生成状態の中間素子に対して、例えば、中間基板201を図中で上下を逆転し、中間基板201の下面(BS)をリセスする工程を含み、下部TSVスペーサ280の下端部が露出される。この工程で、下部TSVスペーサ280の下端部も、部分的に除去される。中間基板201の下面(BS)をリセスする工程は、例えばグラインディング工程、CMP工程又はエッチング工程を含む。

0076

図19を参照すれば、前記、中間素子200Aの形成方法は、上述の方法で形成した図18に示す、中途生成状態の中間素子に対して、例えば、中間基板201のリセスされた下面(BS)上に、背面パッシベーション層249を形成する工程を含む。背面パッシベーション層249は、例えばCVD工程を利用して形成されたシリコン酸化物を含む。その後、前記、中間素子200Aの形成方法は、中間基板201を再度逆転する工程を含む。中間素子200Aは、例えばマイクロプロセッサなどのロジック素子を含む。

0077

図20を参照すれば、本発明の技術的思想の一実施形態による上部素子300Aの形成方法は、上部基板301内に、フォトダイオード303及び分離領域305を形成する工程を含む。上部基板301は、例えばシリコン、シリコンゲルマニウム又はSOIなどの半導体基板を含み、フォトダイオード303は、例えばn−ドーピング領域及びp−ドーピング領域を含み、分離領域305は、例えばシリコン酸化物を含んで、STI形態を有する。

0078

図21を参照すれば、前記、上部素子300Aの形成方法は、上述の方法で形成した図20に示す、中途生成状態の上部素子に対して、例えば、上部基板301上に、上部トレンチマスク381を形成し、上部トレンチマスク381をエッチングマスクとして利用するエッチング工程を遂行し、上部TSVトレンチ382を形成する工程を含む。上部トレンチマスク381は、例えばフォトレジスト、シリコン酸化物又はシリコン窒化物のうち1以上を含む。その後、上部トレンチマスク381は、除去される。

0079

図22を参照すれば、前記、上部素子300Aの形成方法は、上述の方法で形成した図21に示す、中途生成状態の上部素子に対して、例えば、上部TSVトレンチ382内に絶縁物を充填し、上部TSVスペーサ380を形成する工程を含む。上部TSVスペーサ380は、例えばCVD工程又はALD工程を利用して形成されたシリコン酸化物又はシリコン窒化物などの絶縁物を含む。その後、前記、上部素子300Aの形成方法は、例えばCMPなどの平坦化工程を遂行し、上部基板301と上部TSVスペーサ380とを共面化する工程を含む。

0080

図23を参照すれば、上部素子300Aの形成方法は、上述の方法で形成した図22に示す、中途生成状態の上部素子に対して、例えば、上部基板301上にトランジスタ310を形成し、トランジスタ310を覆う第3下部層間絶縁層341を形成し、第3下部層間絶縁層341上に、金属層351,352,353を形成し、金属層351,352,353の側面を囲む第3中間層間絶縁層343を形成する工程を含む。第3下部層間絶縁層341は、例えばシリコン酸化物を含む。金属層351,352,353は、上部セル金属層351、上部周辺金属層352及び上部TSV配線353を含む。金属層351,352,353は、例えば金属又は金属化合物を含む。第3中間層間絶縁層343は、例えばシリコン窒化物又はシリコン酸化物を含む。第3中間層間絶縁層343は、金属層351,352,353と好ましくは共面をなす。

0081

図24を参照すれば、前記、上部素子300Aの形成方法は、上述の方法で形成した図23に示す、中途生成状態の上部素子に対して、例えば、金属層351,352,353及び第3中間層間絶縁層343の上に、第3上部層間絶縁層345を形成し、かつ第3上部層間絶縁層345を垂直に貫通する上部ビアプラグ361,363を形成し、上部ビアプラグ361,363上に、上部バンプ371,373を形成し、上部バンプ371,373の側面を囲む上部パッシベーション層348を形成する工程を含む。
第3上部層間絶縁層345は、例えばシリコン酸化物を含む。上部ビアプラグ361,363は、上部セルビアプラグ361及び上部TSVビアプラグ363を含み、上部バンプ371,373は、上部セルバンプ371及び上部TSVバンプ373を含む。上部ビアプラグ361,363及び上部バンプ371,373は、例えば金属又は金属酸化物を含む。

0082

図25を参照すれば、前記、上部素子300Aの形成方法は、上述の方法で形成した図24に示す、中途生成状態の上部素子に対して、例えば、上部基板301を図中で上下逆転し、上部基板301の下面(BS)をリセスする工程を含む。この工程において、上部TSVスペーサ380の下端部が露出されて部分的に除去される。上部基板301の下面(BS)をリセスする工程は、例えばグラインディング工程、CMP工程又はエッチング工程を含む。

0083

図26を参照すれば、前記、上部素子300Aの形成方法は、上述の方法で形成した図25に示す、中途生成状態の上部素子に対して、例えば、上部基板301のリセスされた下面(BS)上に、ラッピング層349を形成する工程を含む。ラッピング層349は、中間素子200Aと接着されるように、例えばシリコン酸化物を含む。

0084

図27を参照すれば、本発明の技術的思想の一実施形態による多重積層素子10Aの形成方法は、下部素子100A、中間素子200A及び上部素子300Aを積層する工程を含む。下部素子100Aの前面と中間素子200Aの背面とが接着され、中間素子200Aの前面と、上部素子300Aの前面とが接着される。
ここで、前記下部素子100Aの前面は、下部TSVパッド173及び下部パッシベーション層148が形成された表面を意味し、前記中間素子200Aの背面は、背面パッシベーション層249が形成された表面を意味する。また、前記中間素子200Aの前面は、前記中間素子200Aの背面と対向する表面を意味し、前記上部素子300Aの前面は、上部バンプ373及び上部パッシベーション層348が形成された表面を意味する。

0085

具体的には、下部素子100Aの下部パッシベーション層148と、中間素子200Aの背面パッシベーション層249とが接着され、中間素子200Aの中間パッシベーション層248と、上部素子300Aの上部パッシベーション層348とが接着される。このとき、下部素子100Aの下部TSVパッド173と、中間素子200Aの下部TSVスペーサ280とが整列され、中間素子200Aの中間セルバンプ271,中間TSVバンプ273と、上部素子300Aの上部セルバンプ371,上部TSVバンプ373とが各々垂直方向に整列される。
一実施形態において、中間バンプ271,273と上部バンプ371,373は、直接にボンディングされる。例えば、下部セルバンプ271と上部セルバンプ371とが直接に整列されてボンディングされ、下部TSVバンプ273と上部TSVバンプ373とが直接に整列されてボンディングされる。

0086

図28を参照すれば、前記、多重積層素子10Aの形成方法は、上述の方法で形成した図27に示す、中途生成状態の多重積層素子に対して、例えば、上部素子100Aの表面上に、TSVマスクMを形成し、TSVマスクMをエッチングマスクとして利用する異方性エッチング工程を利用して、上部基板301、上部素子300Aの絶縁層341,343,345,348,349、中間素子200Bの(層間)絶縁層241,243,245,248,249及び中間基板201を貫通し、下部素子100Aの下部TSVパッド173を露出させるTSVホールHを形成する工程を含む。

0087

TSVマスクMは、例えばフォトレジスト、シリコン酸化物、シリコン窒化物、又はその積層を含む。

0088

TSVホールHの内壁上に、下部TSVスペーサ280及び/又は上部TSVスペーサ380が露出される。TSVホールH内に、上部TSVバンプ373及びTSVパッド173が露出される。上部素子300Aを貫通するTSVホールHの上部は、中間素子200Aを貫通するTSVホールHの下部よりも広い断面積を有する。何故ならば、TSVホールHの下部の異方性エッチングは、TSVホールHの上部の底部に存在する中間TSVバンプ273及びこれに整列する上部TSVバンプの下方には進行しないからである。

0089

従って、TSVホールHの上部底に、上部TSVバンプ373の一部が露出され、TSVホールHの下部底に、下部TSVパッド173の一部が露出される。TSVホールH内に、下部基板101、中間基板201及び上部基板301は、露出されない。その後、TSVマスクMが除去される。

0090

図29を参照すれば、前記、多重積層素子10Aの形成方法は、上述の方法で形成した図28に示す、中途生成状態の多重積層素子に対する、TSV構造体400の形成工程を含む。具体的には、前記、多重積層素子10Aの形成方法は、例えば、TSVホールHの内壁上にTSVバリア層410をコンフォーマルに形成し、TSVホールHを例えば銅(Cu)などの金属で充填してTSVプラグ420を形成し、CMPなどの平坦化工程を遂行し、TSVバリア層410及びTSVプラグ420を含むTSV構造体400を形成する工程を含む。前記CMP工程によって、ラッピング層349も除去される。TSVバリア層410は、例えばチタン窒化物(TiN)又はタンタル窒化物(TaN)などの金属化合物を含む。TSVプラグ420は、例えば銅(Cu)又はタングステン(W)などの金属を含む。また、TSVバリア層410は、例えばPVD工程又はCVD工程を利用して形成され、TSVプラグ420は、例えばメッキ工程、PVD工程又はCVD工程を利用して形成される。

0091

図30を参照すれば、前記、多重積層素子10Aの形成方法は、上述の方法で形成した図29に示す、中途生成状態の多重積層素子に対して、例えば、上部基板301上に、反射防止層391及び素子キャッピング層392を形成する工程を含む。反射防止層391は、例えばシリコン窒化物層シリコン酸化物層、又はその組み合わせを含む。素子キャッピング層392は、例えばシリコン酸化物層、シリコン窒化物層、又はその組み合わせを含む。

0092

その後、図1を参照すれば、前記、多重積層素子10Aの形成方法は、例えば上述の方法で形成した図30に示す素子キャッピング層392の上に、カラーフィルタ393及びマイクロレンズ394を形成する工程を含む。カラーフィルタ393及びマイクロレンズ394は、有機物を含み得る。

0093

以上、添付された図面を参照し、本発明の実施例について説明したが、本発明が属する技術分野の当業者であるならば、本発明が、その技術的思想や必須な特徴を変更せずとも、他の具体的な形態に実施されるということを理解できるであろう。従って、以上で記述した実施形態は、全ての面において、例示的なものであり且つ、限定的ではないと理解されなければならない。

0094

本発明のTSV構造体を有した多重積層素子は、例えば、電子装置関連の技術分野に効果的に適用可能である。

0095

10A、10B、10C、10D、10E、10F多層積層素子
100A、100B、100C、100D、100E、100F 下部素子
101 下部基板
105 分離領域
110セルゲート構造体
111 セルゲート絶縁層
112セルゲート電極
113 セルゲートキャッピング層
115周辺ゲート構造体
116 周辺ゲート絶縁層
117周辺ゲート電極
120ビットライン構造体
121ビットラインコンタクトプラグ
122ビットライン電極
130ストレージ構造体
131ストレージコンタクトプラグ
132ストレージノード
135 セルゲート構造体
136 セルゲート絶縁層
137セルトランジスタ電極
141 絶縁層、第1下部層間絶縁層
142 絶縁層、モールディング絶縁層
143 絶縁層、第1中間層間絶縁層
144 絶縁層、キャッピング絶縁層
145 絶縁層、第1上部層間絶縁層
148 絶縁層、下部パッシベーション層
151 下部金属層、下部セル金属層
152 下部金属層、下部周辺金属層
153 下部金属層、下部TSV配線
163 下部TSVビアプラグ
171 下部セルバンプ
173 下部TSVパッド
181 セルゲート
182 セルゲート絶縁層
183 セルゲート電極
184ソースコンタクト
185ソース配線
186 セル下部電極
187磁気抵抗セル
188 上部電極
189ビットライン配線
200A,200B中間素子
201中間基板
205 分離領域
210ロジックゲート構造体
211 ロジックゲート絶縁層
212ロジックゲート電極
241 絶縁層、第2下部層間絶縁層
243 絶縁層、第2中間層間絶縁層
245 絶縁層、第2上部層間絶縁層
248 絶縁層、中間パッシベーション層
249 絶縁層、背面パッシベーション層
251〜253中間金属層
251 中間金属層、中間セル金属層
252 中間金属層、中間周辺金属層
253 中間金属層、中間TSV配線
261 中間ビアプラグ、中間セルビアプラグ
263 中間ビアプラグ、中間TSVビアプラグ
271 中間バンプ、中間セルバンプ
273 中間バンプ、中間TSVバンプ
280 下部TSVスペーサ
282 下部TSVトレンチ
300A,300B 上部素子
301 上部基板
303フォトダイオード
305 分離領域
310トランジスタ構造体
341 絶縁層、第3下部層間絶縁層
343 絶縁層、第3中間層間絶縁層
345 絶縁層、第3上部層間絶縁層
347バッファ層
348 絶縁層、上部パッシベーション層
349 絶縁層、ラッピング層
351 上部金属層、上部セル金属層
352 上部金属層、上部周辺金属層
353 上部金属層、上部TSV配線
361、363 上部ビアプラグ
371 上部バンプ、上部セルバンプ
373 上部バンプ、上部TSVバンプ
380 上部TSVスペーサ
382 上部TSVトレンチ
391反射防止層
392 素子キャッピング層
393カラーフィルタ
394マイクロレンズ
400TSV構造体
400U TSV構造体400の上部
400L TSV構造体400の下部
410 TSVバリア層
420 TSVプラグ
BS中間基板の下面(上下逆転後の上面)
CA セル領域
H TSVホール
M TSVマスク
PA 周辺領域

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