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技術 信号波形等化装置、信号波形等化方法、及び、プログラム

出願人 日本電気株式会社
発明者 加藤淳史
出願日 2016年1月13日 (4年11ヶ月経過) 出願番号 2016-004486
公開日 2017年7月20日 (3年5ヶ月経過) 公開番号 2017-126855
状態 未査定
技術分野 直流方式デジタル伝送 有線伝送方式及び無線の等化,エコーの低減
主要キーワード 伝送線路特性 振幅軸 高域補正 物理媒体接続 自動最適化 伝送線路モデル 最良値 共通条件
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年7月20日)のものです。
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図面 (5)

課題

伝送特性を問題ないレベルに保ちながら低消費電力化することができない。

解決手段

信号波形等化装置は、送信回路が送信する送信信号を受信する受信回路における受信信号アイダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を記憶する記憶手段と、閾値に基づいて、受信回路の回路規模がより小さくなるように、受信回路のDF計算アルゴリズムを設定し、DFE計算アルゴリズムを用いて送信回路から受信回路までの伝送線路の動作の確認を行う制御手段と、を包含する。

概要

背景

近年、通信装置情報処理装置高速化が進み、制御機能を有するプリント回路基板上に、伝送速度が数10Gbps(Giga bit per second)のシリアル伝送形式の高速電気信号実装されるようになった。高速信号は、プリント回路基板上の伝送線路を通過する際に、シンボル間干渉ISI:Inter Symbol Interference)やランダム雑音等の影響により信号の高周波成分に歪みが生じるため、アイダイアグラム(Eye Diagram)特性が劣化する。なお、Eye Diagram特性とは、伝送特性の代表的な評価指標であり、信号を一定期間サンプリングして重ね合わせ表示したものである(横軸:時間、縦軸振幅)。測定者は、中央のEyeが大きく開いている程、ISI等のジッタによる劣化が少なく高品質な伝送と判断する。

この信号劣化要因の中で、ISI等の確定的な性質を持つ要因は、送受信IC(IntegratedCircuit)の内部回路補正回路を実装することで対処することが可能である。

これまで、伝送速度の上限が数Gbpsの場合は、補正回路として送信ICにEmphasis回路を実装し、受信ICにCTLE(Continuous Time Linear Equalizer:連続時間線形等化器)を実装することで、Eye Diagram特性を満足することができた。しかし、CLTEは、伝送線路のノイズ成分を含めた周波数特性全体を増幅し、さらに入力信号ビットパターンに応じて細かく補正することはできない。このため、10Gbps付近に達すると十分な特性を得ることができない。

そこで、新たな補正回路として、入力信号の各ビット単位補正強度を調整できるDFE(Decision Feedback Equalizer:判定帰還型等化器)がCTLEの後段に実装されるようになった。

DFEは、デジタルフィルタで構成されており、過去の入力信号である数ビットフィードバックして遅延量を持たせた後、各種計算手法を用いて算出した補正値タップ係数)を掛け合わせ、最新の入力信号に重ね合せる回路である。DFEは、フィードバックする信号のビット数タップの数)が多いほど広い周波数範囲を補正できるため、伝送線路で劣化した信号の補正効果が大きい。

しかし、補正効果の大きなDFEの実装には課題がある。実装するDFEのタップ数及び各タップの係数は、送受信ICの解析モデル形式に対応した伝送線路シミュレータを使用して計算可能である。しかし、この時の最適値は、常にEye Diagram特性において最もEyeが開口する最良値であり、実際に装置やICの仕様上必要とする値以上の過剰な値が返される。その結果、回路規模が大きくなるため消費電力が増加し、さらに高額ICが必須となる傾向にある。

特許文献1は、信号波形等化装置において、AFC(Auto Frequency Control)/APC(Auto Phase Control)の機能を波形等化の機能と融合させるとともに、回路規模を削減する技術を開示している。

特許文献2は、高速の通信信号の歪みを効果的に補正する技術を開示している。

特許文献3は、等化精度を維持しつつ、消費電力を抑制することができる技術を開示している。

なお、特許文献1〜3の公知例は、いずれも入力信号の劣化具合に応じて補正係数を算出する際、伝送特性を最良とする(Eye Diagramを最大開口させる)ことを目的としている。

概要

伝送特性を問題ないレベルに保ちながら低消費電力化することができない。信号波形等化装置は、送信回路が送信する送信信号を受信する受信回路における受信信号のアイ・ダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を記憶する記憶手段と、閾値に基づいて、受信回路の回路規模がより小さくなるように、受信回路のDFE計算アルゴリズムを設定し、DFE計算アルゴリズムを用いて送信回路から受信回路までの伝送線路の動作の確認を行う制御手段と、を包含する。

目的

このように、装置仕様に過不足無く、回路規模と消費電力を最小限に抑えた適切なDFE能力を有する安価なICを、設計初期段階選定または途中段階から再選定できる方法が課題である

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

送信回路が送信する送信信号を受信する受信回路における受信信号アイダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を記憶する記憶手段と、前記閾値に基づいて、前記受信回路の回路規模がより小さくなるように、前記受信回路のDF計算アルゴリズムを設定し、前記DFE計算アルゴリズムを用いて、前記送信回路から前記受信回路までの伝送線路の動作の確認を行う制御手段と、を包含する信号波形等化装置

請求項2

前記制御手段は、前記受信回路の回路規模がより小さくなるように、前記閾値に基づいて前記受信回路のDFE計算アルゴリズムを設定し、タップの数量、及び、前記タップの係数を算出する請求項1に記載の信号波形等化装置。

請求項3

前記受信回路の回路規模が、前記受信回路の回路部品数である請求項1または2に記載の信号波形等化装置。

請求項4

前記伝送線路が差動信号を用いる請求項1乃至3のいずれか1項に記載の信号波形等化装置。

請求項5

送信回路が送信する送信信号を受信する受信回路における受信信号のアイ・ダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を記憶し、前記閾値に基づいて、前記受信回路の回路規模がより小さくなるように、前記受信回路のDFE計算アルゴリズムを設定し、前記DFE計算アルゴリズムを用いて、前記送信回路から前記受信回路までの伝送線路の動作の確認を行う信号波形等化方法

請求項6

前記受信回路の回路規模がより小さくなるように、前記閾値に基づいて前記受信回路のDFE計算アルゴリズムを設定し、タップの数量、及び、前記タップの係数を算出する請求項5に記載の信号波形等化方法。

請求項7

前記受信回路の回路規模が、前記受信回路の回路の部品数である請求項5または6に記載の信号波形等化方法。

請求項8

送信回路が送信する送信信号を受信する受信回路における受信信号のアイ・ダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を記憶する処理と、前記閾値に基づいて、前記受信回路の回路規模がより小さくなるように、前記受信回路のDFE計算アルゴリズムを設定する処理と、前記DFE計算アルゴリズムを用いて、前記送信回路から前記受信回路までの伝送線路の動作の確認を行う処理と、をコンピュータに実行させるプログラム

請求項9

前記受信回路の回路規模がより小さくなるように、前記閾値に基づいて前記受信回路のDFE計算アルゴリズムを設定し、タップの数量、及び、前記タップの係数を算出する処理をコンピュータに実行させる請求項8に記載のプログラム。

請求項10

前記受信回路の回路規模が、前記受信回路の回路の部品数である請求項8または9に記載のプログラム。

技術分野

0001

本発明は、信号波形等化装置、信号波形等化方法、及び、そのためのプログラムに関する。

背景技術

0002

近年、通信装置情報処理装置高速化が進み、制御機能を有するプリント回路基板上に、伝送速度が数10Gbps(Giga bit per second)のシリアル伝送形式の高速電気信号実装されるようになった。高速信号は、プリント回路基板上の伝送線路を通過する際に、シンボル間干渉ISI:Inter Symbol Interference)やランダム雑音等の影響により信号の高周波成分に歪みが生じるため、アイダイアグラム(Eye Diagram)特性が劣化する。なお、Eye Diagram特性とは、伝送特性の代表的な評価指標であり、信号を一定期間サンプリングして重ね合わせ表示したものである(横軸:時間、縦軸振幅)。測定者は、中央のEyeが大きく開いている程、ISI等のジッタによる劣化が少なく高品質な伝送と判断する。

0003

この信号劣化要因の中で、ISI等の確定的な性質を持つ要因は、送受信IC(IntegratedCircuit)の内部回路補正回路を実装することで対処することが可能である。

0004

これまで、伝送速度の上限が数Gbpsの場合は、補正回路として送信ICにEmphasis回路を実装し、受信ICにCTLE(Continuous Time Linear Equalizer:連続時間線形等化器)を実装することで、Eye Diagram特性を満足することができた。しかし、CLTEは、伝送線路のノイズ成分を含めた周波数特性全体を増幅し、さらに入力信号ビットパターンに応じて細かく補正することはできない。このため、10Gbps付近に達すると十分な特性を得ることができない。

0005

そこで、新たな補正回路として、入力信号の各ビット単位補正強度を調整できるDFE(Decision Feedback Equalizer:判定帰還型等化器)がCTLEの後段に実装されるようになった。

0006

DFEは、デジタルフィルタで構成されており、過去の入力信号である数ビットフィードバックして遅延量を持たせた後、各種計算手法を用いて算出した補正値タップ係数)を掛け合わせ、最新の入力信号に重ね合せる回路である。DFEは、フィードバックする信号のビット数タップの数)が多いほど広い周波数範囲を補正できるため、伝送線路で劣化した信号の補正効果が大きい。

0007

しかし、補正効果の大きなDFEの実装には課題がある。実装するDFEのタップ数及び各タップの係数は、送受信ICの解析モデル形式に対応した伝送線路シミュレータを使用して計算可能である。しかし、この時の最適値は、常にEye Diagram特性において最もEyeが開口する最良値であり、実際に装置やICの仕様上必要とする値以上の過剰な値が返される。その結果、回路規模が大きくなるため消費電力が増加し、さらに高額ICが必須となる傾向にある。

0008

特許文献1は、信号波形等化装置において、AFC(Auto Frequency Control)/APC(Auto Phase Control)の機能を波形等化の機能と融合させるとともに、回路規模を削減する技術を開示している。

0009

特許文献2は、高速の通信信号の歪みを効果的に補正する技術を開示している。

0010

特許文献3は、等化精度を維持しつつ、消費電力を抑制することができる技術を開示している。

0011

なお、特許文献1〜3の公知例は、いずれも入力信号の劣化具合に応じて補正係数を算出する際、伝送特性を最良とする(Eye Diagramを最大開口させる)ことを目的としている。

先行技術

0012

特開平11−112390号公報
特開2004−336707号公報
特開2011−151755号公報

発明が解決しようとする課題

0013

DFEを有するICを使用して高速信号を設計する際、実装するDFEのタップ数及び各タップの係数は、送受信ICの解析モデル形式に対応した伝送線路シミュレータを使用して計算することができる。

0014

しかし、このときの計算値は、伝送特性の時間軸における評価指標として代表的なEye Diagram特性が最良となる値である。従って、装置仕様の要求以上のDFE能力を有する高性能且つ高額なICを選定している場合は、過剰な値となり回路規模と消費電力が増大することになる。反対に、DFE能力不足のICを選定している場合は、回路規模と消費電力は低く抑えられるが伝送特性を満足できない。

0015

このように、装置仕様に過不足無く、回路規模と消費電力を最小限に抑えた適切なDFE能力を有する安価なICを、設計初期段階で選定または途中段階から再選定できる方法が課題である。

0016

特許文献1は、入力信号の劣化具合に応じて補正係数を算出し、Eye Diagramを最大化することを主としている。また、回路規模削減は回路ブロック共用化によるものである。

0017

特許文献2は、入力信号と相関信号を参照させ最大値を含むビットシーケンスを検出し、後段回路で定期的に発生する最大値を含むビットを補正することで全体のEye Diagram特性を補正している。この際、最適化は、Eye Diagramが最大開口となる補正値を選定している。また、特許文献2は、回路規模削減については言及していない。

0018

特許文献3は、補正回路と等価誤差検出回路(補正回路で補正した値の補正)を有し最適化精度を向上している。しかし、この際、最適化は、Eye Diagramが最大開口となる補正値を選定している。また、特許文献3は、回路規模削減については言及していない。

0019

従って、上記の文献に記載の技術は、いずれも入力信号の劣化具合に応じて補正係数を算出する際、伝送特性を最良とする(Eye Diagramを最大開口させる)ことを目的としている。すなわち、上記の文献に記載の技術は、伝送特性を問題ないレベルに保ちながら低消費電力化することができない。

0020

このため、本発明の目的は、上述した課題である、伝送特性を問題ないレベルに保ちながら低消費電力化することができない、という問題を解決する信号波形等化装置等を提供することにある。

課題を解決するための手段

0021

本発明の信号波形等化装置は、送信回路が送信する送信信号を受信する受信回路における受信信号のアイ・ダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を記憶する記憶手段と、前記閾値に基づいて、前記受信回路の回路規模がより小さくなるように、前記受信回路のDFE計算アルゴリズムを設定し、前記DFE計算アルゴリズムを用いて、前記送信回路から前記受信回路までの伝送線路の動作の確認を行う制御手段と、を包含する。

0022

本発明の信号波形等化方法は、送信回路が送信する送信信号を受信する受信回路における受信信号のアイ・ダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を記憶し、前記閾値に基づいて、前記受信回路の回路規模がより小さくなるように、前記受信回路のDFE計算アルゴリズムを設定し、前記DFE計算アルゴリズムを用いて、前記送信回路から前記受信回路までの伝送線路の動作の確認を行う。

0023

本発明のコンピュータプログラムは、送信回路が送信する送信信号を受信する受信回路における受信信号のアイ・ダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を記憶する処理と、前記閾値に基づいて、前記受信回路の回路規模がより小さくなるように、前記受信回路のDFE計算アルゴリズムを設定する処理と、前記DFE計算アルゴリズムを用いて、前記送信回路から前記受信回路までの伝送線路の動作の確認を行う処理と、をコンピュータに実行させる。

発明の効果

0024

本発明によれば、伝送特性を問題ないレベルに保ちながら低消費電力化することができない、という問題を解決する、という効果を奏する。

図面の簡単な説明

0025

図1は、第一の実施の形態に係る、伝送線路モデル接続構成の一例を示す図である。
図2は、第一の実施の形態に係る、信号波形等化装置の構成の一例を示すブロック図である。
図3は、信号波形等化装置の動作を示すフローチャートである。
図4は、第二の実施形態に係る、信号波形等化装置の構成の一例を示すブロック図である。

実施例

0026

<第一の実施形態>
本発明の第一の実施の形態について、図面を参照して詳細に説明する。

0027

図1は、第一の実施の形態に係る、伝送線路モデルの接続構成の一例を示す図である。図1は、プリント回路基板100上に実装された送信IC101と受信IC103の間を、伝送線路102で接続した回路接続の概略図である。ここで、伝送線路102は、高速伝送で一般的に採用される差動信号とする。

0028

また、図1において、トポロジー110は、プリント回路基板100に対応し、該当する差動信号をトポロジーとして表記した部分である。差動信号ピントポロジー111は、送信回路である送信IC101の該当する差動信号ピンのトポロジーである。伝送線路トポロジー112は、伝送線路102のトポロジーである。差動信号ピントポロジー113は、受信回路である受信IC103の該当する差動信号ピンのトポロジーである。

0029

さらに、図1において、内部ブロック121は、差動信号ピントポロジー111のPMA(Physical Medium Attachment:物理媒体接続)層の内部を示すブロックである。内部ブロック121は、シリアル信号パラレル信号に変換するSerdes(Serializer/Deserializerの略)回路、並びに信号の高域補正を行うEmphasis回路で構成される。

0030

同様に、内部ブロック123は、差動信号ピントポロジー113のPMA層の内部を示すブロックである。内部ブロック123は、信号の線形補正を行うCTLE、非線形補正を行うDFE、受信データ群から基準信号再生するCDR(Clock and Data Recovery)回路、及び、パラレル信号をシリアル信号に変換するSerdes回路で構成される。

0031

ところで、一般に、伝送線路シミュレータを使用して該当信号のDFEのタップ数及び各タップの係数の最適値を計算する際、以下の(1)〜(4)に示す全体条件とトポロジー110を構成する各要素の条件を、伝送線路シミュレータに設定する必要がある。ただし、(1)〜(4)の設定は、図示しない伝送線路シミュレータを用いて計算する上で最低限必要となるパラメータとする。
(1)全体条件の設定
図示しない伝送線路シミュレータの使用者であるハードウェア設計者(以下、設計者)は、解析ビット数やビットシーケンス、伝送速度、出力結果の形式を指定する。
(2)送信IC101(差動信号ピントポロジー111)の設定
設計者は、送信信号の振幅やEmphasisの補正強度を指定する。なお、以下では、送信IC101の解析モデルを送信ICモデルと記載する。
(3)伝送線路102(伝送線路トポロジー112)の設定
設計者は、図示しない伝送線路シミュレータによって事前に実測した伝送線路102の解析モデル(以下、伝送線路モデルと記載)、または他のシミュレータ計算方法で生成した伝送線路モデルを読込ませる。ここで、伝送線路モデルの生成方法や種類に関しては、本実施形態の本質には直接関係しないので詳細は割愛する。
(4)受信IC103(差動信号ピントポロジー113)の設定
設計者は、CTLEの補正強度、DFEの補正強度、及び、CDR回路の補正強度を指定する。

0032

このとき、(4)のDFEは、他のパラメータと比較して設定パターンが突出して膨大であり、全ての組合せを手動パラメトリック解析することは不可能である。そのため、設計者は、受信IC103の解析モデル(以下、受信ICモデルと記載)が持つ自動最適化モードに設定して解析を行う。自動最適化モードは、全パターンのパラメトリック解析を順次自動的に行い、Eye Diagram特性が最良となる値を算出するため、実際の装置やICの仕様として必要以上の過剰な値が出力される。

0033

そこで、本実施形態の信号波形等化装置200(図2)では、以下の解決手段を提案する。すなわち、信号波形等化装置200は、所望の伝送規格に応じた試験ビット数とEye Diagramの振幅軸及び時間軸の閾値を設定できる機能を有する。そして、信号波形等化装置200は、設定された閾値を基に受信ICモデルに記述されているDFE計算アルゴリズムの書き換えを行う。その結果、信号波形等化装置200は、受信ICモデルが保有する自動最適化モードを使用し、且つ設計者が設定した閾値に適合するような解である最適値(装置仕様に過不足が無い伝送品質を確保しながら、低消費電力化する回路規模になる(回路規模が小さくなる)タップ数と各タップの係数)を算出することができる。なお、回路規模は、例えば、受信IC103の回路の部品数、等とするが、それ以外の任意の指標を設定してもよい。

0034

図2は、信号波形等化装置200の構成の一例を示すブロック図である。

0035

信号波形等化装置200は、入力部201、制御部202、共通制御バス203、解析条件記憶部204、データ記憶部209、及び、出力部210を含む。

0036

入力部201は、各種条件の設定や工程指示を行う機能を有する。入力部201は、解析対象信号の送信ICモデル、受信ICモデル及び伝送線路モデルのそれぞれのパラメータ値や、各モデルでの解析実行結果出力指示等の工程指示、を含む設定値の入力を行う。なお、入力部201で入力されるこれら設定値は、設定条件とも呼ばれる。

0037

制御部202は、入力部201、及び、出力部210とのデータの受け渡しを行う。また、制御部202は、共通制御バス203を介して、入力部201で入力された設定条件を解読し、解析条件として解析条件記憶部204に格納し、解析条件に対応する設定値を、データ記憶部209に格納している解析モデルのデータ(送信ICモデル、受信ICモデル及び伝送線路モデル)に反映する。さらに、制御部202は、送信IC101から受信IC103までの伝送線路の動作の確認を行う解析の実行後にデータ記憶部209に格納された解析結果等の内容を、出力部210に出力する等の制御機能を有する。

0038

解析条件記憶部204は、設定された解析条件を格納する機能を有する。制御部202は、入力部201に入力された前述の設定条件を解読し、書き込み制御して共通制御バス203経由で解析条件記憶部204に解析条件として格納する。

0039

解析条件記憶部204は、送信IC設定値・記憶部205、受信IC設定値・記憶部206、閾値記憶部207、及び、共通条件設定値・記憶部208で構成される。

0040

送信IC設定値・記憶部205は、送信IC101の解析条件として、送信IC101の設定値を格納する。たとえば、送信IC設定値・記憶部205は、送信する信号の電圧値電流強度、Emphasis回路の補正強度情報を設定する。

0041

受信IC設定値・記憶部206は、受信IC103の解析条件として、受信IC103の設定値を格納する。たとえば、受信IC設定値・記憶部206は、CTLE、DFE、及び、CDR回路の補正強度情報を格納する。また、受信IC設定値・記憶部206は、機能の一部としてDFEの閾値を記憶する閾値記憶部207を有する。制御部202は、この閾値を基にして受信ICモデルが保有するDFE計算アルゴリズムの書き換えを行う。

0042

その結果、信号波形等化装置200は、DFE計算アルゴリズムにおける最適値(伝送品質を確保しながら低消費電力化する回路規模になる(回路規模が小さくなる)タップ数と各タップの係数)を算出することができる。本機能(閾値記憶部207)による制御機能を有することが、既存技術との差分である。

0043

共通条件設定値・記憶部208は、解析するビット数やビットシーケンス、伝送速度、出力結果の形式等、解析全体に関するパラメータを格納する。

0044

データ記憶部209は、送信ICモデル、受信ICモデル、伝送線路モデル、及び、解析後の結果を格納する。また、入力部201から解析条件記憶部204に設定された解析条件は、随時、共通制御バス203を経由してデータ記憶部209に反映される。

0045

出力部210は、出力の機能を有し、DFEタップ数及び各タップの係数の最適値を出力する。その他、出力部210は、入力部201にて指示された内容に従って各種結果を出力することが可能である。

0046

ここで、入力部201は、例えばマウスキーボード、内蔵のキーボタンなどで実現され、入力操作に用いられる。出力部210は、例えばディスプレイで実現され、出力を確認するために用いられる。

0047

また、制御部202は、例えば、論理回路等のハードウェア回路で構成される。解析条件記憶部204、及び、データ記憶部209は、例えば、ディスク装置半導体メモリ等の記憶装置で構成される。

0048

また、制御部202は、コンピュータ装置によって実現されてもよい。この場合、制御部202は、コンピュータである信号波形等化装置200のプロセッサが、図示されないメモリ上のプログラムを実行することで実現される制御回路であってもよい。プログラムは、不揮発性メモリに格納されてもよい。

0049

図3は、信号波形等化装置200の動作を示すフローチャートである。

0050

まず、設計者は、設計対象の装置仕様と高速信号の規格を考慮して、送受信ICの選定を行う(ステップS301)。なお、この工程は、本実施形態の本質には関係ないが、説明の便宜上記載している。

0051

また、ステップS301の後、設計者は、プリント回路基板100の設計を行い、プリント回路基板100の構成を表すプリント回路基板データを作成する(ステップS302)。なお、この工程も、本実施形態の本質には関係ないが、説明の便宜上記載している。

0052

そして、制御部202における解析においてメモリ上の本プログラムを実行する前に、設計者は、入力部201に入力すべき必要なデータを事前に準備する(ステップS303)。

0053

また、ステップS303において、入力部201は、ステップS301で選定した送信IC101と受信IC103それぞれの解析モデルである送信ICモデルと受信ICモデルを入力する。さらに、入力部201は、受信IC103のEye Diagram(アイ・ダイアグラム)特性の閾値情報として、試験ビット数、Eye Diagram特性の、許容する振幅軸及び時間軸の閾値(DFE閾値)を入力する。DFE閾値は、後のステップS307で閾値記憶部207に設定される。そして、制御部202は、ステップS302で設計したプリント回路基板データを基に、S行列形式等の伝送線路モデルを生成する。ここで、S行列(Scattering Parameter)とは、信号を波動と捉え、波の散乱度合い対象回路(プリント回路基板100における回路)の特性を行列形式で表わしたものである。なお、伝送線路モデルの形式は、本実施形態の本質には関係ないため、S行列形式に拘る必要はなく、任意とする。

0054

次に、制御部202は、メモリ上の本プログラムに、入力部201からステップS303で準備した送信ICモデル、受信ICモデル、及び、伝送線路モデルを読み込ませる。そして、制御部202は、解読後、共通制御バス203経由でデータ保持部209にデータを格納する(ステップS304)。

0055

次に、制御部202は、データ記憶部209に格納された情報を基に、プリント回路基板100の解析の共通条件として、解析ビット数やビットシーケンス、伝送速度等の解析全体に関するパラメータの値を設定する(ステップS305)。そして、制御部202は、解読後、共通制御バス203を経由して共通条件設定値・記憶部208に値を格納する。

0056

また、制御部202は、ステップS303までに入力された入力部201からの情報を基に、送信IC101の送信ICモデルに対して解析条件(主に電圧振幅やEmphasis強度のパラメータ値)を設定する(ステップS306)。そして、制御部202は、解読後、共通制御バス203を経由して送信IC設定値・記憶部205に設定値を格納する。なお、設定パラメータ項目は、採用するICに依存する。

0057

さらに、制御部202は、ステップS303までに入力された入力部201からの情報を基に、受信IC103の受信ICモデルに対し、解析条件(主にCTLEやDFEのパラメータ値)を設定する(ステップS307)。そして、制御部202は、解読後、共通制御バス203を経由して受信IC設定値・記憶部206に設定値を格納する。なお、設定パラメータの項目は、採用するICに依存する。ここで、制御部202は、DFEを自動解析モードに設定し、且つステップS303で事前に準備したDFE閾値を設定する。そして、制御部202は、解読後、共通制御バス203を経由して閾値記憶部207に閾値の値を格納する。

0058

この後、制御部202は、入力部201から行われた解析実行指示を解読後、共通制御バス203を経由して、解析条件記憶部204に格納された解析条件及びデータ記憶部209に格納された解析モデルに基づいて解析を実行する。解析終了後、制御部202は、結果(解析結果)をデータ記憶部209に格納する(ステップS308)。

0059

ステップS308における解析が正常終了した場合(DFE計算アルゴリズムの解のうち、設定した閾値の条件を満足する解(最適値)がある場合)、制御部202は、ステップS309において、正常終了したことを表す結果フラグ一緒に、DFE計算アルゴリズムにおける最適値(伝送品質を確保しながら低消費電力化する回路規模になる(回路規模が小さくなる)タップ数と各タップの係数)を、解析結果としてデータ記憶部209に格納する。

0060

一方、最適値が得られずに解析が異常終了した場合、制御部202は、異常終了結果フラグのみをデータ記憶部209に格納する。

0061

入力部201から解析結果の出力指示を受けて、制御部202は、解読後、共通制御バス203を経由して、データ記憶部209に格納された解析結果が収束しているか確認する(ステップS309)。解析結果が収束している状態は、正常終了したことを表す結果フラグと一緒に、DFE計算アルゴリズムにおける最適値がデータ記憶部209に格納されているということである。

0062

解析結果が収束していない異常終了時(ステップS309でNo)、制御部202は、ステップS310に移行する。また、正常終了時(ステップS309でYes)、制御部202は、ステップS311に移行する。

0063

ステップS309でNoの場合、設計者は、異常終了(設定した閾値の条件を満足するDFE計算アルゴリズムの解は無し)となった原因を調査する(ステップS310)。調査の結果、伝送線路特性が原因である場合、設計者は、ステップS302に戻り、該当する高速信号のプリント回路基板上の配線修正する。伝送線路が要因では無い場合、送信IC101または受信IC103の補正回路能力が不足していることから、設計者は、ステップS301に戻り、ICの再選定を行う。

0064

解析が正常終了した場合(ステップS309でYesの場合)、制御部202は、データ記憶部209に格納された最適値を、共通制御バス203を経由して出力部210に出力する(ステップS311)。

0065

以上のように、本実施形態の特徴は、制御部202が、閾値に基づいて、信号の伝送品質を確保しながら回路規模が小さくなるDFEタップ数と各タップの係数を算出することで、低消費電力並びに採用するICのコストの削減を可能にすることである。例えば、過去の設計事例を基に一例を示すと、DFEタップ数を10個から3個に削減できた場合、1トランシーバ(1レーン)当たり約20mW(ミリワット)の消費電力削減効果を見込める。更に、対象の信号規格マルチレーンの場合、レーン数に比例した削減を見込めるため、100GBASE−KR等4レーン構成の場合は約80mWの削減効果がある。また、必要なDFE能力が下がることで、採用するICのグレードランクを下げることができ、例えば、価格を約3分の2に低減可能となる。ただし、対象ICの種類や出荷数量市場動向やメーカにより大きく変動するため、詳細はIC毎に精査する必要がある。

0066

本実施形態に係る信号波形等化装置200は、以下に記載するような効果を奏する。

0067

すなわち、伝送特性を問題ないレベルに保ちながら低消費電力化することができない、という問題を解決する、という効果を奏する。

0068

その理由は、受信IC103における受信信号のアイ・ダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を設定し、閾値に基づいて、受信IC103の回路規模がより小さくなるように、受信IC103のDFE計算アルゴリズムを設定するからである。
<第二の実施形態>
次に、本発明の第二の実施の形態について図面を参照して詳細に説明する。

0069

図4は、第二の実施形態に係る、信号波形等化装置400の構成の一例を示すブロック図である。

0070

信号波形等化装置400は、記憶部401、及び、制御部402から構成される。

0071

記憶部401は、送信回路が送信する送信信号を受信する受信回路における受信信号のアイ・ダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を記憶する。制御部402は、閾値に基づいて、受信回路の回路規模が、より小さくなるように、受信回路のDFE計算アルゴリズムを設定し、DFE計算アルゴリズムを用いて、送信回路から受信回路までの伝送線路の動作の確認を行う。

0072

本実施形態に係る信号波形等化装置400は、以下に記載するような効果を奏する。

0073

すなわち、伝送特性を問題ないレベルに保ちながら低消費電力化することができない、という問題を解決する、という効果を奏する。

0074

その理由は、本実施形態に係る信号波形等化装置400は、受信回路における受信信号のアイ・ダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を設定し、閾値に基づいて、受信回路の回路規模がより小さくなるように、受信回路のDFE計算アルゴリズムを設定するからである。

0075

以上、図面を参照して本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

0076

100プリント回路基板
101 送信IC
102伝送線路
103 受信IC
110トポロジー
111差動信号ピントポロジー
112 伝送線路トポロジー
113 差動信号ピントポロジー
121内部ブロック
123 内部ブロック
200信号波形等化装置
201 入力部
202 制御部
203共通制御バス
204解析条件記憶部
205 送信IC設定値・記憶部
206 受信IC設定値・記憶部
207閾値記憶部
208共通条件設定値・記憶部
209データ記憶部
210 出力部
400 信号波形等化装置
401 記憶部
402 制御部

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