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技術 積層セラミックキャパシタ、積層セラミックキャパシタの製造方法及び積層セラミックキャパシタの実装基板

出願人 サムソンエレクトロ−メカニックスカンパニーリミテッド.
発明者 イ・ジョン・ホパク・ミュン・チョンキム・ド・ヨンキム・チャン・フン
出願日 2017年3月1日 (2年4ヶ月経過) 出願番号 2017-038081
公開日 2017年7月13日 (2年0ヶ月経過) 公開番号 2017-123478
状態 特許登録済
技術分野 セラミックコンデンサ コンデンサの取付 固定コンデンサ及びコンデンサ製造装置 コンデンサの容器・被覆一般
主要キーワード 空間確保 サイズ規格 容量設計 略六面体 装着過程 六面体状 外部面 容量確保
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この項目の情報は公開日時点(2017年7月13日)のものです。
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図面 (8)

課題

積層セラミックキャパシタ、積層セラミックキャパシタの製造方法及び積層セラミックキャパシタの実装基板を提供する。

解決手段

厚さ方向に対向する第1の主面5及び第2の主面6、長さ方向に対向する第1の側面1及び第2の側面2を有し、幅より厚さの大きいセラミック本体110と、第1の側面1に配置され、第1の主面5に隣接した領域より第2の主面6に隣接した領域が厚い第1の外部電極131と、第2の側面2に配置され、第1の主面5に隣接した領域より第2の主面6に隣接した領域が厚い第2の外部電極132と、第1及び第2の外部電極131、132、第1の主面5及び第2の主面6に隣接した領域の両方において、第1及び第2の外部電極131,132の内部面から端部までの全体の領域にわたってガラスフリットを含み、第1及び第2の外部電極131,132の内部面から端部までの全体の領域にわたって境界面を含まない。

概要

背景

積層セラミックキャパシタは、積層された複数の誘電体層と、一つの誘電体層を介して対向して配置される内部電極と、上記内部電極に電気的に接続された外部電極と、を含む。

積層セラミックキャパシタは基板実装されて用いられ、基板への実装時、回路基板上の実装パッドと外部電極はハンダを介して電気的に連結され、上記実装パッドは基板上の配線パターン導電性ビアを介して他の外部回路と連結されることができる。

積層セラミックキャパシタを基板に実装したときに積層セラミックキャパシタが倒れたり整列されなかったりすると、実装不良が発生し、隣接した電子部品との接触によるショートが発生する可能性がある。

概要

積層セラミックキャパシタ、積層セラミックキャパシタの製造方法及び積層セラミックキャパシタの実装基板を提供する。厚さ方向に対向する第1の主面5及び第2の主面6、長さ方向に対向する第1の側面1及び第2の側面2を有し、幅より厚さの大きいセラミック本体110と、第1の側面1に配置され、第1の主面5に隣接した領域より第2の主面6に隣接した領域が厚い第1の外部電極131と、第2の側面2に配置され、第1の主面5に隣接した領域より第2の主面6に隣接した領域が厚い第2の外部電極132と、第1及び第2の外部電極131、132、第1の主面5及び第2の主面6に隣接した領域の両方において、第1及び第2の外部電極131,132の内部面から端部までの全体の領域にわたってガラスフリットを含み、第1及び第2の外部電極131,132の内部面から端部までの全体の領域にわたって境界面を含まない。

目的

本発明の目的は、積層セラミックキャパシタ、積層セラミックキャパシタの製造方法及び積層セラミックキャパシタが実装された基板を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

厚さ方向に対向する第1の主面及び第2の主面、長さ方向に対向する第1の側面及び第2の側面を有し、幅より厚さの大きいセラミック本体と、前記第1の側面に配置され、前記第1の主面に隣接した領域より前記第2の主面に隣接した領域が厚い第1の外部電極と、前記第2の側面に配置され、前記第1の主面に隣接した領域より前記第2の主面に隣接した領域が厚い第2の外部電極と、前記セラミック本体内に配置され、前記第1の外部電極及び第2の外部電極とそれぞれ連結される第1の内部電極及び第2の内部電極と、を含み、前記第1及び第2の外部電極は、前記第1の主面及び第2の主面に隣接した領域の両方において、第1及び第2の外部電極の内部面から端部までの全体の領域にわたってガラスフリットを含み、前記第1及び第2の外部電極の内部面から端部までの全体の領域にわたって境界面を含まない、積層セラミックキャパシタ

請求項2

前記第1の外部電極及び前記第2の外部電極の上部の最大厚さをa、前記第1の外部電極及び前記第2の外部電極の下部の最大厚さをbとしたとき、1.5≦b/a≦4を満たす、請求項1に記載の積層セラミックキャパシタ。

請求項3

前記積層セラミックキャパシタの重心は、前記セラミック本体の重心より下側に位置する、請求項1に記載の積層セラミックキャパシタ。

請求項4

前記第1の内部電極及び第2の内部電極は、前記セラミック本体の実装面に対して垂直に配置される、請求項1に記載の積層セラミックキャパシタ。

請求項5

前記第1の内部電極及び第2の内部電極は、前記セラミック本体の実装面に対して水平に配置される、請求項1に記載の積層セラミックキャパシタ。

請求項6

前記第1の外部電極及び第2の外部電極は、前記セラミック本体の第2の主面に伸びバンド部を含む、請求項1に記載の積層セラミックキャパシタ。

請求項7

複数のセラミックグリーンシートを設ける段階と、前記セラミックグリーンシートに内部電極パターンを形成する段階と、前記セラミックグリーンシートを積層し焼成して、誘電体層及び内部電極が交互に配置され、厚さ方向に対向する第1の主面及び第2の主面、長さ方向に対向する第1の側面及び第2の側面を有するセラミック本体を形成する段階と、前記セラミック本体の第1の主面に隣接した領域より前記セラミック本体の第2の主面に隣接した領域がさらに厚く形成されるように、前記セラミック本体の第1の側面及び第2の側面に外部電極を形成する段階と、を含み、前記第1及び第2の外部電極は、前記第1の主面及び第2の主面に隣接した領域の両方において、第1及び第2の外部電極の内部面から端部までの全体の領域にわたってガラスフリットを含み、前記第1及び第2の外部電極の内部面から端部までの全体の領域にわたって境界面を含まない、積層セラミックキャパシタの製造方法。

請求項8

前記外部電極を形成する段階は、前記セラミック本体の第1の側面及び第2の側面に外部電極ペーストを1次塗布し、外部電極ペーストが1次塗布された領域のうち前記第2の主面に隣接した領域に前記外部電極ペーストを2次塗布する段階を含む、請求項7に記載の積層セラミックキャパシタの製造方法。

請求項9

前記外部電極を形成する段階は、前記セラミック本体を外部電極ペーストにディッピング(dipping)して行われる、請求項7に記載の積層セラミックキャパシタの製造方法。

請求項10

前記外部電極を形成する段階は、外部電極ペーストを前記セラミック本体に印刷して行われる、請求項7に記載の積層セラミックキャパシタの製造方法。

請求項11

前記外部電極の上部の最大厚さをa、前記外部電極の下部の最大厚さをbとしたとき、1.5≦b/a≦4を満たす、請求項7に記載の積層セラミックキャパシタの製造方法。

請求項12

前記セラミック本体及び前記外部電極を含む積層セラミックキャパシタの重心は、前記セラミック本体の重心より下側に位置する、請求項7に記載の積層セラミックキャパシタの製造方法。

請求項13

上部に第1の電極パッド及び第2の電極パッドを有する印刷回路基板と、前記印刷回路基板上に実装された積層セラミックキャパシタと、を含み、前記積層セラミックキャパシタは、厚さ方向に対向する第1の主面及び第2の主面、長さ方向に対向する第1の側面及び第2の側面を有し、幅より厚さの大きいセラミック本体、前記第1の側面に配置され、前記第1の主面に隣接した領域より前記第2の主面に隣接した領域が厚い第1の外部電極、前記第2の側面に配置され、前記第1の主面に隣接した領域より前記第2の主面に隣接した領域が厚い第2の外部電極、及び前記セラミック本体内に配置され、前記第1の外部電極及び第2の外部電極とそれぞれ連結される第1の内部電極及び第2の内部電極を含み、前記第1及び第2の外部電極は、前記第1の主面及び第2の主面に隣接した領域の両方において、第1及び第2の外部電極の内部面から端部までの全体の領域にわたってガラスフリットを含み、前記第1及び第2の外部電極の内部面から端部までの全体の領域にわたって境界面を含まない、積層セラミックキャパシタの実装基板

請求項14

前記積層セラミックキャパシタは、前記セラミック本体の第2の主面が前記印刷回路基板に隣接して対向するように実装される、請求項13に記載の積層セラミックキャパシタの実装基板。

請求項15

前記第1の外部電極及び前記第2の外部電極の上部の最大厚さをa、前記第1の外部電極及び前記第2の外部電極の下部の最大厚さをbとしたとき、1.5≦b/a≦4を満たす、請求項13に記載の積層セラミックキャパシタの実装基板。

請求項16

前記積層セラミックキャパシタの重心は、前記セラミック本体の重心より下側に位置する、請求項13に記載の積層セラミックキャパシタの実装基板。

技術分野

0001

本発明は、積層セラミックキャパシタ、積層セラミックキャパシタの製造方法及び積層セラミックキャパシタの実装基板に関する。

背景技術

0002

積層セラミックキャパシタは、積層された複数の誘電体層と、一つの誘電体層を介して対向して配置される内部電極と、上記内部電極に電気的に接続された外部電極と、を含む。

0003

積層セラミックキャパシタは基板実装されて用いられ、基板への実装時、回路基板上の実装パッドと外部電極はハンダを介して電気的に連結され、上記実装パッドは基板上の配線パターン導電性ビアを介して他の外部回路と連結されることができる。

0004

積層セラミックキャパシタを基板に実装したときに積層セラミックキャパシタが倒れたり整列されなかったりすると、実装不良が発生し、隣接した電子部品との接触によるショートが発生する可能性がある。

先行技術

0005

韓国特許10‐0586962号公報

発明が解決しようとする課題

0006

本発明の目的は、積層セラミックキャパシタ、積層セラミックキャパシタの製造方法及び積層セラミックキャパシタが実装された基板を提供することである。

課題を解決するための手段

0007

本発明の一実施形態によれば、幅より厚さの大きいセラミック本体と、上記セラミック本体内に配置された内部電極と、上記セラミック本体の外部面に配置される外部電極と、を含む積層セラミックキャパシタが提供される。

0008

本発明の一実施形態による積層セラミックキャパシタは、セラミック本体の長さ方向の側面に配置された外部電極が、セラミック本体の実装面である下面に隣接した領域でさらに厚く形成されるため、積層セラミックキャパシタの実装安定性を向上させることができる。

0009

本発明の一実施形態による積層セラミックキャパシタは、積層セラミックキャパシタの重心が上記セラミック本体の重心より下側に位置することができる。

0010

本発明の他の実施形態によれば、上部に第1及び第2の電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された積層セラミックキャパシタと、を含む積層セラミックキャパシタの実装基板が提供される。

0011

上記積層セラミックキャパシタは、厚さ方向に対向する第1の主面及び第2の主面、長さ方向に対向する第1の側面及び第2の側面を有し、幅より厚さの大きいセラミック本体と、
前記第1の側面に配置され、前記第1の主面に隣接した領域より前記第2の主面に隣接した領域が厚い第1の外部電極と、
前記第2の側面に配置され、前記第1の主面に隣接した領域より前記第2の主面に隣接した領域が厚い第2の外部電極と、
前記セラミック本体内に配置され、前記第1の外部電極及び第2の外部電極とそれぞれ連結される第1の内部電極及び第2の内部電極と、
を含み、
前記第1及び第2の外部電極は、前記第1の主面及び第2の主面に隣接した領域の両方において、第1及び第2の外部電極の内部面から端部までの全体の領域にわたってガラスフリットを含み、前記第1及び第2の外部電極の内部面から端部までの全体の領域にわたって境界面を含まない。

0012

上記積層セラミックキャパシタは、上記セラミック本体の下面が上記印刷回路基板に隣接して対向するように実装されることができる。

発明の効果

0013

本発明の一実施形態によれば、基板への実装時のチップの倒れ現象が改善されて実装安定性に優れた積層セラミックキャパシタ、積層セラミックキャパシタの製造方法及びその実装基板を提供することができる。

図面の簡単な説明

0014

本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図である。
図1のA-A’線に沿う断面図である。
図1のB-B’線に沿う断面図である。
本発明の一実施形態による積層セラミックキャパシタの幅-厚さ方向の断面図であって、内部電極及び誘電体層の積層方向の変形例を示す図である。
本発明のさらに他の実施形態による積層セラミックキャパシタの製造方法を示すフローチャートである。
本発明の一実施形態による積層セラミックキャパシタの実装基板を示す斜視図である。
図6のC-C’線に沿う断面図である。

実施例

0015

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

0016

積層セラミックキャパシタ100
図1は本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図2図1のA-A’線に沿う断面図である。

0017

図1及び図2を参照すると、本発明の一実施形態による積層セラミックキャパシタ100は、セラミック本体110と、外部電極131、132と、を含む。

0018

図1及び図2に示されているように、上記外部電極131、132は、上記セラミック本体110の外部面に配置され、且つその厚さがセラミック本体の厚さ方向において異なる。

0019

例えば、上記外部電極131、132は、セラミック本体110の厚さ方向の一面に隣接した領域がセラミック本体の厚さ方向の他面に隣接した領域より厚く形成されることができる。

0020

上記のようにセラミック本体の厚さ方向の一面に隣接した領域の外部電極131、132がさらに厚く形成される場合、セラミックキャパシタを基板に実装するときのチップの倒れ現象が改善されて実装安定性を確保することができる。

0021

以下、本発明の一実施形態による積層セラミックキャパシタ100をより詳細に説明する。

0022

本発明の一実施形態によれば、図1及び図2に示されているT‐方向はセラミック本体110の厚さ方向、L‐方向はセラミック本体110の長さ方向、W‐方向はセラミック本体110の幅方向である。

0023

また、本発明の積層セラミックキャパシタ100は、基板への実装時、上記セラミック本体110の厚さ(T)方向が基板に垂直になるように配置されることができる。

0024

図1及び図2を参照すると、上記セラミック本体110は、複数の誘電体層111を含み、長さ方向に対向する第1の側面1及び第2の側面2、幅方向に対向する第3の側面3及び第4の側面4、及び厚さ方向に対向する第1の主面5及び第2の主面6を有することができる。上記セラミック本体110は、その形状に特に制限はなく、図示のように完全な直線を有する六面体状ではないが、略六面体状であれば良い。

0025

本発明の一実施形態によれば、上記第2の主面6は、上記積層セラミックキャパシタを印刷回路基板に実装するときに印刷回路基板に隣接して対向する実装面であれば良い。

0026

上記セラミック本体110は、複数の誘電体層111が積層されて形成されることができる。図2に示されているように、上記セラミック本体は、誘電体層111上に形成された内部電極121、122を含み、内部電極が形成された複数の誘電体層が積層されて形成されることができる。上記内部電極は、第1の内部電極121及び第2の内部電極122を含み、上記第1及び第2の内部電極121、122は少なくとも一つの誘電体層111を介して上記誘電体層上に交互に配置されることができる。

0027

上記第1の内部電極121は上記セラミック本体の第1の側面1から露出し、上記第2の内部電極122は上記セラミック本体の第2の側面2から露出することができる。

0028

また、上記セラミック本体110は、内部電極を外部衝撃から保護するために最外側の内部電極の外側に配置されたカバー層113、114を含むことができる。

0029

本発明の一実施形態による積層セラミックキャパシタは、高容量具現のために上記セラミック本体110の幅(W)寸法より厚さ(T)寸法が大きい形態であることを特徴とする。

0030

一般の積層セラミックキャパシタの場合、幅と厚さがほぼ同じサイズで製作されてきた。

0031

しかしながら、本発明の一実施形態による積層セラミックキャパシタ100は、セラミック本体110の厚さ寸法の増加によって、基板への実装時に十分な空間確保が可能であり且つ高容量を具現することができる。

0032

但し、本発明の一実施形態のようにセラミック本体110の厚さを幅より大きくする場合は、高容量確保が可能であるという長所があるが、積層セラミックキャパシタの重心が上昇することにより、テーピングポケット内でチップが傾き、ピックアップ(Pick‐up)過程で上記チップを取り上げることができなくなったり、装着過程でチップの倒れ現象が発生する頻度が増加したりする可能性がある。

0033

しかしながら、本発明の一実施形態により基板の実装面であるセラミック本体の第2の主面6に隣接した領域の外部電極131、132の厚さがセラミック本体の第1の主面5に隣接した領域の外部電極131、132の厚さより厚い形状を有する場合は、上述した問題を解決することができる。

0034

本発明の一実施形態によれば、上記誘電体層111の平均厚さは、積層セラミックキャパシタの容量設計に合わせて任意に変わっても良い。

0035

また、誘電体層111は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム(BaTiO3)系又はチタン酸ストロンチウム(SrTiO3)系粉末を含むことができるが、本発明はこれに限定されない。

0036

上記カバー部113、114は、内部電極を含まないことを除いて誘電体層111と同じ材質及び構成を有することができる。上記カバー部は、単一の誘電体層又は二つ以上の誘電体層を積層して形成されたものであり、物理的又は化学的ストレスによる第1及び第2の内部電極121、122の損傷を防止する役割を行うことができる。

0037

上記第1及び第2の内部電極121、122は、特に制限されず、例えば、パラジウム(Pd)、パラジウム‐銀(Pd‐Ag)合金等の貴金属材料及びニッケル(Ni)、銅(Cu)のうち一つ以上の物質からなる導電性ペーストを用いて形成されることができる。

0038

一方、上記第1及び第2の内部電極121、122は、相違する極性を有する一対の電極であり、誘電体層111上に所定の厚さで導電性金属を含む導電性ペーストを印刷して形成されることができる。

0039

上記第1及び第2の内部電極121、122の焼成後の平均厚さは、静電容量を形成できれば特に制限されない。

0040

上記セラミック本体110は、複数の誘電体層111及び内部電極121、122を積層した後に焼成して形成され、その形状、寸法及び誘電体層111の積層数に特に制限はない。

0041

本発明の一実施形態による積層セラミックキャパシタは、高容量具現のために、上記セラミック本体110の幅と厚さをほぼ同じように設定したものではなく、幅(W)寸法より厚さ(T)寸法が大きい形態を有する。

0042

本発明の一実施形態による積層セラミックキャパシタ100は、セラミック本体110の厚さ寸法の増加によって、基板への実装時に実装面積を増加させなくても高容量を具現することができる。

0043

本発明の一実施形態によれば、図2に示されているように、上記誘電体層111及び内部電極121、122は、セラミック本体の厚さ(T)方向に積層されることができる。

0044

図2のように内部電極121、122を上記セラミック本体110の厚さ方向に積層してセラミック本体の厚さを増加させる場合、内部電極121、122の積層数を増加させることができる。これにより、印刷回路基板に積層セラミックキャパシタを実装するとき、印刷回路基板上で積層セラミックキャパシタが占める面積を増加させなくても容量を増加させることができる。

0045

上記内部電極121、122がセラミック本体110の厚さ方向に積層された場合、上記第1及び第2の内部電極121、122は、上記セラミック本体の第1の主面5又は第2の主面6に水平に配置されることができる。例えば、積層セラミックキャパシタが印刷回路基板に実装されるとき、上記第1及び第2の内部電極121、122は、上記印刷回路基板と対向する面である第2の主面6(実装面)に水平に配置されることができる。

0046

上記誘電体層111の積層数は、特に制限されないが、セラミック本体の厚さ方向に誘電体層及び内部電極が積層される場合は、例えば、500層以上であれば良い。誘電体層がセラミック本体の厚さ方向に積層される場合、上記のように誘電体層111の積層数が500層以上となるようにすることにより、上記セラミック本体の厚さ(T)が幅(W)より大きい高容量積層セラミックキャパシタを具現することができる。

0047

本発明の一実施形態によれば、上記外部電極131、132は、上記第1の内部電極121と連結される第1の外部電極131と、第2の内部電極122と連結される第2の外部電極132と、を含むことができる。上記第1の外部電極131は、上記セラミック本体の第1の側面に配置され、上記セラミック本体の第1の側面から上記セラミック本体の第1及び第2の主面及び第3及び第4の側面に伸びバンド部を含むことができる。

0048

上記第2の外部電極132は、上記セラミック本体の第2の側面に配置され、上記セラミック本体の第2の側面から上記セラミック本体の第1及び第2の主面及び第3及び第4の側面に伸びるバンド部を含むことができる。

0049

上記第1及び第2の外部電極131、132において上記第1の側面及び第2の側面に配置された領域は、セラミック本体の厚さ方向において一定でない厚さで形成されることができる。

0050

上記第1の側面及び第2の側面のうち上記第2の主面に隣接した領域は、上記第1の主面に隣接した領域より外部電極が相対的に厚く形成される。

0051

例えば、図2に示されているように、セラミック本体の第1の側面に配置された外部電極においてセラミック本体の第1の主面に隣接した領域の厚さをW1、セラミック本体の第2の主面に隣接した領域の厚さをW2としたとき、W1<W2を満たすことができる。

0052

本発明の一実施形態によれば、上記第1の外部電極131及び上記第2の外部電極132の上部の最大厚さをa、上記第1の外部電極131及び上記第2の外部電極132の下部の最大厚さをbとしたとき、1.5≦b/a≦4を満たすことができる。

0053

上記第1の外部電極131及び第2の外部電極132の上部の最大厚さは、上記セラミック本体の第1の側面1及び第2の側面2の上部に配置された第1の外部電極及び第2の外部電極の最大厚さであり、上記第1の外部電極131及び第2の外部電極132の下部の最大厚さは、上記セラミック本体の第1の側面1及び第2の側面2の下部に配置された第1の外部電極及び第2の外部電極の最大厚さである。

0054

上記上部及び下部は、上記セラミック本体の厚さ方向の中心(セラミック本体の厚さの1/2地点)を基準に区分されることができる。上記セラミック本体の厚さ方向において、上記セラミック本体の厚さ方向の中心より上側の領域を上部、上記セラミック本体の厚さ方向の中心より下側の領域を下部と定義する。

0055

上記b/aが1.5未満の場合は、外部電極の下部の厚さの増加による積層セラミックキャパシタの実装安定性改善効果がほぼなく、b/aが4より大きい場合は、外部電極の厚さの増加によって容量具現面積が減少するため、容量不良が発生する可能性がある。

0056

図3は、図1のB-B’線に沿う断面図である。

0057

図3に示されているように、本発明の一実施形態によれば、上記セラミック本体の第3の側面3及び第4の側面4に配置された外部電極のバンド部は、上記セラミック本体の第1の主面5に隣接した領域より第2の主面6に隣接した領域の方がさらに厚く形成されることができる。

0058

本発明の一実施形態とは異なり、外部電極が上記セラミック本体の厚さ方向の中心部を基準に実質的に対称になる場合は、積層セラミックキャパシタの重心がセラミック本体の重心とほぼ同じ位置に形成される。しかしながら、本発明の一実施形態のようにセラミック本体の実装面に隣接した領域の外部電極を相対的に厚く形成する場合は、積層セラミックキャパシタの重心をセラミック本体の厚さ方向の下側に移動させることができるため、積層セラミックキャパシタを基板に実装するときに実装安定性を付与することができる。

0059

上述したように、本発明の一実施形態によれば、上記外部電極が上記セラミック本体の厚さ方向の下部に偏って形成されることにより、積層セラミックキャパシタの重心がセラミック本体の重心より厚さ方向の下側に位置されることができるため、セラミックキャパシタを基板に実装するときのチップの倒れ現象が改善されて実装安定性を確保することができる。

0060

図4は、本発明の一実施形態による積層セラミックキャパシタの幅-厚さ方向の断面図であって、内部電極121、122及び誘電体層111の積層方向の変形例を示す図である。図4に示されているように、上記内部電極121、122及び誘電体層111は、セラミック本体の幅(W)方向に積層されることができる。

0061

図4の変形例において、厚さ(T)方向は、本発明の積層セラミックキャパシタ100を基板に実装するときに基板に垂直な方向のことである。

0062

図4のように内部電極121、122をセラミック本体110の幅方向に積層してセラミック本体110の厚さを増加させる場合、内部電極121、122の重なる面積を増加させることができるため、基板への実装時に積層セラミックキャパシタの占める面積が同じでも高容量を確保することができる。また、内部電極の積層数を大きく増加させずに重なり面積を増加させて高容量を確保することができるため、電流経路を減少させ、内部電極を厚さ方向に積層した形態に比べて等価直列インダクタンスESL、Equivalent Serial Inductance)を減少させることができるという長所がある。

0063

図4に示されているように、上記内部電極121、122がセラミック本体110の幅方向に積層された場合、第1及び第2の内部電極121、122は、上記セラミック本体の第1の主面5又は第2の主面6に垂直に配置されることができる。即ち、上記第1及び第2の内部電極121、122は、積層セラミックキャパシタを基板に実装するときに基板と対向する面である第2の主面6(実装面)に垂直に配置されることができる。

0064

積層セラミックキャパシタの製造方法
図5は、本発明のさらに他の実施形態による積層セラミックキャパシタの製造方法を示すフローチャートである。

0065

図5を参照すると、本発明のさらに他の実施形態による積層セラミックキャパシタの製造方法は、複数のセラミックグリーンシートを設ける段階(S1)と、上記セラミックグリーンシートに内部電極パターンを形成する段階(S2)と、セラミック本体を形成する段階(S3)と、外部電極を形成する段階(S4)と、を含むことができる。

0066

上記複数のセラミックグリーンシートを設ける段階(S1)は、誘電体パウダーを含むスラリーキャリアフィルム上に塗布し乾燥して行われることができる。

0067

上記セラミックパウダーとしては、高誘電率を有する物質であれば特に制限されず、例えば、チタン酸バリウム(BaTiO3)系材料、鉛複合ペロブスカイト系材料又はチタン酸ストロンチウム(SrTiO3)系材料等を用いることができ、好ましくは、チタン酸バリウム(BaTiO3)パウダーを用いることができる。上記セラミックグリーンシートを焼成したら、セラミック本体を構成する誘電体層となる。

0068

上記内部電極パターンを形成する段階(S2)は、導電性金属を含む内部電極ペーストを上記セラミックグリーンシートに塗布して行われることができる。内部電極パターンの形成方法は、特に制限されない。上記内部電極ペーストは、導電性金属を含むことができる。上記導電性金属は、特に制限されないが、Ni、Cu、Pd又はこれらの合金であれば良い。

0069

上記セラミックグリーンシート上に内部電極パターンを塗布する方法としては、特に制限されず、例えば、スクリーン印刷法又はグラビア印刷法のような印刷法を用いることができる。

0070

上記セラミック本体を形成する段階(S3)は、上記内部電極パターンが形成されたセラミックグリーンシートを積層し、カバー層の形成のために内部電極パターンが形成されていないセラミックグリーンシートを上部及び下部に積層してセラミック積層体を形成した後、上記セラミック積層体を焼成して行われることができる。

0071

焼成工程の前に、上記積層体圧着し、内部電極パターンの一端が切断面から交互に露出するように個別のチップ状に切断する工程をさらに含むことができる。

0072

外部電極を形成する段階(S4)は、外部電極用ペーストをセラミック本体の外部面に塗布して行われることができる。上記外部電極用ペーストは、金属粉末バインダー等を含み、必要に応じて、ガラスフリットを含むことができる。

0073

上記外部電極用ペーストに含まれた金属粉末は、ニッケル(Ni)、銅(Cu)、パラジウム(Pd)、金(Au)、銀(Ag)又はこれらの合金であれば良いが、本発明はこれに限定されない。

0074

上記ガラスフリットは、外部電極を緻密化するために含まれることができる。上記ガラスフリットは、特に制限されず、SiO2系又はB2O3系ガラスを含んでも良く、SiO2及びB2O3を全て含んでも良い。

0075

上記外部電極用ペーストは、必要に応じて、粘度調節のための溶剤をさらに含むことができる。

0076

上記外部電極用ペーストは上記セラミック本体の第1の側面及び第2の側面に塗布されて内部電極と電気的に連結されることができる。

0077

上記外部電極用ペーストは、上記セラミック本体の第1の主面に隣接した領域の外部電極より上記セラミック本体の第2の主面に隣接した領域の外部電極がさらに厚く形成されるように、上記セラミック本体の第1の側面及び第2の側面に塗布されることができる。

0078

上記外部電極用ペーストの塗布は、上記セラミック本体を外部電極用ペーストにディッピング(dipping)するディッピング法又はスクリーン印刷等の方法により行われることができるが、これに限定されない。

0079

例えば、上記セラミック本体の第1の側面及び第2の側面全体を上記外部電極用ペーストに1次でディッピングし、セラミック本体の下面に隣接した第1の側面及び第2の側面の一部の領域を上記外部電極用ペーストに2次でディッピングして、セラミック本体の下面に隣接した領域がさらに厚い外部電極を形成することができる。

0080

上記外部電極を形成する段階(S5)は、セラミック本体に塗布された外部電極用ペーストを焼成して行われることができる。

0081

積層セラミックキャパシタの実装基板200
図6は本発明の一実施形態による積層セラミックキャパシタの実装基板200を示す斜視図であり、図7図6のC-C’線に沿う断面図である。

0082

図6及び図7を参照すると、本発明の一実施形態による積層セラミック電子部品の実装基板200は、積層セラミックキャパシタ100と、積層セラミックキャパシタ100が実装される印刷回路基板210と、印刷回路基板210の上面に離隔して形成された第1及び第2の電極パッド221、222と、を含む。

0083

この際、積層セラミック電子部品100は、第1及び第2の外部電極131、132がそれぞれ第1及び第2の電極パッド221、222上に接触するように位置した状態でハンダ230によって印刷回路基板210と電気的に連結されることができる。

0084

即ち、本実施形態によれば、上部に第1及び第2の電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、厚さ方向に対向する第1の主面及び第2の主面、長さ方向に対向する第1の側面及び第2の側面を有し、幅より厚さの大きいセラミック本体、上記第1の側面に配置され、上記第1の主面に隣接した領域より上記第2の主面に隣接した領域が厚い第1の外部電極、上記第2の側面に配置され、上記第1の主面に隣接した領域より上記第2の主面に隣接した領域が厚い第2の外部電極、及び上記セラミック本体内に配置され、上記第1の外部電極及び第2の外部電極とそれぞれ連結される第1の内部電極及び第2の内部電極を含む積層セラミックキャパシタの実装基板200が提供される。

0085

上記積層セラミックキャパシタは、上記セラミック本体の第2の主面が上記印刷回路基板に隣接して対向するように実装されることができる。

0086

上記積層セラミックキャパシタ100は、セラミック本体110の外部面に形成されて上記第1及び第2の内部電極とそれぞれ連結される第1及び第2の外部電極を含み、上記セラミック本体の下面に隣接した領域の第1及び第2の外部電極131、132がさらに厚く形成されるため、基板への実装時の安定性が増加することができる。

0087

なお、上記積層セラミックキャパシタの実装基板に関する内容のうち上述した積層セラミック電子部品と同じ内容は、説明の重複を避けるために省略する。

0088

実験
下記表1は、外部電極の上部の最大厚さ(a)と下部の最大厚さ(b)の比(b/a)による積層セラミックキャパシタの実装不良率及び容量不良率の結果を示すデータである。

0089

下記表1の実験は、横×縦×厚さ寸法が約0.6mm×0.3mm×0.7mmの積層セラミックキャパシタに対して行われた。本実験例において、カバー部の厚さは約0.1mm、内部電極の厚さは約0.8μm、誘電体層の厚さは約1.1μmであった。

0090

外部電極は、内部電極が引き出されたセラミック本体の第1の側面及び第2の側面に実質的に同一に形成し、外部電極の上部の最大厚さ(a)及び下部の最大厚さ(b)は、下記表1に示されているように多様にした。

0091

外部電極の上部の最大厚さ及び下部の最大厚さは、セラミック本体の厚さの1/2を基準に区分して測定した。

0092

上記外部電極は、銅を含む導電性ペーストをセラミック本体に塗布した後に焼成して形成された。

0093

下記表1において、積層セラミックキャパシタを基板に実装したときにチップが倒れたり整列されなかったりする場合を実装不良と判定し、定格容量の±10%を外れる場合を容量不良と判定した。

0094

*:比較例

0095

上記表1に示されているように、b/aが1.5未満のサンプル1〜3は実装不良が発生したのに対し、b/aが1.5以上のサンプル4〜10は実装不良が発生しなかった。

0096

また、b/aが4を超えるサンプル9及び10は、容量不良率が顕著に増加した。サンプル9及び10は、外部電極の占める体積が大きく、積層セラミックキャパシタの全サイズ規格を満たすためにセラミック本体のサイズを相対的に小さく設計しなければならないため、容量不良率が増加した。

0097

表1を参照すると、b/aが1.5以上4以下のサンプル4〜8は、実装不良が発生せずに容量不良率が低い。

0098

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

0099

100積層セラミックキャパシタ
110セラミック本体
111誘電体層
121、122 第1及び第2の内部電極
131、132 第1及び第2の外部電極
200実装基板
210印刷回路基板
221、222 第1及び第2の電極パッド
230 ハンダ

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