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図面 (19)

課題

半導体装置誤動作を抑制することによって、半導体装置の信頼性を向上する。

解決手段

一実施の形態における半導体装置は、それぞれ閉じたパターンから構成された複数の素子分離部(IU1、IU2)のそれぞれに内包された複数のアクティブバリア部(ABU1、ABU2)のそれぞれを備える。すなわち、複数のアクティブバリア部(ABU1、ABU2)のそれぞれは、互いに電気的に分離されている。

概要

背景

特開2009−177087号公報(特許文献1)には、出力トランジスタの形成領域から他の素子の形成領域への電子の移動を抑制する機能を有するアクティブバリア構造が形成された半導体装置に関する技術が記載されている。

概要

半導体装置の誤動作を抑制することによって、半導体装置の信頼性を向上する。一実施の形態における半導体装置は、それぞれ閉じたパターンから構成された複数の素子分離部(IU1、IU2)のそれぞれに内包された複数のアクティブバリア部(ABU1、ABU2)のそれぞれを備える。すなわち、複数のアクティブバリア部(ABU1、ABU2)のそれぞれは、互いに電気的に分離されている。

目的

効果

実績

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請求項1

第1出力素子と、平面視において、前記第1出力素子と離間して設けられた第2出力素子と、平面視において、前記第1出力素子と前記第2出力素子との間に設けられた回路部と、平面視において、前記第1出力素子と前記回路部との間に設けられ、かつ、閉じたパターンから構成される第1素子分離部と、平面視において、前記第2出力素子と前記回路部との間に設けられ、かつ、閉じたパターンから構成される第2素子分離部と、平面視において、前記第1素子分離部に内包される第1バリア部と、平面視において、前記第2素子分離部に内包される第2バリア部と、を備える、半導体装置

請求項2

請求項1に記載の半導体装置において、前記第1素子分離部と前記第2素子分離部とは、共有する部分を有する、半導体装置。

請求項3

請求項1に記載の半導体装置において、平面視において、前記回路部は、前記第1素子分離部と前記第2素子分離部とによって囲まれている、半導体装置。

請求項4

請求項1に記載の半導体装置において、前記第1出力素子は、インダクタンスを含む負荷接続可能であり、前記第2出力素子は、インダクタンスを含む負荷と接続可能である、半導体装置。

請求項5

請求項1に記載の半導体装置において、前記第1出力素子は、スイッチング素子から構成され、前記第2出力素子は、スイッチング素子から構成される、半導体装置。

請求項6

請求項5に記載の半導体装置において、前記第1出力素子は、第1ハイサイド素子と第1ローサイド素子とを含む第1出力部の前記第1ローサイド素子であり、前記第2出力素子は、第2ハイサイド素子と第2ローサイド素子とを含む第2出力部の前記第2ローサイド素子である、半導体装置。

請求項7

請求項1に記載の半導体装置において、前記第1出力素子は、パワートランジスタから構成され、前記第2出力素子は、パワートランジスタから構成される、半導体装置。

請求項8

請求項1に記載の半導体装置において、前記回路部は、前記第1出力素子を制御する第1制御回路部と、前記第2出力素子を制御する第2制御回路部と、を有する、半導体装置。

請求項9

請求項1に記載の半導体装置において、前記第1バリア部は、前記第1出力素子から前記回路部への電荷注入を抑制し、前記第2バリア部は、前記第2出力素子から前記回路部への電荷の注入を抑制する、半導体装置。

請求項10

請求項1に記載の半導体装置において、前記半導体装置は、第1導電型半導体基板と、前記半導体基板上に形成された前記第1出力素子と、前記半導体基板上に形成された前記第2出力素子と、前記半導体基板上に形成された前記第1バリア部と、前記半導体基板上に形成された前記第2バリア部と、を有し、前記第1バリア部は、前記半導体基板上に形成され、かつ、前記第1導電型である第1半導体層と、前記半導体基板上に形成され、かつ、前記第1半導体層と隣接し、かつ、前記第1半導体層よりも前記回路部から離れ、かつ、前記第1導電型とは反対の第2導電型である第2半導体層と、前記第1半導体層と前記第2半導体層とを電気的に接続する第1導体パターンと、を含み、前記第2バリア部は、前記半導体基板上に形成された前記第1導電型である第3半導体層と、前記半導体基板上に形成され、かつ、前記第3半導体層と隣接し、かつ、前記第3半導体層よりも前記回路部から離れ、かつ、前記第2導電型である第4半導体層と、前記第3半導体層と前記第4半導体層とを電気的に接続する第2導体パターンと、を含む、半導体装置。

請求項11

請求項10に記載の半導体装置において、前記第2半導体層は、前記第1半導体層よりも前記第1出力素子に近い位置に配置され、前記第4半導体層は、前記第3半導体層よりも前記第2出力素子に近い位置に配置されている、半導体装置。

請求項12

請求項10に記載の半導体装置において、前記第1素子分離部は、第1トレンチ絶縁膜を埋め込んだ構造から構成され、前記第2素子分離部は、第2トレンチに絶縁膜を埋め込んだ構造から構成され、前記第1トレンチは、前記半導体基板に達し、前記第2トレンチは、前記半導体基板に達している、半導体装置。

請求項13

請求項10に記載の半導体装置において、前記第1導体パターンは、金属配線から構成され、前記第2導体パターンは、金属配線から構成される、半導体装置。

請求項14

請求項10に記載の半導体装置において、前記第1導体パターンの平面サイズと前記第2導体パターンの平面サイズとは、互いに等しい、半導体装置。

請求項15

請求項14に記載の半導体装置において、前記第1導体パターンと前記第2導体パターンとは、前記回路部に対して、対称に配置されている、半導体装置。

請求項16

請求項10に記載の半導体装置において、前記第1導体パターンの平面サイズと前記第2導体パターンの平面サイズとは、互いに異なる、半導体装置。

請求項17

請求項10に記載の半導体装置において、前記半導体装置は、前記第1導体パターンと前記第2導体パターンとの間に互いに直列接続された第1電界効果トランジスタと第2電界効果トランジスタとを有し、前記第1電界効果トランジスタは、デプレッション型であり、前記第2電界効果トランジスタは、デプレッション型である、半導体装置。

請求項18

請求項10に記載の半導体装置において、前記半導体装置は、前記第1導体パターンと電気的に接続された第1端子と、前記第2導体パターンと電気的に接続された第2端子と、を有し、前記第1端子と前記第2端子との間に、前記第1導体パターンと前記第2導体パターンとの間の導通/非導通を制御するオンオフ制御部が接続可能である、半導体装置。

請求項19

それぞれ閉じたパターンから構成された複数の素子分離部と、平面視において、前記複数の素子分離部によって囲まれた回路部と、前記複数の素子分離部のそれぞれに内包された複数のバリア部のそれぞれと、平面視において、前記複数の素子分離部よりも前記回路部から離間して配置された複数の出力素子と、を備える、半導体装置。

請求項20

請求項19に記載の半導体装置において、前記複数のバリア部の個数は、前記複数の出力素子の個数よりも多い、半導体装置。

技術分野

0001

本発明は、半導体装置に関し、例えば、出力素子からの電荷注入を抑制するアクティブバリア部が形成された半導体装置に適用して有効な技術に関する。

背景技術

0002

特開2009−177087号公報(特許文献1)には、出力トランジスタの形成領域から他の素子の形成領域への電子の移動を抑制する機能を有するアクティブバリア構造が形成された半導体装置に関する技術が記載されている。

先行技術

0003

特開2009−177087号公報

発明が解決しようとする課題

0004

例えば、自動車モータ駆動オーディオアンプなどに使用される半導体装置において、半導体装置に含まれる出力素子(パワートランジスタ)がインダクタンスを含む負荷に接続される場合、インダクタンスに起因する逆起電力によって、出力素子のドレイン負電位となることがある。この場合、p型の半導体基板n型半導体領域であるドレイン領域との境界に形成されるpn接合順バイアスされ、この結果、ドレイン領域から半導体基板へ電子が注入される。そして、半導体基板に注入された電子が、半導体基板を介して、その他の回路を構成する素子内に移動することによって、その他の回路を構成する素子が誤動作するおそれがある。

0005

この対策として、例えば、特許文献1の図2に示すように、誤動作の抑制の必要な回路を取り囲むようにアクティブバリア部を形成する技術がある。アクティブバリア部は、半導体基板上に形成されたp型半導体層とn型半導体層とを有し、p型半導体層とn型半導体層とを配線などの導体パターン電気的に接続した構造をしている。

0006

このアクティブバリア部に関して、本発明者が検討したところ、従来構造のアクティブバリア部の構成では、出力素子からその他の回路を構成する素子内への電子の注入を充分に抑制する観点から改善の検討が必要であることを新たに見出した。特に、電子の注入源となる複数の出力素子が回路に対して近接して存在し、かつ、複数の出力素子からの回路への電子の注入量が異なる場合、条件によって、従来構造のアクティブバリア部では、かえって、回路への電子の注入量が増加してしまうという現象を本発明者は新たに見出したのである。したがって、本発明者の検討によると、従来構造のアクティブバリア部には、回路への電子の注入を抑制する観点から改善の検討を行なう必要がある。

0007

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0008

一実施の形態における半導体装置は、それぞれ閉じたパターンから構成された複数の素子分離部のそれぞれに内包された複数のバリア部のそれぞれを備える。

発明の効果

0009

一実施の形態によれば、半導体装置の誤動作を抑制することができ、これによって、半導体装置の信頼性を向上することができる。

図面の簡単な説明

0010

実施の形態1における出力部の構成例を示す回路図である。
実施の形態1における半導体チップデバイス構造を示す断面図である。
関連技術における半導体チップの平面レイアウトを示す模式的な平面図である。
実施の形態1における半導体チップの平面レイアウトを模式的に示す平面図である。
シミュレーション結果を示すグラフである。
実施の形態1における半導体装置の製造工程を示す断面図である。
図6に続く半導体装置の製造工程を示す断面図である。
図7に続く半導体装置の製造工程を示す断面図である。
図8に続く半導体装置の製造工程を示す断面図である。
実施の形態1の変形例における半導体チップの平面レイアウトを模式的に示す平面図である。
実施の形態2における基本思想を具現化した構成例を模式的に示す図である。
第1アクティブバリア部の配線の電位が「−0.7V」よりも大きく、かつ、第2アクティブバリア部の配線の電位が「−0.7V」よりも大きい場合を示す図である。
第1アクティブバリア部の配線の電位が「−0.7V」よりも小さく、かつ、第2アクティブバリア部の配線の電位が「−0.7V」よりも大きい場合を示す図である。
図11に示す構成例を1つの半導体チップで実現するデバイス構造の一例を示す断面図である。
実施の形態2の半導体装置の製造工程において、実施の形態1における半導体装置の製造工程を説明する図7に対応する図である。
実施の形態2の半導体装置の製造工程において、実施の形態1における半導体装置の製造工程を説明する図8に対応する図である。
実施の形態2の半導体装置の製造工程において、実施の形態1における半導体装置の製造工程を説明する図2に対応する図である。
半導体チップの外部にオンオフ制御部を設ける構成を模式的に示す図である。

実施例

0011

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

0012

また、以下の実施の形態において、要素の数等(個数数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

0013

さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

0014

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

0015

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

0016

(実施の形態1)
<出力部の構成例>
図1は、本実施の形態1における出力部の構成例を示す回路図である。図1に示すように、本実施の形態1における出力部は、電源電位印加される電源線VHと、基準電位であるグランド電位GND電位)が印加されるグランド線VLとの間に直列接続されたパワートランジスタQHとパワートランジスタQLとから構成されている。このとき、電源線VH側に接続されたパワートランジスタQHは、ハイサイド素子と呼ばれる一方、グランド線VL側に接続されたパワートランジスタQLは、ローサイド素子と呼ばれる。

0017

本明細書において、「パワートランジスタ」とは、複数の単位トランジスタセルトランジスタ)を並列接続することによって(例えば、数千個から数十万個の単位トランジスタを並列接続する)、単位トランジスタの許容電流よりも大きな電流においても、単位トランジスタの機能を実現する単位トランジスタの集合体を意味する。例えば、単位トランジスタがスイッチング素子として機能する場合、「パワートランジスタ」は、単位トランジスタの許容電流よりも大きな電流にも適用可能なスイッチング素子となる。

0018

本実施の形態1において、パワートランジスタQHとパワートランジスタQLのそれぞれは、パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)から構成されていることを想定している。この場合、パワートランジスタQHには、ソースとドレインとの間に寄生的ボディダイオードBD1が形成され、かつ、パワートランジスタQLにも、ソースとドレインとの間に寄生的にボディダイオードBD2が形成されることになる。また、本実施の形態1においては、後述する図2で説明するデバイス構造上、パワートランジスタQHには、パワートランジスタQHのドレインとグランドとの間に寄生的にダイオードD1が形成され、かつ、パワートランジスタQLには、パワートランジスタQLのドレインとグランドとの間に寄生的にダイオードD2が形成される。

0019

そして、本実施の形態1における出力部では、パワートランジスタQHのソースとパワートランジスタQLのドレインとが接続される接続ノードNAにインダクタンスLを含む負荷が電気的に接続される。例えば、インダクタンスを含む負荷としては、モータを挙げることができる。すなわち、本実施の形態1における出力部は、インダクタンスLを含む負荷と電気的に接続可能なように構成されており、インダクタンスLを含む負荷を駆動するよう構成されている。

0020

具体的に、本実施の形態1における出力部は、パワートランジスタQHおよびパワートランジスタQLをスイッチング素子として機能させることにより、負荷を駆動制御する。例えば、本実施の形態1における出力部は、パワートランジスタQHのゲート電極に印加するゲート電圧を制御することにより、パワートランジスタQHのドレインとソースとの間に流れる電流のオン/オフを制御する。同様に、本実施の形態1における出力部は、パワートランジスタQLのゲート電極に印加するゲート電圧を制御することにより、パワートランジスタQLのドレインとソースとの間に流れる電流のオン/オフを制御する。詳細に言えば、本実施の形態1における出力部は、パワートランジスタQHをオンしている際には、パワートランジスタQLをオフする一方、パワートランジスタQLをオンしている際には、パワートランジスタQHをオフするように制御する。この結果、例えば、インダクタンスLを含む負荷に流れる電流の向きを制御することができ、これによって、負荷を駆動することができる。例えば、パワートランジスタQHをオンして、パワートランジスタQLをオフする場合には、電源線VH→パワートランジスタQH→インダクタンスL(負荷)の経路で電流が流れる。一方、パワートランジスタQLをオンして、パワートランジスタQHをオフする場合には、インダクタンスL(負荷)→パワートランジスタQL→グランド線VLの経路で電流が流れる。これにより、インダクタンスL(負荷)を流れる電流の向きを制御することができる結果、負荷(モータ等)を駆動することができる。

0021

ここで、本実施の形態1における出力部においては、パワートランジスタQHのオン/オフと、パワートランジスタQLのオン/オフが交互に切り替えられる。ところが、実際には、オン/オフのタイミングを調整することは難しく、タイミングずれが発生する。したがって、オン/オフのタイミングずれによって、パワートランジスタQHとパワートランジスタQLとの両方が同時にオンすることがある。この場合、電源線VHとグランド線VLとが短絡してしまう結果、電源線VHとグランド線VLとの間に貫通電流大電流)が流れてしまい、素子の熱破壊が生じる可能性がある。このことから、本実施の形態1における出力部では、パワートランジスタQHのオン/オフと、パワートランジスタQLのオン/オフとを交互に切り替える際、パワートランジスタQHとトランジスタQLの両方を同時にオフするデッドタイムを設けることが行なわれる。この場合、両方のパワートランジスタQHおよびパワートランジスタQLが同時にオンすることを防止できる結果、電源線VHとグランド線VLとの間に貫通電流が流れることを防止できる。

0022

ただし、本実施の形態1における出力部の構成では、貫通電流を防止するために設けられるデッドタイムの存在によって、改善すべき事項が発生する。

0023

例えば、図1において、パワートランジスタQHをオンし、かつ、パワートランジスタQLをオフすると、図1点線矢印(1)に示すように、電源線VH→パワートランジスタQH→インダクタンスL(負荷)の経路で電流が流れる。続いて、パワートランジスタQHのオン/オフと、パワートランジスタQLのオン/オフとを切り替える際、パワートランジスタQHとトランジスタQLとの両方が同時にオンすることを防止するため、パワートランジスタQHをオフし、かつ、パワートランジスタQLをオフする(デッドタイム)。この場合、図1の点線矢印(1)に示す電流は遮断される。このことは、インダクタンスLに流れる電流が減少することを意味する。インダクタンスLには、インダクタンスLに流れる電流が減少すると、減少を抑制して、流れる電流を増加させようとする機能があることから、デッドタイムにおいては、図1の点線矢印(2)に示すように、グランド線VL→(ボディダイオードBD2+ダイオードD2)→インダクタンスL(負荷)の経路で電流が流れる。このことは、ローサイド素子であるパワートランジスタQLのドレイン(接続ノードNA)の電位がパワートランジスタQLのソース(グランド線VL)の電位よりも低くなることを意味する。すなわち、デッドタイムにおいて、ローサイド素子であるパワートランジスタQLのドレインは負電位となる。この結果、後述するメカニズムによって、本実施の形態1における半導体装置に誤動作が発生しやすくなる。つまり、本実施の形態1における半導体装置は、半導体チップ内に出力部だけでなく、その他の集積回路からなる回路部も形成されていることを前提構成としている。そして、この前提構成においては、パワートランジスタQLのドレインが負電位となることに起因して、パワートランジスタQLからその他の回路部に電子が注入されやすくなり、この意図しない電子の注入によって回路部が誤動作を引き起こすおそれが高まるのである。このメカニズムについては、まず、図2を使用して、本実施の形態1における半導体チップのデバイス構造を説明した後、この図2に示すデバイス構造に基づいて説明することにする。

0024

<半導体チップのデバイス構造(断面構造)>
図2は、本実施の形態1における半導体チップCHP1のデバイス構造を示す断面図である。図2において、半導体チップCHP1は、中央部に回路部形成領域CRを有し、この回路部形成領域CRを挟む外側にアクティブバリア領域ABR1とアクティブバリア領域ABR2とを有している。そして、半導体チップCHP1は、スペース領域R1を介したアクティブ領域ABR1の外側に出力部形成領域OTR1を有するとともに、スペース領域R2を介したアクティブ領域ABR2の外側に出力部形成領域OTR2を有する。

0025

回路部形成領域CRには、回路部CTが形成されている。この回路部CTには、例えば、電界効果トランジスタバイポーラトランジスタを含む集積回路が形成されており、図1に示す出力部を構成するパワートランジスタQHやパワートランジスタQLのスイッチングを制御する制御回路が形成されている。具体的に、回路部CTには、パワートランジスタQHのゲート電極に印加するゲート電圧を制御する制御回路や、パワートランジスタQLのゲート電極に印加するゲート電圧を制御する制御回路が含まれている。特に、図2では、回路部形成領域CRに形成されている回路部CTの一例として、バイポーラトランジスタが図示されている。すなわち、本実施の形態1における半導体チップCHP1において、回路部形成領域CRには、p−型の半導体基板1S上に、n型半導体層であるエピタキシャル層EPIが形成されており、このエピタキシャル層EPIの表面にp型半導体領域PRが形成されている。ここで、例えば、図2に示すように、半導体基板1S内には、n+型半導体層が形成されており、このn+型半導体層上に、エピタキシャル層EPIであるn−型半導体層が形成されている。そして、エピタキシャル層EPIの表面には、例えば、酸化シリコン膜からなるLOCOS(Local Oxidation of Silicon)絶縁膜LSが形成されている。このLOCOS絶縁膜LSで挟まれたエピタキシャル層EPIの表面に、p+型半導体領域であるバイポーラトランジスタのベース領域BSRと、n+型半導体領域であるバイポーラトランジスタのエミッタ領域ETRと、n+型半導体領域であるバイポーラトランジスタのコレクタ領域CTRとが形成されている。このとき、p型半導体領域PRは、ベース領域BSRおよびエミッタ領域ETRと接触するように形成されている。このようにして、例えば、図2に示すように、回路部形成領域CRには、npnバイポーラトランジスタを含む回路部CTが形成されていることになる。なお、バイポーラトランジスタのベース領域BSRとエミッタ領域ETRとコレクタ領域CTRのそれぞれは、例えば、酸化シリコン膜からなる層間絶縁膜ILを貫通するプラグPLGを介して、層間絶縁膜IL上に形成された配線WLと電気的に接続されている。このように構成された回路部CTを有する回路部形成領域CRは、例えば、図2に示すように、分離部STI1で区画されている。この分離部STI1は、層間絶縁膜IL1とLOCOS絶縁膜LSとエピタキシャル層EPIとを貫通して半導体基板1Sに達するトレンチに絶縁膜を埋め込んだ構造から形成されている。

0026

次に、図2に示すように、回路部形成領域CRの左外側には、分離部STI1を挟んで、アクティブバリア領域ABR1が配置されている。このアクティブバリア領域ABR1は、分離部STI1と分離部STI2によって区画されている。ここで、分離部STI2も分離部STI1と同様に、層間絶縁膜IL1とLOCOS絶縁膜LSとエピタキシャル層EPIとを貫通して半導体基板1Sに達するトレンチに絶縁膜を埋め込んだ構造から形成されている。そして、このアクティブバリア領域ABR1には、アクティブバリア部ABU1が形成されている。

0027

以下に、このアクティブバリア部ABU1の構造について説明する。アクティブバリア部ABU1は、半導体基板1S内に形成されたp+型半導体層PR1Aと、p+型半導体層PR1A上に形成されたp型半導体層PR1Bとを有する。また、アクティブバリア部ABU1は、半導体基板1S内に形成されたn+型半導体層NR1Aと、n+型半導体層NR1A上に形成されたn−型半導体層NR1Bとを有する。このとき、n+型半導体層NR1Aは、p+型半導体層PR1Aに隣接し、かつ、p+型半導体層PR1Aよりも、回路部形成領域CRから離れて配置されている。言い換えれば、n+型半導体層NR1Aと分離部STI1との間に挟まれるように、p+型半導体層PR1Aが形成されている。同様に、n−型半導体層NR1Bは、p型半導体層PR1Bに隣接し、かつ、p型半導体層PR1Bよりも、回路部形成領域CRから離れて配置されている。言い換えれば、n−型半導体層NR1Bと分離部STI1との間に挟まれるように、p型半導体層PR1Bが形成されている。そして、n−型半導体層NR1B上からp型半導体層PR1B上にわたって、LOCOS絶縁膜LSが形成されており、このLOCOS絶縁膜LSで挟まれたエピタキシャル層EPIの表面に、p型半導体層PR1Bと接続されるp+型半導体層PR1Cと、n−型半導体層NR1Bと接続されるn+型半導体層NR1Cが形成されている。さらに、p+半導体層PR1Cは、層間絶縁膜IL1を貫通するプラグPLG1Bと電気的に接続され、かつ、n+型半導体層NR1Cは、層間絶縁膜IL1を貫通するプラグPLG1Aと電気的に接続されている。そして、プラグPLG1AとプラグPLG1Bとは、層間絶縁膜IL1上に形成された金属配線からなる配線WL1で電気的に接続されている。この配線WL1は、アルミニウム配線アルミニウム合金配線から形成することができる。

0028

以上のことから、アクティブバリア部ABU1は、第1半導体層(p型半導体層PR1B+p+半導体層PR1C)と、半導体基板1S上に形成され、第1半導体層よりも回路部から離れるように第1半導体層と隣接配置された第2半導体層(n−型半導体層NR1B+n+型半導体層NR1C)とを含む。さらに、アクティブバリア部ABU1は、第1半導体層と第2半導体層とを電気的に接続する第1導体パターン(配線WL1)とを含む。このようにして、本実施の形態1におけるアクティブバリア部ABU1が構成されている。

0029

続いて、図2に示すように、アクティブバリア領域ABR1の左外側には、分離部STI2と分離部STI3で挟まれたスペース領域R1が配置されており、このスペース領域R1の左外側には、分離部STI3を介して、出力部形成領域OTR1が配置されている。ここで、分離部STI3も分離部STI1や分離部STI2と同様に、層間絶縁膜IL1とLOCOS絶縁膜LSとエピタキシャル層EPIとを貫通して半導体基板1Sに達するトレンチに絶縁膜を埋め込んだ構造から形成されている。そして、この出力部形成領域OTR1には、出力部OT1が形成されている。具体的に、図2では、出力部OT1の一部を構成するパワートランジスタからなる出力素子が図示されている。出力部形成領域OTR1に形成されている出力部OT1は、例えば、図1に示す回路を構成するパワートランジスタQHとパワートランジスタQLから構成され、インダクタンスを含む負荷と接続可能なように構成されている。図2では、特に、ローサイド素子であるパワートランジスタ(図1のパワートランジスタQLに対応)が図示されている。なお、図2では、ハイサイド素子であるパワートランジスタ(図1のパワートランジスタQHに対応)が図示されていないが、ローサイド素子を構成するパワートランジスタと、ハイサイド素子を構成するパワートランジスタとは同様のデバイス構造をしている。

0030

以下では、図2に示す出力部OT1の構成要素であるパワートランジスタ(出力素子)のデバイス構造について説明する。図2において、パワートランジスタは、表面にn+型半導体層を含む半導体基板1S上に形成されたエピタキシャル層EP1を有し、このエピタキシャル層EPIは、ドリフト層であり、パワートランジスタのドレインとして機能する。エピタキシャル層EPIの表面近傍には、p型半導体領域からなるボディ領域BRが形成され、このボディ領域BRと接触するように、p+型半導体領域からなるボディコンタクト領域BCと、n+型半導体領域からなるソース領域SRが形成されている。そして、ソース領域SRと接するエピタキシャル層EPIの表面には、ゲート絶縁膜GOXが形成されており、このゲート絶縁膜GOXに接するようにLOCOS絶縁膜LSが形成されている。そして、ゲート絶縁膜GOX上からLOCOS絶縁膜LSに乗り上げるようにゲート電極GEが形成されている一方、LOCOS絶縁膜LSで挟まれたエピタキシャル層EPIの表面には、n+型半導体領域からなるドレイン領域DRが形成されている。さらに、図2に示すように、ボディコンタクト領域BCとソース領域SRとは、層間絶縁膜IL1を貫通するプラグPLGおよび層間絶縁膜IL1上に形成された配線WLによって電気的に接続されている。また、ドレイン領域DRも、層間絶縁膜IL1を貫通するプラグPLGを介して、層間絶縁膜IL1上に形成された配線WL(ソース領域SRと電気的に接続された配線WLとは異なる配線WL)と電気的に接続されている。以上のようにして、出力部形成領域OTR1には、出力部OT1を構成するパワートランジスタが形成されていることになる。

0031

なお、図2において、回路部形成領域CRとアクティブバリア領域ABR1と出力部形成領域OTR1との配置関係に着目し、アクティブバリア部ABU1の構成要素の配置に言及すると以下のように表現することができる。すなわち、図2に示すように、n+型半導体層NR1Aは、p+型半導体層PR1Aよりも出力部OT1に近い位置に配置され、かつ、n−型半導体層NR1Bは、p型半導体層PR1Bよりも出力部OT1に近い位置に配置されているということができる。

0032

次に、図2に示すように、回路部形成領域CRの右外側には、分離部STI1を挟んで、アクティブバリア領域ABR2が配置されている。このアクティブバリア領域ABR2は、分離部STI1と分離部STI2によって区画されている。そして、このアクティブバリア領域ABR2には、アクティブバリア部ABU2が形成されている。

0033

このアクティブバリア部ABU2は、アクティブバリア部ABU1と同様の構成をしており、アクティブバリア部ABU1とアクティブバリア部ABU2とは、回路部形成領域CRに対して、対称な構造をしている。

0034

具体的に、アクティブバリア部ABU2は、半導体基板1S内に形成されたp+型半導体層PR2Aと、p+型半導体層PR2A上に形成されたp型半導体層PR2Bとを有する。また、アクティブバリア部ABU2は、半導体基板1S内に形成されたn+型半導体層NR2Aと、n+型半導体層NR2A上に形成されたn−型半導体層NR2Bとを有する。そして、n−型半導体層NR2B上からp型半導体層PR2B上にわたって、LOCOS絶縁膜LSが形成されており、このLOCOS絶縁膜LSで挟まれたエピタキシャル層EPIの表面に、それぞれ、p型半導体層PR2Bと接続されるp+型半導体層PR2Cと、n−型半導体層NR2Bと接続されるn+型半導体層NR2Cが形成されている。さらに、p+半導体層PR2Cは、層間絶縁膜IL1を貫通するプラグPLG2Bと電気的に接続され、かつ、n+型半導体層NR2Cは、層間絶縁膜IL1を貫通するプラグPLG2Aと電気的に接続されている。そして、プラグPLG2AとプラグPLG2Bとは、層間絶縁膜IL1上に形成された金属配線からなる配線WL2で電気的に接続されている。この配線WL2は、アルミニウム配線やアルミニウム合金配線から形成することができる。

0035

以上のことから、アクティブバリア部ABU2は、半導体基板1S上に形成された第3半導体層(p型半導体層PR2B+p+半導体層PR2C)と、半導体基板1S上に形成され、第3半導体層よりも回路部から離れるように第3半導体層と隣接配置された第4半導体層(n−型半導体層NR2B+n+型半導体層NR2C)とを含む。さらに、アクティブバリア部ABU2は、第3半導体層と第4半導体層とを電気的に接続する第2導体パターン(配線WL2)とを含む。このようにして、本実施の形態1におけるアクティブバリア部ABU2が構成されている。

0036

続いて、図2に示すように、アクティブバリア領域ABR2の右外側には、分離部STI2と分離部STI3で挟まれたスペース領域R2が配置されており、このスペース領域R2の右外側には、分離部STI3を介して、出力部形成領域OTR2が配置されている。

0037

この出力部形成領域OTR2には、出力部OT2が形成されている。具体的に、図2では、出力部OT2の一部を構成するパワートランジスタからなる出力素子が図示されている。出力部形成領域OTR2に形成されている出力部OT2は、出力部形成領域OTR1に形成されている出力部OT1と同様の構成をしている。具体的には、出力部OT1と出力部OT2とは、例えば、回路部形成領域CRに対して、対称に配置されている。この出力部OT2も、インダクタンスを含む負荷と接続可能なように構成されている。特に、本実施の形態1では、出力部OT1と接続される負荷と、出力部OT2と接続される負荷とが異なる場合を想定している。つまり、本実施の形態1における半導体チップCHP1には、異なる負荷と接続可能な複数の出力部(出力部OT1+出力部OT2)が形成されているということができる。出力部OT2の構成要素であるパワートランジスタは、出力部OT1の構成要素であるパワートランジスタと同様の構成をしているため、その説明を省略することにする。

0038

なお、図2において、回路部形成領域CRとアクティブバリア領域ABR2と出力部形成領域OTR2との配置関係に着目し、アクティブバリア部ABU2の構成要素の配置に言及すると以下のように表現することができる。

0039

例えば、n+型半導体層NR2Aは、p+型半導体層PR2Aに隣接し、かつ、p+型半導体層PR2Aよりも、回路部形成領域CRから離れて配置されている。言い換えれば、n+型半導体層NR2Aと分離部STI1との間に挟まれるように、p+型半導体層PR2Aが形成されている。同様に、n−型半導体層NR2Bは、p型半導体層PR2Bに隣接し、かつ、p型半導体層PR2Bよりも、回路部形成領域CRから離れて配置されている。言い換えれば、n−型半導体層NR2Bと分離部STI1との間に挟まれるように、p型半導体層PR2Bが形成されている。さらに言えば、図2に示すように、n+型半導体層NR2Aは、p+型半導体層PR2Aよりも出力部OT2に近い位置に配置され、かつ、n−型半導体層NR2Bは、p型半導体層PR2Bよりも出力部OT2に近い位置に配置されているということができる。

0040

<パワートランジスタと集積回路とを混載した半導体チップに特有の構造>
次に、例えば、電界効果トランジスタやバイポーラトランジスタからなる集積回路を含む回路部CTと、負荷と接続される出力部(OT1、OT2)の構成要素であるパワートランジスタとが混載された半導体チップCHP1(以下、混載品ともいう)に特有の構造について説明する。すなわち、本実施の形態1における半導体チップCHP1は、集積回路とパワートランジスタとが混載された構造を有しており、例えば、単体のパワートランジスタだけが形成された半導体チップ(以下、ディスクリート品という)とは異なる特有の構造を有しているので、以下に、この点について説明する。

0041

本実施の形態1における半導体チップCHP1では、例えば、図2に示すように、半導体チップCHP1の内部に出力部(OT1、OT2)だけでなく、その他の集積回路から構成される回路部CTが形成されていることを前提としている。このことから、本実施の形態1における出力部(OT1、OT2)を構成するパワーMOSFETが形成された半導体チップCHP1のデバイス構造は、単体のパワーMOSFETが形成されたディスクリート品のデバイス構造とは異なる構成をしている。すなわち、ディスクリード品のパワーMOSFETでは、通常、半導体チップの厚さ方向に電流を流す縦型構造が採用されており、この縦型構造のパワーMOSFETでは、半導体チップの裏面がドレイン電極として機能することになる。つまり、ディスクリート品のパワーMOSFETでは、n型の半導体基板と、このn型半導体基板上に形成されたエピタキシャル層(n型半導体層)によってドレインが形成され、n型の半導体基板の裏面に裏面電極としてドレイン電極が形成された構造をしていることになる、このように、ディスクリート品では、半導体チップの裏面にドレイン電極を形成する構成が一般的である。

0042

一方、本実施の形態1における半導体チップCHP1のような混載品では、半導体チップCHP1の内部に、パワーMOSFETから構成される出力部(OT1、OT2)だけでなく、その他の回路部CTも形成されている。この場合、その他の回路部CTに必要とされるグランド電位を供給できるように、半導体チップの裏面をドレイン電極として機能させるのではなく、グランド電位を供給する電極として機能させることが行なわれる。すなわち、出力部(OT1、OT2)とその他の回路部CTとを1つの半導体チップCHP1に混載する構成では、例えば、図2に示すように、p型の半導体基板を採用し、このp型の半導体基板をグランドとして機能させるとともに、p型の半導体基板上に出力部(OT1、OT2)を構成するパワーMOSFETのドレインとなるエピタキシャル層EPIを形成することになる。この結果、半導体チップCHP1の内部に、パワーMOSFETから構成される出力部(OT1、OT2)とともに、その他の回路部CTも形成するデバイス構造では、p型の半導体基板1Sとn型半導体層であるエピタキシャル層EPIとの境界領域にpn接合が形成されるデバイス構造となる。すなわち、ディスクリート品では、半導体基板の裏面をドレイン電極として使用することから、必然的に、n型の半導体基板上にn型半導体層であるエピタキシャル層を形成する構造となる。この構造では、半導体基板とエピタキシャル層とが同じ導電型となる結果、半導体基板とエピタキシャル層との間にpn接合が形成されることはない。これに対し、パワーMOSFETから構成される出力部(OT1、OT2)と、その他の回路部CTとを混載する半導体チップCHP1においては、半導体基板1Sをドレインではなく、グランドとして使用するため、必然的に、半導体基板とエピタキシャル層EPIとの境界領域にpn接合が形成される。つまり、図2に示すように、集積回路を含む回路部CTと、負荷と接続される出力部(OT1、OT2)の構成要素であるパワートランジスタとが混載された混載品に特有の構造とは、半導体基板1Sとエピタキシャル層EPIとの間にpn接合が形成される構造である。言い換えれば、回路部CTと出力部(OT1、OT2)とが混載された混載品に特有のデバイス構造とは、半導体基板1Sの導電型とエピタキシャル層EPIの導電型とが異なる構造であるということができる。この結果、例えば、図2に示すように、出力部(OT1、OT2)を構成するパワートランジスタには、ボディ領域BR(p型半導体領域)とエピタキシャル層EPI(n型半導体層)とによる寄生的なボディダイオード(図1のBD1、BD2)だけでなく、半導体基板1Sとエピタキシャル層EPIによる寄生的なダイオード(図1のD1、D2)が形成されることになる。すなわち、ディスクリート品におけるパワートランジスタのデバイス構造では、寄生的なボディダイオード(図1のBD1、BD2)だけが形成されるのに対し、混載品におけるパワートランジスタのデバイス構造では、寄生的なボディダイオード(図1のBD1、BD2)だけでなく、寄生的なダイオード(図1のD1、D2)も形成されることになるのである。この点が、混載品に形成されているパワートランジスタに特有のデバイス構造である。そして、上述した特有のデバイス構造を備える混載品だからこそ、出力部(OT1、OT2)を構成するパワートランジスタのドレインが負電位となることに起因して、パワートランジスタから回路部CTへの意図しない電子の注入が引き起こされ、これによって、回路部CTを構成するデバイスに誤動作が発生しやすくなるのである。

0043

<誤動作が発生するメカニズム>
以下に、この誤動作が発生するメカニズムについて、図1および図2を参照しながら説明する。まず、図1において、デッドタイム中には、インダクタンスLによる電流変化を妨げる性質によって、ボディダイオードBD2およびダイオードD2を介して、点線矢印(2)で示す経路の電流が流れる。このとき、ローサイド素子であるパワートランジスタQLに着目すると、グランド線VLから接続ノードNAに向かって電流が流れるということは、パワートランジスタQLのドレイン(接続ノードNA)の電位が、パワートランジスタQLのソース(グランド)よりも低い電位になることを意味する。このことは、パワートランジスタQLのドレインが負電位になること意味するものである。

0044

この場合、例えば、図2において、出力部OT1を構成するパワートランジスタが図1に示すパワートランジスタQLであるとする。この場合、出力部OT1を構成するパワートランジスタのドレインとなるエピタキシャル層EPIが半導体基板1Sに対して負電位になることになる。したがって、出力部OT1を構成するパワートランジスタのドレインが負電位になるということは、エピタキシャル層EPIと半導体基板1Sとの間に形成されるpn接合に順バイアスが加わることを意味し、これによって、エピタキシャル層EPIから半導体基板1Sに電子が注入される。半導体基板1Sのp型不純物濃度は、低いことから、この半導体基板1Sに注入された電子が、半導体基板1S内の正孔再結合する確率は低い。したがって、半導体基板1Sに注入された電子は、半導体基板1Sを通って、回路部形成領域CRに形成されているエピタキシャル層EPIに注入される。すなわち、回路部形成領域CRに形成されている回路部CTに電子が流れ込むことになる。特に、図2に示すように、バイポーラトランジスタの場合、コレクタ領域CLRに電子が流れ込むことになる。このことは、例えば、バイポーラトランジスタがオフしているにも関わらず、コレクタ領域CLRに電子が流れ込むことによって、あたかも、バイポーラトランジスタがオンしたかのように誤動作することになる。このようなメカニズムによって、例えば、負荷に含まれるインダクタンスLによって、出力部(OT1、OT2)を構成するパワートランジスタのドレインが負電位となると、パワートランジスタから回路部CTへの意図しない電子の注入が引き起こされ、これによって、回路部CTを構成するデバイスに誤動作が発生しやすくなるのである。

0045

この点に関し、本実施の形態1における半導体チップCHP1では、例えば、図2に示すように、出力部形成領域OTR1と回路部形成領域CRとの間にアクティブバリア領域ABR1を設け、かつ、出力部形成領域OTR2と回路部形成領域CRとの間にアクティブバリア領域ABR2を設けている。このアクティブバリア領域ABR1に形成されているアクティブバリア部ABU1は、出力部OT1から回路部CTへの意図しない電子(電荷)の注入を抑制する機能を有する。同様に、アクティブバリア領域ABR2に形成されているアクティブバリア部ABU2は、出力部OT2から回路部CTへの意図しない電子(電荷)の注入を抑制する機能を有している。つまり、アクティブバリア部ABU1およびアクティブバリア部ABU2を設けることによって、パワートランジスタから回路部CTへの意図しない電子の注入が抑制され、これによって、回路部CTを構成するデバイスに誤動作を抑制できる。以下では、このような機能を有するアクティブバリア部ABU1およびアクティブバリア部ABU2の有用性について説明する。特に、アクティブバリア部ABU1およびアクティブバリア部ABU2との機能は同等であるため、アクティブバリア部ABU1に着目して説明することにする。

0046

<アクティブバリア部の有用性>
まず、出力部OT1に接続されている負荷に含まれるインダクタンスによって、出力部形成領域OTR1に形成されているエピタキシャル層EPIから半導体基板1Sに電子が注入される場合を考える。この場合、アクティブバリア部ABU1が存在すると、半導体基板1S内に注入された電子は、アクティブバリア部ABU1のn型半導体層(NR1A,NR1B、NR1C)に流れ込む。一方、図2に示すように、アクティブバリア部ABU1は、グランド電位が印加される半導体基板1Sと電気的に接続されたp型半導体層(PR1A、PR1B、PR1C)を有し、このp型半導体層は、n型半導体層とプラグ(PLG1A、PLG1B)と配線WL1を介して電気的に接続されている。したがって、アクティブバリア部ABU1のn型半導体層に電子が流れ込む一方、半導体基板1S→p型半導体層→プラグPLG1B→配線WL1→プラグPLG1A→n型半導体層の経路で正孔が流れる。そして、n型半導体層内において、電子と正孔が再結合することになる。このとき、アクティブバリア部ABU1では、半導体基板1Sからp型半導体層を通ってn型半導体層に電流が流れ、かつ、半導体基板1Sがグランド電位(0V)に固定されていることを考慮すると、p型半導体層の電位は、負電位になることになる。この結果、p型半導体層の周囲の電位は、負電位が発生する。この結果、半導体基板1S内に注入された電子は、p型半導体層の周囲に発生する負電位によって、アクティブバリア部ABU1の先に存在する回路部CTへの進行が妨げられることになる。つまり、電子は、負電荷を有していることから、p型半導体層の周囲に発生する負電位が電子にとってポテンシャル障壁となり、回路部CTへの電子の注入が抑制されるのである。これにより、出力部OT1と回路部CTとの間にアクティブバリア部ABU1を設けることにより、出力部OT1から回路部CTへの意図しない電子の注入が抑制され、これによって、回路部CTを構成するデバイスに誤動作を抑制できるのである。特に、アクティブバリア部ABU1の構成においては、n型半導体層よりもp型半導体層を回路部CTに近づけることが重要であり、これによって、効果的に回路部CTへの電子の注入を抑制することができる。

0047

<改善の検討>
このように、アクティブバリア部ABU1は、出力部OT1から回路部CTへの意図しない電子の注入を抑制する観点から有用性を有していることがわかる。ところが、アクティブバリア部ABU1の構成に関して、本発明者が検討したところ、出力部OT1から回路部CTへの電子の注入を充分に抑制する観点から改善の検討が必要であることを新たに見出した。すなわち、本発明者は、上述したアクティブバリア部ABU1では、条件によって、かえって、回路部CTへの電子の注入が増大する場合があるという知見を新たに見出し、この知見に基づき、回路部CTへの電子の注入を抑制できる工夫を施している。以下では、まず、本発明者が見出した新たな知見について説明し、その後、この知見に基づき想到された本実施も形態1における技術的思想について説明することにする。

0048

図3は、関連技術における半導体チップCHP(RA)の平面レイアウトを示す模式的な平面図である。なお、なお、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術(未公知技術)を意図して記載された技術である。

0049

図3において、関連技術における半導体チップCHP(RA)は、中央部に矩形形状の出力部CTを有し、図3に示す出力部CTには、エピタキシャル層EPIとプラグPLGを介して接続された配線WLが図示されている。そして、半導体チップCHP(RA)には、この出力部CTを囲むように分離部STI1が形成され、さらに、この分離部STI1を介して、出力部CTを囲むように、アクティブバリア部ABUが形成されている。図3では、アクティブバリア部ABUの構成要素であるp型半導体層PR1B(PR2B)とn−型半導体層NR1B(NR2B)が図示され、かつ、プラグPLGを介して、p型半導体層PR1B(PR2B)およびn−型半導体層NR1B(NR2B)と電気的に接続された配線WLが図示されている。また、半導体チップCHP(RA)には、アクティブバリア部ABUを囲む分離部STI2が形成されている。さらに、半導体チップCHP(RA)には、x方向において、分離部STI2で囲まれたアクティブバリア部ABUを離間して挟むように、出力部OT1と出力部OT2とが形成されている。これらの出力部OT1および出力部OT2のそれぞれは、分離部STI3で囲まれており、図3では、エピタキシャル層EPIとプラグPLGを介して接続された配線WLが図示されている。

0050

なお、基本的に、図3のA−A線で切断した断面図は、図2に示す本実施の形態1における半導体チップCHP1の断面図と同等であるが、関連技術では、アクティブバリア部が一体的に形成されていることに対応して、図2に示すアクティブバリア部ABU1とアクティブバリア部ABU2を同一の符号を付して、図3では「アクティブバリア部ABU」としている。そして、図3に示す関連技術では、一体的に「アクティブバリア部ABU」が形成されていることに対応して、図2に示すp型半導体層PR1Bとp型半導体層PR2Bは同一の構成要素となり、n−型半導体層NR1Bとn−型半導体層NR2Bとは同一の構成要素となる。以上のようにして、関連技術における半導体チップCHP(RA)の平面レイアウトが構成されていることになる。

0051

ここで、本発明者の検討によると、図3に示す関連技術における半導体チップCHP(RA)の平面レイアウト構成には、改善の余地が存在するので、以下では、関連技術に存在する改善の余地について説明することにする。

0052

例えば、図1に示すインダクタンスLによる逆起電力によって、図2に示す出力部形成領域OTR1に形成されている出力部OT1内のエピタキシャル層EPI(ドレイン)に負電位が印加されることにより、出力部OT1内のエピタキシャル層EPIと半導体基板1Sとの間のpn接合に順バイアスが印加される場合を考える。この場合、出力部OT1内のエピタキシャル層EPIから半導体基板1Sに電子が注入され、半導体基板1Sに注入された電子は、アクティブバリア部ABU1(ABU)のn型半導体層(n+型半導体層NR1A+n−型半導体層NR1B+n+型半導体層NR1C)に入り込む。このとき、アクティブバリア部ABU1(ABU)においては、半導体基板1Sからp型半導体層(p+型半導体層PR1A+p型半導体層PR1B+p+半導体層PR1C)→プラグPLG1B→配線WL1→プラグPLG1A→n型半導体層の経路で正孔が注入され、n型半導体層内で電子と正孔が結合することになる。したがって、出力部OT1からアクティブバリア部ABU1(ABU)への電子の注入が多くなると、この電子と結合するために必要となる正孔の量が多くなるため、半導体基板1Sからp型半導体層→プラグPLG1B→配線WL1→プラグPLG1A→n型半導体層の経路で流れる電流が大きくなる。この電流が大きくなるということは、アクティブバリア部ABU1(ABU)に生じる負電位の絶対値が大きくなることを意味する。そして、関連技術では、図2および図3に示すように、アクティブバリア部ABU1(ABU)とアクティブバリア部ABU2(ABU)とが電気的に接続されていることから、アクティブバリア部ABU2(ABU)にも絶対値の大きな負電位が印加されることになる。この結果、図2において、アクティブバリア部ABU2(ABU)のn型半導体層(n+型半導体層NR1A+n−型半導体層NR1B+n+型半導体層NR1C)に絶対値の大きな負電位が印加され、かつ、半導体基板1Sにはグランド電位が供給されていることから、アクティブバリア部ABU2(ABU)のn型半導体層と半導体基板1Sとの間のpn接合に順バイアスが加わることになる。特に、負電位の絶対値が大きくなって、pn接合のビルトインポテンシャル(絶対値が約0.7V)を超える順バイアスが印加されるようになると、アクティブバリア部ABU2(ABU)のn型半導体層から半導体基板1S内に多量の電子が注入されることになる。これにより、アクティブバリア部ABU2(ABU)から半導体基板1Sに注入された電子が回路部CTに入り込むことによって、回路部CTが誤動作を引き起こす可能性が高くなるのである。

0053

関連技術において、例えば、図2において、出力部OT2から半導体基板1Sへの電子の注入よりも、出力部OT1から半導体基板1Sへの電子の注入が多くなる場合を考える。この場合、出力部OT1から回路部CTへの電子の注入は、アクティブバリア部ABU1(ABU)で抑制でき、かつ、出力部OT2から回路部CTへの電子の注入は、アクティブバリア部ABU2(ABU)で抑制することができる。ただし、出力部OT1から半導体基板1Sへの電子の注入が多くなり過ぎると、アクティブバリア部ABU1(ABU)に生じる負電位の絶対値が大きくなり、これによって、アクティブバリア部ABU1(ABU)と電気的に接続されているアクティブバリア部ABU2(ABU)に印加される負電位の絶対値が大きくなる。この結果、アクティブバリア部ABU2(ABU)から半導体基板1Sへの電子の注入が新たに生じることになり、アクティブバリア部ABU2(ABU)からの電子の注入によって、かえって、回路部CTへの意図しない電子の注入が増大することになるのである。すなわち、関連技術において、例えば、出力部OT1から半導体基板1Sへの電子の注入が多くなり過ぎる場合を考える。この場合、関連技術では、注入源に近い側に配置されているアクティブバリア部ABU1(ABU)による直接的な回路部CTへの電子の入り込みを抑制できる。一方で、関連技術では、注入源から遠い側に配置されているアクティブバリア部ABU2(ABU)による間接的な回路部CTへの電子の入り込みが新たに生じるのである(新たな知見)。この結果、アクティブバリア部ABU2(ABU)から回路部CTへの新たな電子の注入によって、回路部CTの誤動作が生じやすくなるのである。このことから、関連技術には、改善の余地が存在する。

0054

そこで、本実施の形態1では、関連技術に存在する改善の余地を解消するための工夫を施している。以下では、この工夫を施した本実施の形態1における技術的思想について、図面を参照しながら説明することにする。

0055

<半導体チップのデバイス構造(平面構造)>
図4は、本実施の形態1における半導体チップCHP1の平面レイアウトを模式的に示す平面図である。図4において、本実施の形態1における半導体チップCHP1は、中央部に矩形形状の出力部CTを有し、図4に示す出力部CTには、エピタキシャル層EPIとプラグPLGを介して接続された配線WLが図示されている。そして、半導体チップCHP1には、この出力部CTを囲むように分離部STI1が形成されている。さらに、図4に示すように、平面視において、分離部STI1で囲まれた回路部CTをx方向に離間して挟むように、出力部OT1と出力部OT2とが配置されている。これらの出力部OT1および出力部OT2のそれぞれは、分離部STI3で囲まれており、図4では、エピタキシャル層EPIとプラグPLGを介して接続された配線WLが図示されている。

0056

そして、本実施の形態1における半導体チップCHP1は、図4に示すように、平面視において、出力部OT1と回路部CTとの間に設けられ、かつ、閉じたパターンから構成された素子分離部IU1を有する。また、本実施の形態1における半導体チップCHP1は、出力部OT2と回路部CTとの間に設けられ、かつ、閉じたパターンから構成された素子分離部IU2を有する。具体的に、図4に示すように、素子分離部IU1は、分離部STI1と分離部STI2と分離部STI4からなる閉じたパターンを構成しており、同様に、素子分離部IU2は、分離部STI1と分離部STI2と分離部STI4からなる閉じたパターンを構成している。このとき、素子分離部IU1と素子分離部IU2は、分離部STI4を共有しており、平面視において、回路部CTは、素子分離部IU1と素子分離部IU2とによって囲まれている。さらに、本実施の形態1における半導体チップCHP1は、平面視において、素子分離部IU1に内包されるアクティブバリア部ABU1と、2素子分離部IU2に内包されるアクティブバリア部ABU2とを有している。このように、本実施の形態1における半導体チップCHP1において、アクティブバリア部ABU1は、閉じたパターンから構成される素子分離部IU1に囲まれ、かつ、アクティブバリア部ABU2は、閉じたパターンから構成される素子分離部IU2に囲まれていることから、アクティブバリア部ABU1とアクティブバリア部ABU2とは電気的に分離されていることになる。図4では、アクティブバリア部ABU1の構成要素であるp型半導体層PR1Bとn−型半導体層NR1Bが図示され、かつ、プラグPLG1AおよびプラグPLG1Bを介して、p型半導体層PR1Bおよびn−型半導体層NR1Bと電気的に接続された配線WL1が図示されている。同様に、図4では、アクティブバリア部ABU2の構成要素であるp型半導体層PR2Bとn−型半導体層NR2Bが図示され、かつ、プラグPLG2AおよびプラグPLG2Bを介して、p型半導体層PR2Bおよびn−型半導体層NR2Bと電気的に接続された配線WL2が図示されている。

0057

ここで、例えば、図4に示すように、配線WL1の平面サイズと配線WL2の平面サイズとは、互いに等しくなっている。別の言い方をすれば、素子分離部IU1で囲まれたアクティブバリア部ABU1の平面サイズと、素子分離部IU2で囲まれたアクティブバリア部ABU2の平面サイズとは、互いに等しくなっている。さらに、平面視において、配線WL1と配線WL2とは、回路部CTに対して、対称に配置されている。別の言い方をすれば、平面視において、アクティブバリア部ABU1とアクティブバリア部ABU2とは、回路部CTに対して、対称に配置されている。ただし、本実施の形態1におけるアクティブバリア部ABU1の平面サイズとアクティブバリア部ABU2の平面サイズとは、互いに等しい場合に限らず、アクティブバリア部ABU1の平面サイズとアクティブバリア部ABU2の平面サイズとが異なるように構成されていてもよい。すなわち、アクティブバリア部ABU1とアクティブバリア部ABU2とを、回路部CTに対して、非対称に配置することも可能である。この場合、必然的に、配線WL1と配線WL2とは、互いに非対称に配置されることになる。

0058

<実施の形態1における特徴>
続いて、本実施の形態1における特徴点について説明する。本実施の形態1における特徴点は、例えば、図4に示すように、アクティブバリア部ABU1とアクティブバリア部ABU2とが電気的に分離されている点にある。具体的には、図4に示すように、アクティブバリア部ABU1は、閉じたパターンから構成される素子分離部IU1に内包され、かつ、アクティブバリア部ABU2は、閉じたパターンから構成される素子分離部IU2に内包されている。この結果、本実施の形態1によれば、アクティブバリア部ABU1とアクティブバリア部ABU2とを電気的に分離することができる。これにより、本実施の形態1によれば、回路部CTへの電子の入り込みに起因する誤動作を抑制できる。

0059

例えば、関連技術においても、出力部OT2から半導体基板1Sへの電子の注入よりも、出力部OT1から半導体基板1Sへの電子の注入が多くなる場合において、出力部OT1から回路部CTへの電子の注入は、アクティブバリア部ABU1(ABU)で抑制でき、かつ、出力部OT2から回路部CTへの電子の注入は、アクティブバリア部ABU2(ABU)で抑制することができる。ただし、関連技術では、アクティブバリア部ABU1(ABU)とアクティブバリア部ABU2(ABU)とが電気的に接続されていることに起因して、以下に示す不都合が生じる。すなわち、図2において、出力部OT1から半導体基板1Sへの電子の注入が多くなり過ぎると、アクティブバリア部ABU1(ABU)に生じる負電位の絶対値が大きくなり、これによって、アクティブバリア部ABU1(ABU)と電気的に接続されているアクティブバリア部ABU2(ABU)に印加される負電位の絶対値が大きくなる。これによって、アクティブバリア部ABU2(ABU)のn型半導体層と半導体基板1Sとの間のpn接合が順バイアスされて、アクティブバリア部ABU2(ABU)から半導体基板1Sへの電子の注入が新たに生じることになる。この結果、関連技術では、アクティブバリア部ABU2(ABU)からの電子の注入によって、かえって、回路部CTへの意図しない電子の注入が増大することになるのである。つまり、関連技術では、アクティブバリア部ABU1(ABU)とアクティブバリア部ABU2(ABU)とが電気的に接続されている。この結果、関連技術では、例えば、出力部OT1から半導体基板1Sへの電子の注入が多くなり過ぎると、注入源に近い側に配置されているアクティブバリア部ABU1(ABU)による直接的な回路部CTへの電子の入り込みを抑制できる一方で、注入源から遠い側に配置されているアクティブバリア部ABU2(ABU)による間接的な回路部CTへの電子の入り込みが新たに生じる。これにより、関連技術では、アクティブバリア部ABU2(ABU)から回路部CTへの新たな電子の注入によって、回路部CTの誤動作が生じやすくなるのである。

0060

これに対し、本実施の形態1では、例えば、図4に示すように、アクティブバリア部ABU1とアクティブバリア部ABU2とが電気的に分離されている。本実施の形態1では、例えば、図2において、出力部OT1から半導体基板1Sへの電子の注入が多くなり過ぎて、アクティブバリア部ABU1(ABU)に生じる負電位の絶対値が大きくなったとしても、アクティブバリア部ABU1とアクティブバリア部ABU2とが電気的に分離されている。この結果、アクティブバリア部ABU2に印加される電位は、アクティブバリア部ABU1に生じる絶対値の大きな負電位の影響を受けることはない。したがって、アクティブバリア部ABU2のn型半導体層と半導体基板1Sとの間のpn接合が順バイアスされることはなく、アクティブバリア部ABU2から半導体基板1Sへの電子の注入は生じない。このことから、本実施の形態1では、アクティブバリア部ABU2からの新たな電子の注入によって、かえって、回路部CTへの意図しない電子の注入が増大することを防止できる。すなわち、本実施の形態1における特徴点によれば、アクティブバリア部ABU1とアクティブバリア部ABU2とが電気的に絶縁されていることから、出力部OT1から半導体基板1Sへの電子の注入が多くなり過ぎたとしても、注入源から遠い側に配置されているアクティブバリア部ABU2による間接的な回路部CTへの新たな電子の入り込みという副作用を抑制できる。この結果、本実施の形態1における特徴点によれば、出力部OT1から半導体基板1Sへの電子の注入が多くなり過ぎる場合に顕在化する副作用を防止できる結果、注入源からの電子の注入量が多くなる条件においても、回路部CTの誤動作を抑制することができる。このように、本実施の形態1における特徴点によれば、基本的に、注入源からの電子の注入量の大小に関わらず、回路部CTへの電子の入り込みを抑制できる結果、回路部CTの誤動作を効果的に抑制することができる。

0061

例えば、図2および図4において、出力部OT1と電気的に接続される負荷に含まれるインダクタンスと、出力部OT2と電気的に接続される負荷に含まれるインダクタンスとが大幅に異なる場合、必然的に、出力部OT1からの電子の注入量と出力部OT2からの電子の注入量は大幅に異なることになる。この場合、関連技術では、上述した副作用によって、回路部CTへの電子の入り込みを効果的に抑制することができない。これに対し、本実施の形態1によれば、関連技術とは異なり、上述した副作用を防止できる結果、回路部CTへの電子の入り込みを効果的に抑制することができる。したがって、本実施の形態1における半導体装置によれば、出力部OT1と接続される負荷と、出力部OT2と接続される負荷との間に課される信頼性の観点からの制限(例えば、インダクタンスに対する制限)を緩和することができ、本実施の形態1における半導体装置の汎用性を向上することができる。このことは、本実施の形態1における半導体装置を使用することにより、負荷を含むシステムの設計自由度を向上できることを意味する。

0062

このように、本実施の形態1における特徴点によれば、直接的な効果として、注入源からの電子の注入量の大小および異同に関わらず、半導体装置の信頼性を向上することができる。このことは、本実施の形態1における半導体装置と様々な種類のインダクタンスを含む負荷とを半導体装置の信頼性を確保しながら接続することが可能となることを意味する。これにより、本実施の形態1における特徴点によれば、半導体装置の汎用性を向上することができる。したがって、本実施の形態1における半導体装置を使用することにより、電気システムの設計自由度を拡大しながら、信頼性の高い電気システムを構築できる点で、本実施の形態1における技術的思想は、有用な技術的意義を有する。

0063

次に、本実施の形態1における特徴点によれば、回路部CTへの意図しない電荷の注入、言い換えれば、回路部CTへ流れ込む電流を低減できることが、シミュレーションによって裏付けられている点について説明する。

0064

図5は、シミュレーション結果を示すグラフである。まず、本実施の形態1におけるシミュレーションの条件について説明する。図2において、出力部OT1を注入源1とし、出力部OT2を注入源2とする。そして、出力部OT1に流す電流を電流IE1とし、出力部OT2に流す電流を電流IE2とする。このとき、電流IE2は、0.1mAに固定する一方、電流IE1は、0.1mAから10mAまで変化させる。さらに、この条件で、アクティブバリア部ABU1とアクティブバリア部ABU2とを電気的に分離した構成(分離構造という)において、回路部CTに流れ込む電流を電流I(分離)とする。また、アクティブバリア部ABU1とアクティブバリア部ABU2とを電気的に接続した構成(接続構造という)において、回路部CTに流れ込む電流を電流I(共通)とする。このとき、図5に示す「差分」とは、「電流I(分離)−電流I(共通)」として定義される。これにより、例えば、「差分」の値が負値になるということは、電流I(分離)が電流I(共通)よりも小さくなることを意味し、これは、本実施の形態1の構成が、関連技術の構成よりも優れているということを意味する。

0065

この点を考慮して、まず、図5の左図を見ると、電流IE1と電流IE2の和が大きくなるほど、「差分」の値が負値側にシフトしていることがわかる。これは、電流IE2を0.1mAに固定し、かつ、電流IE1を0.1mA→10mAに増加させるにしたがって、本実施の形態1における分離構造の方が、関連技術における接続構造よりも回路部CTに流れ込む電流を低減できることが裏付けられており、本実施の形態1における分離構造の方が、関連技術における接続構造よりも優れていることを示している。

0066

さらに、図5の右図に示すように、「差分」の値が負値側にシフトするほど、アクティブバリア部ABU1を構成する配線WL1の負電位の絶対値が大きくなっていることがわかる。したがって、図5の左図と右図に示されるシミュレーション結果から、以下のことを推測することができる。例えば、図5の左図に示すように、「差分」の値が負値側にシフトしている理由は、関連技術の接続構造では、電流IE1の電流値が増加すると、注入源1から遠い側に配置されているアクティブバリア部ABU2による間接的な回路部CTへの新たな電子の注入という副作用が発生する一方、本実施の形態1の分離構造では、副作用が発生しないと考えられる。このように考えられる根拠は、図5の右図に示すように、「差分」の値が負値側にシフトすると、配線WL1の電位が負電位側に大きくなっているからである。すなわち、配線WL1の電位が負電位側に大きくなると、関連技術における接続構造では、配線WL1と電気的に接続されている配線WL2の電位も負電位側に大きくなる。この結果、関連技術では、アクティブバリア部ABU2と半導体基板1Sとの間のpn接合に順バイアス(絶対値が約0.7V以上)が加わって、アクティブバリア部ABU2から半導体基板1Sに電子が注入されると考えることができる。一方、本実施の形態1における分離構造では、たとえ、配線WL1の電位が負電位側に大きくなっても、配線WL2は、配線WL1と電気的に分離されていることから、配線WL2の電位が負電位側に大きくなることはなく、したがって、アクティブバリア部ABU2から半導体基板1Sへの新たな電子の注入は生じないと考えられる。

0067

以上のことから、本実施の形態1における分離構造によれば、一方の注入源1に流れる電流IE1が他方の注入源2に流れる電流IE2よりも大幅に増加する場合であっても、副作用に起因する回路部CTへの意図しない電荷の注入、言い換えれば、回路部CTへ流れ込む電流を低減できることが、図5に示すシミュレーションの評価結果によって裏付けられていることがわかる。

0068

なお、例えば、図4に示すように、アクティブバリア部ABU1の平面サイズと、アクティブバリア部ABU2の平面サイズとを等しくする構成では、以下に示す利点を得ることができる。すなわち、電子の注入源となる出力部OT1と出力部OT2のいずれかにインダクタンスが大きな負荷が接続される場合であっても、同等の効果を得ることができる。言い換えれば、出力部OT1における電子の注入量が、出力部OT2における電子の注入量よりも多くなる場合と、出力部OT2における電子の注入量が、出力部OT1における電子の注入量よりも多くなる場合の両方において、同等の効果を得ることができる。

0069

一方、例えば、設計上、出力部OT1における電子の注入量が、出力部OT2における電子の注入量よりも多くなることが決定している場合には、図4において、アクティブバリア部ABU1の平面サイズを、アクティブバリア部ABU2の平面サイズよりも大きくすることが望ましい。なぜなら、電子の注入量の多い出力部OT1に近い側のアクティブバリア部ABU1の平面サイズを大きくすることにより、電子と対消滅させる正孔の供給量を多くできることができるからである。つまり、電子の注入量の多い出力部OT1に近い側のアクティブバリア部ABU1における正孔の供給能力を大きくすることより、電子と正孔の対消滅を促進できる結果、回路部CTへの電子の入り込みを抑制する効果を大きくすることができると考えられるからである。同様の理由により、設計上、出力部OT2における電子の注入量が、出力部OT1における電子の注入量よりも多くなることが決定している場合には、図4において、アクティブバリア部ABU2の平面サイズを、アクティブバリア部ABU1の平面サイズよりも大きくすることが望ましい。

0070

また、出力部OT1および出力部OT2のそれぞれには、例えば、図1に示すハイサイド素子を構成するパワートランジスタQHと、ローサイド素子を構成するパワートランジスタQLとが形成されている。このとき、特に、負荷に含まれるインダクタンスLに起因するデッドタイム中の逆起電力によって、ドレインの電位がソース電位よりも低くなることが回路部への意図しない電子の注入を引き起こす原因となるのは、ローサイド素子である。すなわち、主に、図1に示すローサイド素子であるパワートランジスタQLが回路部への意図しない電子の注入源となる。このことから、電子の注入源となるローサイド素子からの回路部への影響を小さくする観点から、例えば、出力部OT1および出力部OT2のそれぞれにおいて、ハイサイド素子よりもローサイド素子を回路部から遠ざけるように配置することが望ましい。なぜなら、電子の注入源であるローサイド素子と回路部との間の距離をできるだけ離すことにより、ローサイド素子から回路部への電子の注入を抑制できると考えられるからである。

0071

以上のことから、本実施の形態1における特徴点とともに、上述したアクティブバリア部(ABU1、ABU2)の平面サイズに関する知見や、上述した出力部(OT1、OT2)の構成要素の配置に関する知見を考慮することにより、回路部への意図しない電子の注入を効果的に抑制することができ、これによって、半導体装置のさらなる信頼性の向上を図ることができる。

0072

<半導体装置の製造方法>
本実施の形態1における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。

0073

まず、図6に示すように、p型不純物濃度の低い半導体基板1Sを用意した後、半導体基板1Sの表面に約300nm〜1μm程度の厚さを有する酸化シリコン膜を形成する。そして、フォトリソグラフィ技術を使用することにより、酸化シリコン膜上にパターニングしたレジスト膜を形成する。その後、パターニングしたレジスト膜をマスクとして、酸化シリコン膜をエッチングすることにより、酸化シリコン膜をパターニングする。

0074

次に、パターニングした酸化シリコン膜をマスクにしたイオン注入法により、半導体基板1Sの表面にn型不純物(例えば、アンチモン)を導入した後、パターニングされたレジスト膜をアッシング処理により除去する。そして、半導体基板1Sに対して、約1200℃程度の熱処理を施すことにより、半導体基板1S内にn+型半導体層(n+型半導体層NR1Aおよびn+型半導体層NR2Aを含む)を形成する。その後、半導体基板1S上に形成されているパターニングされた酸化シリコン膜を除去する。

0075

続いて、半導体基板1Sの表面に約20nm〜30nm程度の厚さを有する酸化シリコン膜を形成した後、フォトリソグラフィ技術を使用することにより、酸化シリコン膜上にパターニングしたレジスト膜を形成する。そして、パターニングしたレジスト膜をマスクとして、酸化シリコン膜をエッチングすることにより、酸化シリコン膜をパターニングする。次に、パターニングした酸化シリコン膜をマスクにしたイオン注入法により、半導体基板1Sの表面にp型不純物(例えば、ボロン)を導入した後、パターニングされたレジスト膜をアッシング処理により除去する。そして、半導体基板1Sに対して、約1150℃程度の熱処理を施すことにより、半導体基板1S内にp+型半導体層(p+型半導体層PR1Aおよびp+型半導体層PR2Aを含む)を形成する。その後、半導体基板1S上に形成されているパターニングされた酸化シリコン膜を除去する。その後、エピタキシャル成長技術を使用することにより、n+型半導体層とp+型半導体層とを形成した半導体基板1S上に、n−型半導体層であるエピタキシャル層EPIを形成する。

0076

次に、図7に示すように、エピタキシャル層EPIの表面を酸化することにより、エピタキシャル層EPIの表面に、約20nm〜30nm程度の厚さを有する酸化シリコン膜を形成する。そして、フォトリソグラフィ技術を使用することにより、酸化シリコン膜上に、パターニングしたレジスト膜を形成する。続いて、パターニングしたレジスト膜をマスクにしたエッチングにより、パターニングした酸化シリコン膜を形成した後、パターニングしたレジスト膜をアッシング処理により除去する。

0077

続いて、パターニングした酸化シリコン膜をマスクにしたイオン注入法により、エピタキシャル層EPIにp型不純物(例えば、ボロン)を導入することにより、エピタキシャル層EPIにp型半導体層(p型半導体層PR1Bおよびp型半導体層PR2Bを含む)を形成する。その後、フォトリソグラフィ技術を使用することにより、エピタキシャル層EPIの表面にパターニングしたレジスト膜を形成する。そして、パターニングしたレジスト膜をマスクにして、エピタキシャル層EPIにp型不純物(例えば、ボロン)を導入する。これにより、出力部形成領域OTR1および出力部形成領域OTR2に、p型半導体領域からなるボディ領域BRを形成し、かつ、回路部形成領域CRに、p型半導体領域PRを形成する。このとき、ボディ領域BRは、出力部を構成するパワートランジスタのバックゲートとなる領域であり、p型半導体領域PRは、回路部を構成するバイポーラトランジスタのベースとなる領域である。

0078

さらに、エピタキシャル層EPIの表面に形成されている酸化シリコン膜を除去した後、LOCOS法選択酸化法)を使用することにより、エピタキシャル層EPIの表面に、LOCOS絶縁膜LSを選択的に形成する。

0079

次に、図8に示すように、熱酸化法を使用することにより、エピタキシャル層EPIの表面に、例えば、約数十nmの厚さを有するゲート絶縁膜GOXを形成する。続いて、導電型不純物が導入されたポリシリコン膜をエピタキシャル層EPI上に形成する。そして、フォトリソグラフィ技術およびエッチングを使用して、ポリシリコン膜をパターニングすることにより、出力部形成領域OTR1および出力部形成領域OTR2のそれぞれに、出力部を構成するパワートランジスタのゲート電極GEを形成する。

0080

続いて、フォトリソグラフィ技術を使用することにより、エピタキシャル層EPIの表面に、パターニングしたレジスト膜を形成する。その後、パターニングしたレジスト膜およびゲート電極GEをマスクにしたイオン注入法により、エピタキシャル層EPIの表面にn型不純物(例えば、砒素)を導入する。これにより、出力部形成領域OTR1および出力部形成領域OTR2のそれぞれにおいては、出力部を構成するパワートランジスタのソース領域SRおよびドレイン領域DRが形成される。同様に、回路部形成領域CRにおいては、回路部を構成するバイポーラトランジスタのエミッタ領域ETRおよびコレクタ領域CLRが形成される。また、アクティブバリア領域ABR1においては、n+型半導体層NR1Cが形成され、アクティブバリア領域ABR2においては、n+型半導体層NR2Cが形成される。その後、パターニングしたレジスト膜を除去する。

0081

次に、フォトリソグラフィ技術を使用することにより、エピタキシャル層EPIの表面に、パターニングしたレジスト膜を形成する。そして、パターニングしたレジスト膜およびゲート電極GEをマスクにしたイオン注入法により、エピタキシャル層EPIの表面にp型不純物(例えば、ボロン)を導入する。これにより、出力部形成領域OTR1および出力部形成領域OTR2のそれぞれにおいては、出力部を構成するパワートランジスタのボディコンタクト領域BCが形成される。同様に、回路部形成領域CRにおいては、回路部を構成するバイポーラトランジスタのベース領域BSRが形成される。また、アクティブバリア領域ABR1においては、p+型半導体層PR1Cが形成され、アクティブバリア領域ABR2においては、p+型半導体層PR2Cが形成される。その後、パターニングしたレジスト膜を除去する。

0082

続いて、図9に示すように、半導体基板1Sの上方に、約500nm〜1μm程度の厚さを有する酸化シリコン膜を形成することにより、層間絶縁膜IL1を形成する。その後、フォトリソグラフィ技術を使用することにより、層間絶縁膜IL1上に、パターニングしたレジスト膜を形成する。そして、パターニングしたレジスト膜をマスクにして、層間絶縁膜IL1およびLOCOS絶縁膜LSをエッチングする。引き続き、パターニングしたレジスト膜を除去した後、エッチングした層間絶縁膜IL1をマスクにして、エピタキシャル層EPIおよび半導体基板1Sをエッチングする。これにより、層間絶縁膜IL1とLOCOS絶縁膜LSとエピタキシャル層EPIとを貫通して、半導体基板1Sに達するとレンチTR1とトレンチTR2とトレンチTR3を形成する。その後、トレンチTR1〜TR3の内部を埋め込む酸化シリコン膜からなる絶縁膜IFを層間絶縁膜IL上に形成する。さらに、化学的機械的研磨法(Chemical Mechanical Polishing:CMP法)を使用することにより、層間絶縁膜IL1の厚さが約500nm〜1μm程度になるまで、絶縁膜IFおよび層間絶縁膜IL1を研磨して表面を平坦化する。これにより、トレンチTR1に絶縁膜IFを埋め込んだ構造である分離部STI1(図2参照)と、トレンチTR2に絶縁膜IFを埋め込んだ構造である分離部STI2(図2参照)と、トレンチTR3に絶縁膜IFを埋め込んだ構造である分離部STI3(図2参照)を形成できる。

0083

次に、図2に示すように、フォトリソグラフィ技術を使用することにより、層間絶縁膜IL1上に、パターニングしたレジスタ膜を形成する。そして、パターニングしたレジスト膜をマスクにして、層間絶縁膜IL1を貫通するコンタクトホールを形成する。続いて、コンタクトホールの内部を含む層間絶縁膜IL1上にタングステン膜を形成した後、CMP法を使用することにより、層間絶縁膜IL1上に形成されている不要なタングステン膜を除去する。これにより、層間絶縁膜IL1にプラグ(プラグPLG、プラグPLG1A、プラグPLG1B、プラグPLG2A、プラグPLG2Bを含む)を形成することができる。そして、層間絶縁膜IL1上にアルミニウム膜を形成した後、フォトリソグラフィ技術を使用することにより、アルミニウム膜をパターニングする。これにより、パターニングしたアルミニウム膜からなる配線(配線WLと配線WL1と配線WL2)を形成することができる。以上のようにして、本実施の形態1における半導体装置を製造できる。

0084

<変形例>
続いて、本実施の形態1における変形例について説明する。図10は、本変形例における半導体チップCHP1の平面レイアウトを模式的に示す平面図である。図10に示すように、半導体チップCHP1の中央部に回路部CTが配置されている一方、半導体チップCHP1の四隅近傍に4つの出力部OT1〜OT4が配置されている。このように構成されている変形例においても、例えば、4つの出力部OT1〜OT4のそれぞれに接続される負荷に含まれるインダクタンスが大きく異なる場合、4つの出力部OT1〜OT4から半導体基板への電子注入量が大きくことなると考えられる。したがって、本変形例における半導体チップCHP1においても、実施の形態1における技術的思想を適用することが有効である。例えば、本変形例では、図10に示すように、回路部CTを囲むように、閉じたパターンからなる素子分離部IU1〜IU8が配置されており、素子分離部IU1〜IU8のそれぞれに内包されるように、アクティブバリア部ABU1〜ABU8が形成されている。このことから、本変形例において、8つのアクティブバリア部ABU1〜ABU8のそれぞれは、互いに電気的に分離されていることになる。これにより、本変形例においても、電子注入源となる4つの出力部OT1〜OT4における電子の注入量の大小に関わらず、回路部CTへの電子の入り込みを抑制できる結果、回路部CTの誤動作を効果的に抑制することができる。特に、図10に示すように、複数のアクティブバリア部(ABU1〜ABU8)の個数を複数の出力部(OT1〜OT4)の個数よりも多くなるように構成する場合、複数の出力部(OT1〜OT4)からの電子の注入量が大きく異なる場合に生じる悪影響を顕在化しにくくすることができ、これによって、半導体装置の信頼性を向上できる。

0085

(実施の形態2)
<改善の検討>
例えば、複数の素子分離部のそれぞれに内包されるように、複数のアクティブバリア部のそれぞれを形成して、複数のアクティブバリア部を互いに電気的に分離するという前記実施の形態1における特徴点によれば、回路部への電子の注入源となる複数の出力部において、互いに電子の注入量が異なることに起因する副作用を抑制することができる。つまり、前記実施の形態1における技術的思想は、特定の出力部から半導体基板への電子の注入が偏って多くなり過ぎると、この特定の出力部に近い側に配置されているアクティブバリア部に生じる負電位の絶対値が大きくなる。すると、例えば、電子の注入量が多い出力部側に配置されているアクティブバリア部と、電子の注入量が少ない出力部側に配置されているアクティブバリア部とが電気的に接続されていると、電子の注入量が少ない出力部側に配置されているアクティブバリア部にも絶対値の大きな負電位が印加されることになる。この場合、特に、負電位の絶対値がpn接合のビルトインポテンシャル(シリコンの場合、絶対値が約0.7V)を超えると、pn接合が順バイアスされて回路部への電子の入り込みが新たに生じる。この点に関し、前記実施の形態1によれば、たとえ、電子の注入量が多い出力部側に配置されているアクティブバリア部に生じる負電位の絶対値が大きくなっても、電子の注入量が少ない出力部側に配置されているアクティブバリア部に絶対値の大きな負電位が加わることを抑制できる。この結果、電子の注入量が少ない出力部側に配置されているアクティブバリア部に形成されているpn接合に順バイアスが加わることを防止できる。このことから、電子の注入量の少ない出力部側に配置されているアクティブバリア部からの回路部への新たな電子の注入が防止されて、回路部の誤動作を抑制することができる。

0086

図5に示すシミュレーション結果に着目した場合、確かに、図5の左図および図5の右図に示すように、配線電位が「−0.7V」よりも小さくなると、「差分」が負側にシフトする。これは、関連技術における「接続構造」では、電子の注入量の少ない出力部側に配置されているアクティブバリア部のpn接合が順バイアスされることで、回路部への電子の注入量が増大するという理由によって説明される。そして、「差分」が負側にシフトするということは、前記実施の形態1における「分離構造」の方が関連技術における「絶族構造」よりも優れていることを意味し、図5によって、前記実施の形態1における技術的思想の有用性が裏付けられていることになる。

0087

ところが、図5の右図において、配線電位が「−0.7V」よりも大きい場合、「差分」は、逆に正側にシフトしている。これは、かえって、関連技術における「接続構造」の方が、前記実施の形態1における「分離構造」よりも優れていることを意味している。すなわち、配線電位の絶対値がpn接合のビルトインポテンシャルよりも大きくなって初めて、前記実施の形態1における技術的思想が有用になるのであって、配線電位の絶対値がpn接合のビルトインポテンシャルよりも小さい場合には、前記実施の形態1の「分離構造」よりも関連技術における「接続構造」の方が有用となることが示唆されている。

0088

これは、配線電位の絶対値がpn接合のビルトインポテンシャルを超えなければ、「接続構造」の方がアクティブバリア部のサイズを大きくすることができ、これによって、電子と結合する正孔の供給量を増加させることができる結果、電子と正孔の結合による電子の消滅が促進されて、回路部への電子の注入が抑制されると考えられるからである。

0089

<実施の形態2における基本思想>
そこで、本実施の形態2における基本思想は、アクティブバリア部の電位(絶対値)がpn接合のビルトインポテンシャルを超えない場合には、「接続構造」を実現する一方、アクティブバリア部の電位(絶対値)がpn接合のビルトインポテンシャルを超える場合には、「分離構造」を実現するという技術的思想である。すなわち、本実施の形態2における基本思想は、アクティブバリア部の電位(絶対値)がpn接合のビルトインポテンシャルを超えるか否かによって、「接続構造」と「分離構造」とを切り換えるという技術的思想である。このような本実施の形態2における基本思想によれば、「接続構造」の利点と「分離構造」の利点の両方を得ることができる結果、さらなる半導体装置の信頼性を向上することができる。

0090

<基本思想を具現化する構成例>
以下では、本実施の形態2における基本思想を具現化する構成例について説明する。図11は、本実施の形態2における基本思想を具現化した構成例を模式的に示す図である。図11において、この構成例の特徴点は、アクティブバリア部ABU1の構成要素である配線WL1と、アクティブバリア部ABU2の構成要素である配線WL2との間に、互いに直列接続されたデプレッション型電界効果トランジスタDQ1とデプレッション型電界効果トランジスタDQ2とを有している点にある。そして、デプレッション型電界効果トランジスタDQ1のゲート電極とソースとが電気的に接続され、かつ、デプレッション型電界効果トランジスタDQ2のゲート電極とソースとが電気的に接続されている。さらに、デプレッション型電界効果トランジスタDQ1のしきい値電圧(Vth)は、「約−0.7V」となっており、デプレッション型電界効果トランジスタDQ1のしきい値電圧(Vth)も、「約−0.7V」となっている。

0091

このような構成例によれば、アクティブバリア部の電位(絶対値)がpn接合のビルトインポテンシャルを超えるか否かによって、「接続構造」と「分離構造」とを切り換えるという基本思想を具現化することができる。以下に、この点について説明する。

0092

例えば、図12は、アクティブバリア部ABU1の配線WL1の電位が「−0.7V」よりも大きく、かつ、アクティブバリア部ABU2の配線WL2の電位が「−0.7V」よりも大きい場合を示す図である。図12に示すように、この場合、アクティブバリア部ABU1の配線WL1と電気的に接続されているデプレッション型電界効果トランジスタDQ1のゲート電極に印加されるゲート電圧(Vg)は、「−0.7V」よりも大きくなる。この結果、デプレッション型電界効果トランジスタDQ1はオンする。同様に、アクティブバリア部ABU2の配線WL2と電気的に接続されているデプレッション型電界効果トランジスタDQ2のゲート電極に印加されるゲート電圧(Vg)も、「−0.7V」よりも大きくなる。この結果、デプレッション型電界効果トランジスタDQ2もオンする。したがって、アクティブバリア部ABU1の配線WL1とアクティブバリア部ABU2の配線WL2とは、オンしているデプレッション型電界効果トランジスタDQ1およびデプレッション型電界効果トランジスタDQ2を介して、電気的に接続されることになる。これにより、アクティブバリア部ABU1およびアクティブバリア部ABU2は、「接続構造」を構成することになる。つまり、アクティブバリア部ABU1の電位の絶対値およびアクティブバリア部ABU2の電位の絶対値がpn接合のビルトインポテンシャルよりも小さい場合には、「接続構造」が実現されることになる。

0093

続いて、例えば、図13は、アクティブバリア部ABU1の配線WL1の電位が「−0.7V」よりも小さく、かつ、アクティブバリア部ABU2の配線WL2の電位が「−0.7V」よりも大きい場合を示す図である。図13に示すように、この場合、アクティブバリア部ABU1の配線WL1と電気的に接続されているデプレッション型電界効果トランジスタDQ1のゲート電極に印加されるゲート電圧(Vg)は、「−0.7V」よりも小さくなる。この結果、デプレッション型電界効果トランジスタDQ1はオフする。一方、アクティブバリア部ABU2の配線WL2と電気的に接続されているデプレッション型電界効果トランジスタDQ2のゲート電極に印加されるゲート電圧(Vg)は、「−0.7V」よりも大きくなる。この結果、デプレッション型電界効果トランジスタDQ2もオンする。したがって、アクティブバリア部ABU1の配線WL1とアクティブバリア部ABU2の配線WL2とは、オフしているデプレッション型電界効果トランジスタDQ1によって、電気的に分離されることになる。これにより、アクティブバリア部ABU1およびアクティブバリア部ABU2は、「分離構造」を構成することになる。つまり、アクティブバリア部ABU1の電位の絶対値およびアクティブバリア部ABU2の電位の絶対値のいずれか一方が、pn接合のビルトインポテンシャルよりも大きくなる場合には、「分離構造」が実現されることになる。このようにして、図11図13に示す本実施の形態2における構成例によれば、アクティブバリア部の電位(絶対値)がpn接合のビルトインポテンシャルを超えるか否かによって、「接続構造」と「分離構造」とを切り換えるという技術的思想が具現化できていることがわかる。

0094

<実施の形態2におけるデバイス構造例>
図14は、図11に示す構成例を1つの半導体チップCHP1で実現するデバイス構造の一例を示す断面図である。図14では、図2に示す前記実施の形態1におけるデバイス構造に加えて、スペース領域R3を挟むデプレッション型トランジスタ形成領域DMRと、CMOSトランジスタ形成領域CMRとが追加されている。

0095

図14に示すように、例えば、CMOSトランジスタ形成領域CMRには、nチャネル型電界効果トランジスタQ1およびpチャネル型電界効果トランジスタQ2が形成されていることがわかる。一方、デプレッション型トランジスタ形成領域DMRには、互いに直列接続されたデプレッション型電界効果トランジスタDQ1とデプレッション型電界効果トランジスタDQ2とが形成されている。そして、図14に示すように、デプレッション型電界効果トランジスタDQ2のゲート電極およびソース(ソース領域)は、プラグおよび第2層配線である配線ML1Bを介して、アクティブバリア部ABU2と電気的に接続されている。一方、デプレッション型電界効果トランジスタDQ1のゲート電極およびソース(ソース領域)は、プラグと第2層配線である配線ML1Aおよび配線ML1Cと第3層配線である配線ML2とを介して、アクティブバリア部ABU1と電気的に接続されている。このように、図14に示すデバイス構造によって、図11に示す構成例が実現できることがわかる。なお、図14に示すデバイス構造では、第2層配線と第3層配線とを使用することにより、図11に示す構成例を実現しているが、これに限らず、例えば、第2層配線を平面的に引き回すことにより、第2層配線だけで、図11に示す構成例を実現するように構成してもよい。

0096

<半導体装置の製造方法>
本実施の形態2における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。本実施の形態2における半導体装置の製造方法は、前記実施の形態1における半導体装置とほぼ同様であるため、相違点を中心に説明する。まず、図15は、前記実施の形態1における半導体装置の製造工程を説明する図7に対応する図である。この図15においては、フォトリソグラフィ技術を使用することにより、エピタキシャル層EPI上に、パターニングしたレジスト膜を形成した後、このパターニングしたレジスト膜をマスクにしたイオン注入法により、CMOSトランジスタ形成領域CMRにn型不純物(例えば、リン)を注入する。これにより、CMOSトランジスタ形成領域CMRに、n型ウェルNWLを形成する。そして、パターニングしたレジスト膜をアッシング処理で除去した後、フォトリソグラフィ技術を使用することにより、新たにパターニングしたレジスト膜を形成する。続いて、新たにパターニングしたレジスト膜をマスクにしたイオン注入法により、デプレッション型トランジスタ形成領域DMRにp型ウェルPWL1を形成するとともに、CMOSトランジスタ形成領域CMRにp型ウェルPWL2を形成する。

0097

次に、図16は、前記実施の形態1における半導体装置の製造工程を説明する図8に対応する図である。この図16においては、デプレッション型トランジスタ形成領域DMRに形成されているp型ウェルPWL1の表面に、n型反転層を形成するため、フォトリソグラフィ技術およびイオン注入法を使用することにより、n型半導体層NR3Aを形成する。そして、前記実施の形態1で説明したゲート絶縁膜形成工程およびゲート電極形成工程によって、デプレッション型トランジスタ形成領域DMRにも、ゲート絶縁膜GOXおよびゲート電極GEを形成し、かつ、CMOSトランジスタ形成領域CMRにも、ゲート絶縁膜GOXおよびゲート電極GEを形成する。

0098

その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、デプレッション型トランジスタ形成領域DMRおよびCMOSトランジスタ形成領域CMRに、n型不純物(例えば、砒素)を導入する。これにより、デプレッション型トランジスタ形成領域DMRに、n+型半導体領域からなるソース領域(SR2A、SR2B)とドレイン領域DR2を形成するとともに、CMOSトランジスタ形成領域CMRに、n+型半導体領域NR3を形成する。

0099

さらに、フォトリソグラフィ技術およびイオン注入法を使用することにより、CMOSトランジスタ形成領域CMRに、p型不純物(例えば、ボロン)を導入する。これにより、CMOSトランジスタ形成領域CMRに、p+型半導体領域PR3を形成する。

0100

続いて、図17は、前記実施の形態1における半導体装置の製造工程を説明する図2に対応する図である。この図17において、デプレッション型トランジスタ形成領域DMRおよびCMOSトランジスタ形成領域CMRに、プラグPLGおよび配線WLを形成した後、デプレッション型トランジスタ形成領域DMRに、分離部STI4を形成し、かつ、CMOSトランジスタ形成領域CMRに、分離部STI5を形成する。

0101

その後、図14に示すように、層間絶縁膜IL2を形成して、この層間絶縁膜IL2を貫通するプラグを形成した後、層間絶縁膜IL2上に第2層配線である配線(ML1A,ML1B、ML1C)を形成する。さらに、層間絶縁膜IL上に層間絶縁膜IL3を形成して、この層間絶縁膜IL3を貫通するプラグを形成した後、層間絶縁膜IL3上に第3層配線である配線ML2を形成する。このとき、図14に示すように、デプレッション型電界効果トランジスタDQ2のゲート電極およびソース(ソース領域)は、プラグおよび配線ML1Bを介して、アクティブバリア部ABU2と電気的に接続される。一方、デプレッション型電界効果トランジスタDQ1のゲート電極およびソース(ソース領域)は、プラグと配線ML1Aおよび配線ML1Cと配線ML2とを介して、アクティブバリア部ABU1と電気的に接続される。以上のようにして、本実施の形態2における半導体装置を製造することができる。

0102

<変形例1>
実施の形態2では、デプレッション型電界効果トランジスタDQ1とデプレッション型電界効果トランジスタDQ2とを使用する例について説明したが、実施の形態2における技術的思想は、これに限らず、例えば、デプレッション型電界効果トランジスタDQ1とデプレッション型電界効果トランジスタDQ2の替わりに、接合トランジスタを使用することもできる。

0103

<変形例2>
例えば、実施の形態2における技術的思想は、図10に示す平面レイアウトを有する構成にも適用することができる。この場合、8つのアクティブバリア部ABU1〜ABU8に含まれる任意の2つのアクティブバリア部の間に、互いに直列接続された2個のデプレッション型電界効果トランジスタを接続する。これにより、図10に示す平面レイアウトを有する構成においても、実施の形態2における基本思想を具現化することができる。

0104

<変形例3>
実施の形態2では、半導体チップCHP1に、互いに直列接続されたデプレッション型電界効果トランジスタDQ1とデプレッション型電界効果トランジスタDQ2とを形成する構成例について説明した。ただし、実施の形態2における基本思想は、これに限らず、半導体チップCHP1の外部に、互いに直列接続されたデプレッション型電界効果トランジスタDQ1とデプレッション型電界効果トランジスタDQ2と同様の機能を有するオン/オフ制御部を設けることもできる。

0105

例えば、図18は、半導体チップCHP1の外部にオン/オフ制御部10を設ける構成を模式的に示す図である。図18に示すように、半導体チップCHP1には、アクティブバリア部ABU1の構成要素である配線WL1と電気的に接続された端子TE1と、アクティブバリア部ABU2の構成要素である配線WL2と電気的に接続された端子TE2とを有する。そして、端子TE1と端子TE2との間には、アクティブバリア部ABU1の構成要素である配線WL1とアクティブバリア部ABU2の構成要素である配線WL2の間の導通/非導通を制御するオン/オフ制御部10が接続可能なように構成されている。このように構成されている変形例3によっても、実施の形態2における基本思想を具現化することができる。この変形例3における構成によれば、オン/オフ制御部10によって、所定の条件によって、「接続構造」と「分離構造」とを切り換えることが可能となる一方、半導体チップCHP1内にオン/オフ制御部10を設ける必要がなくなるため、半導体チップCHP1のサイズの増大を抑制することができる。

0106

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

0107

10オン/オフ制御部
ABU1アクティブバリア部
ABU2 アクティブバリア部
BD1ボディダイオード
BD2 ボディダイオード
CT回路部
DQ1デプレッション型電界効果トランジスタ
DQ2 デプレッション型電界効果トランジスタ
D1ダイオード
D2 ダイオード
IU1素子分離部
IU2 素子分離部
Lインダクタンス
NR1A n+型半導体層
NR1B n−型半導体層
NR1C n+型半導体層
NR2A n+型半導体層
NR2B n−型半導体層
NR2C n+型半導体層
OT1 出力部
OT2 出力部
PR1A n+型半導体層
PR1Bp型半導体層
PR1C n+型半導体層
PR2A n+型半導体層
PR2B p型半導体層
PR2C n+型半導体層
QHパワートランジスタ
QL パワートランジスタ
STI1 分離部
STI2 分離部
STI3 分離部
STI4 分離部

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