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技術 差動増幅回路

出願人 エイブリック株式会社
発明者 磯部禎久
出願日 2015年12月24日 (4年6ヶ月経過) 出願番号 2015-252370
公開日 2017年6月29日 (3年0ヶ月経過) 公開番号 2017-118351
状態 特許登録済
技術分野 増幅器一般
主要キーワード 差動利得 ソース接地増幅回路 モバイル電子機器 グラウンド電圧 制御信号端子 負帰還回路 低消費電流化 バイアス設定
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年6月29日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (4)

課題

低消費電流回路面積の小さい差動増幅回路を提供すること。

解決手段

2段の増幅回路1、2と直列接続された2段の出力トランジスタ3、4を有し、出力トランジスタ2つのうち一方の制御を1段目の増幅回路の出力により行い、他方を2段目の増幅回路の出力で制御されるドレイン接地回路ソースフォロア)として構成した。

概要

背景

差動増幅回路は、様々な電子機器幅広く使用されている。特に、負帰還掛けることで、高精度なアナログ信号処理が可能となり、今日の電子機器の発展に不可欠の技術となっている。
差動増幅回路の機能は、2つの入力電圧の差分を増幅することであるが、電池駆動モバイル電子機器に代表されるように、低消費電流化小型軽量化が常に求められている。

図3に、従来の差動増幅回路を示す。従来の差動増幅回路は、2つの入力端子IP及びINの電圧差を増幅する1段目増幅回路1と、増幅回路1の出力端子OP及びONの電圧差を増幅する2段目の増幅回路2及び6と、増幅回路2の出力GHよってゲートを制御されるP型MOSトランジスタ出力トランジスタ7と、増幅回路6の出力GLによって制御されるN型MOSトランジスタの出力トランジスタ3とからなる。

上述したような差動増幅回路は、出力トランジスタ3及び7を設けることで出力端子OUTの低いインピーダンスを実現し、2段目の増幅回路2及び6を設けることで、出力トランジスタ3及び7が動作するバイアス設定を容易にしている。

概要

低消費電流回路面積の小さい差動増幅回路を提供すること。2段の増幅回路1、2と直列接続された2段の出力トランジスタ3、4を有し、出力トランジスタ2つのうち一方の制御を1段目の増幅回路の出力により行い、他方を2段目の増幅回路の出力で制御されるドレイン接地回路ソースフォロア)として構成した。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1の入力電圧と第2の入力電圧の差分を増幅する差動増幅回路であって、前記第1及び第2の入力電圧の差分を増幅し、第1の出力電圧と第2の出力電圧の差として出力する第1の増幅回路と、前記第1の増幅回路の出力電圧の差をさらに増幅する第2の増幅回路と、直列接続された第1の出力トランジスタと第2の出力トランジスタと、を有し、前記第1の出力トランジスタは、ゲートに前記第1の出力電圧が入力され、ソースが第2の電源端子に接続され、ドレイン出力端子に接続され、前記第2の出力トランジスタは、ゲートに前記第2の増幅回路の出力電圧が入力され、ソースが前記出力端子に接続され、ドレインが第1の電源端子に接続され、ていることを特徴とする差動増幅回路。

請求項2

前記第2の出力トランジスタのドレインは、スイッチとして機能するトランジスタを介して前記第1の電源端子に接続されることを特徴とする、請求項1に記載の差動増幅回路。

技術分野

0001

本発明は、2つの入力電圧の差分を増幅する差動増幅回路に関する。

背景技術

0002

差動増幅回路は、様々な電子機器幅広く使用されている。特に、負帰還掛けることで、高精度なアナログ信号処理が可能となり、今日の電子機器の発展に不可欠の技術となっている。
差動増幅回路の機能は、2つの入力電圧の差分を増幅することであるが、電池駆動モバイル電子機器に代表されるように、低消費電流化小型軽量化が常に求められている。

0003

図3に、従来の差動増幅回路を示す。従来の差動増幅回路は、2つの入力端子IP及びINの電圧差を増幅する1段目増幅回路1と、増幅回路1の出力端子OP及びONの電圧差を増幅する2段目の増幅回路2及び6と、増幅回路2の出力GHよってゲートを制御されるP型MOSトランジスタ出力トランジスタ7と、増幅回路6の出力GLによって制御されるN型MOSトランジスタの出力トランジスタ3とからなる。

0004

上述したような差動増幅回路は、出力トランジスタ3及び7を設けることで出力端子OUTの低いインピーダンスを実現し、2段目の増幅回路2及び6を設けることで、出力トランジスタ3及び7が動作するバイアス設定を容易にしている。

先行技術

0005

特開平03−274911号公報

発明が解決しようとする課題

0006

しかしながら、上述の差動増幅回路は、増幅回路を3つ備えているため、消費電流が多くなり、回路面積が大きくなることが欠点であった。

0007

本発明は、以上のような課題を解決するために考案されたものであり、低消費電流で回路面積の小さい差動増幅回路を実現するものである。

課題を解決するための手段

0008

従来の課題を解決するために、本発明の差動増幅回路は以下のような構成とした。
2段の増幅回路と直列接続された2段の出力トランジスタを有し、2つの出力トランジスタうち一方の制御を1段目の増幅回路の出力により行い、他方を2段目の増幅回路の出力で制御されるドレイン接地回路ソースフォロア)として構成した。

発明の効果

0009

本発明の差動増幅回路によれば、出力トランジスタ2つのうち一方の制御を1段目の増幅回路の出力により行うことで増幅回路が1つ削減され、低い出力インピーダンスと、出力トランジスタが動作するバイアス設定の容易性を損なうことなく、消費電流と回路面積を削減することが出来るという効果がある。

0010

さらに、2段目の増幅回路の出力で制御される出力トランジスタをドレイン接地回路とすることで電圧増幅利得を抑え、負帰還を掛けて使用するときに必要となる位相補償回路を削減することが出来るという効果がある。

図面の簡単な説明

0011

本実施形態の差動増幅回路の回路図である。
本実施形態の差動増幅回路の他の例を示す回路図である。
従来の差動増幅回路の回路図である。

実施例

0012

図1は、本実施形態の差動増幅回路の回路図である。
本実施形態の差動増幅回路は、増幅回路1と、増幅回路2と、N型MOSトランジスタの出力トランジスタ3及び4とを備えている。

0013

増幅回路1は、二つの入力端子に差動増幅回路の入力端子IP及びINが接続され、二つの入力端子の電圧差を増幅した電圧を出力端子OPと出力端子ONの電圧差として出力する。増幅回路2は、二つの入力端子に増幅回路1の出力端子OP及びONが接続され、出力端子OPと出力端子ONの電圧差を増幅した電圧を出力端子GHに出力する。出力トランジスタ3は、ゲートに増幅回路1の出力端子ONが接続され、ソースグラウンドに接続され、ドレインは出力端子OUTに接続されている。出力トランジスタ4は、ゲートに増幅回路2の出力端子GHが接続され、ドレインは電源端子に接続され、ソースは出力端子OUTに接続されている。
上述した図1の回路は、入力端子IP及びINの電圧差を増幅した電圧を出力端子OUTに出力する差動増幅回路を構成している。

0014

次に、本実施形態の差動増幅回路の動作について説明する。
差動増幅回路の入力端子IPとINの電圧差が正の場合、増幅回路1の出力端子OPと出力端子ONとの電位差も正となり、出力端子OPの電圧は電源電圧に近づき、出力端子ONの電圧はグラウンド電圧に近づく。そして、出力トランジスタ3は、ゲート電圧が小さくなるので、電流駆動能力は小さくなる。出力端子OPと出力端子ONの電位差が正の場合、増幅回路2の出力端子GHの電圧は電源電圧に近づく。そして、出力トランジスタ4は、ゲート電圧が大きくなるので、電流駆動能力は大きくなる。従って、差動増幅回路は、出力端子OUTに入力端子IPとINの電圧差に応じた高い電圧を出力する。

0015

差動増幅回路の入力端子IPとINの電圧差が負の場合、増幅回路1の出力端子OPと出力端子ONとの電位差も負となり、出力端子OPの電圧はグラウンド電圧に近づき、出力端子ONの電圧は電源電圧に近づく。そして、出力トランジスタ3は、ゲート電圧が大きくなるので、電流駆動能力は大きくなる。出力端子OPと出力端子ONの電位差が負の場合、増幅回路2の出力端子GHの電圧はグラウンド電圧に近づく。そして、出力トランジスタ4は、ゲート電圧が小さくなるので、電流駆動能力は小さくなる。従って、差動増幅回路は、出力端子OUTに入力端子IPとINの電圧差に応じた低い電圧を出力する。

0016

ここで、増幅回路1の出力端子OPと出力端子ONの電圧差は、入力端子IPと入力端子INの電圧差に対し増幅回路1の差動利得倍になる。また、出力端子ONの電圧の変化は、入力端子IPと入力端子INの電圧差に対し、増幅回路1の単相利得倍になる。増幅回路2の出力端子GHの電圧の変化は、増幅回路1の出力端子OPと出力端子ONの電圧差に対し、増幅回路2の利得倍になる。さらに、出力トランジスタ3は、ソース接地増幅回路を構成しており、増幅回路1の出力端子ONの電圧の変化に対し、増幅作用を備えている。
なお、増幅回路1の出力端子OPと出力端子ONの電圧の変化量の絶対値は、必ずしも同等である必要はなく、出力端子OPの電圧の変化量はゼロでも構わない。

0017

以上説明したように、図1の回路は、入力端子IPと入力端子INの電圧差を増幅した電圧を出力端子OUTに出力する、差動増幅回路として機能する。
上述したように、本実施形態の差動増幅回路は、出力トランジスタ3のゲートを増幅回路1の出力端子ONに接続する構成としたので、増幅回路が1つ削減され、従来技術に比較して消費電流と回路面積を削減することが可能となった。

0018

さらに、増幅回路2の出力端子GHがゲートに接続される出力トランジスタ4をドレイン接地回路とし、出力トランジスタ4の利得を抑えたので、従来技術に比較して負帰還を掛けて使用するときに必要となる位相補償回路を削減することが可能となった。なお、負帰還回路や位相補償回路は、同業者には一般に広く知られており図示していない。

0019

図2は、本実施形態の差動増幅回路の他の例を示す回路図である。図2の差動増幅回路は、図1の差動増幅回路に対し、新たにPMOSトランジスタ5を備えている。
PMOSトランジスタ5は、ゲートに制御信号端子ENBが接続され、ソースは電源に接続され、ドレインは出力トランジスタ4のドレインに接続されている。
PMOSトランジスタ5は、制御信号端子ENBがグラウンド電圧のときオン状態となり、制御信号端子ENBが電源電圧のときオフ状態になる、スイッチとして機能する。

0020

差動増幅回路は、増幅回路2の出力端子GHがグラウンド電圧になり、出力トランジスタ4がオフ状態の場合は、出力トランジスタ4にオフリークと呼ばれるリーク電流が流れる場合がある。これは、出力端子OUTの出力電圧をより電源電圧に近づけるため、出力トランジスタ4の閾値電圧を低くした場合により顕著になる。

0021

本実施形態の差動増幅回路では、出力トランジスタ4にリーク電流が流れる状況下において、制御信号ENBを電源電圧としPMOSトランジスタ5をオフ状態にすることでリーク電流を抑制することができる。
なお、通常、PMOSトランジスタ5のサイズは、オン状態では十分オン抵抗が小さく、オフ状態では十分リーク電流が小さくなるようにサイズを設定することが容易である。

0022

以上説明したように、本実施形態の差動増幅回路は、出力トランジスタ4を、スイッチとして機能するPMOSトランジスタ5を介して電源と接続する構成としたので、出力トランジスタ4がオフ状態のときのリーク電流を抑え、消費電流を削減することが可能となった。

0023

なお、本実施形態の差動増幅回路では、出力トランジスタ4をPMOSトランジスタとして増幅回路1の出力と接続し、出力トランジスタ3をPMOSトランジスタとして増幅回路2の出力と接続し、スイッチとして機能するトランジスタ5をNMOSトランジスタとして出力トランジスタ3とグラウンドとの間に備えても、同様の効果が得られることは明らかである。

0024

1、2増幅回路
3、4N型MOSトランジスタ
5 P型MOSトランジスタ

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