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技術 撮像装置

出願人 株式会社リコー
発明者 工藤悠佑三好祐弥
出願日 2016年11月25日 (5年2ヶ月経過) 出願番号 2016-229010
公開日 2017年6月22日 (4年7ヶ月経過) 公開番号 2017-112605
状態 特許登録済
技術分野 アナログ←→デジタル変換 ファクシミリ用ヘッド 光信号から電気信号への変換
主要キーワード 入力フェーズ サイクリック型 サンプルフェーズ 帰還用キャパシタ ホールドフェーズ 結果電圧 リセットフェーズ ゲイン配分
関連する未来課題
重要な関連分野

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図面 (20)

課題

PGAでのゲイン負担分を減らすことができ、回路面積縮小することができる撮像装置を提供すること。

解決手段

発明の一実施の形態の撮像装置は、受光信号を出力する画素回路と、上記受光信号を第1のゲインで増幅するプログラマブルゲインアンプと、上記プログラマブルゲインアンプで増幅された増幅信号を、制御による回路構成の変更により第2のゲインで増幅してディジタル変換するアナログディジタル変換回路と、上記アナログ/ディジタル変換回路を制御する制御回路と、を有する。

概要

背景

電子機器(例えば複写機ファクシミリなど)の画像入力用のイメージセンサの一つに、CMOS(Complementary MOS)イメージセンサがある。CMOSイメージセンサは、画素からの信号をプログラマブルゲインアンプPGA(Programmable-Gain Amplifier))で増幅し、その増幅された信号をアナログディジタル変換回路ADC(Analog to Digital Converter))でアナログ/ディジタル(AD(Analog−to−Digital))変換してディジタル出力する。それらPGAやADCは画素アレイの各画素や列(カラム)などの単位に必要となる。画素ピッチは数μmと狭いので、それらの回路オンチップ化する場合は、ピッチ幅に収まるよう占有面積をできる限り抑えなければならない。その取り組みの一つとしてADCにランプADCやサイクリック型ADCを適用したものが多く利用されている。

CMOSイメージセンサのPGAにおいてゲインを得る発明が開示された文献がある。その文献には、CDSの出力信号を、信号の大きさに合わせて複数の領域に区分し、区分した信号を、領域毎に設定したゲインによりPGAにて増幅する、という技術が開示されている(特許文献1参照)。

概要

PGAでのゲイン負担分を減らすことができ、回路面積縮小することができる撮像装置を提供すること。発明の一実施の形態の撮像装置は、受光信号を出力する画素回路と、上記受光信号を第1のゲインで増幅するプログラマブルゲインアンプと、上記プログラマブルゲインアンプで増幅された増幅信号を、制御による回路構成の変更により第2のゲインで増幅してディジタル変換するアナログ/ディジタル変換回路と、上記アナログ/ディジタル変換回路を制御する制御回路と、を有する。

目的

本発明は、上記に鑑みてなされたものであって、PGAでのゲイン負担分を減らすことができ、回路面積を縮小することができる撮像装置を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

受光信号を出力する画素回路と、前記受光信号を第1のゲインで増幅するプログラマブルゲインアンプと、前記プログラマブルゲインアンプで増幅された増幅信号を、制御による回路構成の変更により第2のゲインで増幅してディジタル変換するアナログディジタル変換回路と、前記アナログ/ディジタル変換回路を制御する制御回路と、を有することを特徴とする撮像装置

請求項2

前記アナログ/ディジタル変換回路は、サイクリック型アナログ/ディジタル変換回路であり、前記制御回路は、前記アナログ/ディジタル変換回路が前記プログラマブルゲインアンプの前記増幅信号に基づいてサンプリングした信号を、制御により前記アナログ/ディジタル変換回路の回路構成を変更して前記第2のゲインで増幅させる、ことを特徴とする請求項1に記載の撮像装置。

請求項3

前記アナログ/ディジタル変換回路は、前記増幅信号に基づいてサンプリングした信号電圧Vout(i)をディジタル信号に変換するコンパレータと、前記コンパレータが出力した前記ディジタル信号を帰還してアナログ信号電圧Vdacを出力するディジタルアナログ変換回路と、前記ディジタル/アナログ変換回路の前記出力が入力接続された場合に、前記コンパレータに増幅信号電圧Vout(i+1)=2×Vout(i)−Vdacを満たす信号が出力される回路構成と、を有し、前記制御回路は、前記ディジタル/アナログ変換回路のアナログ信号電圧Vdacを一定に固定し、且つ前記アナログ/ディジタル変換回路の前記出力を制御により入力接続させる、ことを特徴とする請求項2に記載の撮像装置。

請求項4

前記制御回路は、前記ディジタル/アナログ変換回路に対する前記アナログ信号電圧Vdacの固定を解除した状態において前記入力接続の制御を複数回繰り返すことにより、前記コンパレータにVout(i+1)=2×Vout(i)−Vdacを満たす信号電圧Vout(i+1)を繰り返し出力させる、ことを特徴とする請求項3に記載の撮像装置。

請求項5

前記プログラマブルゲインアンプはオフセット補正できる容量結合型プログラマブルゲインアンプである、ことを特徴とする請求項1乃至4の内の何れか一項に記載の撮像装置。

請求項6

前記アナログ/ディジタル変換回路の入力電圧範囲は、前記プログラマブルゲインアンプの基準電圧を基準に設定される、ことを特徴とする請求項1乃至4の内の何れか一項に記載の撮像装置。

請求項7

前記アナログ/ディジタル変換回路は1サイクル当たり1.5ビットのアナログ/ディジタル変換を行う、ことを特徴とする請求項1乃至4の内の何れか一項に記載の撮像装置。

請求項8

前記アナログ/ディジタル変換回路は1サイクル当たり2.5ビットのアナログ/ディジタル変換を行う、ことを特徴とする請求項1乃至4の内の何れか一項に記載の撮像装置。

請求項9

前記アナログ/ディジタル変換回路のアナログ/ディジタル変換における1サイクル当たりのビット出力方式は、前記コンパレータの判定基準の設定に基づく、ことを特徴とする請求項3又は4に記載の撮像装置。

請求項10

前記撮像装置はCMOSラインセンサであることを特徴とする請求項1乃至9の内の何れか一項に記載の撮像装置。

技術分野

0001

本発明は、撮像装置に関する。

背景技術

0002

電子機器(例えば複写機ファクシミリなど)の画像入力用のイメージセンサの一つに、CMOS(Complementary MOS)イメージセンサがある。CMOSイメージセンサは、画素からの信号をプログラマブルゲインアンプPGA(Programmable-Gain Amplifier))で増幅し、その増幅された信号をアナログディジタル変換回路ADC(Analog to Digital Converter))でアナログ/ディジタル(AD(Analog−to−Digital))変換してディジタル出力する。それらPGAやADCは画素アレイの各画素や列(カラム)などの単位に必要となる。画素ピッチは数μmと狭いので、それらの回路オンチップ化する場合は、ピッチ幅に収まるよう占有面積をできる限り抑えなければならない。その取り組みの一つとしてADCにランプADCやサイクリック型ADCを適用したものが多く利用されている。

0003

CMOSイメージセンサのPGAにおいてゲインを得る発明が開示された文献がある。その文献には、CDSの出力信号を、信号の大きさに合わせて複数の領域に区分し、区分した信号を、領域毎に設定したゲインによりPGAにて増幅する、という技術が開示されている(特許文献1参照)。

発明が解決しようとする課題

0004

しかし、従来の構成では、PGAのゲインを高くとろうとすると、素子のサイズの比を大きくしなければならない。具体的には、PGAが画素ピッチ(画素ピッチの整数倍)に収まらなくなるので画素ピッチの直交方向である縦方向にPGAの占有面積を広げる必要がある。このように、PGAのゲインを高くとろうとすると、回路面積の増加につながるという問題があった。

0005

本発明は、上記に鑑みてなされたものであって、PGAでのゲイン負担分を減らすことができ、回路面積を縮小することができる撮像装置を提供することにある。

課題を解決するための手段

0006

上述した課題を解決するために、発明の一実施の形態の撮像装置は、受光信号を出力する画素回路と、上記受光信号を第1のゲインで増幅するプログラマブルゲインアンプと、上記プログラマブルゲインアンプで増幅された増幅信号を、制御による回路構成の変更により第2のゲインで増幅してディジタル変換するアナログ/ディジタル変換回路と、上記アナログ/ディジタル変換回路を制御する制御回路と、を有することを特徴とする。

発明の効果

0007

本発明によれば、PGAでのゲイン負担分を減らすことができ、回路面積を縮小することができるという効果を奏する。

図面の簡単な説明

0008

図1は、本発明の一実施形態にかかる撮像装置を備える電子機器の構成の一例を示すブロック図である。
図2は、図1に示す撮像装置が有する各ブロックの、CMOSラインセンサにおけるレイアウトの一例を示す図である。
図3は、PGAの回路の一例を示す図である。
図4は、サイクリック型ADCの回路の一例を示す図である。
図5Aは、ADCのリセットフェーズのときの接続状態を示す回路図である。
図5Bは、ADCのデータ入力フェーズのときの接続状態を示す回路図である。
図5Cは、ADCのホールドフェーズのときの接続状態を示す回路図である。
図5Dは、ADCのサンプルフェーズのときの接続状態を示す回路図である。
図6は、1サイクル当たり1.5ビット冗長構成AD変換するときのコンパレータ入出力特性の一例を示す図である。
図7は、ADCの制御タイミング入出力状態の一例を示す図である。
図8は、ADCを図7に示すように動作させた場合の、各動作フェーズにおける出力電圧の変化の一例を示す図である。
図9は、1サイクル当たり2.5ビットの冗長構成でAD変換するときのコンパレータの入出力特性の一例を示す図である。
図10Aは、ADCのリセットフェーズのときの接続状態を示す回路図である。
図10Bは、ADCのデータ入力フェーズのときの接続状態を示す回路図である。
図10Cは、ADCの信号増幅フェーズのときの接続状態を示す回路図である。
図10Dは、ADCの増幅信号入力フェーズのときの接続状態を示す回路図である。
図10Eは、ADCのホールドフェーズのときの接続状態を示す回路図である。
図10Fは、ADCのサンプルフェーズのときの接続状態を示す回路図である。
図11は、アンプモードを含むADCの制御タイミングと入出力状態の一例を示す図である。
図12は、ADCを図11に示すように動作させた場合の、各動作フェーズにおける出力電圧の変化の一例を示す図である。

実施例

0009

以下、図面を参照して本発明の一実施形態について説明する。なお、図面において、同一の構成要素には同一の符号を付している。

0010

図1は本発明の一実施形態にかかる撮像装置を備える電子機器の構成の一例を示すブロック図である。図1に示す電子機器は例えば複合機ファクシミリ装置イメージスキャナ装置などである。

0011

図1に示すように、本実施形態にかかる電子機器は、撮像装置60と、画像信号処理回路5と、表示部6とを備える。撮像装置60は、フォトダイオード1R,1G,1Bを含む画素回路1と、FPN(Fixed Pattern Noise)抑圧回路2と、プログラマブルゲインアンプ(PGA(Programmable-Gain Amplifier))3と、アナログ/ディジタル変換回路(ADC(Analog to Digital Converter))4とを備えて構成される。

0012

図1において、画素回路1はRGB3色を受光するフォトダイオード1R,1G,1Bを備え、フォトダイオード1R,1G,1Bで受光した光の量(光量)に比例する電荷信号画素アンプ(不図示)で電圧に変換してFPN抑圧回路2に出力する。なお、本明細書においては、当該電荷信号に基づいて変換される、PGA3に入力されるまでの各信号が「受光信号」に相当する。

0013

FPN抑圧回路2は例えばサンプルホールド回路により構成され、画素回路1の各フォトダイオード1R,1G,1Bからの信号電圧からトランジスタ製造バラツキによるノイズ成分を除去する。

0014

PGA3はFPN抑圧回路2から出力された信号電圧(Vsig)を、所定のゲイン(第1のゲイン)で増幅してADC4に出力する。

0015

ADC4はPGA3から出力された信号電圧(アナログ増幅信号)VPGAOUTをディジタルデータに変換して画像信号処理回路5に出力する。

0016

画像信号処理回路5は、撮像装置60の動作タイミングを制御する制御回路50(図4参照)を有する。また、画像信号処理回路5は、撮像装置60からのディジタルデータを入力して例えばエッジ強調処理二値化処理ディザ処理などの所定の画像信号処理を行う画像信号処理部を有し、画像信号処理により得た画像を例えば表示部6に表示する。

0017

本実施の形態では、一例として、ADC4にサイクリック型ADCを使用し、ADC4においてゲイン(第2のゲイン)を得る方法を説明する。

0018

図2は、図1に示す撮像装置60が有する各ブロックの、CMOSラインセンサにおけるレイアウトの一例を示す図である。CMOSラインセンサは撮像装置60の一例である。図2に示すCMOSラインセンサ20の基板10には、フォトダイオード1R,1G,1Bを縦2列に並置し、その2列の幅(画素ピッチの2倍)WにPGA3やADC4などの各ブロックを配置している。信号処理回路7は、制御回路50(図4参照)などを含む回路である。

0019

なお、図2には一例として、2組のフォトダイオード1R,1G,1Bを単位にPGA3とADC4とを配置した例を示しているが、PGA3とADC4とを配置する画素数の単位は任意であって良い。また、ここでは、ADC4と信号処理回路7とをオンボードに収めた1チップのディジタル出力構成のものを示しているが、ADC4や信号処理回路7については、オフボードとしても良い。この場合、撮像装置60は、アナログ出力構成のチップとADC4や信号処理回路7などの一式を含むものとして構成される。

0020

図2に示すように、本例では、画素ピッチの2倍である数μm程度の狭い幅(幅W)にPGA3やADC4などを設けている。PGA3で大きなゲインを得る場合、PGA3の回路面積を大きくしなければならず、カラム11の縦方向にPGA3の占有面積を広げる必要がある。これは、回路面積が増加しチップの大型化することにつながる。本実施形態では、PGA3の回路面積ができる限り小さくなるようにPGA3のゲイン負担分の一部(第2のゲイン)をADC4に割り当てている。以下に、本実施形態に係るPGA3とADC4の具体的な構成について説明する。

0021

図3はPGA3(図2参照)の回路の一例を示す図である。図3において、PGA3はオフセット補正機能のついた容量結合型PGAであって、演算増幅器であるオペアンプ30と、キャパシタ31,32と、スイッチ33とを備えて構成される。ここで、キャパシタ31は容量Cin1を有する入力側のキャパシタである。キャパシタ32は容量Cout1を有し、オペアンプ30の出力端子非反転入力端子とを接続する帰還用キャパシタである。スイッチ33はキャパシタ32と並列に接続され、キャパシタ32の蓄積電荷リセットするように機能する。スイッチ33は、例えばMOSトランジスタなどで構成される。VCOM_PGAは所定の電圧発生回路により発生された基準電圧であり、オペアンプ30の反転入力端子印加される。PGA3は、FPN抑圧回路2から出力される信号電圧Vsigを、設定のゲイン(第1のゲイン)で増幅し、増幅後の信号電圧VPGAOUTを出力する。

0022

以上のように構成されたPGA3のゲインは、容量比Cout1/Cin1で決定される。また、信号電圧Vsigを増幅する前にスイッチ33をオンすることで、出力電圧VPGAOUTは基準電圧VCOM_PGAとなるようにオフセットされる。これにより、出力電圧VPGAOUTは、FPN抑圧回路2の信号電圧Vsigが、基準電圧VCOM_PGAを基準にCout1/Cin1倍されたものとなる。このように、PGA3は、回路面積を小さいままに保つことのできる回路要素により構成することができる。より高いゲインが必要なとき、PGA3で得られるゲイン(第1のゲイン)では不足が生じるため、次に示すADC4で不足分のゲイン(第2のゲイン)を得ることになる。

0023

図4はADC4(図2参照)の一例として示すサイクリック型ADCの回路の一例を示す図である。図4において、ADC4は、演算増幅器であるオペアンプ40と、キャパシタ41、42と、コンパレータ43と、スイッチ44a〜44eと、ディジタル/アナログ変換回路(DAC(Digital to Analog Converter))45と、制御回路50とを備える。

0024

キャパシタ41は入力側のキャパシタであって、容量Cin2を有する。キャパシタ42は帰還用キャパシタであって、容量Cout2を有する。スイッチ44a〜44eは、例えばMOSトランジスタで構成される。スイッチ44a〜44eは、それぞれ制御回路50からの制御信号Sa〜Sdに基づいてオンとオフとが切り替えられる。制御回路50は、スイッチ44a〜44eに対し、それぞれに対応する制御信号Sa〜Sdを出力し、スイッチ44a〜44eの切り替えによりADC4の動作フェーズを切り替える。また、制御回路50は、DAC45に対し、制御信号Sfを出力し、DAC45に固定電圧を設定する。

0025

PGA3からの出力電圧VPGAOUTはスイッチ44a及びキャパシタCin2を介してオペアンプ40の非反転入力端子に入力される。DAC45はコンパレータ43からのディジタル信号アナログ信号にDA(Digital to Analog)変換し、そのアナログ信号の出力電圧(アナログ信号電圧)Vdacが、スイッチ44b及びキャパシタ41を介してオペアンプ40の非反転入力端子に入力される。オペアンプ40の反転入力端子には所定の基準電圧VCOM_ADCが印加される。オペアンプ40の出力端子はスイッチ44eを介して非反転入力端子に接続され、また、オペアンプ40の出力端子はスイッチ44c及びキャパシタ42を介して非反転入力端子に接続される。スイッチ44aとキャパシタ41との接続点は、スイッチ44dを介し、キャパシタ42及びスイッチ44cの接続点に接続される。コンパレータ43は、スイッチ44cとスイッチ44dとキャパシタ42との接続点に接続される。

0026

オペアンプ40は非反転入力端子に入力される信号電圧から基準電圧VCOM_ADCを減算してその減算結果の電圧を増幅して出力する。コンパレータ43は入力される信号電圧を所定のしきい値と比較してディジタル信号を出力する。コンパレータ43から出力されたディジタル信号はDAC45へとループ帰還される。また、コンパレータ43から出力されたディジタル信号は信号処理回路7(図2参照)のロジック回路に入力され、出力電圧VPGAOUTの変換後のビット列として構成される。DAC45はコンパレータ43から帰還されるディジタル信号をアナログ信号(アナログ信号電圧Vdac)に変換する。

0027

次に、ADC4の動作について説明する。先ず、図5〜図9を参照して、リセットフェーズT1、データ入力フェーズT2、ホールドフェーズT3、及びサンプルフェーズT4をサイクリックに行うアナログ/ディジタル(AD(Analog−to−Digital))変換の動作フェーズについて説明する。その説明後、図10〜図12を参照して、ADC4にてゲイン(第2のゲイン)を得るためのアンプモードにおける動作フェーズについて説明する。なお、以下において、各スイッチ44a〜44eのオンとオフとの切り替えは、制御回路50が各スイッチ44a〜44eに対し、それぞれの制御信号Sa〜制御信号Seを出力することにより行うものとする。

0028

図5AはADC4のリセットフェーズT1のときの接続状態を示す回路図である。図5BはADC4のデータ入力フェーズT2のときの接続状態を示す回路図である。図5CはADC4のホールドフェーズT3のときの接続状態を示す回路図である。図5DはADC4のサンプルフェーズT4のときの接続状態を示す回路図である。

0029

(1)リセットフェーズT1(図5A参照)では、図4に示すADC4の、スイッチ44b,44c,44d,44eがオンし、スイッチ44aがオフする。これにより、オペアンプ40の出力を基準電圧VCOM_ADCにオフセットする。

0030

(2)データ入力フェーズT2(図5B参照)では、スイッチ44a,44c,44dがオンし、スイッチ44b、44eがオフする。そして、入力電圧Vinとして信号電圧VPGAOUTを入力する。これにより、そのアナログ値サンプリングし、このときの出力電圧Vоutをコンパレータ43が所定のしきい値(ADC4のフルスケールに対応する基準電圧)と比較してディジタル信号を出力する。このディジタル信号は、ロジック回路に出力され、上記ビット列のMSB(Most Significant Bit)を構成する。

0031

(3)ホールドフェーズT3(図5C参照)では、スイッチ44b,44cがオンし、スイッチ44a,44d,44eがオフする。これにより、コンパレータ43から帰還されたディジタル信号に対応する、DAC45の出力電圧Vdacが、キャパシタ41の電極に印加される(入力接続される)。このとき、オペアンプ40は入力電圧VinとDAC45の出力電圧Vdacとの差分電圧をキャパシタ41とキャパシタ42とで決まる増幅率で増幅し、その出力電圧Voutをコンパレータ43に出力する。

0032

このときの出力電圧VoutをVout(i+1)とし、直前のフェーズでの出力電圧VоutをVout(i)すると、次の関係が成り立つ。

0033

Vout(i+1)
=Vout(i)+(Cout2/Cin2)(Vout(i)−Vdac)
=(1+(Cout2/Cin2))Vout(i)
−(Cout2/Cin2)Vdac ・・・(1)

0034

更に、キャパシタ41,42の容量Cin2,Cout2を同じにすることで次式(2)を得る。

0035

Vout(i+1)=2×Vout(i)−Vdac ・・・(2)

0036

つまり、ホールドフェーズT3により、出力電圧Voutは、2倍に増幅され、コンパレータ43が予測した予測値Vdacが差し引かれたものになる。

0037

(4)サンプルフェーズT4(図5D参照)では、スイッチ44c,44dがオンし、スイッチ44a,44b,44eがオフする。これにより、出力電圧Vоut(i+1)をコンパレータ43が所定のしきい値(ADC4のフルスケールに対応する基準電圧)と比較してディジタル信号を出力する。このディジタル信号は、ロジック回路に出力され、MSBに続く下位ビットを構成する。

0038

図6は、1サイクル当たり1.5ビットの冗長構成でAD変換するときのコンパレータ43の入出力特性の一例を示す図である。

0039

ここで、ADC4の入力電圧範囲図6に示すようにVRFN〜VREFPとする。なお、PGA3の出力電圧VPGAOUTは、基準電圧VCOM_PGAを基準に出力される。従って、ADC4の入力電圧範囲における基準電圧VREFPと、PGA3の基準電圧VCOM_PGAとの間に差があると、その分がオフセットになってしまう。そのため、電圧VREFPとVCOM_PGAは同じ値が理想的であり、そのように設定することが好ましい。

0040

この入力電圧範囲の間の電圧をVREFN4,VREFP4とすると、VREFN4,VREFP4はそれぞれ、ばらつきを無視すると次式のようになる。

0041

VREFN4=(3/8)×(VREFP−VREFN) ・・・(3)
VREFP4=(5/8)×(VREFP−VREFN) ・・・(4)

0042

1.5ビットの冗長構成において、コンパレータ43(図5参照)は2つのコンパレータを使用して入力電圧が3値(「−1」、「0」、「1」)のディジタル信号の内の何れに当たるかを判定し、判定結果として2ビット幅ディジタルコード(それぞれ「00」、「01」、「10」)を出力する。具体的に、コンパレータ43は、入力電圧が電圧VREFN〜VREFN4の範囲の場合、「−1」と判定する。また、コンパレータ43は、入力電圧が電圧VREFN4〜VREFP4の範囲の場合、「0」と判定する。さらに、コンパレータ43は、入力電圧が電圧VREP4〜VREFPの範囲の場合、「1」と判定する。コンパレータ43からDAC45には、ディジタル信号を符号化した信号が帰還される。

0043

DAC45は、入力ディジタル信号が「−1」を示す場合、電圧VREFNの信号を出力する。また、DAC45は、入力ディジタル信号が「0」を示す場合、電圧(VREFN+VREFP)/2の信号を出力する。さらに、DAC45は、入力ディジタル信号が「1」を示す場合、電圧VREFPの信号を出力する。

0044

続いて、データ入力フェーズT2の後にホールドフェーズT3とサンプルフェーズT4とのサイクルを複数回繰り返す場合の、各フェーズにおけるADC4の入出力状態について説明する。

0045

図7は、ADC4の制御タイミングと入出力状態の一例を示す図である。図8は、出力電圧Vоutの変化の一例を示す図である。図7図8には、リセットフェーズT1とデータ入力フェーズT2の後に、ホールドフェーズT3とサンプルフェーズT4とのサイクルを6回行ったところまでのものを示している。

0046

図7の制御信号Sa、Sb、・・・、Seには、それぞれ、スイッチ44a、44b、・・・、44eのオンとオフとを切り替えるパルス入力タイミングを示している。パルスの立ち上がりで対応するスイッチをオンし、パルスの立下りで対応するスイッチをオフする。

0047

図7のCOMPには、コンパレータ43の出力信号波形を示している。コンパレータ43は、データ入力フェーズT2と各サンプルフェーズT4のタイミングで3値(「-1」、「0」、「1」)の内の何れかのディジタル信号を出力する。

0048

図7のDACには、DAC45の出力信号波形を示している。DAC45は、ホールドフェーズT3のタイミングで3値(VREFN、(VREFN+VREFP)/2、VREFP)の何れかのアナログ信号(アナログ電圧)を出力する。

0049

図7のDIGデータには、出力電圧VPGAOUTの変換後のビット列の波形を示している。既に式(2)で説明したように、ホールドフェーズT3において、出力電圧Voutは、2倍に増幅される。従って、ホールドフェーズT3とサンプルフェーズT4のサイクルを繰り返す度に、式(2)が成立する。そのサイクルを繰り返した後のビット列は、より高い分解能を示すものとなり、出力電圧VPGAOUTに近似する。

0050

なお、本例の1.5ビットの冗長構成では、ホールドフェーズT3とサンプルフェーズT4の動作をN回繰り返すと、N+1ビットの分解能に相当するものが生成される。

0051

図8に一例として示すように、データ入力フェーズT2では、出力電圧Vоutに、PGA3からの信号電圧VPGAOUTに基づく電圧値が現れる。続くホールドフェーズT3で、出力電圧VоutがDAC45の出力電圧Vdacを基準に2倍されたものにホールドされる。サンプルフェーズT4では、出力電圧VоutはホールドフェーズT3でホールドされたものに維持され、この際にコンパレータ43からディジタル信号が出力される。その後もホールドフェーズT3とサンプルフェーズT4はサイクリックに繰り返され、出力電圧Vоutが図8に示すように変化する。

0052

図8に示す例では、出力電圧Vоutは、1回目のホールドフェーズT3に切り替わる前に、電圧VREFP4〜VREFPの範囲にある。このため、このホールドフェーズT3において出力電圧Vоutは電圧VREFPを基準に2倍される。図8には、2倍される前後の、基準の電圧からの出力電圧Vоutの向きと大きさを、それぞれ、矢印X1と矢印X2で示している。また、2倍される前後の出力電圧Vоutのペアを矢印Yで示している。

0053

2回目のホールドフェーズT3では、このホールドフェーズT3に切り替わる前に、出力電圧Vоutは電圧VREFN4〜VREFP4の範囲にある。このため、このホールドフェーズT3において出力電圧Vоutは電圧(VREFN+VREFP)/2を基準に2倍される。3回目のホールドフェーズT3では、このホールドフェーズT3に切り替わる前に、出力電圧Vоutは電圧VREFN〜VREFN4の範囲にある。このため、このホールドフェーズT3において出力電圧Vоutは電圧VREFPを基準に2倍される。4回目以後については説明の繰り返しになるため、説明を省略する。

0054

図9は、1サイクル当たり2.5ビットの冗長構成でAD変換するときのコンパレータ43の入出力特性の一例を示す図である。1サイクル当たりのビット数を1.5ビットから2.5ビットに変更することで、1サイクルあたりのビット数が増えた分、サイクル数を減らすことができる。また、AD変換の処理時間を短縮できる。ここで、Cout2/Cin2=3とすることで、次式(5)を得る。

0055

Vout(i+1)=4×Vout(i)−3×Vdac ・・・(5)

0056

従って、出力電圧Voutを4倍に増幅できる。

0057

ここで、電圧VREFN〜VREFPの間を、図8に示すようにVa〜Vfで分割する。電圧Va〜Vfはそれぞればらつきを無視すると次式のようになる。

0058

Va=(3/16)×(VREFP−VREFN) ・・・(6)
Vb=(5/16)×(VREFP−VREFN) ・・・(7)
Vc=(7/16)×(VREFP−VREFN) ・・・(8)
Vd=(9/16)×(VREFP−VREFN) ・・・(9)
Ve=(11/16)×(VREFP−VREFN) ・・・(10)
Vf=(13/16)×(VREFP−VREFN) ・・・(11)

0059

1.5ビットと2.5ビットのビット出力方式はコンパレータ43の判定基準(Va、Vb、Vc、Vd、Ve、Vfなど)の設定などにより切り替える。

0060

次に、ADC4におけるアンプモードを含む動作について説明する。本実施の形態では、リセットフェーズT1、データ入力フェーズT2、ホールドフェーズT3、及びサンプルフェーズT4をサイクリックに行うAD変換の動作において、データ入力フェーズT2とホールドフェーズT3の間に、信号増幅フェーズT21と増幅信号入力フェーズT22からなるアンプモードの動作を行わせる。このアンプモードの動作は、PGA3から出力される信号電圧をAD変換する前に信号増幅する動作であり、この動作がADC4におけるゲイン(第2のゲイン)の負担を可能にする。また、各動作フェーズはサイクリックに機能するため、分解能も維持できる。ADC4の一連の動作は以下の通りである。

0061

図10AはADC4のリセットフェーズT1のときの接続状態を示す回路図である。図10BはADC4のデータ入力フェーズT2のときの接続状態を示す回路図である。図10CはADC4の信号増幅フェーズT21のときの接続状態を示す回路図である。図10DはADC4の増幅信号入力フェーズT22のときの接続状態を示す回路図である。図10EはADC4のホールドフェーズT3のときの接続状態を示す回路図である。図10FはADC4のサンプルフェーズT4のときの接続状態を示す回路図である。

0062

この場合のADC4の一連の動作は、以下のようになる。
(1)リセットフェーズT1(図10A参照)は、図5Aと同様であり、説明の繰り返しになるため、ここでの説明を省略する。

0063

(2)データ入力フェーズT2(図10B参照)は、図5Bと比較して次の点が異なる。コンパレータ43から出力されるディジタル信号を出力電圧VPGAOUTの変換後のビット列(MSB)に使用しない。

0064

(3)信号増幅フェーズT21(図10C参照)では、図4の、スイッチ44b、44cがオンし、スイッチ44a、44d、44eがオフする。更に、DAC45の出力電圧Vdacが基準電圧VREFPに固定される。これにより、DAC45からキャパシタ41の電極に基準電圧VREFPが印加される(入力接続される)。このとき、出力電圧VоutがDAC45の基準電圧VREFPを基準に2倍に増幅され、ゲイン(第2のゲイン)が得られる。

0065

(4)増幅信号入力フェーズT22(図10D参照)は、図5Dと略同様である。この場合には、増幅信号入力フェーズT22の切り替え前のフェーズにおける出力電圧Vоutの2倍の電圧値を、コンパレータ43が所定のしきい値(ADC4のフルスケールに対応する基準電圧)と比較してディジタル信号を出力する。このディジタル信号は、ロジック回路に出力され、ビット列のMSBとして構成される。

0066

(5)ホールドフェーズT3(図10E参照)は、図5Cと同様に動作する。

0067

(6)サンプルフェーズT4(図10F参照)は、図5Dと同様に動作する。

0068

図11は、アンプモードを含むADC4の制御タイミングと入出力状態の一例を示す図である。図12は、出力電圧Vоutの変化の一例を示す図である。図11図12には、それぞれ図7図8と比較すると、データ入力フェーズT2の後に信号増幅フェーズT21と増幅信号入力フェーズT22とで示すアンプモードを含めている。更に、制御信号Sfのパルスの入力タイミングを含めている。

0069

図11の制御信号Sfに示すように、信号増幅フェーズT21の期間、制御回路50はDAC45にパルスを入力することにより、DAC45の出力電圧Vdacを基準電圧VREFPに固定する。この固定により、信号が増幅、つまりゲイン(第2のゲイン)が得られ、続く増幅信号入力フェーズT22において、DIGデータのビット列としてMSBビットが出力される。信号増幅フェーズT21以外は、制御回路50がDAC45へのパルスの入力を停止するため、DAC45は、コンパレータ43からの帰還信号に応じて出力電圧Vdacを切り替えるように動作する。

0070

図12には、一例として、図8のデータ入力フェーズT2に示すようなVREFPからの信号電圧が半分にされたレベルでPGA3から信号電圧VPGAOUTが入力された場合の、出力電圧Voutの変化を示している。つまり、PGA3でのゲインを減らした場合の例を示している。

0071

図12に示すように、データ入力フェーズT2では、出力電圧Vоutに、PGA3からの上記半分の信号電圧VPGAOUTに基づく電圧値が現れる。続く信号増幅フェーズT21で、出力電圧VоutがDAC45の出力電圧Vdac(ここでは固定のVREFP)を基準に2倍され、ホールドされる。つまり、半分の信号電圧VPGAOUTが2倍に増幅され、その後の増幅信号入力フェーズT22の段階で、図8に示すデータ入力フェーズT2と同様、ビット列のMSBが生成される。その後のホールドフェーズT3とサンプルフェーズT4の動作に基づく出力電圧Vоutの変化は、図8と同様のものとなる。

0072

このように、アンプモードを含めたことにより、PGA3で減らしたゲイン負担分をADC4において得ることができる。

0073

本実施形態において、ADC4における出力電圧の増幅率は、Cout2/Cin2の容量比やDAC45の出力電圧Vdacの設定を変えることにより変更することができる。従って、アンプモードだけ出力電圧Voutを4倍にし、それ以降2倍にすることも可能であるし、アンプモードだけ出力電圧Voutを2倍にし、それ以降4倍にすることも可能である。なお、出力電圧Voutに対する増幅率は2又は4に限定されない。アンプモードについては増幅率は1を超える値であれば良い。

0074

また、信号増幅フェーズT21と増幅信号入力フェーズT22を1度だけでなく、複数回繰り返すことで、データ入力フェーズT2の出力結果電圧をさらにADC4で増幅させることが可能である。

0075

さらに、信号増幅フェーズT21の動作は、同様の動作のホールドフェーズT3の動作よりも静定時間が短いので、ホールドフェーズT3よりも短い時間で実行することで、アンプモードの所要時間を短縮できる。

0076

以上の実施形態においては、CMOSラインセンサ20を構成しているが、本発明はこれに限らず、CCDラインセンサを構成してもよい。

0077

以上説明したように、本実施形態に係る撮像装置によれば、PGAのゲイン配分を減らし、減らした分のゲインをADCに持たせることができる。また、本実施形態に係る撮像装置によれば、ADC4自体の回路構成は変更しなくても、接続の制御により回路構成を変えることで、ADC4にゲインを持たせることができる。これにより、PGAでのゲイン負担分の面積を縮小でき、PGAの占有面積を減らすことが可能になる。

0078

1…画素回路、
1R,1G,1B…フォトダイオード、
2…FPN抑圧回路、
3…プログラマブルゲインアンプ(PGA)、
4…アナログ/ディジタル変換回路(ADC)、
5…画像信号処理回路、
6…表示部、
7…信号処理回路、
10…基板、
11…カラム、
20…CMOSラインセンサ、
30…オペアンプ、
31,32…キャパシタ、
40…オペアンプ、
41,42…キャパシタ、
43…コンパレータ、
44a〜44e…スイッチ、
45…ディジタル/アナログ変換回路(DAC)、
50…制御回路、
60…撮像装置。

先行技術

0079

特開2010−41221号公報

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