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技術 アナログ回路制御用デジタル回路

出願人 日本電信電話株式会社
発明者 桂井宏明野河正史野坂秀之
出願日 2015年12月14日 (5年10ヶ月経過) 出願番号 2015-242876
公開日 2017年6月22日 (4年4ヶ月経過) 公開番号 2017-112402
状態 特許登録済
技術分野 半導体集積回路 電子的スイッチ1 論理回路II 増幅器の制御の細部、利得制御
主要キーワード 論理演算出力 GCモード POR回路 制御パッド 外部信号入力端子 可変ゲインアンプ 正電源電圧 接点スイッチ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年6月22日)のものです。
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図面 (7)

課題

デジタルインタフェースを用いたアナログICを、デジタルインタフェースを利用しないユーザにも使えるようにする。

解決手段

制御レジスタ13と、外部信号入力端子Mode,SDと接続するプルダウン回路16,17と、一方の入力端子がプルダウン回路16,17と接続し、他方の入力端子が制御レジスタ13と接続し、出力端子アナログ回路と接続するEXOR回路14,15とを備え、制御レジスタ13が書き換えられる場合は、外部信号入力端子Mode,SDを開放することで、EXOR回路14,15は、制御レジスタ13から入力する信号と同じ論理レベル制御信号をアナログ回路に出力し、制御レジスタ13が書き換えられない場合は、外部信号入力端子Mode,SDに信号が入力されることで、EXOR回路14,15は、外部信号入力端子Mode,SDに入力される信号によって論理レベルが可変の制御信号をアナログ回路に出力する。

概要

背景

機能化、多並列化が進んだアナログICでは、それぞれの機能ごとに制御用パッドを用意すると、パッド数が増大するという問題がある。

パッド数の増大は面積の増加、すなわちコストの増加につながるため、速度が重視されない制御にはSPI(下記非特許文献1)、I2C(下記非特許文献2)といったシリアル通信(以下、デジタルインタフェース)を用いて、IC内部に用意したレジスタ書き換え制御レジスタの出力を制御信号とすれば、パッド数を削減することができる。

図6は、デジタルインタフェースを用いたアナログICの従来例を示す回路図である。従来のアナログIC100は、例えば、可変ゲインアンプ101、出力バッファ102、制御レジスタ103及びシリアル通信用回路104を備えており、さらに、外部にパソコンのような通信や制御のための通信制御装置105が設置されている。

可変ゲインアンプ101には入力信号1が入力され、制御レジスタ103からの制御信号により、出力する信号が制御される。出力バッファ102は、可変ゲインアンプ101の後段に設けられ、可変ゲインアンプ101から出力された信号が入力され、制御レジスタ103からの制御信号により出力信号1が制御される。シリアル通信用回路104は、通信制御装置105の入力データに基づき、制御レジスタ103の書き換えを行う。

また、回路内部の状態をモニタする場合には、ADC(A/Dコンバータ)を搭載し、ADC出力が書き込まれた制御レジスタ103の値を読み取れば、モニタ用のパッドを設ける必要がなくなり、パッド数が削減できる。

このような技術は、デジタル回路との集積が容易なCMOSプロセスを用いたアナログICで用いられることが多い。

概要

デジタルインタフェースを用いたアナログICを、デジタルインタフェースを利用しないユーザにも使えるようにする。制御レジスタ13と、外部信号入力端子Mode,SDと接続するプルダウン回路16,17と、一方の入力端子がプルダウン回路16,17と接続し、他方の入力端子が制御レジスタ13と接続し、出力端子アナログ回路と接続するEXOR回路14,15とを備え、制御レジスタ13が書き換えられる場合は、外部信号入力端子Mode,SDを開放することで、EXOR回路14,15は、制御レジスタ13から入力する信号と同じ論理レベルの制御信号をアナログ回路に出力し、制御レジスタ13が書き換えられない場合は、外部信号入力端子Mode,SDに信号が入力されることで、EXOR回路14,15は、外部信号入力端子Mode,SDに入力される信号によって論理レベルが可変の制御信号をアナログ回路に出力する。

目的

本発明では、デジタルインタフェースを用いたアナログICを、デジタルインタフェースを利用しないユーザにも使えるようにすることで、別途製造する必要がなくなり、量産効果が向上し、これによってコストダウンが図ることができる、アナログ回路制御用デジタル回路を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

アナログ回路を制御する、アナログ回路制御用デジタル回路であって、デジタルインタフェースを用いることで書き換え可能な制御レジスタと、外部信号入力端子と接続するプルダウン回路又はプルアップ回路と、一方の入力端子が前記プルダウン回路又は前記プルアップ回路と接続し、他方の入力端子が前記制御レジスタと接続し、出力端子が前記アナログ回路と接続する論理回路とを備え、前記制御レジスタが書き換えられる場合は、前記外部信号入力端子を開放することで、前記論理回路は、前記制御レジスタから入力する信号と同じ論理レベル制御信号を、前記アナログ回路に出力し、前記制御レジスタが書き換えられない場合は、前記外部信号入力端子に信号が入力されることで、前記論理回路は、前記外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力することを特徴とするアナログ回路制御用デジタル回路。

請求項2

アナログ回路を制御する、アナログ回路制御用デジタル回路であって、デジタルインタフェースを用いることで書き換え可能な制御レジスタと、制御レジスタ側外部信号入力端子と接続する制御レジスタ側プルダウン回路又は制御レジスタ側プルアップ回路と、前記制御レジスタ側プルダウン回路又は前記制御レジスタ側プルアップ回路から出力される信号に基づき、前記制御レジスタから出力される信号と同じ論理レベルの信号を出力するか、固定された論理レベルの信号を出力するかを、切り替え可能である制御レジスタ側回路と、アナログ回路側外部信号入力端子と接続するアナログ回路側プルダウン回路又はアナログ回路側プルアップ回路と、一方の入力端子が前記アナログ回路側プルダウン回路又は前記アナログ回路側プルアップ回路と接続し、他方の入力端子が前記制御レジスタ側回路と接続し、出力端子が前記アナログ回路と接続する論理回路とを備え、前記制御レジスタが書き換えられる場合は、前記制御レジスタ側外部信号入力端子を開放することで、前記制御レジスタ側回路は、前記制御レジスタから入力する信号と同じ論理レベルの信号を前記論理回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子を開放することで、前記論理回路は、前記制御レジスタ側回路から入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、前記制御レジスタが書き換えられない場合は、前記制御レジスタ側外部信号入力端子をGNDと短絡することで、前記制御レジスタ側回路は、論理レベルが固定された信号を前記論理回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子に信号が入力されることで、前記論理回路は、前記アナログ回路側外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力することを特徴とするアナログ回路制御用デジタル回路。

請求項3

アナログ回路を制御する、アナログ回路制御用デジタル回路であって、デジタルインタフェースを用いることで書き換え可能な制御レジスタと、外部信号入力端子と接続するプルダウン回路と、一方の入力端子が前記プルダウン回路と接続し、他方の入力端子が前記制御レジスタと接続し、出力端子が前記アナログ回路と接続するEXOR回路とを備え、前記制御レジスタが書き換えられる場合は、前記外部信号入力端子を開放することで、前記EXOR回路は、前記制御レジスタから入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、前記制御レジスタが書き換えられない場合は、前記外部信号入力端子に信号が入力されることで、前記EXOR回路は、前記外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力することを特徴とするアナログ回路制御用デジタル回路。

請求項4

アナログ回路を制御する、アナログ回路制御用デジタル回路であって、デジタルインタフェースを用いることで書き換え可能であり、初期値が論理レベルHの信号を出力する制御レジスタと、外部信号入力端子と接続するプルアップ回路と、一方の入力端子が前記プルアップ回路と接続し、他方の入力端子が前記制御レジスタと接続し、出力端子が前記アナログ回路と接続するAND回路とを備え、前記制御レジスタが書き換えられる場合は、前記外部信号入力端子を開放することで、前記AND回路は、前記制御レジスタから入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、前記制御レジスタが書き換えられない場合は、前記外部信号入力端子に信号が入力されることで、前記AND回路は、前記外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力することを特徴とするアナログ回路制御用デジタル回路。

請求項5

アナログ回路を制御する、アナログ回路制御用デジタル回路であって、デジタルインタフェースを用いることで書き換え可能であり、初期値が論理レベルLの信号を出力する制御レジスタと、外部信号入力端子と接続するプルダウン回路と、一方の入力端子が前記プルダウン回路と接続し、他方の入力端子が前記制御レジスタと接続し、出力端子が前記アナログ回路と接続するOR回路とを備え、前記制御レジスタが書き換えられる場合は、前記外部信号入力端子を開放することで、前記OR回路は、前記制御レジスタから入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、前記制御レジスタが書き換えられない場合は、前記外部信号入力端子に信号が入力されることで、前記OR回路は、前記外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力することを特徴とするアナログ回路制御用デジタル回路。

請求項6

アナログ回路を制御する、アナログ回路制御用デジタル回路であって、デジタルインタフェースを用いることで書き換え可能な制御レジスタと、制御レジスタ側外部信号入力端子と接続するプルアップ回路と、前記プルアップ回路から出力される信号に基づき、前記制御レジスタから出力される信号と同じ論理レベルの信号を出力するか、固定された論理レベルの信号を出力するかを、切り替え可能であるAND回路と、アナログ回路側外部信号入力端子と接続するプルダウン回路と、一方の入力端子が前記プルダウン回路と接続し、他方の入力端子が前記AND回路と接続し、出力端子が前記アナログ回路と接続するEXOR回路とを備え、前記制御レジスタが書き換えられる場合は、前記制御レジスタ側外部信号入力端子を開放することで、前記AND回路は、前記制御レジスタから入力する信号と同じ論理レベルの信号を前記EXOR回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子を開放することで、前記EXOR回路は、前記AND回路から入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、前記制御レジスタが書き換えられない場合は、前記制御レジスタ側外部信号入力端子をGNDと短絡することで、前記AND回路は、論理レベルLに固定された信号を前記EXOR回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子に信号が入力されることで、前記EXOR回路は、前記アナログ回路側外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力することを特徴とするアナログ回路制御用デジタル回路。

請求項7

アナログ回路を制御する、アナログ回路制御用デジタル回路であって、デジタルインタフェースを用いることで書き換え可能な制御レジスタと、制御レジスタ側外部信号入力端子と接続するプルアップ回路と、インバータ回路を介して前記プルアップ回路に接続し、前記プルアップ回路から出力される信号の反転信号に基づき、前記制御レジスタから出力される信号と同じ論理レベルの信号を出力するか、固定された論理レベルの信号を出力するかを、切り替え可能であるOR回路と、アナログ回路側外部信号入力端子と接続するプルダウン回路と、一方の入力端子が前記プルダウン回路と接続し、他方の入力端子が前記OR回路と接続し、出力端子が前記アナログ回路と接続するEXOR回路とを備え、前記制御レジスタが書き換えられる場合は、前記制御レジスタ側外部信号入力端子を開放することで、前記OR回路は、前記制御レジスタから入力する信号と同じ論理レベルの信号を前記EXOR回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子を開放することで、前記EXOR回路は、前記OR回路から入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、前記制御レジスタが書き換えられない場合は、前記制御レジスタ側外部信号入力端子をGNDと短絡することで、前記OR回路は、論理レベルHに固定された信号を前記EXOR回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子に信号が入力されることで、前記EXOR回路は、前記アナログ回路側外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力することを特徴とするアナログ回路制御用デジタル回路。

請求項8

アナログ回路を制御する、アナログ回路制御用デジタル回路であって、デジタルインタフェースを用いることで書き換え可能な制御レジスタと、制御レジスタ側外部信号入力端子と接続するプルアップ回路と、前記プルアップ回路から出力される信号に基づき、入力側が、前記制御レジスタと接続するか、固定電位と接続するかを、切り替え可能であるスイッチ回路と、アナログ回路側外部信号入力端子と接続するプルダウン回路と、一方の入力端子が前記プルダウン回路と接続し、他方の入力端子が前記スイッチ回路の出力側と接続し、出力端子が前記アナログ回路と接続するEXOR回路とを備え、前記制御レジスタが書き換えられる場合は、前記制御レジスタ側外部信号入力端子が開放又はGNDと短絡されることで、前記スイッチ回路の入力側は前記制御レジスタと接続し、前記制御レジスタから前記EXOR回路へ直接信号が出力され、それとともに、前記アナログ回路側外部信号入力端子を開放することで、前記EXOR回路は、前記制御レジスタから出力される信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、前記制御レジスタが書き換えられない場合は、前記制御レジスタ側外部信号入力端子をGNDと短絡又は開放することで、前記スイッチ回路は固定電位と接続し、論理レベルが固定された信号を前記EXOR回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子に信号が入力されることで、前記EXOR回路は、前記アナログ回路側外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力することを特徴とするアナログ回路制御用デジタル回路。

技術分野

0001

本発明は、デジタルインタフェースを有し、高機能又は多並列アナログIC上において、アナログ回路を制御するために設けられた、デジタル回路に関する。

背景技術

0002

機能化、多並列化が進んだアナログICでは、それぞれの機能ごとに制御用パッドを用意すると、パッド数が増大するという問題がある。

0003

パッド数の増大は面積の増加、すなわちコストの増加につながるため、速度が重視されない制御にはSPI(下記非特許文献1)、I2C(下記非特許文献2)といったシリアル通信(以下、デジタルインタフェース)を用いて、IC内部に用意したレジスタ書き換え制御レジスタの出力を制御信号とすれば、パッド数を削減することができる。

0004

図6は、デジタルインタフェースを用いたアナログICの従来例を示す回路図である。従来のアナログIC100は、例えば、可変ゲインアンプ101、出力バッファ102、制御レジスタ103及びシリアル通信用回路104を備えており、さらに、外部にパソコンのような通信や制御のための通信制御装置105が設置されている。

0005

可変ゲインアンプ101には入力信号1が入力され、制御レジスタ103からの制御信号により、出力する信号が制御される。出力バッファ102は、可変ゲインアンプ101の後段に設けられ、可変ゲインアンプ101から出力された信号が入力され、制御レジスタ103からの制御信号により出力信号1が制御される。シリアル通信用回路104は、通信制御装置105の入力データに基づき、制御レジスタ103の書き換えを行う。

0006

また、回路内部の状態をモニタする場合には、ADC(A/Dコンバータ)を搭載し、ADC出力が書き込まれた制御レジスタ103の値を読み取れば、モニタ用のパッドを設ける必要がなくなり、パッド数が削減できる。

0007

このような技術は、デジタル回路との集積が容易なCMOSプロセスを用いたアナログICで用いられることが多い。

先行技術

0008

“KeyStone Architecture Serial Peripheral Interface (SPI) User Guide Literature Number : SPRUGP2A” [online], March 2012, TEXAS INSTRUMENTS,[2015年12月2日検索] 〈URL: http://www.ti.com/lit/ug/sprugp2a/sprugp2a.pdf〉
“I2C Guide” [online], 2013, TEXAS INSTRUMENTS, [2015年12月2日検索]〈URL: http://www.ti.com/lit/sg/sszc003e/sszc003e.pdf〉

発明が解決しようとする課題

0009

デジタルインタフェースを使用する場合、パッド数を削減することが可能となる一方、図6に示すように、外部に通信制御装置105を必要とする。

0010

ユーザの中にはこのようなデジタルインタフェースを必要とせず、通信制御装置105を用いずに簡易に使用することを望む者もいる。そういったユーザにとっては、電源投入したらそのまま使える、又は、最小限の制御パッド電圧印可するだけで使用できることが重要であるが、このようなユーザのために専用のアナログICを別途製造するとなると、量産効果が得られず、コストの増加につながってしまう。また、単にアナログ制御用のパッドを追加しただけでは、デジタルインタフェース側で保持する制御信号と競合してしまう。

0011

上記の課題に鑑み、本発明では、デジタルインタフェースを用いたアナログICを、デジタルインタフェースを利用しないユーザにも使えるようにすることで、別途製造する必要がなくなり、量産効果が向上し、これによってコストダウンが図ることができる、アナログ回路制御用デジタル回路を提供することを目的とする。

課題を解決するための手段

0012

上記課題を解決する第1の発明に係るアナログ回路制御用デジタル回路は、
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能な制御レジスタと、
外部信号入力端子と接続するプルダウン回路又はプルアップ回路と、
一方の入力端子が前記プルダウン回路又は前記プルアップ回路と接続し、他方の入力端子が前記制御レジスタと接続し、出力端子が前記アナログ回路と接続する論理回路とを備え、
前記制御レジスタが書き換えられる場合は、前記外部信号入力端子を開放することで、前記論理回路は、前記制御レジスタから入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記外部信号入力端子に信号が入力されることで、前記論理回路は、前記外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とする。

0013

上記課題を解決する第2の発明に係るアナログ回路制御用デジタル回路は、
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能な制御レジスタと、
制御レジスタ側外部信号入力端子と接続する制御レジスタ側プルダウン回路又は制御レジスタ側プルアップ回路と、
前記制御レジスタ側プルダウン回路又は前記制御レジスタ側プルアップ回路から出力される信号に基づき、前記制御レジスタから出力される信号と同じ論理レベルの信号を出力するか、固定された論理レベルの信号を出力するかを、切り替え可能である制御レジスタ側回路と、
アナログ回路側外部信号入力端子と接続するアナログ回路側プルダウン回路又はアナログ回路側プルアップ回路と、
一方の入力端子が前記アナログ回路側プルダウン回路又は前記アナログ回路側プルアップ回路と接続し、他方の入力端子が前記制御レジスタ側回路と接続し、出力端子が前記アナログ回路と接続する論理回路とを備え、
前記制御レジスタが書き換えられる場合は、前記制御レジスタ側外部信号入力端子を開放することで、前記制御レジスタ側回路は、前記制御レジスタから入力する信号と同じ論理レベルの信号を前記論理回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子を開放することで、前記論理回路は、前記制御レジスタ側回路から入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記制御レジスタ側外部信号入力端子をGNDと短絡することで、前記制御レジスタ側回路は、論理レベルが固定された信号を前記論理回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子に信号が入力されることで、前記論理回路は、前記アナログ回路側外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とする。

0014

上記課題を解決する第3の発明に係るアナログ回路制御用デジタル回路は、
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能な制御レジスタと、
外部信号入力端子と接続するプルダウン回路と、
一方の入力端子が前記プルダウン回路と接続し、他方の入力端子が前記制御レジスタと接続し、出力端子が前記アナログ回路と接続するEXOR回路とを備え、
前記制御レジスタが書き換えられる場合は、前記外部信号入力端子を開放することで、前記EXOR回路は、前記制御レジスタから入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記外部信号入力端子に信号が入力されることで、前記EXOR回路は、前記外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とする。

0015

上記課題を解決する第4の発明に係るアナログ回路制御用デジタル回路は、
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能であり、初期値が論理レベルHの信号を出力する制御レジスタと、
外部信号入力端子と接続するプルアップ回路と、
一方の入力端子が前記プルアップ回路と接続し、他方の入力端子が前記制御レジスタと接続し、出力端子が前記アナログ回路と接続するAND回路とを備え、
前記制御レジスタが書き換えられる場合は、前記外部信号入力端子を開放することで、前記AND回路は、前記制御レジスタから入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記外部信号入力端子に信号が入力されることで、前記AND回路は、前記外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とする。

0016

上記課題を解決する第5の発明に係るアナログ回路制御用デジタル回路は、
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能であり、初期値が論理レベルLの信号を出力する制御レジスタと、
外部信号入力端子と接続するプルダウン回路と、
一方の入力端子が前記プルダウン回路と接続し、他方の入力端子が前記制御レジスタと接続し、出力端子が前記アナログ回路と接続するOR回路とを備え、
前記制御レジスタが書き換えられる場合は、前記外部信号入力端子を開放することで、前記OR回路は、前記制御レジスタから入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記外部信号入力端子に信号が入力されることで、前記OR回路は、前記外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とする。

0017

上記課題を解決する第6の発明に係るアナログ回路制御用デジタル回路は、
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能な制御レジスタと、
制御レジスタ側外部信号入力端子と接続するプルアップ回路と、
前記プルアップ回路から出力される信号に基づき、前記制御レジスタから出力される信号と同じ論理レベルの信号を出力するか、固定された論理レベルの信号を出力するかを、切り替え可能であるAND回路と、
アナログ回路側外部信号入力端子と接続するプルダウン回路と、
一方の入力端子が前記プルダウン回路と接続し、他方の入力端子が前記AND回路と接続し、出力端子が前記アナログ回路と接続するEXOR回路とを備え、
前記制御レジスタが書き換えられる場合は、前記制御レジスタ側外部信号入力端子を開放することで、前記AND回路は、前記制御レジスタから入力する信号と同じ論理レベルの信号を前記EXOR回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子を開放することで、前記EXOR回路は、前記AND回路から入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記制御レジスタ側外部信号入力端子をGNDと短絡することで、前記AND回路は、論理レベルLに固定された信号を前記EXOR回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子に信号が入力されることで、前記EXOR回路は、前記アナログ回路側外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とする。

0018

上記課題を解決する第7の発明に係るアナログ回路制御用デジタル回路は、
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能な制御レジスタと、
制御レジスタ側外部信号入力端子と接続するプルアップ回路と、
インバータ回路を介して前記プルアップ回路に接続し、前記プルアップ回路から出力される信号の反転信号に基づき、前記制御レジスタから出力される信号と同じ論理レベルの信号を出力するか、固定された論理レベルの信号を出力するかを、切り替え可能であるOR回路と、
アナログ回路側外部信号入力端子と接続するプルダウン回路と、
一方の入力端子が前記プルダウン回路と接続し、他方の入力端子が前記OR回路と接続し、出力端子が前記アナログ回路と接続するEXOR回路とを備え、
前記制御レジスタが書き換えられる場合は、前記制御レジスタ側外部信号入力端子を開放することで、前記OR回路は、前記制御レジスタから入力する信号と同じ論理レベルの信号を前記EXOR回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子を開放することで、前記EXOR回路は、前記OR回路から入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記制御レジスタ側外部信号入力端子をGNDと短絡することで、前記OR回路は、論理レベルHに固定された信号を前記EXOR回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子に信号が入力されることで、前記EXOR回路は、前記アナログ回路側外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とする。

0019

上記課題を解決する第8の発明に係るアナログ回路制御用デジタル回路は、
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能な制御レジスタと、
制御レジスタ側外部信号入力端子と接続するプルアップ回路と、
前記プルアップ回路から出力される信号に基づき、入力側が、前記制御レジスタと接続するか、固定電位と接続するかを、切り替え可能であるスイッチ回路と、
アナログ回路側外部信号入力端子と接続するプルダウン回路と、
一方の入力端子が前記プルダウン回路と接続し、他方の入力端子が前記スイッチ回路の出力側と接続し、出力端子が前記アナログ回路と接続するEXOR回路とを備え、
前記制御レジスタが書き換えられる場合は、前記制御レジスタ側外部信号入力端子が開放又はGNDと短絡されることで、前記スイッチ回路の入力側は前記制御レジスタと接続し、前記制御レジスタから前記EXOR回路へ直接信号が出力され、それとともに、前記アナログ回路側外部信号入力端子を開放することで、前記EXOR回路は、前記制御レジスタから出力される信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記制御レジスタ側外部信号入力端子をGNDと短絡又は開放することで、前記スイッチ回路は固定電位と接続し、論理レベルが固定された信号を前記EXOR回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子に信号が入力されることで、前記EXOR回路は、前記アナログ回路側外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とする。

発明の効果

0020

本発明に係るアナログ回路制御用デジタル回路によれば、デジタルインタフェースを用いたアナログICを、デジタルインタフェースを利用しないユーザにも使えるようにすることで、別途製造する必要がなくなり量産効果が向上し、これによってコストダウンが図ることができる。

図面の簡単な説明

0021

本発明の実施例1に係るアナログ回路制御用デジタル回路が適用されるアナログICの回路図の一例である。
本発明の実施例1に係るアナログ回路制御用デジタル回路の構成を示す回路図である。
本発明の実施例1に係るアナログ回路制御用デジタル回路の他の構成を示す回路図である。
本発明の実施例2に係るアナログ回路制御用デジタル回路の構成を示す回路図である。
本発明の実施例3に係るアナログ回路制御用デジタル回路の構成を示す回路図である。
デジタルインタフェースを用いたアナログICの従来例を示す回路図である。

実施例

0022

本発明に係るアナログ回路制御用デジタル回路は、デジタルインタフェースを有し、高機能又は多並列なアナログICにおいて、外部からの信号と内部に設けた制御レジスタからの信号との論理演算出力を、アナログ回路(例えば可変ゲインアンプ及び出力バッファを備える)の制御に用いるものである。

0023

すなわち、本発明に係るアナログ回路制御用デジタル回路では、デジタルインタフェースによって書き換えが行われる制御レジスタからの信号と外部信号入力端子からの信号との論理演算を行うことで、アナログ回路を制御するための制御信号を生成する。そして、外部信号入力端子にプルアップ回路又はプルダウン回路を接続することで、デジタルインタフェースを用いる場合に不要となる外部信号入力端子を、フローティング(外部信号入力端子の開放)状態としても誤りなく動作させることができる。

0024

これにより、デジタルインタフェースを利用可能なアナログICが、デジタルインタフェースを利用しないユーザにも使えるようになる(一つのチップを、デジタルインタフェースを使用するユーザとそうでないユーザとで共用することが可能となる)。そして、この量産効果によってコストダウンを図ることができる。

0025

以下、本発明に係るアナログ回路制御用デジタル回路を、実施例にて図面を用いて具体的に説明する。

0026

[実施例1]
図1は、本実施例に係るアナログ回路制御用デジタル回路が適用されるアナログICの回路図の一例である。この回路は、アナログ回路に備わる構成としての可変ゲインアンプ11と出力バッファ12、及び、これらの制御を行う制御レジスタ13を備えている。なお、図1では、制御レジスタ13への書き込み及び読み出しを行うシリアル通信用回路(図6のシリアル通信用回路104参照)は記載を省略している(図2〜5も同様)。

0027

可変ゲインアンプ11は、一方の入力端子に入力信号1が入力され、他方の入力端子に外部から制御電圧Vctrが入力され、出力端子が出力バッファ12の入力端子に接続しており、出力バッファ12へ信号を出力する。

0028

また、可変ゲインアンプ11には、自動利得制御回路が内蔵されており、制御レジスタ13からの制御信号(図1中の「AGC/MGC」)に基づき、自動利得制御(AGC)モードと手動利得制御(MGC)モードとを切り替えることができる。AGCモードでは、外部からの制御電圧Vctrに応じた出力振幅となるよう利得を自動で調整し、MGCモードでは、制御電圧Vctrに応じた利得で入力信号1を増幅し、出力する。

0029

出力バッファ12は、可変ゲインアンプ11の後段に設けられ、可変ゲインアンプ11より出力された出力信号を、出力信号1として出力する。また、出力バッファ12は、制御レジスタ13からの制御信号(図1中の「Shutdown」)に基づき、出力信号1を出力するか遮断するかを切り替える、シャットダウン機能を有する。

0030

図2は、本実施例に係るアナログ回路制御用デジタル回路の構成を示す回路図である。なお、図2中の可変ゲインアンプ11、出力バッファ12及び制御レジスタ13は、図1と同様である(図3〜5も同様)。本実施例に係るアナログ回路制御用デジタル回路は、デジタルインタフェースを用いることで書き換え可能な上記制御レジスタ13に加え、第1,2EXOR回路14,15、及び、第1,2プルダウン回路16,17を備えている。

0031

第1,2プルダウン回路16,17は、フローティング時に論理レベルをLに固定するものである。本実施例においては、第1プルダウン回路16は、外部から制御信号が入力される外部信号入力端子Modeと接続しており、第2プルダウン回路17は、外部から制御信号が入力される外部信号入力端子SDと接続している。

0032

第1EXOR回路14は、制御レジスタ13及び第1プルダウン回路16と、可変ゲインアンプ11との間に設けられている。具体的には、第1EXOR回路14の一方の入力端子は、第1プルダウン回路16を介して、外部信号入力端子Modeと接続し、第1EXOR回路14の他方の入力端子は制御レジスタ13と接続し、第1EXOR回路14の出力端子は可変ゲインアンプ11と接続している。

0033

第2EXOR回路15は、制御レジスタ13及び第2プルダウン回路17と、出力バッファ12との間に設けられている。具体的には、第2EXOR回路15の一方の入力端子は、フローティング時に論理レベルをLに固定する第2プルダウン回路17を介して、外部信号入力端子SDと接続し、第2EXOR回路15の他方の入力端子は制御レジスタ13と接続し、第2EXOR回路15の出力端子は出力バッファ12と接続している。

0034

以下では、本実施例に係るアナログ回路制御用デジタル回路の動作について、デジタルインタフェースを使用する場合と使用しない場合とに分けて説明する。

0035

デジタルインタフェースを使用する場合(すなわち、制御レジスタ13が書き換えられ、制御レジスタ13からの信号が所望の制御信号である場合)、まず、外部信号入力端子Modeを開放することで、第1プルダウン回路16により論理レベルLが第1EXOR回路14に入力される。また、それとともに、外部信号入力端子SDを開放することで、第2プルダウン回路17により論理レベルLが第2EXOR回路15に入力される。

0036

したがって、第1EXOR回路14から可変ゲインアンプ11への制御信号、及び、第2EXOR回路15から出力バッファ12への制御信号としては、制御レジスタ13から出力される信号と同じ論理レベルが出力され、可変ゲインアンプ11におけるAGCモード/MGCモードの切り替え、及び、出力バッファ12における出力信号1の出力/遮断の切り替えを行うことができる。

0037

一方、デジタルインタフェースを使用しない場合(すなわち、制御レジスタ13が書き換えられない場合)、外部信号入力端子Mode及びSDを通して、信号(論理レベルH又はL)をそれぞれ第1EXOR回路14及び第2EXOR回路15へ入力する。

0038

すなわち、外部信号入力端子Mode及びSDに入力される信号によって、制御レジスタ13の出力する、電源投入時に初期設定された論理レベル(以下、初期値)がそのままであっても、初期値を任意に反転又は正転させた制御信号を、可変ゲインアンプ11及び出力バッファ12に与えることができ、可変ゲインアンプ11におけるAGCモード/MGCモードの切り替え、及び、出力バッファ12における出力信号1の出力/遮断の切り替えを行うことができる。なお、この場合、制御レジスタ13の初期値がHであってもLであっても対応可能となる。

0039

また、上述において、第1EXOR回路14からの制御信号の論理レベルがHのときには可変ゲインアンプ11をAGCモードとし、論理レベルがLのときにはMGCモードとしてもよく、また、これらの組み合わせを逆にしてもよい。さらに、第2EXOR回路15からの制御信号の論理レベルがHのときには出力バッファ12を出力状態とし、論理レベルがLのときには遮断状態としてもよく、また、これらの組み合わせを逆にしてもよい。

0040

また、本実施例は、上述のように、制御レジスタ13と可変ゲインアンプ11との間、及び、制御レジスタ13と出力バッファ12との間にそれぞれ設けられる論理回路を、EXOR回路に限定するものではない。図3は、本実施例の他の構成として、図2の第1,2EXOR回路14,15に代えてAND回路19及びOR回路18を用いた場合の回路図を表している。なお、図3中では、一例として、可変ゲインアンプ11側の上記初期値がLであり、出力バッファ12側の上記初期値がHである場合を示している。

0041

図3に示すように、上記初期値がHである場合には、図2のEXOR回路(第1EXOR回路14又は第2EXOR回路15)に代えてAND回路19を設け、さらに、図2のプルダウン回路(第1プルダウン回路16又は第2プルダウン回路17)に代えてフローティング時に論理レベルをHに固定するプルアップ回路20を設ける。

0042

一方、上記初期値がLである場合には、図2のEXOR回路(第1EXOR回路14又は第2EXOR回路15)に代えてOR回路18を設ける。なお、図3中のプルダウン回路16aは、図2のプルダウン回路(第1プルダウン回路16又は第2プルダウン回路17)と同じものである。これらの構成により、デジタルインタフェースを使用する場合、使用しない場合ともに、図2に示す回路と同様の結果を得ることができる。

0043

[実施例2]
実施例1では、デジタルインタフェースを使用しない場合でも、制御レジスタ13からの制御信号を論理演算に用いることになるため、制御レジスタ13から正しく初期値が出力されている必要がある。

0044

一般的に、IC内の制御レジスタ13の論理レベルは、電源投入時に不定状態となってしまうため、電源電圧が安定した後に、外部からリセット信号を与えて初期化するか、あるいは、電源電圧の上昇に伴い自動でリセット信号を生成するPOR(パワーオンリセット)回路を用いることが多い。

0045

デジタルインタフェースを使用しない場合、外部からのリセット信号も使用しないことが考えられ、POR回路のみの利用となる。そのような条件下でICの実装あるいは使用環境等により、POR回路が正常に動作しない場合、実施例1の回路構成では、論理演算に不定状態を用いることになり、所望の動作を得ることができない。

0046

それに対して本実施例では、制御レジスタ13から出力される信号が不定な場合でも、実施例1の図2における第1,2EXOR回路14,15(又は、図3におけるOR回路18及びAND回路19)に入力される信号を確定することができるものである。以下、本実施例に係るアナログ回路制御用デジタル回路の構成について説明する。

0047

図4は、本実施例に係るアナログ回路制御用デジタル回路の構成を示す回路図である。本実施例に係るアナログ回路制御用デジタル回路は、実施例1に示す構成(ここでは図2を例としている)に加え、さらに、AND回路21(制御レジスタ側回路)、OR回路22とインバータ回路24(制御レジスタ側回路)、及び、プルアップ回路23(制御レジスタ側プルアップ回路)が設けられている。

0048

プルアップ回路23は、外部信号入力端子A/D(制御レジスタ側外部信号入力端子)に接続している。

0049

AND回路21は、制御レジスタ13及びプルアップ回路23と、第1EXOR回路14との間に設けられている。具体的には、AND回路21の一方の入力端子は、プルアップ回路23と接続し、AND回路21の他方の入力端子は制御レジスタ13と接続し、AND回路21の出力端子は第1EXOR回路14の他方の入力端子(第1EXOR回路14の入力端子における「一方」「他方」の使い方は、実施例1と同様)と接続している。

0050

OR回路22は、制御レジスタ13及び(インバータ回路24を介した)プルアップ回路23と、第2EXOR回路15との間に設けられている。具体的には、OR回路22の一方の入力端子は、インバータ回路24を介してプルアップ回路23と接続し、OR回路22の他方の入力端子は制御レジスタ13と接続し、OR回路22の出力端子は第2EXOR回路15の他方の入力端子(第2EXOR回路15の入力端子における「一方」「他方」の使い方は、実施例1と同様)と接続している。

0051

これにより、AND回路21、及び、OR回路22とインバータ回路24は、それぞれ、プルアップ回路23から出力される信号に基づき、制御レジスタ13から出力される信号と同じ論理レベルの信号を出力するか、固定された論理レベルの信号を出力するかを、切り替え可能としている。

0052

以下では、本実施例に係るアナログ回路制御用デジタル回路の動作について、デジタルインタフェースを使用する場合と使用しない場合とに分けて説明する。

0053

デジタルインタフェースを使用する場合(すなわち、制御レジスタ13が書き換えられ、制御レジスタ13からの信号が所望の制御信号である場合)、外部信号入力端子A/Dを開放することで、プルアップ回路23により、AND回路21には論理レベルHが、OR回路22には(インバータ回路24を介することで)論理レベルLが、それぞれ入力される。よって、AND回路21から第1EXOR回路14へ出力する信号、及び、OR回路22から第2EXOR回路15へ出力する信号は、制御レジスタ13からAND回路21、OR回路22がそれぞれ入力する信号と同じ論理レベルとなる。

0054

また、それとともに、外部信号入力端子Mode及びSD(アナログ回路側外部信号入力端子)を開放することで、第1プルダウン回路16により、第1EXOR回路14の一方の入力端子に論理レベルLが入力され、第2プルダウン回路17により、第2EXOR回路15の一方の入力端子に論理レベルLが入力される。

0055

したがって、実施例1と同様に、第1EXOR回路14から可変ゲインアンプ11へ出力する制御信号、及び、第2EXOR回路15から出力バッファ12へ出力する制御信号は、第1EXOR回路14、第2EXOR回路15が、それぞれAND回路21、OR回路22から入力した信号と同じ論理レベル(すなわち、制御レジスタ13から出力される信号と同じ論理レベル)となり、可変ゲインアンプ11におけるAGCモード/MGCモードの切り替え、及び、出力バッファ12における出力信号1の出力/遮断の切り替えを行うことができる。

0056

一方、デジタルインタフェースを使用しない場合(すなわち、制御レジスタ13が書き換えられない場合)は、外部信号入力端子A/DをGNDと短絡することで、AND回路21に論理レベルLが、OR回路22に論理レベルHが入力される。そして、これらの論理レベルは固定されている。したがって、制御レジスタ13の出力が不定であっても、必ず所望の論理レベル、つまり、AND回路21から第1EXOR回路14へ出力される信号としては論理レベルL、OR回路22から第2EXOR回路15へ出力される信号としては論理レベルHとなる。

0057

また、それとともに、外部信号入力端子Mode及びSDを通して、信号(論理レベルH又はL)をそれぞれ第1EXOR回路14及び第2EXOR回路15へ入力する。

0058

すなわち、外部信号入力端子Mode及びSDに入力される信号によって、制御レジスタ13の出力する初期値がそのままであっても、初期値を任意に反転又は正転させた制御信号を、可変ゲインアンプ11及び出力バッファ12に与えることができ、可変ゲインアンプ11におけるAGCモード/MGCモードの切り替え、及び、出力バッファ12における出力信号1の出力/遮断の切り替えを行うことができる。

0059

また、本実施例は、AND回路21、OR回路22、プルアップ回路23、及び、インバータ回路24の組み合わせを限定するものではない。例えば、上述においては、可変ゲインアンプ11及び第1EXOR回路14側にAND回路21を用い、出力バッファ12及び第2EXOR回路15側にOR回路22及びインバータ回路24を用いた場合を説明したが、これを逆にして、可変ゲインアンプ11及び第1EXOR回路14側にOR回路22及びインバータ回路24を用い、出力バッファ12及び第2EXOR回路15側にAND回路21を用いてもよい。さらには、可変ゲインアンプ11及び第1EXOR回路14側と、出力バッファ12及び第2EXOR回路15側とを、同じ構成としてもよい。

0060

さらに、プルアップ回路23に代えてプルダウン回路(制御レジスタ側プルダウン回路)を設けてもよい。この場合は、インバータ回路24は、OR回路22ではなくAND回路21に接続することになる。このように、プルアップ回路又はプルダウン回路を用いることで、デジタルインタフェースを使用しない場合にGNDと短絡するだけでよく、実装が容易になる。

0061

[実施例3]
本実施例は、実施例2と同様、制御レジスタ13からの出力が不定な場合でも、実施例1の図2における第1,2EXOR回路14,15(又は、図3におけるAND回路19及びOR回路18)に入力される信号を確定することができるものである。以下、本実施例に係るアナログ回路制御用デジタル回路の構成について説明する。

0062

図5は、本実施例に係るアナログ回路制御用デジタル回路の構成を示す回路図である。本実施例に係るアナログ回路制御用デジタル回路は、実施例1に示す構成(ここでは図2を例としている)に加え、さらに、第1の1回路2接点スイッチ31(スイッチ回路、制御レジスタ側回路)、第2の1回路2接点スイッチ32(スイッチ回路、制御レジスタ側回路)、及び、プルアップ回路33(制御レジスタ側プルアップ回路)を備えている。

0063

プルアップ回路33は、外部信号入力端子A/D(制御レジスタ側外部信号入力端子)に接続している。

0064

第1の1回路2接点スイッチ31は、制御レジスタ13と第1EXOR回路14との間に設けられている。第1の1回路2接点スイッチ31の入力側は、プルアップ回路33から出力される信号に基づき、制御レジスタ13と接続するか、GNDと短絡するかを切り替え可能であり、第1の1回路2接点スイッチ31の出力側は、第1EXOR回路14の他方の入力端子(第1EXOR回路14の入力端子における「一方」「他方」の使い方は、実施例1と同様)と接続している。

0065

第2の1回路2接点スイッチ32は、制御レジスタ13と第2EXOR回路15との間に設けられている。第2の1回路2接点スイッチ32の入力側は、プルアップ回路33から出力される信号に基づき、制御レジスタ13と接続するか、正電源電圧VCCと接続するかを切り替え可能であり、第2の1回路2接点スイッチ32の出力側は、第2EXOR回路15の他方の入力端子(第2EXOR回路15の入力端子における「一方」「他方」の使い方は、実施例1と同様)に接続されている。

0066

本実施例では、外部信号入力端子A/Dを開放するかGNDと短絡するかによって、プルアップ回路33から出力される信号が変化し、これにより、第1,2の1回路2接点スイッチ31,32は、それぞれ、制御レジスタ13と接続するか、固定電位(GND,VCC)と接続するかを切り替え可能である。

0067

なお、第1,2の1回路2接点スイッチ31,32の入力側が、制御レジスタ13と接続する場合は、制御レジスタ13から第1,2EXOR回路14,15へ直接信号が出力され、第1,2の1回路2接点スイッチ31,32の入力側が、固定電位(GND,VCC)と接続する場合は、それぞれ固定された論理レベル(L,H)が第1,2EXOR回路14,15へ出力される。

0068

以下では、本実施例に係るアナログ回路制御用デジタル回路の動作について、デジタルインタフェースを使用する場合と使用しない場合とに分けて説明する。なお、以下では、第1,2の1回路2接点スイッチ31,32は、論理レベルHが入力されると、それぞれ入力側が制御レジスタ13と接続し、論理レベルLが入力されると、それぞれ入力側が固定電位(GND,VCC)に接続するものとして説明するが、これらの組み合わせを逆にしてもよい。

0069

デジタルインタフェースを使用する場合は、外部信号入力端子A/Dを開放することで、プルアップ回路33により、第1,2の1回路2接点スイッチ31,32に、それぞれ論理レベルHが入力される。第1,2の1回路2接点スイッチ31,32は、論理レベルHが入力されると、それぞれ入力側が制御レジスタ13と接続するように切り替わる。

0070

よって、第1の1回路2接点スイッチ31から第1EXOR回路14へ出力される信号、及び、第2の1回路2接点スイッチ32から第2EXOR回路15へ出力される信号は、制御レジスタ13から出力される信号と同じ論理レベルとなる。

0071

また、それとともに、外部信号入力端子Mode及びSDを開放することで、第1プルダウン回路16により、第1EXOR回路14の一方の入力端子に論理レベルLが入力され、第2プルダウン回路17により、第2EXOR回路15の一方の入力端子に論理レベルLが入力される。

0072

したがって、実施例1と同様に、第1EXOR回路14から可変ゲインアンプ11への制御信号、及び、第2EXOR回路15から出力バッファ12への制御信号は、制御レジスタ13から出力される信号と同じ論理レベルとなり、可変ゲインアンプ11におけるAGCモード/MGCモードの切り替え、及び、出力バッファ12における出力信号1の出力/遮断の切り替えを行うことができる。

0073

一方、デジタルインタフェースを使用しない場合は、外部信号入力端子A/DをGNDと短絡することで、第1,2の1回路2接点スイッチ31,32に、それぞれ論理レベルLが入力される。第1,2の1回路2接点スイッチ31,32は、論理レベルLが入力されると、それぞれ入力側が固定電位(GND,VCC)に接続するように切り替わる。

0074

よって、第1の1回路2接点スイッチ31から第1EXOR回路14へ出力される信号は論理レベルL、第2の1回路2接点スイッチ32から第2EXOR回路15へ出力される信号は論理レベルHとなる。

0075

また、それとともに、外部信号入力端子Mode及びSDを通して、信号(論理レベルH又はL)をそれぞれ第1EXOR回路14及び第2EXOR回路15へ入力する。

0076

すなわち、外部信号入力端子Mode及びSDに入力される信号によって、制御レジスタ13の出力する初期値がそのままであっても、初期値を任意に反転又は正転させた制御信号を、可変ゲインアンプ11及び出力バッファ12に与えることができ、可変ゲインアンプ11におけるAGCモード/MGCモードの切り替え、及び、出力バッファ12における出力信号1の出力/遮断の切り替えを行うことができる。

0077

また、上述においては、第1の1回路2接点スイッチ31がGNDと短絡され、第2の1回路2接点スイッチ32に正電源電圧VCCが接続された場合を説明したが、これを逆にしてもよい。さらには、第1,2の1回路2接点スイッチ31,32ともに、GNDと短絡あるいは正電源電圧VCCが接続されているものとしてもよい。また、プルアップ回路33に代えて、プルダウン回路を設けるようにしてもよい。

0078

以上、各実施例により、本発明に係るアナログ回路制御用デジタル回路を説明したが、本発明に係るアナログ回路制御用デジタル回路の制御対象となるアナログ回路の構成は、可変ゲインアンプ及び出力バッファに限定されるものではない。また、各実施例においては、本発明に係るアナログ回路制御用デジタル回路が、論理回路から2つ制御信号を並行して出力するものとしたが、制御信号の数はこれに限定されるものではなく、制御対象となるアナログ回路の構成により適宜変更する。

0079

さらに、各実施例中における、制御レジスタが書き換えられる場合、及び、書き換えられない場合の各動作は、制御装置によって制御されるものとしてもよい。

0080

本発明は、デジタルインタフェースを有し高機能又は多並列なアナログIC上において、アナログ回路を制御するための、デジタル回路として好適である。

0081

11,101可変ゲインアンプ
12,102出力バッファ
13,103制御レジスタ
14 第1EXOR回路
15 第2EXOR回路
16 第1プルダウン回路
16a プルダウン回路
17 第2プルダウン回路
18,22OR回路
19,21AND回路
20,23,33プルアップ回路
24インバータ回路
31 第1の1回路2接点スイッチ
32 第2の1回路2接点スイッチ
100アナログIC
104シリアル通信用回路
105 通信制御装置

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