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技術 半導体装置

出願人 株式会社デンソー
発明者 三上裕基
出願日 2015年12月18日 (3年6ヶ月経過) 出願番号 2015-247343
公開日 2017年6月22日 (2年0ヶ月経過) 公開番号 2017-112303
状態 特許登録済
技術分野 半導体集積回路 半導体容器とその封止
主要キーワード シリーズ電源 制御回路素子 モールド樹脂層 ノイズ防止 電気的接続性 低インピーダンス化 電気的接続状態 表層側
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年6月22日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (6)

課題

複数の素子を形成してなる半導体チップを備えるものにあって、素子に対するノイズの悪影響を効果的に防止する。

解決手段

半導体装置11は、半導体基板表層側に複数の素子20を形成してなる半導体チップ12と、この半導体チップ12の裏面側に配置される裏面電極板13とを備えるものであって、半導体チップ12には、裏面側で開口する凹部21が局所的に形成されている。凹部21は、高精度の動作が求められる特定の素子20に対応した位置に、該素子20に対応した大きさで形成されている。凹部21内には、裏面電極板13との間に位置してはんだ22が充填されている。

概要

背景

従来より、半導体装置半導体集積回路)として、一つの半導体チップに、スイッチング素子制御回路素子等の複数の素子を形成して構成されるものが知られている(例えば特許文献1参照)。この半導体チップでは、半導体基板SOI基板)の表層部(SOI層)にトランジスタ等の多数の素子が形成されるようになっている。また、放熱性の向上を図るため、半導体基板のうち支持層は厚みが比較的大きく構成されている。

図5は、この種の半導体チップを備えた半導体装置1のパッケージ構造の例を示している。即ち、半導体チップ2は、その表層側に複数の素子2aを備えており、裏面電極板3上に絶縁状態マウントされている。半導体チップ2の表面に形成されている複数の電極は、複数のリード端子4や前記裏面電極板3に夫々ボンディングワイヤ5で接続される。この後、半導体チップ2の周囲を樹脂モールドしてパッケージ6を形成し、半導体装置1が構成される。前記裏面電極板3の裏面側はパッケージ6から露出されている。また、この半導体装置1は、多層配線基板7上に実装される。このとき、リード端子4や裏面電極板3は、多層配線基板7表面の導体パターン8に、はんだ9により電気的及び機械的に接続される。

概要

複数の素子を形成してなる半導体チップを備えるものにあって、素子に対するノイズの悪影響を効果的に防止する。半導体装置11は、半導体基板の表層側に複数の素子20を形成してなる半導体チップ12と、この半導体チップ12の裏面側に配置される裏面電極板13とを備えるものであって、半導体チップ12には、裏面側で開口する凹部21が局所的に形成されている。凹部21は、高精度の動作が求められる特定の素子20に対応した位置に、該素子20に対応した大きさで形成されている。凹部21内には、裏面電極板13との間に位置してはんだ22が充填されている。

目的

本発明は上記事情に鑑みてなされたものであり、その目的は、複数の素子を形成してなる半導体チップを備えるものにあって、素子に対するノイズの悪影響を効果的に防止することができる半導体装置を提供する

効果

実績

技術文献被引用数
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牽制数
0件

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請求項1

半導体基板表層側に複数の素子(20)を形成してなる半導体チップ(12,32,42,52)と、この半導体チップ(12,32,42,52)の裏面側に配置される裏面電極板(13)とを備える半導体装置(11,31,41,51)であって、前記半導体チップ(12,32,42,52)の半導体基板には、前記裏面側で開口する凹部(21)が局所的に形成されていることを特徴とする半導体装置。

請求項2

前記凹部(21)は、前記複数の素子(20)のうち特定の素子に対応した位置に、該素子に対応した大きさで形成されていることを特徴とする請求項1記載の半導体装置。

請求項3

前記凹部(21)内には、前記裏面電極板(13)との間に位置してはんだ(22)が充填されていることを特徴とする請求項1又は2記載の半導体装置。

請求項4

前記凹部(21)の内面には、金属との接合性を高めるための表面処理(33)が施されていることを特徴とする請求項1から3のいずれか一項に記載の半導体装置。

請求項5

前記凹部(21)内には、前記裏面電極板(13)との間に位置して金属部材(43)が設けられていることを特徴とする請求項1又は2記載の半導体装置。

請求項6

前記凹部(21)内には、前記裏面電極板(13)との間に位置して絶縁物(53)が設けられていることを特徴とする請求項1又は2記載の半導体装置。

技術分野

0001

本発明は、半導体基板表層側に複数の素子を形成してなる半導体チップと、この半導体チップの裏面側に配置される裏面電極板とを備える半導体装置に関する。

背景技術

0002

従来より、半導体装置(半導体集積回路)として、一つの半導体チップに、スイッチング素子制御回路素子等の複数の素子を形成して構成されるものが知られている(例えば特許文献1参照)。この半導体チップでは、半導体基板(SOI基板)の表層部(SOI層)にトランジスタ等の多数の素子が形成されるようになっている。また、放熱性の向上を図るため、半導体基板のうち支持層は厚みが比較的大きく構成されている。

0003

図5は、この種の半導体チップを備えた半導体装置1のパッケージ構造の例を示している。即ち、半導体チップ2は、その表層側に複数の素子2aを備えており、裏面電極板3上に絶縁状態マウントされている。半導体チップ2の表面に形成されている複数の電極は、複数のリード端子4や前記裏面電極板3に夫々ボンディングワイヤ5で接続される。この後、半導体チップ2の周囲を樹脂モールドしてパッケージ6を形成し、半導体装置1が構成される。前記裏面電極板3の裏面側はパッケージ6から露出されている。また、この半導体装置1は、多層配線基板7上に実装される。このとき、リード端子4や裏面電極板3は、多層配線基板7表面の導体パターン8に、はんだ9により電気的及び機械的に接続される。

先行技術

0004

特開2009−147297号公報

発明が解決しようとする課題

0005

上記従来の半導体装置1にあっては、半導体チップ2に例えばスイッチング電源高速通信を行う素子2aが含まれていると、そのオンオフ動作時にノイズが発生し、多層配線基板7を介して半導体チップ2にノイズが伝わり、他の素子2aに悪影響を与えてしまう虞がある。特に、例えばマイコン用のシリーズ電源や、モータ駆動用出力ドライバ等、高精度の動作が求められる素子2aについては、ノイズの影響を受けることが無いようにすることが望まれる。

0006

本発明は上記事情に鑑みてなされたものであり、その目的は、複数の素子を形成してなる半導体チップを備えるものにあって、素子に対するノイズの悪影響を効果的に防止することができる半導体装置を提供することにある。

課題を解決するための手段

0007

上記目的を達成するために、本発明の請求項1の半導体装置(11,31,41,51)は、半導体基板の表層側に複数の素子(20)を形成してなる半導体チップ(12,32,42,52)と、この半導体チップ(12,32,42,52)の裏面側に配置される裏面電極板(13)とを備えるものであって、前記半導体チップ(12,32,42,52)の半導体基板には、前記裏面側で開口する凹部(21)が局所的に形成されているところに特徴を有する。

0008

上記構成によれば、半導体チップ(12,32,42,52)には、素子(20)の裏面側に位置して、半導体基板の一部が局所的に除去された形態の凹部(21)が設けられているので、この凹部(21)を、外部からのノイズを遮蔽するために寄与させることが可能となる。例えば凹部(21)内に導電性の材料を配置して裏面電極板と電気的に接続して低インピーダンス化したり、凹部内に絶縁性を付与してノイズの伝達を阻害したりすることができる。これにより、外部からのノイズが、凹部(21)の表面側に位置する素子(20)に伝達されることを抑えることができる。

0009

従って、請求項1の発明によれば、複数の素子(20)を形成してなる半導体チップ(12,32,42,52)を備えるものにあって、素子(20)に対するノイズの悪影響を効果的に防止することができるという優れた効果を得ることができる。この場合、半導体基板に凹部(21)が設けられることにより、素子(20)からの熱の伝達性がその分だけ低下し、放熱性を悪化させる虞が考えられるが、凹部(21)の形成は局所的に止まるので、放熱性がさほど損なわれることはない。

図面の簡単な説明

0010

本発明の第1の実施形態を示すもので、半導体装置の全体構成を概略的に示す縦断正面図
本発明の第2の実施形態を示すもので、半導体装置の全体構成を概略的に示す縦断正面図
本発明の第3の実施形態を示すもので、半導体装置の全体構成を概略的に示す縦断正面図
本発明の第4の実施形態を示すもので、半導体装置の全体構成を概略的に示す縦断正面図
従来例を示すもので、半導体装置の構成を概略的に示す縦断正面図

実施例

0011

以下、本発明を具体化したいくつかの実施形態について、図1から図4を参照しながら説明する。尚、以下に述べる各実施形態においては、各実施形態間で共通する部分については、同一符号を付し、説明を繰返すことを省略することとする。また、半導体装置の各断面図においては、便宜上、半導体チップや裏面電極板、モールド樹脂層(パッケージ)、多層基板樹脂層等に対するハッチングを省略している。

0012

(1)第1の実施形態
まず、図1を参照して、本発明の第1の実施形態について述べる。図1は、第1の実施形態に係る半導体装置11の構成、ここでは多層配線基板17上に実装された様子を概略的に示すものである。この半導体装置11は、半導体チップ12と、この半導体チップ12の裏面(図で下面)側に配置される矩形状の裏面電極板13とを備えている。

0013

半導体チップ12の表面(図で上面)に形成されている複数の電極は、複数のリード端子14や前記裏面電極板13に夫々ボンディングワイヤ15で接続されている。半導体チップ12は、裏面電極板13の下面の露出状態で、その周囲が樹脂モールドされ、パッケージ16が形成されている。この半導体装置11は、例えば多層配線基板17上に実装される。このとき、リード端子14や裏面電極板13は、多層配線基板17表面の導体パターン18に、はんだ19により電気的及び機械的に接続される。

0014

前記半導体チップ12は、例えばSOI基板などの半導体基板の表層部に、FETなどの多数の素子20を形成して構成されている。周知のように、SOI基板は、シリコンからなる支持層上に、酸化膜を介して単結晶シリコン層(SOI層)を有して構成されている。このとき、放熱性の向上を図るため、支持層は厚みが比較的大きく(例えば200μm程度)構成されている。前記素子20には、例えばスイッチング電源や高速通信等を行う素子が含まれると共に、例えばマイコン用のシリーズ電源や、モータ駆動用の出力ドライバ等の高精度の動作が求められる素子が含まれる。尚、半導体チップ12の裏面には、空乏層絶縁層)12aが形成され、裏面電極板13との間が絶縁状態とされている。

0015

さて、本実施形態では、前記半導体チップ12には、半導体基板の裏面側で開口する凹部21が局所的に形成されている。この場合、凹部21は、半導体チップ12に形成された複数の素子20のうち例えば高精度の動作が求められる特定の素子20、即ち図では左から2番目に位置する素子20に対応した位置に、該素子20に対応した大きさで形成されている。そして、前記凹部21内には、前記裏面電極板13との間に位置してはんだ22が充填され、該裏面電極板13と電気的接続状態とされている。

0016

尚、半導体基板に凹部21を形成する場合、半導体基板の支持層の裏面側から、素子20の機能が損なわれないぎりぎりの深さまで、穴を設けることが望ましい。また、半導体基板に凹部21を設ける手法としては、エッチング等の化学的方法や、研磨穴あけ等の機械的方法を採用することができる。

0017

次に、上記構成の半導体装置11の作用・効果について述べる。上記半導体装置11おいては、半導体チップ12に例えばスイッチング電源や高速通信を行う素子20が含まれているため、そのオン・オフ動作時にノイズが発生し、多層配線基板17を介して半導体チップ12にノイズが伝わり、他の素子20に悪影響を与えてしまう虞がある。この場合、高精度の動作が求められる素子20については、ノイズの影響を受けることが無いようにすることが望まれる。

0018

本実施形態では、特定の素子20に対応して凹部21が形成され、その凹部21内に、裏面電極板13と電気的に接続されたはんだ22が充填されているので、特定の素子20と、裏面電極板13との間が低インピーダンスで接続された形態となる。これにより、外部からのノイズが、凹部21の表面側に位置する特定の素子20に伝達されることを抑制することができ、ノイズに起因する素子20の誤動作などを未然に防止することができるのである。また、半導体基板の支持層に凹部21が設けられることにより、素子20からの熱の伝達性がその分だけ低下し、放熱性を悪化させる虞が考えられるが、凹部21の形成は局所的に止まるので、放熱性がさほど損なわれることはない。

0019

従って、本実施形態の半導体装置11によれば、複数の素子20を形成してなる半導体チップ12を備えるものにあって、素子20に対するノイズの悪影響を効果的に防止することができるという優れた効果を得ることができる。特に本実施形態では、特定の素子20、つまりノイズの影響を受けたくない素子20に対し、該素子20に対応した位置及び大きさで凹部21を形成するようにしたので、ノイズ防止所期の効果を得ながら、放熱性の低下を最小限に済ませることができる。

0020

(2)第2〜第4の実施形態
図2は、本発明の第2の実施形態に係る半導体装置31の構成を示しており、上記第1の実施形態の半導体装置11と異なる点は、半導体チップ32の構成にある。即ち、半導体チップ32は、例えばSOI基板などの半導体基板の表層部に、FETなどの多数の素子20を形成してなり、その裏面側には、特定の素子20に対応して、半導体基板の裏面側で開口する凹部21が局所的に形成されている。

0021

本実施形態では、前記凹部21の内面に、金属との接合性を高めるための表面処理が施され、表面処理層33が形成されている。この場合、表面処理としては、例えば金等の金属のスパッタPVD)や、CVD法によるボロン注入等の各種の手法が採用される。そして、前記凹部21内には、裏面電極板13との間に位置してはんだ22が充填され、裏面電極板13と電気的接続状態とされている。

0022

このような第2の実施形態の半導体装置31によれば、やはり、半導体チップ32の特定の素子20と、裏面電極板13との間が低インピーダンスで接続された形態となり、素子20に対するノイズの悪影響を効果的に防止することができる。また、凹部21は局所的に形成されているに止まるので、放熱性がさほど損なわれることはない。そして本実施形態では、凹部21の内面に、表面処理層33を形成したので、はんだ22を設ける場合の接合性や電気的接続性を高めることができる。

0023

図3は、本発明の第3の実施形態に係る半導体装置41の構成を示しており、上記第1の実施形態の半導体装置11と異なる点は、半導体チップ42の構成にある。即ち、半導体チップ42は、例えばSOI基板などの半導体基板の表層部に、FETなどの多数の素子20を形成してなり、その裏面側には、特定の素子20に対応して、半導体基板の裏面側で開口する凹部21が局所的に形成されている。そして本実施形態では、凹部21内には、裏面電極板13との間に位置して金属部材43が設けられている。この金属部材43は、例えば銅板から構成され、裏面電極板13に電気的に接続されている。

0024

この第3の実施形態の半導体装置41によれば、凹部21内に金属部材43を設けたので、はんだ22を設けた場合と同様に、半導体チップ42の特定の素子20と、裏面電極板13との間が低インピーダンスで接続された形態となり、やはり、素子20に対するノイズの悪影響を効果的に防止することができる。また、凹部21は局所的に形成されているに止まるので、放熱性の低下を極力抑えることができる。

0025

図4は、本発明の第4の実施形態に係る半導体装置51の構成を示しており、上記第1の実施形態の半導体装置11と異なる点は、半導体チップ52の構成にある。即ち、半導体チップ52は、例えばSOI基板などの半導体基板の表層部に、FETなどの多数の素子20を形成してなり、その裏面側には、特定の素子20に対応して、半導体基板の裏面側で開口する凹部21が局所的に形成されている。そして本実施形態では、凹部21内には、裏面電極板13との間に位置して例えばプラスチック材料からなる絶縁物53が設けられている。

0026

この第4の実施形態の半導体装置51によれば、半導体チップ52の凹部21内に、導電性の材料でなく、絶縁物53を設けるようにしたので、絶縁物53によって、特定の素子20に対するノイズの伝達を阻害することができる。凹部21は局所的に形成されているに止まるので、放熱性の低下を極力抑えることができることは勿論である。

0027

尚、本発明は、上記した第1〜第4の実施形態に限定されるものではなく、例えば次のような拡張・変更が可能である。即ち、上記第2の実施形態では、内面に表面処理を施した凹部21内に、はんだ22を充填するように構成したが、はんだ22を設けない構成としても良い。少なくとも凹部21の内面に表面処理層33を設けたことにより、ノイズ防止の効果を得ることができる。また、第3の実施形態のように、凹部21内に金属部材を設ける場合も、凹部21の内面に表面処理を施すようにすれば、より効果的となる。その他、本発明は上記し且つ図面に示した各実施形態に限定されるものではなく、例えば半導体装置のパッケージやリード端子等の構成などについても、様々な変更が可能である等、要旨を逸脱しない範囲内で適宜変更して実施し得るものである。

0028

図面中、11,31,41,51は半導体装置、12,32,42,52は半導体チップ、13は裏面電極板、16はパッケージ、20は素子、21は凹部、22ははんだ、33は表面処理層、43は金属部材、53は絶縁物を示す。

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