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技術 半導体装置およびその製造方法、パワーモジュール、電力変換装置、自動車並びに鉄道車両

出願人 株式会社日立製作所
発明者 小西くみこ毛利友紀藤田隆誠島明生
出願日 2015年12月11日 (4年11ヶ月経過) 出願番号 2015-241691
公開日 2017年6月15日 (3年5ヶ月経過) 公開番号 2017-108030
状態 特許登録済
技術分野 インバータ装置 縦型MOSトランジスタ アニール 再結晶化技術
主要キーワード 最小単位構造 低温注入 不純物数 Siコア 格子空孔 半導体パワー素子 Si半導体素子 終端領域
関連する未来課題
重要な関連分野

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図面 (20)

課題

SiC素子が形成されたSiCを含む基板内pn接合電流が流れることに起因して基板内に欠陥が生じ、これによりSiC素子の抵抗値が増大することを防ぐことが可能なSiC素子を提供する。

解決手段

SiC素子を搭載する半導体チップターミネーション領域1Aにおいて、第2コンタクト領域83を形成する際に行うp型不純物イオン注入工程を、MOSFETを構成するソース領域81を形成する際に行うイオン注入工程よりも高い温度環境で行う。

概要

背景

半導体パワー素子には高耐圧のほか、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素(Si)パワー素子理論的な性能限界に近づいている。炭化ケイ素(SiC)はSiと比較して絶縁破壊電界強度が約1桁大きいため、耐圧を保持するドリフト層を約1/10に薄く、不純物濃度を約100倍高くすることで、素子抵抗を理論上3桁以上低減できる。また、Siに対してバンドギャップが約3倍大きいことから高温動作も可能であり、SiC半導体素子Si半導体素子を超える性能が期待されている。

SiCの上記の利点に着目し、整流素子としてはショットキーバリアダイオード(SBD:Schottky Barrier Diode)などの研究開発が進められている。また、スイッチング素子としては、MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)、接合FET、またはIGBT(Insulated Gate Bipolar Transistor)などの研究開発が進められている。

非特許文献1には、SiCのpn接合通電することで、通電時間の経過と共に順方向電圧が増大することが記載されている。非特許文献2には、順方向電圧増大の原因となるBPD(Basal Plane Dislocation、基底面転位)を、TED(Threading Edge Dislocation、貫通らせん転位)へ変換する効率を高めることが記載されている。

概要

SiC素子が形成されたSiCを含む基板内のpn接合に電流が流れることに起因して基板内に欠陥が生じ、これによりSiC素子の抵抗値が増大することを防ぐことが可能なSiC素子を提供する。SiC素子を搭載する半導体チップターミネーション領域1Aにおいて、第2コンタクト領域83を形成する際に行うp型不純物イオン注入工程を、MOSFETを構成するソース領域81を形成する際に行うイオン注入工程よりも高い温度環境で行う。

目的

効果

実績

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牽制数
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請求項1

炭化ケイ素を含むn型の基板と、炭化ケイ素を含み、前記基板上に形成され、n型のドリフト層を有する半導体層と、前記半導体層の素子領域の上面に形成されたp型の第1半導体領域と、前記第1半導体領域の上面に形成されたn型のソース領域と、前記第1半導体領域の直上に絶縁膜を介して形成されたゲート電極と、前記素子領域を囲むターミネーション領域において、前記半導体層の上面に形成されたp型の第2半導体領域と、前記第2半導体領域の上面に接して形成されたシリサイド層と、前記シリサイド層を介して前記第2半導体領域に電気的に接続されたコンタクトプラグと、前記第2半導体領域を構成する結晶半導体領域と、前記第2半導体領域を構成し、前記結晶半導体領域上に形成された非結晶半導体領域と、を有する、半導体装置

請求項2

請求項1記載の半導体装置において、前記シリサイド層と前記結晶半導体領域との間には、前記非結晶半導体領域が介在している、半導体装置。

請求項3

請求項1記載の半導体装置において、前記第2半導体領域と前記基板とは、第1pnダイオードを構成する、半導体装置。

請求項4

請求項1記載の半導体装置において、前記第1半導体領域と前記ソース領域とは、前記第1半導体領域上に形成された導電体を介して電気的に接続されており、前記基板、前記ソース領域および前記ゲート電極は、電界効果トランジスタを構成し、前記第1半導体領域と前記基板とは、第2pnダイオードを構成する、半導体装置。

請求項5

請求項1記載の半導体装置において、前記半導体層の上面に形成されたp型の第3半導体領域をさらに有し、前記第2半導体領域の不純物濃度は、前記第1半導体領域および前記第3半導体領域の不純物濃度よりも高い、半導体装置。

請求項6

(a)炭化ケイ素を含むn型の基板を用意する工程、(b)前記基板の主面上に、炭化ケイ素を含み、ドリフト層を有するn型の半導体層を形成する工程、(c)素子領域の前記半導体層の上面にp型の第1半導体領域を形成する工程、(d)前記素子領域の前記半導体層の上面にn型の不純物注入することで、n型のソース領域を形成する工程、(e)前記素子領域の周囲のターミネーション領域の前記半導体層の上面にp型の不純物を注入することで、p型の第2半導体領域を形成する工程、(f)前記(d)工程および前記(e)工程の後、前記第1半導体領域の直上に絶縁膜を介してゲート電極を形成する工程、を有し、前記(e)工程で行う不純物注入は、前記(d)工程で行う不純物注入よりも高い温度環境で行う、半導体装置の製造方法。

請求項7

請求項6記載の半導体装置の製造方法において、前記(e)工程は、(e1)前記半導体層の上面よりも深い領域に不純物を注入する工程を行うことにより、第3半導体領域を形成する工程、(e2)前記半導体層の上面に不純物を注入する工程を行うことにより、第4半導体領域を形成する工程、を含み、(g1)前記(f)工程の後、前記第2半導体領域の上面に第1シリサイド層を形成する工程をさらに有し、前記第3半導体領域および前記第4半導体領域により、前記第2半導体領域が構成され、前記(e1)工程の不純物注入は、前記(e2)工程の不純物注入および前記(d)工程の不純物注入よりも高い温度環境で行う、半導体装置の製造方法。

請求項8

請求項7記載の半導体装置の製造方法において、前記第3半導体領域は、結晶半導体領域であり、第4半導体領域は、非結晶半導体領域である、半導体装置の製造方法。

請求項9

請求項6記載の半導体装置の製造方法において、前記第2半導体領域と前記基板とは、第1pnダイオードを構成する、半導体装置の製造方法。

請求項10

請求項6記載の半導体装置の製造方法において、(g2)前記(f)工程の後、前記第1半導体領域の上面に、前記第1半導体領域および前記ソース領域を電気的に接続する第2シリサイド層を形成する工程をさらに有し、前記基板、前記ソース領域および前記ゲート電極は、電界効果トランジスタを構成し、前記第1半導体領域と前記基板とは、第2pnダイオードを構成する、半導体装置の製造方法。

請求項11

請求項1記載の半導体装置を有する、パワーモジュール

請求項12

請求項1記載の半導体装置を有するパワーモジュールと、前記パワーモジュール内の前記半導体装置を制御する制御回路と、を有する、電力変換装置

請求項13

請求項1記載の半導体装置を用いた電力変換装置と、前記電力変換装置からの電力供給を受けて車輪を駆動する電動機と、を備える、自動車

請求項14

請求項1記載の半導体装置を用いた電力変換装置と、前記電力変換装置からの電力供給を受けて車輪を駆動する電動機と、を備える、鉄道車両

技術分野

0001

本発明は半導体装置およびその製造方法、パワーモジュール電力変換装置自動車並びに鉄道車両に関し、特に、炭化ケイ素を用いたパワーデバイスの構造に関する。

背景技術

0002

半導体パワー素子には高耐圧のほか、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素(Si)パワー素子理論的な性能限界に近づいている。炭化ケイ素(SiC)はSiと比較して絶縁破壊電界強度が約1桁大きいため、耐圧を保持するドリフト層を約1/10に薄く、不純物濃度を約100倍高くすることで、素子抵抗を理論上3桁以上低減できる。また、Siに対してバンドギャップが約3倍大きいことから高温動作も可能であり、SiC半導体素子Si半導体素子を超える性能が期待されている。

0003

SiCの上記の利点に着目し、整流素子としてはショットキーバリアダイオード(SBD:Schottky Barrier Diode)などの研究開発が進められている。また、スイッチング素子としては、MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)、接合FET、またはIGBT(Insulated Gate Bipolar Transistor)などの研究開発が進められている。

0004

非特許文献1には、SiCのpn接合通電することで、通電時間の経過と共に順方向電圧が増大することが記載されている。非特許文献2には、順方向電圧増大の原因となるBPD(Basal Plane Dislocation、基底面転位)を、TED(Threading Edge Dislocation、貫通らせん転位)へ変換する効率を高めることが記載されている。

先行技術

0005

M. Skowronski and S. Ha, “Degradation of hexagonal silicon-carbide-based bipolar devices” Journal of Applied Physics 99, 011101 (2006)
Z.Zhang and T.S.Sudarshan, “Basal plane dislocation-free epitaxy of silicon carbide”, Appl. Phys. Lett. 87, 151913 (2005)

発明が解決しようとする課題

0006

SiC基板に形成したMOSFET(MOS型電界効果トランジスタ)の内蔵ダイオード順方向電流を流すと、BPDの発生箇所ホール再結合し、その再結合エネルギーにより基板内結晶にずれが生じる。この結晶のずれにより、基板内に積層欠陥が発生する。この場合、当該積層欠陥において基板中を流れるキャリア捕獲されるため、素子抵抗が増加する。すなわち、通電時間の経過と共に、MOSFETのソースドレイン間の抵抗、および内蔵ダイオードの抵抗が増大する問題が生じる。

0007

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0008

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

0009

代表的な実施の形態による半導体装置は、SiC基板のターミネーション領域に設けたp型半導体領域を、MOSFETのソース領域を形成する際のイオン注入工程よりも高温のイオン注入工程により形成するものである。

発明の効果

0010

代表的な実施の形態によれば、SiC素子における抵抗値の増大を抑制することができるため、半導体装置の性能を向上させることができる。ひいては、パワーモジュール、電力変換装置、自動車および鉄道車両の性能を向上させることができる。

図面の簡単な説明

0011

本発明の実施の形態1である半導体装置の平面図である。
図1のA−A線およびB−B線における断面図である。
本発明の実施の形態1である半導体装置の平面図である。
本発明の実施の形態1である半導体装置の製造方法を示す断面図である。
図4に続く半導体装置の製造方法を示す断面図である。
図5に続く半導体装置の製造方法を示す断面図である。
図6に続く半導体装置の製造方法を示す断面図である。
図7に続く半導体装置の製造方法を示す断面図である。
図8に続く半導体装置の製造方法を示す断面図である。
図9に続く半導体装置の製造方法を示す断面図である。
図10に続く半導体装置の製造方法を示す断面図である。
図11に続く半導体装置の製造方法を示す断面図である。
図12に続く半導体装置の製造方法を示す断面図である。
本発明の実施の形態1である半導体装置の製造工程において行う多段注入の条件を示す表である。
本発明の実施の形態1である半導体装置の断面図である。
エピタキシャル層に生じる欠陥について説明するための、エピタキシャル層の概略図である。
エピタキシャル層に生じる欠陥について説明するための、半導体基板およびエピタキシャル層の断面図である。
イオン注入の温度と接続抵抗の関係を示すグラフである。
本発明の実施の形態1の変形例である半導体装置の平面図である。
本発明の実施の形態2の電力変換装置の回路図である。
本発明の実施の形態3の電気自動車の構成を示す概略図である。
本発明の実施の形態3の昇圧コンバータを示す回路図である。
本発明の実施の形態4である鉄道車両におけるコンバータおよびインバータを示す回路図である。

実施例

0012

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図または斜視図等であってもハッチングを付す場合がある。さらに、実施の形態を説明する図面においては、構成を分かりやすくするために、断面図においてハッチングを省略する場合がある。

0013

符号「−」および「+」は、導電型がn型またはp型の不純物の相対的な濃度を表しており、例えばn型不純物の場合は、「n−」、「n」、「n+」の順に不純物濃度が高くなる。

0014

(実施の形態1)
<半導体装置の構成>
以下、本実施の形態の半導体装置である半導体チップの構造について、図1図3および図15を用いて説明する。図1は、本実施の形態の半導体装置である半導体チップの平面図である。図2は、図1のA−A線およびB−B線における断面図である。図3は、本実施の形態の半導体装置である半導体チップの平面図であって、図1に示す複数の素子が形成される領域よりも上層パッド形成層を示すものである。図15は、図1のA−A線における断面図である。

0015

図1に示すように、半導体チップ60は半導体基板の主面(上面)側に形成されたドリフト層を含む半導体層であるエピタキシャル層64を半導体基板上に有している。図1では、主にエピタキシャル層64の上面を示しており、エピタキシャル層64上のゲート絶縁膜ゲート電極層間絶縁膜コンタクトプラグおよびパッドなどの図示を省略している。図1には、エピタキシャル層64の上面と、当該上面に形成された各種の半導体領域およびシリサイド層のみを示している。

0016

図2の左側には、図1のA−A線の断面図であって、SiC(炭化ケイ素)MOSFETを含む半導体チップ60(図1参照)の端部のターミネーション領域1Aの構造を示している。つまり、図2の左側の断面図は、半導体チップ60の周縁部における断面を示すものである。また、図2の右側には、図1のB−B線の断面図であって、SiCMOSFETを含む半導体チップ60の中心部の素子領域1Bの構造を示している。つまり、図2の右側の断面図は、半導体チップ60における活性領域の複数のSiCMOSFET(以下、単にMOSFETという場合がある)の断面を示すものである。

0017

図1に示すように、本実施の形態のSiC半導体装置は、セル構造からなる複数のMOSFETが搭載された半導体チップ60を有する。これらのMOSFETを構成するゲート電極(図示しない)およびソース領域81への電位の供給に用いられる各パッドが、図3に示されている。図3に示すように、半導体チップ60の上面には、外部の制御回路(図示しない)からゲート電圧印加されるゲートパッド61が形成されている。ゲートパッド61は、上記MOSFETを構成するゲート電極92(図2参照)に電気的に接続されている。また、半導体チップ60に形成された複数のMOSFETのそれぞれのソース領域は、電気的に並列に接続されており、ソースパッド62に接続されている。つまり、1個のソースパッド62が、複数のソース領域に電気的に接続されている。

0018

図1に示す半導体チップ60の中央部の素子領域(アクティブ領域)65には、MOSFETの最小単位構造となるユニットセル70が複数個配置されている。各ユニットセル70のゲート電極(図示しない)には、図3に示すゲートパッド61に印加されるゲート電圧が、ゲートパッド61を通じて供給される。なお、図3に示すゲートパッド61の位置並びに個数、またはソースパッド62の形状などは、多種多様なものがあり得るが、本実施の形態の半導体装置の効果に影響を及ぼすものではない。

0019

図1に示すように、半導体チップ60は平面視において矩形の形状を有している。つまり、半導体チップ60の外周は、平行な2辺と、それらの2辺に対して直交する2辺とを含む4辺で構成されている。平面視において、半導体チップ60の中央部には素子領域65が存在し、素子領域65の周囲を取り囲むように周縁領域66およびターミネーション領域67が存在する。つまり、平面視において、半導体チップ60を構成する半導体基板上のエピタキシャル層64の上面の中央部から、エピタキシャル層64の上面の端部に向かって、順に素子領域65、周縁領域66およびターミネーション領域67が存在する。

0020

なお、図2を用いて後述するように、ターミネーション領域67は、周縁領域66およびJTE(Junction Termination Extension)領域85を含む領域である。周縁領域66は、ターミネーション領域67に形成されたJTE領域85に電位を供給するための給電部である。

0021

図1に示す周縁領域66は半導体チップ60の周縁部近傍に形成されており、平面視において矩形の環状構造を有している。つまり周縁領域66は、矩形の半導体チップ60の各辺に沿って延在する枠状の構成を有している。ターミネーション領域67は半導体チップ60の終端部の一部を構成している。このため、ターミネーション領域67は周縁領域66と同様に、矩形の半導体チップ60の各辺に沿って延在する環状構造を有している。

0022

周縁領域66に囲まれた領域である素子領域65には、ウェル領域80、ソース領域81および第1コンタクト領域82からなるユニットセル70が複数配置されている。ユニットセル70は、MOSFETの最小単位構造である。エピタキシャル層64の上面において、複数のユニットセル70は互いに離間している。平面視において、それぞれのユニットセル70内には、第1コンタクト領域82を中心として、その周囲にソース領域81およびウェル領域80が順に配置されている。つまり、平面視において、第1コンタクト領域82の外側を囲むようにソース領域81が形成され、さらにソース領域81の外側を囲むようにウェル領域80が形成されている。平面視において、第1コンタクト領域82、ソース領域81およびウェル領域80はいずれも矩形の構造を有している。

0023

第1コンタクト領域82およびソース領域81は互いに隣接しており、第1コンタクト領域82およびソース領域81の境界上を跨がるように、第1コンタクト領域82およびソース領域81の上面に第1シリサイド層95が形成されている。第1シリサイド層95は平面視において矩形構造を有し、ソース領域81の上面の一部および第1コンタクト領域82の上面を覆うように配置されている。半導体装置の構成を分かりやすくするため、図1では、第1シリサイド層95が形成されている領域にハッチングを付している。

0024

平面視において、第1コンタクト領域82の全体は、第1シリサイド層95の端部より内側に位置している。つまり、第1コンタクト領域82の上面は全て、平面視において第1シリサイド層95と重なっており、第1シリサイド層95の面積は第1コンタクト領域82の面積より大きい。第1シリサイド層95の面積は例えば5μm2である。

0025

ここでは、ユニットセル70を平面視において正四角形の構造を有するものとして示しているが、これに限らず、例えばユニットセル70の形状は長方形または多角形などでもよい。また、図1ではユニットセル70を5個のみ示しているが、実際には素子領域65内において、より多数のユニットセル70が配置されている。

0026

また、ここでは複数のユニットセル70を、半導体チップ60の端部の平行する2辺に平行な第1方向に並べて配置し、また、そのようにして設けた列を、第1方向に直交する方向において複数配置している。さらに、第2方向において隣り合う列同士のユニットセル70を、第1方向において半周期ずらして互い違いに配列している。しかし、これに限らず、縦横において等ピッチで複数のユニットセル70を配置してもよい。つまり、複数のユニットセル70はマトリクス状に配置されていてもよい。

0027

また、周縁領域66内のエピタキシャル層64の上面には、JTE領域85および第2コンタクト領域83が形成されている。第2コンタクト領域83は、JTE領域85の上面に形成されている。ここでいう周縁領域66は、平面視において第2コンタクト領域83と重なる領域を指す。つまり、周縁領域66のレイアウトは、第2コンタクト領域83の形成領域により規定されている。

0028

第2コンタクト領域83および第2シリサイド層98は、周縁領域66の延在方向に沿う方向に延在し、平面視において環状に形成されている。第2コンタクト領域83の上面の一部は、第2シリサイド層98に覆われている。ここでは、平面視における第2コンタクト領域83の両端の上面は、半導体チップ60の端部側および中央側において第2シリサイド層98から露出している。半導体装置の構成を分かりやすくするため、図1では、第2シリサイド層98が形成されている領域にハッチングを付している。

0029

図2に示すように、本実施の形態の半導体チップ60(図1参照)は、n+型の六方晶系半導体基板であるSiC基板63を有しており、SiC基板63上に、SiC基板63よりも不純物濃度が低いSiCからなるn−型のドリフト層を含むエピタキシャル層(半導体層)64が形成されている。素子領域1Bにおいて、エピタキシャル層64の上面には、複数のnチャネル型MOSFETセル構造が形成されている。なお、本願では、SiC基板63およびエピタキシャル層64をまとめて基板と呼ぶ場合がある。当該基板は、n型不純物(例えば窒素(N)またはリン(P))を含んでいる。

0030

また、半導体チップ60(図1参照)の主面の反対側の裏面側には、上記MOSFETのドレイン配線電極90が形成されている。具体的には、SiC基板63の裏面には、n+型の半導体領域であるドレイン領域84が形成されており、ドレイン領域84の底面に接して、第3シリサイド層100が形成されている。つまり、SiC基板63の裏面は第3シリサイド層100に覆われている。第3シリサイド層100の底面、つまりSiC基板63側と逆側の面は、ドレイン配線用電極90により覆われている。

0031

素子領域1Bでは、エピタキシャル層64の上面から所定の深さで、p型の半導体領域であるウェル領域80が複数形成されている。ウェル領域80は、p型不純物(例えばアルミニウム(Al)またはホウ素(B))が導入された半導体領域である。各ウェル領域80内には、エピタキシャル層64の上面から所定の深さで、n+型の半導体領域であるソース領域81が形成されている。ソース領域81は、n型不純物(例えば窒素(N)またはリン(P))が導入された半導体領域である。ソース領域81のn型不純物濃度は、例えば1×1018cm−3〜1×1021cm−3である。

0032

また、各ウェル領域80内には、エピタキシャル層64の上面から所定の深さで、p+型の半導体領域である第1コンタクト領域82が形成されている。第1コンタクト領域82はウェル領域の電位を固定するために設けられた領域であり、ソース領域81とほぼ同様の深さを有している。第1コンタクト領域82は、p型不純物(例えばアルミニウム(Al)またはホウ素(B))が導入された半導体領域である。図2に示すように、第1コンタクト領域82は、隣接するソース領域81により両側から挟まれるように配置されている。また、第1コンタクト領域82の底部、並びにソース領域81の底部および側面は、ウェル領域80に覆われている。

0033

エピタキシャル層64の上面には、ウェル領域80、ソース領域81および第1コンタクト領域82からなるユニットセル70が複数形成されており、ユニットセル70同士は互いに離間している。隣り合うユニットセル70同士の間のエピタキシャル層64上には、ゲート絶縁膜91を介してゲート電極92が形成されており、ゲート絶縁膜91の端部の上面、ゲート電極92の側壁および上面は、層間絶縁膜93により覆われている。各ゲート電極92を覆う層間絶縁膜93同士の間の開口部において、第1コンタクト領域82およびソース領域81は、ゲート絶縁膜91、ゲート電極92および層間絶縁膜93に覆われていない。つまり、ゲート絶縁膜91、ゲート電極92および層間絶縁膜93はユニットセル70の上面に達する開口部を有しており、当該開口部の底部では、第1コンタクト領域82およびソース領域81が露出している。

0034

素子領域1Bにおける層間絶縁膜93の開口部68、つまりコンタクトホール内の底部で露出するソース領域81の一部および第1コンタクト領域82のそれぞれの表面上には、第1シリサイド層95が形成されている。ソース領域81の一部および第1コンタクト領域82に接する第1シリサイド層95上の開口部68には、コンタクトプラグ94が埋め込まれている。複数の開口部68に埋め込まれた複数のコンタクトプラグ94のそれぞれは、層間絶縁膜93に形成されたソース配線用電極96と一体となっている。ソース配線用電極96は、ソースパッド62(図3参照)に電気的に接続されている。ここでは、後述のパッシベーション膜99から露出するソース配線用電極96の上面自体がソースパッド62を構成している。

0035

ソース領域81の一部および第1コンタクト領域82は、第1シリサイド層95を介して、コンタクトプラグ94に対しオーミック性を有するように電気的に接続されている。よって、ソース領域81の一部および第1コンタクト領域82は、第1シリサイド層95、コンタクトプラグ94、およびソース配線用電極96などの導電体を介して、ソースパッド62に接続されている。同様に、ゲート電極92には、図示しない領域においてコンタクトプラグが接続され、ゲート電極92は当該コンタクトプラグおよびゲート配線用電極を介してゲートパッド61(図3参照)に電気的に接続されている。

0036

ターミネーション領域1Aにおいて、層間絶縁膜93およびソース配線用電極96はパッシベーション膜99により覆われている。これに対し、素子領域1Bのソース配線用電極96の上面はパッシベーション膜99から露出している。素子領域1Bの一部の領域であって、図示していない領域において、ゲート電極92に接続されたゲート配線用電極の上面は、パッシベーション膜99から露出しており、ゲートパッド61(図3参照)を構成している。

0037

本実施の形態の半導体チップに形成されたMOSFETは、少なくともゲート電極92と、ソース領域81と、ドレイン領域84を有している。MOSFETを動作させる際には、ゲート電極92に所定の電圧を印加してMOSFETをオンさせることで、電位の高いドレインから電位の低いソースに電流を流す。当該MOSFETのチャネル領域は、p型の半導体領域であるウェル領域80内の上部に形成される。つまり、MOSFETを駆動させる際の電流は、ドレイン配線用電極90から流れて、エピタキシャル層64内であってゲート絶縁膜91の近傍の領域を通り、エピタキシャル層64の上面近傍のウェル領域80内であってゲート電極92の直下の領域を通って、ソース領域81へ流れる。

0038

ターミネーション領域1Aには、エピタキシャル層64の上面から所定の深さで、p+型の半導体領域である第2コンタクト領域83が形成されている。また、ターミネーション領域1Aには、エピタキシャル層64の上面から所定の深さで、p型の半導体領域であるJTE領域85が形成されている。第2コンタクト領域83およびJTE領域85は、p型不純物(例えばアルミニウム(Al)またはホウ素(B))が導入された半導体領域である。

0039

JTE領域85は第2コンタクト領域83よりも深く形成されており、第2コンタクト領域83はJTE領域85内に形成されている。つまり、第2コンタクト領域83の底面および側壁は、JTE領域85に覆われている。すなわち、周縁領域66内のエピタキシャル層64の上面には、JTE領域85と、JTE領域85よりも形成深さが浅い第2コンタクト領域83が形成されている。つまり、第2コンタクト領域83は、JTE領域85の上面に形成されている。

0040

第2コンタクト領域83はターミネーション領域の電位固定のために形成された領域であり、また、JTE領域85に電位を供給するための領域である。つまり、第2コンタクト領域83を介してJTE領域85に電位を印加することによって、逆方向電圧印加時終端領域での電界集中を緩和し、半導体チップの耐圧を高く維持することができる。ここでは、半導体チップのターミネーション構造として、JTE領域を形成した構造について説明するが、半導体チップの電界を緩和するためにターミネーション構造は、例えば平面視において素子領域を環状に囲むp型の半導体領域を複数有するFLR(Field Limiting Ring)構造などであってもよい。

0041

第2コンタクト領域83は、結晶半導体領域87と、結晶半導体領域87上の非結晶半導体領域86とにより構成されている。結晶半導体領域87は結晶状態のp+型半導体領域であり、非結晶半導体領域86はアモルファス状態のp+型半導体領域である。

0042

ターミネーション領域1Aにおいて、第2コンタクト領域83の上面の一部を除く他の領域の周縁部側のエピタキシャル層64上には、絶縁膜89を介して層間絶縁膜93が形成されている。ターミネーション領域1Aにおいて層間絶縁膜93および絶縁膜89は開口部69を有しており、開口部69の底部では、第2コンタクト領域83の上面の一部が、層間絶縁膜93および絶縁膜89から露出している。なお、第2コンタクト領域83の不純物濃度と、第1コンタクト領域82の不純物濃度とが等しくない場合および等しい場合のいずれにおいても、それぞれの領域の不純物濃度は、例えば1×1018cm−3〜1×1021cm−3である。

0043

ターミネーション領域1Aにおいて、層間絶縁膜93の開口部69にはコンタクトプラグ97が埋め込まれており、開口部69の底面には第2シリサイド層98が形成されている。つまり、開口部69の底部において、第2コンタクト領域83の上面の一部は第2シリサイド層98を介してコンタクトプラグ97に接続されている。第2コンタクト領域83は、第2シリサイド層98を介してコンタクトプラグ97に対しオーミック性を有するように電気的に接続されている。

0044

第2コンタクト領域83の上面の一部は、第2シリサイド層98に覆われている。つまり、平面視において、第2コンタクト領域83の上面の一部は第2シリサイド層98と重なっており、第2コンタクト領域83の上面の他の一部は第2シリサイド層98と重なっていない。平面視において第2コンタクト領域83と第2シリサイド層98とが重ならない領域、つまり、周縁領域66(図1参照)において、第2シリサイド層98と隣接する第2コンタクト領域83の上面には、非結晶半導体領域86が形成されている。

0045

第2シリサイド層98の底部は、エピタキシャル層64の最上面よりも深い位置、つまり、エピタキシャル層64の最上面よりもエピタキシャル層64の底面側に近い位置に達している。

0046

ここでは、第2シリサイド層98の底部が、非結晶半導体領域86の底部よりも深い箇所に位置している。したがって、第2シリサイド層98の底部は、第2コンタクト領域83を構成する結晶半導体領域87の上面に接している。このため、第2シリサイド層98の直下では、エピタキシャル層64の上面に結晶半導体領域87が形成されている。また、基板の上面に沿う方向において第2シリサイド層98に隣接する領域では、結晶半導体領域87は、エピタキシャル層64の上面に形成されておらず、結晶半導体領域87の直上のエピタキシャル層64の上面には非結晶半導体領域86が形成されている。ただし、図15に示すように、第2シリサイド層98の底面と結晶半導体領域87との間に非結晶半導体領域86が介在していてもよい。

0047

コンタクトプラグ97は層間絶縁膜93上のソース配線用電極96と一体となっている。また、ターミネーション領域1Aおよび素子領域1Bのコンタクトプラグ94、97およびソース配線用電極96は一体になっており、一の金属膜からなる。したがって、第2コンタクト領域83は、第2シリサイド層98、コンタクトプラグ97およびソース配線用電極96を介して、ソースパッド62(図3参照)に電気的に接続されている。

0048

周縁領域66(図1参照)では、第2シリサイド層98を介してコンタクトプラグ97と第2コンタクト領域83とが接しているため、コンタクトプラグ97と第2コンタクト領域83との間で良好なオーミック特性を得ることができる。このように、第1コンタクト領域82と、第1コンタクト領域82の直上のコンタクトプラグ94との間には第1シリサイド層95が介在しており、第2コンタクト領域83と、第2コンタクト層83の直上のコンタクトプラグ97との間には第2シリサイド層98が介在している。

0049

<半導体装置の製造方法>
本実施の形態における半導体装置の製造方法について、図4図14を用いて工程順に説明する。図4図13は本実施の形態の半導体装置の製造工程を説明する断面図である。図14は、本実施の形態の半導体装置の製造工程において行う多段注入の条件を示す表である。図4図13では、図の左側に半導体装置の周縁領域であるターミネーション領域1Aの断面を示し、図の右側にMOSFETが形成される素子領域1Bの断面を示す。

0050

まず、図4に示すように、n+型のSiC基板63を準備する。SiC基板63にはn型の不純物が比較的高い濃度で導入されている。このn型不純物は例えば窒素(N)であり、このn型不純物の不純物濃度は例えば、1×1017〜1×1019cm−3である。SiC基板63の主面は例えば{0001}面である。

0051

次に、SiC基板63の主面上に、エピタキシャル成長法によりSiCのn−型の半導体層であるエピタキシャル層64を形成する。エピタキシャル層64には、SiC基板63の不純物濃度よりも低いn型不純物(例えば窒素(N))が導入されている。エピタキシャル層64の不純物濃度は、素子の定格耐圧に依存し、例えば1×1014〜1×1017cm−3である。また、エピタキシャル層64の厚さは例えば3〜80μmである。

0052

次に、図5に示すように、エピタキシャル層64の上面上に、マスク10を形成する。マスク10はターミネーション領域1Aのエピタキシャル層64の上面の一部を露出する膜である。マスク10の厚さは、例えば0.5〜5.0μm程度である。マスク10の材料には、例えばSiO2(酸化シリコン)またはフォトレジストなどを用いる。

0053

次に、上部にマスク10が形成されたエピタキシャル層64の上面に対し、p型不純物(例えばアルミニウム(Al))をイオン注入する。当該イオン注入は、室温の環境で行う。つまり、イオン注入工程において用いるイオン注入装置内の温度、および、基板の温度が室温である状態でイオン注入を行う。なお、本願でいう室温とは、200℃以下であって、例えば27℃程度の温度を指す。

0054

これにより、ターミネーション領域1Aのエピタキシャル層64の上面に、結晶状態のp型の半導体領域であるJTE領域85を形成する。JTE領域85のエピタキシャル層64の上面からの深さは、例えば0.5〜2.0μm程度である。また、JTE領域85の不純物濃度は、例えば1×1016〜5×1019cm−3である。

0055

次に、図6に示すように、マスク10を除去した後、エピタキシャル層64の上面上に、マスク11を形成する。マスク11は素子領域1Bのエピタキシャル層64の上面の複数の箇所を露出する膜である。マスク11の厚さは、例えば1.0〜5.0μm程度である。マスク11の材料には、例えばSiO2またはフォトレジストなどを用いる。

0056

次に、上部にマスク11が形成されたエピタキシャル層64の上面に対し、p型不純物(例えばアルミニウム(Al))をイオン注入する。当該イオン注入は、室温で行う。これにより、素子領域1Bのエピタキシャル層64の上面に、p型の半導体領域であるウェル領域80を複数形成する。ウェル領域80のエピタキシャル層64の上面からの深さは、例えば0.5〜2.0μm程度である。また、ウェル領域80の不純物濃度は、例えば1×1016〜1×1019cm−3である。

0057

次に、図7に示すように、マスク11を除去した後、エピタキシャル層64の上面上に、マスク12を形成する。マスク12の厚さは、例えば0.5〜2.0μm程度である。マスク12の材料には、例えばSiO2またはフォトレジストなどを用いる。

0058

次に、上部にマスク12が形成されたエピタキシャル層64に対し、n型不純物(例えば窒素(N))をイオン注入する。これにより、エピタキシャル層64の上面に、n+型の半導体領域であるソース領域81を複数形成する。当該イオン注入は、室温で行う。当該イオン注入でのドーズ量は、1×1014〜2×1016cm−2である。具体的には、当該ドーズ量は、1×1015〜2×1015cm−2となることが考えられる。また、ソース領域81のn型不純物濃度は、例えば1×1018〜1×1021cm−3である。具体的には、当該濃度は1×1020cm−3となることが考えられる。

0059

また、当該イオン注入は、複数回のイオン注入工程により行う。つまり、ソース領域81は多段注入により形成する。このように多段注入を行うのは、Si基板打ち込んだ不純物に比べ、SiC基板に打ち込んだ不純物は、後に拡散(活性化)のために熱処理を行っても拡散しにくいためである。当該多段注入では、不純物イオンの打ち込みを、図14の右側の表に示すように、例えば計4回行う。すなわち、ソース領域81の形成工程では、図14の右側の表に示すように、打ち込みエネルギーをそれぞれ120keV、90keV、50keVおよび30keVとする4回のイオン注入を順に行う。

0060

つまり、多段注入では、最初に最も高いエネルギー条件での打ち込みを行い、徐々にエネルギーを下げた条件での打ち込みを行う。打ち込みエネルギーが大きいイオン注入の方が、不純物イオンがより深い領域に打ち込まれる。したがって、ここでは、エピタキシャル層64の上面から深い領域から浅い領域に順に不純物イオンの打ち分けを行う。

0061

120keVのエネルギーで打ち込む際のドーズ量は2×1014cm−2であり、90keVのエネルギーで打ち込む際のドーズ量は5×1014cm−2であり、50keVのエネルギーで打ち込む際のドーズ量は5×1014cm−2であり、30keVのエネルギーで打ち込む際のドーズ量は3×1014cm−2である。よって、この多段注入により打ち込まれる単位面積当たり不純物数は、例えば、合計で1.5×1014cm−2である。

0062

多段注入における上記複数回のイオン注入のそれぞれは、いずれも室温で行う。なお、ソース領域81の形成工程では、多段注入ではなく1回のみのイオン注入でソース領域81を形成しても構わない。各ソース領域81は、ウェル領域80の平面視における中央部に形成する。各ソース領域81のエピタキシャル層64の上面からの深さは、例えば0.05〜1.0μm程度である。

0063

次に、図8に示すように、マスク12を除去した後、エピタキシャル層64の上面上に、マスク13を形成する。マスク13の厚さは、例えば0.5〜2.0μm程度である。マスク13の材料には、例えばSiO2またはフォトレジストなどを用いる。

0064

次に、上部にマスク13が形成されたエピタキシャル層64に対し、p型不純物(例えばアルミニウム(Al))をイオン注入する。これにより、素子領域1Bのエピタキシャル層64の上面にp+型の半導体領域である第1コンタクト領域82を複数形成し、ターミネーション領域1Aのエピタキシャル層64の上面にp+型の半導体領域である第2コンタクト領域83を形成する。各第1コンタクト領域82は、各ソース領域81の平面視における中央部に形成する。第2コンタクト領域83は、JTE領域85の上面に形成する。第1コンタクト領域82および第2コンタクト領域83の、エピタキシャル層64の上面からの深さは、例えば0.05〜2.0μm程度である。

0065

第1コンタクト領域82および第2コンタクト領域83を形成するために行う当該イオン注入でのドーズ量は、1×1014〜2×1016cm−2である。具体的には、当該ドーズ量は、1×1015〜2×1015cm−2となることが考えられる。第1コンタクト領域82および第2コンタクト領域83のp型不純物濃度は、例えば1×1018〜1×1021cm−3である。具体的には、当該濃度は1×1020cm−3となることが考えられる。

0066

また、当該イオン注入は、複数回のイオン注入工程を含む。つまり、第1コンタクト領域82および第2コンタクト領域83は多段注入により形成する。当該多段注入では、不純物イオンの打ち込みを、図14の左側の表に示すように、例えば計4回行う。すなわち、第1コンタクト領域82および第2コンタクト領域83の形成工程では、打ち込みエネルギーをそれぞれ200keV、100keV、70keVおよび30keVとする4回のイオン注入を順に行う。つまり、多段注入では、最初に最も高いエネルギー条件での打ち込みを行い、徐々にエネルギーを下げた条件での打ち込みを行う。打ち込みエネルギーが大きいイオン注入の方が、不純物イオンがより深い領域に打ち込まれる。つまり、エピタキシャル層64の上面から深い領域から浅い領域に順に不純物イオンの打ち分けを行う。

0067

200keVのエネルギーで打ち込む際のドーズ量は7×1014cm−2であり、100keVのエネルギーで打ち込む際のドーズ量は6×1014cm−2であり、70keVのエネルギーで打ち込む際のドーズ量は3×1014cm−2であり、30keVのエネルギーで打ち込む際のドーズ量は1×1014cm−2である。よって、この多段注入により打ち込まれる単位面積当たりの不純物数は、例えば、合計で1.7×1015cm−2である。ここで、イオン注入を行う際の温度は、第1コンタクト領域82および第2コンタクト領域83を形成するために行う多段注入における上記複数回のイオン注入の全てにおいて同じではない。すなわち、基板の深い領域に対して行うイオン注入を、基板の浅い領域に対して行うイオン注入よりも高い温度で行う。

0068

多段注入工程では、最も深い領域に対して行うイオン注入での温度が、最も浅い領域に対して行うイオン注入での温度よりも高ければよい。したがって、所定の深さに対して行う注入工程での温度が、その注入工程よりも1段浅い領域または1段深い領域に対して行う注入工程での温度と同じでもよい。言い換えれば、多段注入工程のうち、第1注入工程の温度は、第1注入工程よりも低いエネルギー条件で行う第2注入工程の温度以上である。多段注入で行う複数のイオン注入のうち、いくつかの注入工程を同じ温度で行えば、イオン注入装置内の設定温度を変更する工程を省略することができ、昇温または降温に要する時間を低減することができるため、半導体装置の製造コストを低減することができる。

0069

具体的には、図14の左側の表に示す4種類の条件のイオン注入を行う場合、200keV、100keVおよび70keVのエネルギーで行うイオン注入を250〜500℃で行い、30keVのエネルギーで行うイオン注入を室温で行う。具体的には、例えば、200keV、100keVおよび70keVのエネルギーで行うイオン注入を350℃で行い、30keVのエネルギーで行うイオン注入を27℃で行うことが考えられる。すなわち、50keV以上のエネルギーで行うイオン注入を250〜500℃で行い、50keV未満のエネルギーで行うイオン注入を室温で行う。なお、200keVおよび100keVのエネルギーで行うイオン注入を250〜500℃で行い、70keVおよび30keVのエネルギーで行うイオン注入を室温で行ってもよい。つまり、100keV以上のエネルギーで行うイオン注入を250〜500℃で行い、100keV未満のエネルギーで行うイオン注入を室温で行う。

0070

図8に示すように、上記のようにして、250〜500℃の高温でのイオン注入によりp型不純物が打ち込まれた第2コンタクト領域83内の深い領域には結晶半導体領域87が形成され、室温でのイオン注入によりp型不純物が打ち込まれた第2コンタクト領域83内の浅い領域には非結晶半導体領域86が形成される。これは、高温環境におけるイオン注入を行った場合に形成される半導体領域は結晶性がよくなり、低温環境におけるイオン注入を行った場合に形成される半導体領域は結晶性が悪くなるためである。つまり、非結晶半導体領域86は、結晶半導体領域87よりも結晶性が悪い。

0071

また、50keV未満のエネルギーで行うイオン注入を室温で行う場合に比べ、100keV未満のエネルギーで行うイオン注入を室温で行う場合の方が、形成される非結晶半導体領域86の深さが大きくなる。ここで室温でのイオン注入を行うことで非結晶半導体領域86を形成している目的は、第2シリサイド層98(図12参照)が形成されなくなることを防ぎ、第2コンタクト領域83とコンタクトプラグとの接続特性を向上させることにある。

0072

第1コンタクト領域82も第2コンタクト領域83と同様に結晶半導体領域87および非結晶半導体領域86により構成されている。ただし、図9以降の各図では、第1コンタクト領域82内の結晶半導体領域および非結晶半導体領域の図示による区別を省略する。

0073

上記のようにイオン注入により1×1020cm−3程度の高濃度で形成されるp型半導体領域は、特に室温でのイオン注入で形成された場合に非結晶状態になりやすいが、ここでは多段注入のうち、深い領域に対するイオン注入を高温で行っているため、第2コンタクト領域83のうち、上面から50〜100nmよりも深い領域を結晶状態で形成することができる。JTE領域85は第2コンタクト領域83よりも低い不純物濃度で形成されているため、室温でのイオン注入により形成された半導体領域であるが、結晶化している。

0074

なお、ここでは第1コンタクト領域82および第2コンタクト領域83の両方を同じ注入工程により形成する製造方法について説明したが、第1コンタクト領域82および第2コンタクト領域83はそれぞれ別の工程で形成してもよい。その場合、第2コンタクト領域83は上記のように高温の注入工程を含む多段注入により形成し、第1コンタクト領域82は室温のイオン注入のみにより形成する。

0075

次に、図9に示すように、マスク13を除去した後エピタキシャル層64の上面上に、保護膜となるマスク14を形成する。その後、SiC基板63の裏面にn型不純物(例えば窒素(N))をイオン注入する。これにより、SiC基板63の裏面にn+型の半導体領域であるドレイン領域84を形成する。ドレイン領域84の不純物濃度は、1×1019〜1×1021cm−3である。ドレイン領域84の、SiC基板63の裏面からの深さは、例えば0.05〜2.0μm程度である。

0076

次に、図示は省略するが、全てのマスクを除去し、エピタキシャル層64の上面およびSiC基板63裏面のそれぞれを覆うように、例えばプラズマCVD(Chemical Vapor Deposition)法を用いて炭素膜堆積する。炭素膜の厚さは、例えば0.03〜0.05μm程度である。その後、1500度以上の温度で、2〜3分程度の熱処理を施す。これにより、エピタキシャル層64の上面と、SiC基板63の裏面にイオン注入した各不純物の活性化を行う。その後、上記炭素膜を例えばプラズマ処理により除去する。

0077

次に、図10に示すように、エピタキシャル層64の上面上に、絶縁膜89およびn型の多結晶Si膜を順に形成した後、多結晶Si膜上にマスク15を形成する。絶縁膜89および多結晶Si膜は、例えばCVD法により形成する。マスク15は、エピタキシャル層64の上面において隣り合う第1コンタクト領域82同士の間に形成する。続いて、マスク15を用いたドライエッチング法により、多結晶Si膜を加工することで、多結晶Si膜からなるゲート電極92を形成する。絶縁膜89の厚さは、例えば0.05〜0.15μm程度である。ゲート電極92の厚さは、例えば、0.2〜0.5μm程度である。

0078

次に、図11に示すように、マスク15を除去した後、エピタキシャル層64の上面上に、ゲート電極92および絶縁膜89を覆うように、例えばプラズマCVD法により層間絶縁膜93を形成する。その後、マスク16を用いて、層間絶縁膜93および絶縁膜89をドライエッチング法により加工することで、エピタキシャル層64の上面を露出させる。これにより、素子領域1Bにおいて、絶縁膜89からなるゲート絶縁膜91をゲート電極92および層間絶縁膜93の直下に形成する。上記エッチング工程により、素子領域1Bの層間絶縁膜93には、ソース領域81の一部および第1コンタクト領域82のそれぞれの上面が露出する開口部68が形成され、ターミネーション領域1Aの層間絶縁膜93には、底部に第2コンタクト領域83の上面の一部が露出する開口部69が形成される。

0079

ターミネーション領域1Aの絶縁膜89および層間絶縁膜93からなる積層膜を貫通する開口部69は、第2コンタクト領域83の直上に形成されている。つまり、非結晶半導体領域86の上面は開口部69の直下において当該積層膜から露出しており、結晶半導体領域87は当該積層膜から露出していない。エピタキシャル層64の上面(基板の上面)に沿う方向であって、環状の平面形状を有する第2コンタクト領域83の延在方向に対して直交する方向、つまり図11の断面に沿う横方向において、第2コンタクト領域83の両端の上面は当該積層膜に覆われたままであり、露出していない。つまり、開口部69は、第2コンタクト領域83の延在方向に対して直交する方向における第2コンタクト領域83の中央部のみを露出している。

0080

以上により、MOSFETの最小単位構造であるユニットセル70が複数形成される。図12に示す複数のユニットセル70のそれぞれは、互いに隣接するウェル領域80、ソース領域81および第1コンタクト領域82と、当該ウェル領域80の直上にゲート絶縁膜91を介して形成されたゲート電極92とを有している。

0081

次に、図12に示すように、マスク16を除去した後、素子領域1Bの開口部68の底部と、ターミネーション領域1Aの開口部69の底面とに、それぞれ第1シリサイド層95と第2シリサイド層98とを形成する。第1シリサイド層95と第2シリサイド層98とを形成する際には、まず、露出しているエピタキシャル層64の上面を覆うように、例えばスパッタリング法により第1金属(例えばニッケル(Ni))膜を堆積する。この第1金属膜の厚さは、例えば0.05μm程度である。続いて、600〜1000℃のシリサイド化熱処理を施すことにより、素子領域1Bの開口部68の底面とターミネーション領域1Aの開口部69の底面において、第1金属膜とエピタキシャル層64とを反応させて、例えばニッケルシリサイド(NiSi)からなる第1シリサイド層95および第2シリサイド層98をそれぞれ形成する。

0082

ターミネーション領域1Aの開口部69の底部では、第2コンタクト領域83の上面の一部と第1金属膜とが反応して第2シリサイド層98が形成される。当該反応により、開口部69の直下の第2コンタクト領域83の一部、つまり、非結晶半導体領域86の一部は第2シリサイド層98に置き換わる。したがって、第2シリサイド層98の底面は、エピタキシャル層64の最上面よりも深い位置に達して形成される。第2シリサイド層98は、例えばエピタキシャル層64の最上面から50〜100nmの深さに亘って形成される。例えば非結晶半導体領域86の厚さが100nmであり、当該厚さの全部が第1金属膜と反応した場合、厚さ方向における非結晶半導体領域86は全て第2シリサイド層98に置き換わるため、第2シリサイド層98の下面と結晶半導体領域87の上面とが接する。

0083

ただし、図15に示すように、例えば非結晶半導体領域86の厚さが100nmであり、第1金属膜と反応するエピタキシャル層64の上面の厚さが100nm未満である場合、形成された第2シリサイド層98と結晶半導体領域87との間には非結晶半導体領域86が残る。なお、第2シリサイド層98は盛り上がるように形成されるため、第2シリサイド層98の上面の位置は、エピタキシャル層64の最上面よりも高い。また、第1金属膜と反応するのは開口部69の底部において露出する第2コンタクト領域83の上面のみであるため、開口部69の横において絶縁膜89および層間絶縁膜93に覆われた第2コンタクト領域83の上面には第2シリサイド層98が殆ど形成されない。つまり、開口部69に隣接する層間絶縁膜93の直下において、エピタキシャル層64の上面には非結晶半導体領域86が残る。

0084

次に、図13に示すように、第1シリサイド層95に達する開口部68、第2シリサイド層98に達する開口部69、およびゲート電極92に達する開口部(図示しない)のそれぞれの内部を埋め込むように、層間絶縁膜93上に、第2金属(例えばチタン(Ti))膜、窒化チタン(TiN)膜およびアルミニウム(Al)膜を順に積層する。アルミニウム(Al)膜の厚さは、例えば1.0μm以上が好ましい。続いて、上記の第2金属膜、窒化チタン膜およびアルミニウム膜からなる積層膜を加工することにより、当該積層膜からなるコンタクトプラグ94、97、ソース配線用電極96およびゲート配線用電極(図示しない)を形成する。

0085

ここで、ソース配線用電極96またはゲート配線用電極は層間絶縁膜93上の上記積層膜からなり、コンタクトプラグ94は開口部68内の上記積層膜からなり、コンタクトプラグ97は開口部69内の上記積層膜からなる。ソース配線用電極96は第1シリサイド層95および第2シリサイド層98を介して第1コンタクト領域82および第2コンタクト領域83に対してオーミック性を有するように電気的に接続されている。また、図示しないゲート配線用電極は、ゲート電極92と電気的に接続されている。

0086

次に、SiO2膜またはポリイミド膜をからなる絶縁膜をゲート配線用電極およびソース配線用電極96を覆うように成膜し、当該絶縁膜を加工してパッシベーション膜99を形成する。ここでは、パッシベーション膜99はターミネーション領域1Aを覆い、素子領域1Bにおいて開口している。

0087

次に、SiC基板63の裏面に、例えばスパッタリング法により第3金属膜を成膜し、レーザーシリサイド化熱処理を施すことにより、第3金属膜とSiC基板63とを反応させて、第3シリサイド層100を形成する。第3シリサイド層100は、ドレイン領域84の下面と接している。第3金属膜の厚さは、例えば0.1μm程度である。続いて、第3シリサイド層100の底面を覆うように、ドレイン配線用電極90を形成する。ドレイン配線用電極90は、第3シリサイド層100側から順にチタン(Ti)膜、ニッケル(Ni)膜および金(Au)膜を積層して形成した0.5〜1μmの積層膜により構成される。その後、SiC基板63をダイシング工程により切削することで個片化し、これにより複数の半導体チップを得る。以上により、図1図2および図3に示すSiCMOSFETを含む本実施の形態の半導体チップ60が完成する。

0088

<本実施の形態の効果>
本実施の形態において、第1コンタクト領域82に電位を供給する場合には、MOSFETの内蔵ダイオード(内蔵pnダイオード)のpn接合にpn電流が流れる。また、第2コンタクト領域83に電位を供給する場合には、ターミネーション領域1Aの内蔵ダイオードのpn接合にpn電流が流れる。ここでいうMOSFETの内蔵ダイオードとは、例えばp+型の第1コンタクト領域82に接続しているp型のウェル領域80と、n−型のエピタキシャル層64との間のpn接合部分を指す。また、ここでいうターミネーション領域1Aの内蔵ダイオードとは、例えばp+型の第2コンタクト領域83に接続しているp型のJTE領域85と、n−型のエピタキシャル層64との間のpn接合部分を指す。本願ではエピタキシャル層64を含む基板内のpn接続に流れる電流をpn電流と呼ぶ。

0089

次に、本実施の形態による半導体装置の効果について、図16図17および図18を用いて説明する。図16は半導体基板上のエピタキシャル層に生じるショックレー型積層欠陥について説明するための、半導体基板上のエピタキシャル層の概略図である。図16の右側には、エピタキシャル層内に生じるショックレー型積層欠陥の平面図を示している。図16ではSiC半導体基板ウェハ)の概略の斜視図を示し、その中央部に半導体基板の一部の長方形の部分を示している。図16の左側に示す楕円はエピタキシャル層であり、その下の半導体基板の図示は省略している。図17はエピタキシャル層に生じる各種の欠陥を説明するために用いる、半導体基板およびエピタキシャル層の断面図である。図17には半導体基板およびその上のエピタキシャル層の断面を示している。図17では、基板などに生じる欠陥の構成を分かりやすくするため、ハッチングを省略している。

0090

SiC半導体基板上にエピタキシャル層を形成する半導体装置では、図16に示すように、SiCのエピタキシャル成長の方法として、結晶軸を{0001}基底面から<11−20>方向に数度傾けた面上でステップフロー成長を用いる。そのため、SiCの結晶中に存在し、積層欠陥成長の核となる基底面転位(Basal Plane Dislocation:BPD)は、エピタキシャル成長したエピタキシャル層(ドリフト層)中において、{0001}基底面に沿って伝播する。

0091

エピタキシャル層64の結晶中のBPDは、基板側(図示しない)の基点N1から、Siコアを有するショックレー型部分転位SITと、Cコアを有するショックレー型部分転位CTとの2本に別れる。ここで、エピタキシャル層64内のpn接合への通電によって注入された電子正孔とがBPDにおいて再結合すると、放出されたエネルギーにより、Siコアを有するショックレー型部分転位SITが、{0001}基底面に沿ってショックレー型積層欠陥を広げる方向に動く。上記の2本のショックレー型部分転位に挟まれた箇所に、ショックレー型積層欠陥と呼ばれる面欠陥が発生する。

0092

図16に示すように、ショックレー型積層欠陥SDは、エピタキシャル層64の底面、つまりエピタキシャル層64の当該基板側の面からドリフト層を突き抜けて、エピタキシャル層64の上面にまで達する。ここでは図を分かりやすくするため、面欠陥であるショックレー型積層欠陥SDにハッチングを付している。図16の右側の平面図に示すように、平面視において、Siコアを有するショックレー型部分転位SITと、Cコアを有するショックレー型部分転位CTとなす角は60度である。

0093

SiCパワー素子は、電流がドリフト層表面からSiC基板の裏面に向けて流れる縦型素子であるため、電流経路は{0001}基底面に対してほぼ垂直となる。ショックレー型積層欠陥SDは、<0001>方向に対して量子井戸的に振る舞い、電子トラップとして働く。そのため、ショックレー型積層欠陥SDは正常な領域よりも高抵抗となる。よって、電流はショックレー型積層欠陥SDを避けて流れるため、電流が流れる面積が小さくなることで電流密度が増加し、通電時間の経過と共に素子抵抗(基板抵抗)および順方向電圧(オン電圧)が増大する。

0094

素子製造に使用される4H−SiCの結晶中に存在する線欠陥には、上記BPDの他に、貫通らせん転位(TSD:Threading Screw Dislocation)および貫通刃状転位(TED:Threading Edge Dislocation)がある。ここで、基板に含まれる線欠陥のエピタキシャル成長における伝播の様子を図17に示す。図17では、BPDを実線で示し、TSDを破線で示し、TEDを点線で示している。また、図17には、エピタキシャル層64の上面に形成したp+型半導体領域88を示している。

0095

また、BPDには2つの種類がある。すなわち、基板内に元々存在しているBPDと、半導体装置の製造工程(p型不純物注入工程)により作り出されるBPDとがある。基板内に元々存在しているBPDは、図17に実線で示すように、SiC基板63に多数存在し、エピタキシャル成長中にその殆どがTEDに変換されてエピタキシャル層64に伝播する。なお、一部のBPDは、エピタキシャル層64内へ伝搬し得る。TEDおよびTSDは、SiC基板63の主面に対して垂直な方向に伝搬する転位であり、半導体装置の素子抵抗および順方向電圧の増大の原因となることが殆ど無い。また、TEDおよびTSDは、積層欠陥への拡張性がない転位である。したがって、TEDおよびTSDはBPDに比べ、半導体装置の特性に対し悪影響を殆ど与えない。

0096

2種類のBPDのうち、半導体装置の製造工程(p型不純物注入工程)により作り出されるBPDは、例えば以下のような場合に発生する。すなわち、図17に示すように、エピタキシャル層64の上面に対してp型不純物を打ち込み、例えば1×1020cm−3程度の高い不純物濃度を有するp+型半導体領域88をエピタキシャル層64の上面に形成した場合に、当該注入工程に起因して、p+型半導体領域88の端部にBPDが発生する。

0097

当該BPDの発生は、基板表面にp型不純物を打ち込んだ場合であって、かつ、当該不純物の濃度が高い場合に起こりやすい。つまり、打ち込む不純物がn型不純物である場合にはBPDは発生しにくい。ただし、打ち込む不純物がn型不純物である場合であっても、その濃度が非常に高い場合には、BPDが発生することが考えられる。また、打ち込むp型不純物の濃度が、例えば1×1018cm−3未満の場合は、BPDが発生しにくい。また、BPDは、p型不純物を打ち込む領域の面積が大きい場合に発生しやすい。したがって、半導体チップのターミネーション領域に、給電のためのコンタクト領域として高濃度のp+型半導体領域88を形成した場合、BPDが発生しやすくなる問題が生じる。

0098

SiC基板のターミネーション領域に内蔵ダイオードが形成されている場合、当該内蔵ダイオードに順方向電流(pn電流)を流すと、例えばp+型半導体領域88の端部に生じたBPDにおいてホールが再結合し、その再結合エネルギーにより基板内の結晶にずれが生じる。この結晶のずれにより、基板内にショックレー型積層欠陥SD(図16参照)が発生する。

0099

すなわち、BPDは図16に示すショックレー型部分転位SITに相当し、エピタキシャル層64内では、エピタキシャル層64の上面に生じたBPDがエピタキシャル層64の底面に向かって直線状に伝搬すると共に、ショックレー型積層欠陥SDが平面的に拡がる。このとき、p+型半導体領域88の端部に生じたBPDは、pn電流が流れることで、エピタキシャル層64の上面から、エピタキシャル層64とSiC基板63との界面に向かって斜め方向に徐々に拡大し(図17参照)、これに伴い、ショックレー型積層欠陥SDの面積も拡がる。このように、製造工程において基板上面にBPDが生じると、その後pn電流を流すことで、通電時間と共にショックレー型積層欠陥SDが拡大する。

0100

積層欠陥を有する半導体チップにおいてpn電流を流すと、基板中を流れるキャリアが当該積層欠陥において捕獲されるため、当該内蔵ダイオードの素子抵抗が増加する。また、ターミネーション領域に発生したBPDに起因して生じる積層欠陥は、半導体チップの中央部に達して拡がるため、素子領域のMOSFETの素子抵抗も増大する。すなわち、通電時間の経過と共に、MOSFETにおいても、ソース・ドレイン間の抵抗、および内蔵ダイオードの抵抗が増大する問題が生じる。

0101

高耐圧用のpnダイオードまたはIGBTなどでは、導通損失低減のためにpn接合に通電する必要がある。また、トランジスタダイオードをSiC化したオールSiCパワーモジュールにおいて、装置の小型化および軽量化などを目的としてダイオードレス化を行う際には、MOSFETの内蔵ダイオードのpn接合を通電させる必要があるため、SiC素子の素子抵抗増大が問題となる。なお、ここでいうダイオードレス化とは、例えばインバータ内においてトランジスタに逆並列に接続するダイオード(例えばショットキーバリアダイオード)の役割を内蔵ダイオードに担わせることを指す。これにより、ダイオードを当該トランジスタを含むチップ混載する必要がなくなり、また、当該トランジスタを含むチップとは別にダイオードを搭載したチップを用意する必要がなくなるため、装置の小型化および軽量化が可能となる。

0102

素子抵抗が増大すれば、半導体装置に所定の値の電流を流そうとした場合に必要となる電圧が大きくなる。つまり、素子抵抗の増大は、半導体装置の省電力化を妨げることに繋がる。また、上記の素子抵抗(基板抵抗)の増大は、SiC半導体基板内のpn接合に大きな電流を流す程顕著となるため、素子抵抗は半導体装置の通電時間の経過と共に増大する。すなわち、通電劣化が起こる。したがって、半導体チップにおいて局所的に大きなpn電流が流れると、半導体装置の特性を長期に亘って維持することができない問題が生じる。そこで、本発明者らは、基板に対するp型不純物注入の際にBPDが発生することを防ぐ方法を検討し、実験により、250〜500℃の高温環境で当該不純物注入を行うことで、BPDの発生を防ぐことができること見出した。

0103

すなわち、図8を用いて説明したp型不純物イオンの注入工程の多段注入を全て室温で行った場合には、エピタキシャル層64の上面の第2コンタクト領域83の端部近傍においてBPDが発生することが確認された。また、そのような製造方法により形成した半導体チップにおいて、pn電流を流すことで、積層欠陥が多数発生することが確認された。なお、BPDまたは積層欠陥の有無の検査は、PL(Photoluminescence)イメージング法を用いて行うことができる。

0104

さらに本発明者らは、ラマン分光法を用いた検査を行うことで、上記p型不純物の注入領域と非注入領域との境界において、大きな圧縮応力が生じていることを見出した。イオン注入工程では、不純物のドーズ量に応じた格子間原子および格子空孔が基板内に生じるが、その殆どが活性化のための熱処理により再結合して消滅する。しかし、ドーズ量が大きい場合、ドーズ量に応じて格子間原子および格子空孔が残留する。残留した格子間原子および格子空孔は、当該熱処理において膨張収縮する。これによりイオン注入境界において上記応力が生じ、当該応力の発生により結晶が歪むことで、BPDが形成される。

0105

これに対し、本発明者らは第2コンタクト領域83を形成するためのp型不純物イオンの注入工程を350℃の高温で行ったところ、BPDの発生および積層欠陥の発生は確認されなかった。また、高温でp型不純物注入を行った半導体装置に対し、本発明者らがラマン分光法を用いた検査を行ったところ、p型不純物注入領域の境界における応力値は、上記のように室温でp型不純物注入を行った場合に比べ大きく低減していることが分かった。BPDが発生しなかった理由は、高温注入により、p型不純物注入領域の境界における応力が低減したためと考えられる。高温でのp型不純物注入を行った場合に基板内に生じる応力が低減した理由は、室温で注入を行う場合に比べ、高温で注入を行う場合には基板内に発生する格子間原子および格子空孔の数が少ないことにあると考えられる。

0106

また、本発明者らは、室温でのp型不純物注入により第2コンタクト領域83を形成した半導体チップと、高温でのp型不純物注入により第2コンタクト領域83を形成した半導体チップとに対し、1時間の通電試験を行った。その結果、室温注入を行ったチップではMOSFETのオン電圧が14%増加したことから、通電によりダイオード特性、および、ドレイン電流ドレイン電圧の関係を示すIdVd特性が劣化することを確認した。これに対し、高温注入を行ったチップにおいて、MOSFETのオン電圧、ダイオード特性およびIdVd特性のそれぞれは、通電の前後を通じて変化がなかった。このことから、本発明者らは、高温でのp型不純物注入を行うことで、積層欠陥の発生を防ぎ、半導体装置の通電劣化の発生を防ぐことが可能であることを見出した。

0107

BPDおよび積層欠陥の発生を防ぐため、上記のように高温でp型不純物注入を行う場合に、半導体装置の製造工程におけるその他のイオン注入工程も、同じく高温で行うことが考えられる。つまり、例えば図5に示すJTE領域85の形成工程、図6に示すウェル領域80の形成工程、および図7に示すソース領域81の形成工程において行うイオン注入を、250〜500℃の高温環境で行うことが考えられる。しかし、それらの複数のイオン注入工程を高温で行うために昇温・降温を行うと、昇温のためのエネルギー消費を要し、昇温・降温を行う間の待機時間が発生するため、製造コストが増大する問題が生じる。

0108

そこで、本実施の形態では、第2コンタクト領域83を形成する工程では高温注入を行うのに対し、高温環境下でのイオン注入を要しない打ち込み工程では、室温でのイオン注入を行うこととしている。すなわち、例えば図5に示すJTE領域85の形成工程、図6に示すウェル領域80の形成工程、および図7に示すソース領域81の形成工程を、室温でのイオン注入により行っている。これにより、高温注入を行う工程を第2コンタクト領域83の形成工程に限り、昇温・降温を行う工程を減らすことで、半導体装置の製造コストの増大を防ぐことを可能としている。

0109

図5図6を用いて説明した注入工程は、第2コンタクト領域83の形成工程に比べてドーズ量が小さいため、室温で注入を行ってもBPDは生じない。図7を用いて説明した注入工程は、n型不純物の注入工程であるため、室温で注入を行ってもBPDは生じない。したがって、上記のように第2コンタクト領域83を形成する際の注入工程のみを高温で行い、他の注入工程を室温で行っても、BPDおよび積層欠陥の発生を防ぐことができる。

0110

また、発明者らは実験により、高温で第2コンタクト領域83を形成するイオン注入工程を、1回または複数回のイオン注入により行う場合において、それらのイオン注入を全て高温の環境下で行うと、第2コンタクト領域83と、その上に形成するコンタクトプラグとの間の接続抵抗が増大することを発見した。

0111

図18は、イオン注入の温度と接続抵抗の関係を示すグラフである。図18横軸注入温度を示し、縦軸は接続抵抗を示している。図18に示すように、不純物注入の温度が上がる程、ソースパッドと電気的に接続されたコンタクトプラグと第2コンタクト領域83との接続抵抗が増大している。これは、イオン注入を行う温度が高い程、不純物が打ち込まれた箇所の基板の結晶性が高くなり、イオン注入を行う温度が低い程、不純物が打ち込まれた箇所の基板の結晶性が悪くなることに起因する。

0112

すなわち、高温注入により形成された結晶半導体領域は、第2コンタクト領域83の形成後に行うシリサイド化工程(図12参照)において金属膜と反応しにくいため、第2コンタクト領域83の上面には、コンタクトプラグを基板に対してオーミックに接続させるためのシリサイド層が形成されにくい。これに対し、低温注入により形成された非結晶半導体領域は、第2コンタクト領域83の形成後に行うシリサイド化工程(図12参照)において金属膜と反応しやすいため、第2コンタクト領域83の上面には、シリサイド層が形成される。

0113

そこで、本実施の形態では、第2コンタクト領域83を形成するために行う多段注入工程において、基板表面から深い領域に対する注入は高温で行い、基板表面に対する注入は室温で行っている。これにより、第2コンタクト領域83のうち、エピタキシャル層64の上面を含む浅い領域に非結晶半導体領域86を形成している。つまり、シリサイド化工程において金属膜と反応しやすい非結晶半導体領域86をエピタキシャル層64の上面に形成することで、図13に示す第2シリサイド層98が形成されない事態が生じることを防いでいる。これにより、コンタクトプラグ97が第2シリサイド層98を介して第2コンタクト領域83にオーミックに接続されるため、接続抵抗が増大することを防ぐことができる。したがって、半導体装置の性能を向上させることができる。

0114

ここでは、第2コンタクト領域83を形成する際に、エピタキシャル層64の上面から深い部分に高温注入により結晶半導体領域87を形成することで、積層欠陥の発生に起因する素子抵抗の増大を防ぎ、かつ、エピタキシャル層64の上面に室温注入により非結晶半導体領域86を形成することで、接続抵抗の増大を防いでいる。図1〜3に示す半導体装置では、ターミネーション領域1Aの第2コンタクト領域83を、エピタキシャル層64の上面に形成された非結晶半導体領域86と、非結晶半導体領域86よりも深い領域のエピタキシャル層64内に形成された結晶半導体領域87とにより構成している。これにより、上記のように、積層欠陥の発生に起因する素子抵抗の増大を防ぎ、かつ、コンタクトプラグ97と第2コンタクト領域83との間の接続抵抗の増大を防いでいる。

0115

<変形例>
以下に、図19を用いて本実施の形態の半導体装置の変形例について説明する。図19は、本実施の形態の半導体装置の変形例である半導体チップの平面図である。

0116

図19に示すように、平面視において、第2コンタクト領域83、JTE領域85、第2シリサイド層98、周縁領域66、ターミネーション領域67は、円形の環状構造を有している。図示はしていないが、第2コンタクト領域83に第2シリサイド層98を介して電気的に接続されたコンタクトプラグ97も、平面視において円形の環状構造を有している。その他の構造は、図1図3を用いて説明した半導体チップと同様である。つまり、図19に示すターミネーション領域67の直径方向におけるターミネーション領域67の断面構造は、図2の左に示す断面構造と同様である。本変形例のような平面レイアウトであっても、図1図15を用いて説明した半導体装置およびその製造方法と同様の効果を得ることができる。

0117

(実施の形態2)
本実施の形態2では、前記実施の形態1のSiCパワー素子を備えた電力変換装置について説明する。図20は、本実施の形態の電力変換装置(インバータ)の回路図である。図20に示すように、本実施の形態のインバータは、パワーモジュール402内に、スイッチング素子であるSiCパワーMISFET(Metal Insulator SemiconductorFET)404を複数有する。各単相において、端子405〜409を介して、電源電圧Vccと負荷(例えばモータ)401の入力電位との間に、SiCパワーMISFET404が接続されており、当該SiCパワーMISFET404が上アームを構成する。また、負荷401の入力電位と接地電位GNDとの間にもSiCパワーMISFET404が接続されており、当該SiCパワーMISFET404が下アームを構成する。つまり、負荷401では各単相に2つのSiCパワーMISFET404が設けられており、3相で6つのスイッチング素子(SiCパワーMISFET404)が設けられている。

0118

電源電圧Vccは、端子405を介して、各単層のSiCパワーMISFET404のドレイン電極に接続されており、接地電位GNDは、端子409を介して、各単層のSiCパワーMISFET404のソース電極に接続されている。また、負荷401は、端子406〜408のそれぞれを介して、各単層の上アームの各単層のSiCパワーMISFET404のソース電極に接続され、端子406〜408のそれぞれを介して、各単層の下アームの各単層のSiCパワーMISFET404のドレイン電極に接続されている。

0119

また、個々のSiCパワーMISFET404のゲート電極には、端子410、411を介して、制御回路403が接続されており、この制御回路403によってSiCパワーMISFET404が制御されている。したがって、本実施の形態のインバータは、制御回路403でパワーモジュール402を構成するSiCパワーMISFET404を流れる電流を制御することにより、負荷401を駆動することができる。

0120

SiCパワーMISFET404には、前記実施の形態1において説明した半導体チップ60(図1参照)に形成されたMOSFETを用いている。図20に示すように、SiCパワーMISFET404内には、上記MOSFETに含まれる内蔵pnダイオードが形成されている。内蔵pnダイオードとは、例えば図2に示すp+型の第1コンタクト領域82に接続しているp型のウェル領域80と、n−型のエピタキシャル層64との間のpn接合部分、または、p+型の第2コンタクト領域83に接続しているp型のJTE領域85と、n−型のエピタキシャル層64との間のpn接合部分を指す。

0121

すなわち、内蔵pnダイオードのアノードはMOSFETのソース電極に接続されており、カソードはMOSFETのドレイン電極に接続されている。よって、図20に示す各単層において、内蔵pnダイオードは、当該MOSFETに対し、逆並列に接続されている。このときの内蔵pnダイオードの機能について以下に説明する。

0122

内蔵pnダイオードは、負荷401がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷401にモータ(電動機)のようなインダクタンスを含む回路が接続されている場合、ONしているスイッチング素子であるMOSFETとは逆方向に負荷電流が流れるモードがある。このとき、MOSFET単体では、この逆方向に流れる負荷電流を流し得る機能を持たないので、MOSFETに逆並列に内蔵pnダイオードを接続する必要がある。

0123

すなわち、パワーモジュール402において、例えばモータのように負荷401にインダクタンスを含む場合、MOSFETをOFFしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない。しかし、MOSFET単体では、インダクタンスに蓄えられたエネルギーを開放するための逆方向電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、MOSFETに逆方向に内蔵pnダイオードを接続する。つまり、内蔵pnダイオードは、インダクタンスに蓄えられた電気エネルギーを開放するために逆方向電流を流すという機能を有している。

0124

MOSFETおよびダイオードによりパワーモジュール402を構成する場合に、MOSFETが設けられた半導体チップに、ダイオードが設けられた半導体チップを接続することが考えられる。しかしこの場合、MOSFETを含む半導体チップの他に、ダイオードを含む半導体チップを設ける必要があるため、パワーモジュール402およびインバータが大型化する問題がある。ダイオードを含む半導体チップを別に用意するのではなく、MOSFETに接続するショットキーバリアダイオードなどを、当該MOSFETが形成された半導体チップに混載する場合にも、パワーモジュール402およびインバータが大型化する問題が生じる。また、ダイオードレス化を行わずに上記のようにダイオードを用意することは、半導体装置の製造コストの増大の原因となる。

0125

これに対し本実施の形態では、パワーモジュール402において、MOSFETおよび内蔵pnダイオードに、前記実施の形態1にて示した半導体装置である半導体チップを用いている。つまり、図2に示すMOSFETおよびこれに逆並列に接続された内蔵pnダイオードは、1個の半導体チップに設けられている。BPDを含む半導体チップでは内蔵pnダイオードにpn電流を流すと通電劣化が起こる問題があるが、前記実施の形態1において説明した半導体装置は、内蔵ダイオードおよび周縁領域にpn電流を流した場合に、抵抗値の増大を抑えることができるものである。

0126

このように、前記実施の形態1の半導体装置をMOSFETに用いるパワーモジュール402およびインバータでは、MOSFETの内蔵pnダイオードのpn接合を通電させ使用することが可能であるため、当該内蔵ダイオードを還流ダイオードとして用いることができる。これにより、余計なダイオード素子を取り除くことができる。つまり、前記実施の形態1において説明した半導体装置である半導体チップを構成するMOSFETの内蔵ダイオードを、図20に示す内蔵pnダイオードとして用いることができるため、MOSFETを含む当該半導体チップに他のダイオードを接続する必要がなくなる。これにより、パワーモジュール402を含むインバータからなる電力変換装置について、通電劣化による高抵抗化を防ぎつつ、小型化、軽量化および低コスト化を実現することができる。

0127

また、電力変換装置は、3相モータシステムに用いることができる。図20に示した負荷401は3相モータであり、インバータに、前記実施の形態1にて示した半導体装置を備えた電力変換装置を用いることにより、3相モータシステムを小型化することができる。

0128

(実施の形態3)
前記実施の形態2で説明した3相モータシステムは、ハイブリット自動車、電気自動車、燃料電池自動車などの自動車に用いることができる。本実施の形態では、3相モータシステムを搭載した自動車を、図21および図22を用いて説明する。図21は、本実施の形態の電気自動車の構成を示す概略図である。図22は、本実施の形態の昇圧コンバータの回路図である。

0129

図21に示すように、本実施の形態の電気自動車は、駆動輪車輪)501aおよび駆動輪(車輪)501bが接続された駆動軸502に動力入出力可能とする3相モータ503と、3相モータ503を駆動するためのインバータ504と、バッテリ505とを備える。さらに、本実施の形態の電気自動車は、昇圧コンバータ508と、リレー509と、電子制御ユニット510とを備え、昇圧コンバータ508は、インバータ504が接続された電力ライン506と、バッテリ505が接続された電力ライン507とに接続されている。3相モータ503は、永久磁石が埋め込まれたロータと、3相コイル巻回されたステータとを備えた同期発電電動機である。インバータ504には、前記実施の形態2において説明したインバータを用いる。

0130

昇圧コンバータ508は図22に示すように、インバータ513に、リアクトル511および平滑用コンデンサ512が接続された構成からなる。インバータ513は、例えば、前記実施の形態2で説明したインバータと同様であり、インバータ内の素子構成も同じである。ここでも、前記実施の形態2と同様にスイッチング素子をSiCパワーMISFET514とし、同期整流駆動させる。本実施の形態の電気自動車では、電力変換装置である、インバータ504および昇圧コンバータ508を用いて出力を3相モータ503に供給することで、3相モータ503により駆動輪(車輪)501a、501bを駆動する。

0131

図21の電子制御ユニット510は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、3相モータ503のロータ位置を検出するセンサからの信号、またはバッテリ505の充放電値などを受信する。電子制御ユニット510は、インバータ504、昇圧コンバータ508、およびリレー509を制御するための信号を出力する。

0132

本実施の形態によれば、電力変換装置であるインバータ504および昇圧コンバータ508に、前記実施の形態2の電力変換装置を用いることができる。また、3相モータ503、およびインバータ504などからなる3相モータシステムに、前記実施の形態2の3相モータシステムを用いることができる。これにより、電気自動車のインバータ504および昇圧コンバータ508の通電劣化を防ぎつつ、電気自動車に占める駆動系の容積を低減することにより電気自動車の小型化、軽量化および低コスト化を実現することができる。

0133

なお、本実施の形態では、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ505が燃料電池スタックとなった燃料電池自動車にも同様に上述の3相モータシステムを適用することができる。

0134

(実施の形態4)
前記実施の形態2の3相モータシステムは、鉄道車両に用いることができる。本実施の形態では、3相モータシステムを用いた鉄道車両を図23を用いて説明する。図23は、本実施の形態の鉄道車両のコンバータおよびインバータを含む回路図である。

0135

図23に示すように、鉄道車両には架線OWからパンタグラフPGを介して、例えば25kVの電力が供給される。トランス609を介して電圧が1.5kVまで降圧され、コンバータ607で交流から直流に変換される。さらに、キャパシタ608を介してインバータ602で直流から交流に変換されて、負荷601である3相モータが駆動される。本実施の形態では、前記実施の形態2のようにスイッチング素子をSiCパワーMISFET604として同期整流駆動させる。なお、図23では、前記実施の形態2で説明した制御回路の図示を省略している。また、架線OWは、パンタグラフPG、トランス609、車輪WHを介して、線路RTに電気的に接続されている。

0136

本実施の形態によれば、コンバータ607に、前記実施の形態2の電力変換装置を用いることができる。つまり、電力変換装置から負荷601に電力を供給することで、鉄道車両の車輪WHを駆動することができる。また、負荷601、インバータ602、および制御回路からなる3相モータシステムに、前記実施の形態2の3相モータシステムを用いることができる。これにより、鉄道車両のインバータ602、コンバータ607の通電劣化を防ぎつつ、鉄道車両の小型化、軽量化および低コスト化を実現することができる。

0137

以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

0138

1Aターミネーション領域
63SiC基板
64エピタキシャル層
81ソース領域
83 第2コンタクト領域
92ゲート電極
98 第2シリサイド層

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