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技術 半導体集積回路及び画像形成装置

出願人 コニカミノルタ株式会社
発明者 藤森春充浅野斉酒井克英田村友伸
出願日 2015年11月2日 (4年4ヶ月経過) 出願番号 2015-215407
公開日 2017年5月25日 (2年9ヶ月経過) 公開番号 2017-092057
状態 特許登録済
技術分野 付属装置、全体制御 温度及び熱量の測定 半導体集積回路
主要キーワード 外部パターン 検知頻度 切り換え対象 デバイス間通信 強制変更 トランジスタ出力 オプション基板 反射ノイズ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年5月25日)のものです。
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図面 (16)

課題

部品点数実装面積を増加させることなく簡単な構成で出力波形品質の調整を行うことができる半導体集積回路及び及び該半導体集積回路が搭載された画像形成装置を提供する。

解決手段

シリコン(Si)を用いた半導体集積回路100の出力部において、トランジスタ出力ゲート411aと出力端子405との間にSi抵抗部101が構成されている。Si抵抗部101は、ダンピング抵抗として機能しても良く、プルアップ抵抗として機能しても良い。望ましくは、Si抵抗部101は複数のSi抵抗素子102で構成されており、条件に応じて、電気的に接続するSi抵抗素子102の切り換えを行う。

概要

背景

画像形成装置制御基板にはASIC(Application Specific IntegratedCircuit)と称される半導体集積回路実装されている。画像形成装置の制御基板におけるASIC−デバイス間通信では、送信側デバイスからの出力波形品質が、受信側デバイス仕様を満たす必要がある。つまり、出力波形の「オーバーシュートアンダーシュートハイレベルローレベルスルーレート/など」が受信側デバイスの仕様を満たす必要がある。

そこで、送信側デバイスの近傍に固定抵抗器を実装し、実装する固定抵抗器を抵抗値が異なるものに置き換えながら調整して、出力波形品質を調整している。この固定抵抗器の素材には「メタルグレーズ炭素酸化金属/など」が使用されている。

なお、特許文献1には正の温度係数をもつ抵抗材料による第1の抵抗部と、負の温度係数をもつ第2の抵抗部とをそれぞれ形成し、かつ第1と第2の抵抗部を直列または並列に接続した抵抗回路を構成することで、抵抗値の温度係数の絶対値を、第1と第2のそれぞれの温度係数の絶対値よりも小さくした半導体集積回路における抵抗回路装置が開示されている。

特許文献2には、入力端子に複数の終端抵抗を設けておき、信号送信側の半導体集積回路がECL型半導体かCMOS型半導体かで終端抵抗の接続を切り換える半導体集積回路が開示されている。

特許文献3には、出力インピーダンス調整を行う複数の出力MOSFETと、スルーレート調整を行う複数の出力MOSFETとを備え、出力データに対応して、オン状態となるMOSFETの数を選択し、出力インピーダンスとスルーレートの調整を行う半導体集積回路が開示されている。

概要

部品点数実装面積を増加させることなく簡単な構成で出力波形品質の調整を行うことができる半導体集積回路及び及び該半導体集積回路が搭載された画像形成装置を提供する。シリコン(Si)を用いた半導体集積回路100の出力部において、トランジスタ出力ゲート411aと出力端子405との間にSi抵抗部101が構成されている。Si抵抗部101は、ダンピング抵抗として機能しても良く、プルアップ抵抗として機能しても良い。望ましくは、Si抵抗部101は複数のSi抵抗素子102で構成されており、条件に応じて、電気的に接続するSi抵抗素子102の切り換えを行う。

目的

この発明は、このような技術的背景に鑑みてなされたものであって、部品点数や実装面積を増加させることなく簡単な構成で出力波形品質の調整を行うことができる半導体集積回路及び及び該半導体集積回路が搭載された画像形成装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

シリコン(Si)を用いた半導体集積回路の出力部において、トランジスタ出力ゲート出力端子との間にSi抵抗部が形成されていることを特徴とする半導体集積回路。

請求項2

前記Si抵抗部は、ダンピング抵抗またはプルアップ抵抗として機能している請求項1に記載の半導体集積回路。

請求項3

前記Si抵抗部は複数のSi抵抗素子で構成されており、前記複数のSi抵抗素子の電気的接続切り換え切換手段を備え、該切換手段は、条件に応じて、電気的に接続するSi抵抗素子の切り換えを行う請求項2に記載の半導体集積回路。

請求項4

半導体集積回路のチップ温度を検知する温度検知手段を備え、前記温度検知手段により検知されたチップ温度に応じて、前記切換手段は電気的に接続するSi抵抗素子の切り換えを行う請求項3に記載の半導体集積回路。

請求項5

前記温度検知手段は、チップ内に構成したNPN型バイポーラトランジスタベースエミッタ間電圧またはチップ内に構成したMOSFETオン抵抗の何れかを測定することにより温度を検知する請求項4に記載の半導体集積回路。

請求項6

温度検知のための測定に用いられる前記NPN型バイポーラトランジスタまたはMOSFETは、前記切換手段を兼ねている請求項5に記載の半導体集積回路。

請求項7

チップ温度に対するSi抵抗素子の電気的接続パターン情報を記憶する記憶手段を備え、前記切換手段は前記記憶手段に記憶された電気的接続パターン情報を基に、Si抵抗素子の切り換えを行う請求項3〜6のいずれかに記載の半導体集積回路。

請求項8

前記温度検知手段により検知されたチップ温度の上昇に伴い、前記切換手段は、Si抵抗素子の直列接続数を増やすか、またはSi抵抗素子の並列接続数を減らすか、またはこの両方を行うように、Si抵抗素子の切り換えを行う請求項4〜7のいずれかに記載の半導体集積回路。

請求項9

前記複数のSi抵抗素子には、抵抗値に段階的な差が設けられている請求項3〜8のいずれかに記載の半導体集積回路。

請求項10

請求項1〜9のいずれかに記載の半導体集積回路が搭載された画像形成装置

請求項11

前記Si抵抗部は、複数のSi抵抗素子で構成されており、前記複数のSi抵抗素子の電気的接続を切り換える切換手段と、動作モードを管理する動作モード管理手段と、半導体集積回路のチップ温度を検知する温度検知手段と、前記温度検知手段により検知された各動作モードにおけるチップ温度を記憶する温度記憶手段と、動作モードを変更してからの経過時間を測定するタイマーと、前記半導体集積回路が休止する省電力モードから稼働する通常モードへ変更する時に、省電力モードの経過時間が閾値以上であった場合には、前記温度記憶手段に記憶されるチップ温度を取得して初期条件として設定する設定手段と、を備え、前記切換手段は、前記初期条件を基に電気的に接続するSi抵抗素子の切り換えを行う請求項10に記載の画像形成装置。

請求項12

前記設定手段により、前記温度記憶手段に記憶されたチップ温度が初期条件として設定された後、前記温度検知手段がチップ温度の検知を所定時間内に実行したときに、温度記憶手段のチップ温度と検知されたチップ温度とを比較し、所定値以上に温度差が発生している場合には、前記温度記憶手段のチップ温度を検知したチップ温度で上書きする上書き手段を備えている請求項11に記載の画像形成装置。

請求項13

前記切換手段は、前記Si抵抗素子の切り換えを、半導体集積回路の出力部と他との通信が行われない動作モードのときに実行する請求項11または12に記載の画像形成装置。

請求項14

画像処理オプションの設定を管理する設定管理手段を備え、ユーザー設定によって有効となる画像処理オプション数の増加に伴い、温度検知手段によるチップ温度の検知頻度が高く設定されている請求項11〜13のいずれかに記載の画像形成装置。

技術分野

0001

この発明は、シリコン(Si)を用いた半導体集積回路、及び該半導体集積回路が搭載された画像形成装置に関する。

背景技術

0002

画像形成装置の制御基板にはASIC(Application Specific IntegratedCircuit)と称される半導体集積回路が実装されている。画像形成装置の制御基板におけるASIC−デバイス間通信では、送信側デバイスからの出力波形品質が、受信側デバイス仕様を満たす必要がある。つまり、出力波形の「オーバーシュートアンダーシュートハイレベルローレベルスルーレート/など」が受信側デバイスの仕様を満たす必要がある。

0003

そこで、送信側デバイスの近傍に固定抵抗器を実装し、実装する固定抵抗器を抵抗値が異なるものに置き換えながら調整して、出力波形品質を調整している。この固定抵抗器の素材には「メタルグレーズ炭素酸化金属/など」が使用されている。

0004

なお、特許文献1には正の温度係数をもつ抵抗材料による第1の抵抗部と、負の温度係数をもつ第2の抵抗部とをそれぞれ形成し、かつ第1と第2の抵抗部を直列または並列に接続した抵抗回路を構成することで、抵抗値の温度係数の絶対値を、第1と第2のそれぞれの温度係数の絶対値よりも小さくした半導体集積回路における抵抗回路装置が開示されている。

0005

特許文献2には、入力端子に複数の終端抵抗を設けておき、信号送信側の半導体集積回路がECL型半導体かCMOS型半導体かで終端抵抗の接続を切り換える半導体集積回路が開示されている。

0006

特許文献3には、出力インピーダンス調整を行う複数の出力MOSFETと、スルーレート調整を行う複数の出力MOSFETとを備え、出力データに対応して、オン状態となるMOSFETの数を選択し、出力インピーダンスとスルーレートの調整を行う半導体集積回路が開示されている。

先行技術

0007

特開平3−101160号公報
特開平8−139272号公報
特許第4428504号公報

発明が解決しようとする課題

0008

しかしながら、この送信側デバイス近傍に固定抵抗器を実装すると、制御基板に実装する部品点数が増加するとともに実装面積が増えるという問題がある。

0009

また、特許文献1及び2に記載の技術は送信側デバイスにおける出力波形品質の向上に関する技術ではなく、出力波形品質を調整することはできない。

0010

また、特許文献3に記載の技術は、複数のMOSFETのオン抵抗により出力インピーダンス調整を行っているため、回路構成が複雑である。

0011

この発明は、このような技術的背景に鑑みてなされたものであって、部品点数や実装面積を増加させることなく簡単な構成で出力波形品質の調整を行うことができる半導体集積回路及び及び該半導体集積回路が搭載された画像形成装置を提供することを課題とする。

課題を解決するための手段

0012

上記課題は、以下の手段によって解決される。
(1)シリコン(Si)を用いた半導体集積回路の出力部において、トランジスタ出力ゲート出力端子との間にSi抵抗部が形成されていることを特徴とする半導体集積回路。
(2)前記Si抵抗部は、ダンピング抵抗またはプルアップ抵抗として機能している前項1に記載の半導体集積回路。
(3)前記Si抵抗部は複数のSi抵抗素子で構成されており、前記複数のSi抵抗素子の電気的接続を切り換える切換手段を備え、該切換手段は、条件に応じて、電気的に接続するSi抵抗素子の切り換えを行う前項2に記載の半導体集積回路。
(4)半導体集積回路のチップ温度を検知する温度検知手段を備え、前記温度検知手段により検知されたチップ温度に応じて、前記切換手段は電気的に接続するSi抵抗素子の切り換えを行う前項3に記載の半導体集積回路。
(5)前記温度検知手段は、チップ内に構成したNPN型バイポーラトランジスタベースエミッタ間電圧またはチップ内に構成したMOSFETのオン抵抗の何れかを測定することにより温度を検知する前項4に記載の半導体集積回路。
(6)温度検知のための測定に用いられる前記NPN型バイポーラトランジスタまたはMOSFETは、前記切換手段を兼ねている前項5に記載の半導体集積回路。
(7)チップ温度に対するSi抵抗素子の電気的接続パターン情報を記憶する記憶手段を備え、前記切換手段は前記記憶手段に記憶された電気的接続パターン情報を基に、Si抵抗素子の切り換えを行う前項3〜6のいずれかに記載の半導体集積回路。
(8)前記温度検知手段により検知されたチップ温度の上昇に伴い、前記切換手段は、Si抵抗素子の直列接続数を増やすか、またはSi抵抗素子の並列接続数を減らすか、またはこの両方を行うように、Si抵抗素子の切り換えを行う前項4〜7のいずれかに記載の半導体集積回路。
(9)前記複数のSi抵抗素子には、抵抗値に段階的な差が設けられている前項3〜8のいずれかに記載の半導体集積回路。
(10)前項1〜9のいずれかに記載の半導体集積回路が搭載された画像形成装置。
(11)前記Si抵抗部は、複数のSi抵抗素子で構成されており、前記複数のSi抵抗素子の電気的接続を切り換える切換手段と、動作モードを管理する動作モード管理手段と、
半導体集積回路のチップ温度を検知する温度検知手段と、前記温度検知手段により検知された各動作モードにおけるチップ温度を記憶する温度記憶手段と、動作モードを変更してからの経過時間を測定するタイマーと、前記半導体集積回路が休止する省電力モードから稼働する通常モードへ変更する時に、省電力モードの経過時間が閾値以上であった場合には、前記温度記憶手段に記憶されるチップ温度を取得して初期条件として設定する設定手段と、を備え、前記切換手段は、前記初期条件を基に電気的に接続するSi抵抗素子の切り換えを行う前項10に記載の画像形成装置。
(12)前記設定手段により、前記温度記憶手段に記憶されたチップ温度が初期条件として設定された後、前記温度検知手段がチップ温度の検知を所定時間内に実行したときに、温度記憶手段のチップ温度と検知されたチップ温度とを比較し、所定値以上に温度差が発生している場合には、前記温度記憶手段のチップ温度を検知したチップ温度で上書きする上書き手段を備えている前項11に記載の画像形成装置。
(13)前記切換手段は、前記Si抵抗素子の切り換えを、半導体集積回路の出力部と他との通信が行われない動作モードのときに実行する前項11または12に記載の画像形成装置。
(14)画像処理オプションの設定を管理する設定管理手段を備え、ユーザー設定によって有効となる画像処理オプション数の増加に伴い、温度検知手段によるチップ温度の検知頻度が高く設定されている前項11〜13のいずれかに記載の画像形成装置。

発明の効果

0013

前項(1)に記載の発明によれば、シリコン(Si)を用いた半導体集積回路の出力部において、トランジスタ出力ゲートと出力端子との間にSi抵抗部が形成されているから、送信側デバイスである半導体集積回路の近傍に固定抵抗器を実装する必要がなくなり、制御基板に実装する部品点数や実装面積の増加を抑制することができ、安価に制御基板を構成することができる。しかも、複数のMOSFETによることなく、簡易な構成で出力波形品質の向上を図ることができる。

0014

前項(2)に記載の発明によれば、Si抵抗部をダンピング抵抗またはプルアップ抵抗として機能させることができ、特にダンピング抵抗として機能させる場合はねダンピング抵抗を配置する位置を、従来よりもトランジスタ出力ゲートに対して近い位置とすることができる。

0015

前項(3)に記載の発明によれば、Si抵抗部は、複数のSi抵抗素子で構成されており、切換手段により、条件に応じて、電気的に接続するSi抵抗素子が切り換えられるから、動作状況に応じた適正な抵抗値を実現することができる。

0016

前項(4)に記載の発明によれば、温度検知手段により検知された半導体集積回路のチップ温度に応じて、電気的に接続するSi抵抗素子の切り換えが行われるから、半導体集積回路のチップ温度に応じて、Si抵抗部の抵抗値を適正な値に設定することができる。

0017

前項(5)に記載の発明によれば、チップ内に構成したNPN型バイポーラトランジスタのベース・エミッタ間電圧(VBE)またはチップ内に構成したMOSFETのオン抵抗の何れかを測定することにより、半導体集積回路のチップ温度が検知される。

0018

前項(6)に記載の発明によれば、温度検知のための測定に用いられるNPN型バイポーラトランジスタまたはMOSFETは、切換手段を兼ねているから、半導体集積回路の回路規模を大きくすることなくチップ温度を検知することができる。

0019

前項(7)に記載の発明によれば、チップ温度に対して正確にSi抵抗素子を切り換えることができる。

0020

前項(8)に記載の発明によれば、温度上昇に伴い抵抗値が減少していくSi抵抗素子の温度依存性に対応した抵抗値の調整を行うことができる。

0021

前項(9)に記載の発明によれば、複数のSi抵抗素子には、抵抗値に段階的な差が設けられているから、これらを組み合わせることで、Si抵抗素子の温度依存性に対応した抵抗値の調整を行うことができる。

0022

前項(10)に記載の発明によれば、送信側デバイス近傍に固定抵抗器を実装する必要がなくなり、制御基板に実装する部品点数や実装面積の増加を抑制でき、簡易な構成で出力波形品質の向上を図ることができる半導体集積回路が搭載された画像形成装置となる。

0023

前項(11)に記載の発明によれば、半導体集積回路が休止する省電力モードから稼働する通常モードへ変更する時に、省電力モードの経過時間が閾値以上であった場合には、温度記憶手段に記憶されるチップ温度が初期条件として設定され、初期条件を基に電気的に接続するSi抵抗素子の切り換えが行われるから、省電力モードからの復帰時にチップ温度の検知を省くことができ、復帰後の1枚目印刷に要する時間(ファーストコピーアウト時間)が長くなるのを防止できる。

0024

前項(12)に記載の発明によれば、温度記憶手段に記憶されたチップ温度が初期条件として設定された後、チップ温度の検知が所定時間内に実行され、温度記憶手段のチップ温度と検知したチップ温度とを比較し、所定値以上に温度差が発生している場合には、温度記憶手段のチップ温度を検知したチップ温度で上書き保存するから、季節や画像形成装置の設置場所が変化した場合等においても、ユーザー使用環境に応じたチップ温度に修正してSi抵抗素子の切り換えを行うことができる。

0025

前項(13)に記載の発明によれば、半導体集積回路における電気的に接続するSi抵抗素子の切り換えは、切り換え対象である出力部において、他と通信しない動作モード時に実行するから、Si抵抗素子の切り換えに伴うノイズによって通信不良が発生する等の通信状態への悪影響を生じることなく、Si抵抗素子の切り換えを行うことができる。

0026

前項(14)に記載の発明によれば、ユーザー設定によって有効となる画像処理オプション数の増加に伴い、チップ温度を検知する頻度を高くするから、半導体集積回路での処理が多くなってチップ温度の上昇が急峻になる場合でも、遅れることなく抵抗値の調整を行うことができる。

図面の簡単な説明

0027

従来の画像形成装置における制御システム例の図である。
本発明の一実施形態に係る画像形成装置の構成を示すブロック図である。
本発明の一実施形態に係る半導体集積回路の構成例である。
(a)は従来の半導体集積回路の出力部の例を示す図、(b)は外部に実装した抵抗器(ダンピング抵抗)の配線パターン上の位置に関する説明図、(c)は(b)に対応する回路図である。
(a)は本発明の実施形態に係る半導体集積回路の出力部の例を示す図、(b)は外部に実装した抵抗器(ダンピング抵抗)の配線パターン上の位置に関する説明図、(c)は(b)に対応する回路図である。
Si抵抗部をプルアップ抵抗として用いる場合の半導体集積回路の出力部の例を示す図である。
(a)〜(c)はそれぞれSi抵抗部の構成例を示す図である。
半導体集積回路の出力部の他の例を示す図である。
(a)(b)はそれぞれ温度検知部の一例を示す図である。
(a)(b)はそれぞれ切換部を兼ねて温度検知部を構成した例を示す図である。
(a)(b)はそれぞれ温度検知部で検知されるチップ温度に応じて抵抗部の複数のSi抵抗素子102の電気的接続を切り換える場合の切換パターン情報の一例を示す表である。
Si抵抗素子の抵抗値の設定例を示す表である。
図2に示した画像形成装置1におけるSi抵抗素子の切り換え動作フローチャートである。
図13のステップS07及びステップS12のSi抵抗素子の電気的接続の切り換え処理を示すフローチャートである。
画像処理オプション数に応じたチップ温度検知頻度を決定する表である。

実施例

0028

以下、この発明の実施形態を図面に基づいて説明するが、まず従来の構成について説明する。

0029

図1は、従来の画像形成装置における制御システム例である。図1(a)は、制御メイン基板50上に、全体制御部(CPU)51と、半導体集積回路(ASIC)52と、他の半導体デバイス(IC)53とが実装されている。また、半導体集積回路52の出力部には、ダンピング抵抗として機能する抵抗器54も実装されている。一方、ユーザーが必要に応じてオプション基板60を追加した場合には、コネクタ61、62とハーネス63を介して別の半導体デバイス64も接続される。図1(b)は、CPU51とASIC52を一つの半導体チップ70で実現し、SoC(System on a Chip)化した場合の例である。

0030

図2は、本発明の一実施形態に係る画像形成装置1の構成を示すブロック図である。図2の実施形態には、本発明による半導体集積回路(ASIC)100と、画像形成装置1の外部との通信および内部での通信を処理する全体制御部(CPU)110と、原稿用紙から画像データを取得するスキャナ部120と、画像形成装置1をネットワークであるLAN(Local Area Network)に接続するためのLAN接続部130と、USB機器を接続するためのUSB接続部140と、ユーザー設定や操作画面等を表示すると共にユーザーによる指示を受け付ける操作部(タッチパネル)150と、画像データを基にトナー像を形成して印刷用紙へ印刷するプリンタ部160と、印刷用紙をプリンタ部160へ供給する給紙部170と、印刷後処理を行うフィニッシャー部180と、ユーザーが必要に応じて追加する画像処理オプション191〜193と、を備えている。

0031

半導体集積回路100には、素材にシリコン(Si)を用いたSi抵抗部101と、Si抵抗部を構成する複数のSi抵抗素子102の電気的接続を切り換える切換部103と、半導体集積回路100のチップ温度(ダイの温度)を検知する温度検知部104と、チップ温度に対するSi抵抗素子102の電気的接続パターンを記憶する接続記憶部(RAM)105と、が備えられている。

0032

一方、全体制御部110には、動作モードを管理する動作モード管理部111と、各動作モードにおけるチップ温度を記憶する温度記憶部(RAM)112と、動作モードを変更してからの経過時間を測定するタイマー113と、画像処理オプションの設定を管理する設定管理部114と、が備えられている。また、半導体集積回路100と全体制御部110には、通信可能なデバイス(他のIC)211〜213がそれぞれ接続してある。

0033

図3は、本発明の一実施形態に係る半導体集積回路100の構成例である。図3では、半導体チップ301をインターポーザ302上のダイパッド303へ固定すると共に、外部パターン304とボンディングワイヤー305で接続している。外部パターン304からは、インターポーザ302を中継して半田ポール306の端子まで配線されている。半導体チップ301はモールド材レジン樹脂)307で覆われている。

0034

図4は、従来の半導体集積回路400の出力部の例(インバータ時)である。図4(a)の入力に論理「1」が入力される(ゲート電位電源電圧になる)と、P型MOSFET401はOFFし、N型MOSFET402はONするため、出力端子からはLow信号が出力される。一方、入力に論理「0」が入力される(ゲート電位がGNDになる)と、P型MOSFET401はONし、N型MOSFET402はOFFするため、出力端子からはHigh信号が出力される。尚、出力端子側から外乱ノイズが流入した場合に半導体集積回路400を保護するため、端子近傍には保護回路403が設けられている。

0035

図4(b)は、外部に実装した抵抗器(ダンピング抵抗)の配線パターン上の位置に関する説明図、図4(c)は図4(b)に対応する回路図である。半導体集積回路400のチップに構成したトランジスタ411の出力ゲート411aからダンピング抵抗410までの間には、ボンディングワイヤー404、出力端子405、基板上の配線パターン406が存在している。符号220は外部のデバイス(IC)である。

0036

近年、画像形成装置1に搭載する半導体集積回路100のパッケージでもBGA(Ball Grid Array)を採用することが多くなり、外部の近傍に実装したダンピング抵抗までの配線パターンが、これまでのQFP(Quad Flat Package)の時よりも長くなる傾向にある。

0037

図5は、本発明の一実施形態に係る半導体集積回路100の出力部の例(ダンピング抵抗時)である。図4と比べて図5(a)では、トランジスタ411の出力ゲート411aと出力端子405との間にSi抵抗部101が形成されており、出力部のダンピング抵抗として機能している。図5(b)は、Si抵抗部101の配線パターン上の位置に関する説明図、図5(c)は図5(b)に対応する回路図である。Si抵抗部101は半導体集積回路100のチップ301上に形成されているため、トランジスタ411の出力ゲート411aからSi抵抗部101までの間は、図4(b)、図4(c)と比べて、極めて短くなっている。

0038

ダンピング抵抗は、送信側デバイス(この実施形態では半導体集積回路100)の出力インピーダンスと、配線パターンの特性インピーダンスと、の不整合により発生する反射ノイズの抑制に使用されるため、送信側デバイス直近への挿入が効果的であることが知られている。そのため、トランジスタ411の出力ゲート411aからSi抵抗部101までの配線が短いことが、反射ノイズの抑制にも効果的に機能している。

0039

図6は、Si抵抗部101をプルアップ抵抗として用いる場合の半導体集積回路100の出力部の例を示す図である。図5(a)と比べて図6では、トランジスタ411の出力ゲート411aと出力端子405との間に、電源と接続したSi抵抗部101が形成されており、出力部のプルアップ抵抗として機能している。尚、トランジスタ411はオープンドレイン出力として動作するため、N型MOSFETのみで構成してある。

0040

このように、この実施形態では、シリコン(Si)を用いた半導体集積回路100の出力部において、トランジスタ出力ゲート411aと出力端子405との間にSi抵抗部101が形成されているから、送信側デバイスである半導体集積回路100の近傍に固定抵抗器を実装する必要がなくなり、制御基板に実装する部品点数や実装面積の増加を抑制することができ、安価に制御基板を構成することができる。

0041

図7はSi抵抗部101の構成例であり、抵抗値がR1〜R3の複数のSi抵抗素子102の接続を、複数の切替部103で切り替えるようになっている。なお、以下の説明では複数の切替部103を切替部SW0〜SW3のようにも表記し、Si抵抗素子102を抵抗素子R1〜R3のようにも表記する。また、この例では切換部SW1〜SW3には、MOSFETまたはバイポーラトランジスタを(通電方向は入力から出力で)使用し、切換部SW0にはバイポーラトランジスタまたはダイオードを(通電方向は出力から入力で)使用する。

0042

図7(a) では、切換部SW0〜SW3と、Si抵抗素子R1〜R3が備わっており、切換部SW1とSi抵抗素子R1が直列接続され、切換部SW2とSi抵抗素子R2が直列接続され、切換部SW3とSi抵抗素子R3が直列接続され、これらの3個の直列接続回路と切換部SW0のみからなる回路が並列に接続されて、入力と出力の間に介在されている。これにより、切換部SW1〜SW3の3つの中からON状態となる切換部を1つだけ選択することで、Si抵抗素子R1〜R3のうち機能するSi抵抗素子の選択を行っている。なお、切換部SW0がON状態となった場合は、入力と出力が短絡される。

0043

図7(b)では、切換部SW0〜SW2と、Si抵抗素子R1〜R3が備わっており、切換部SW1とSi抵抗素子R1が直列接続され、切換部SW2とSi抵抗素子R2が直列接続され、これらの2個の直列接続回路と、切換部SW0のみからなる回路及びSi抵抗素子R3のみからなる回路が並列に接続されて、入力と出力の間に介在されている。この例では、全ての切換部SW0〜SW2がOFF状態の場合には、Si抵抗素子R3のみが機能し、切換部SW1のみをON状態とした場合には、Si抵抗素子は「 1/R = 1/R1 + 1/R3 」にて求められる合成抵抗Rで機能する。

0044

図7(c)では、切換部SW0〜SW2と、Si抵抗素子R1〜R3が備わっており、3つのSi抵抗素子R1〜R3の直列回路が入力と出力の間に介在され、この直列回路と並列にSW0のみからなる回路が接続されている。また、Si抵抗素子R1と切換部SW1が並列に接続され、Si抵抗素子R2と切換部SW2が並列に接続されている。この例では、全ての切換部SW0〜SW2がOFF状態の場合には、Si抵抗素子は「 R = R1 + R2 + R3 」にて求められる合成抵抗Rで機能する。切換部SW1のみがON状態の場合には、Si抵抗素子は「 R = R2 + R3 」にて求められる合成抵抗Rで機能し、切換部SW2のみがON状態の場合には、Si抵抗素子は「 R = R1 + R3 」にて求められる合成抵抗Rで機能し、切換部SW1及びSW2がON状態の場合には、Si抵抗素子の抵抗値はR3となる。

0045

図8は、半導体集積回路100の出力部の他の例(ダンピング抵抗時)を示す図である。半導体集積回路100に備えた温度検知部104によってチップ301の温度(チップ温度)を検知し、その結果に応じてSi抵抗部101におけるSi抵抗素子102の電気的接続を切り換えるようになっている。具体的な切り換え動作については後述する。

0046

このように、温度検知部104により検知された半導体集積回路100のチップ温度に応じて、電気的に接続する複数のSi抵抗素子102の切り換えが行われるから、半導体集積回路100のチップ温度に応じて、Si抵抗部101の抵抗値を適正な値に設定することができる。

0047

図9は温度検知部104の一例を示す図である。図9(a)では、チップ内に構成したNPN型バイポーラトランジスタ421に対して、電流源422からベース電流(IB)とコレクタ電流(IC)を流し、この時のベース・エミッタ間電圧(VBE)を測定する。NPN型バイポーラトランジスタ421のベース・エミッタ間電圧(VBE)の温度特性は、およそ−2.0[mV/℃] である。図9(b)では、チップ内に構成したMOSFET423に対して、ゲート電圧印加してオン状態とし、この時のドレイン電流(ID)とドレインソース間電圧(VDS)を測定する。これにより、オン抵抗(RON)は「RON = VDS / ID 」で求めており、オン抵抗(RON)は温度に依存する。

0048

図10は、切換部103を兼ねて温度検知部104を構成した例を示す図である。図10(a)では、切換部SW1を温度検知部104を構成する図9(a)のNPN型バイポーラトランジスタ421で兼用したものである。図10(b)では、切換部SW2を温度検知部104を構成する図9(b)のMOSFET423で兼用したものである。このように、切換部103を兼用して温度検知部104を構成することにより、半導体集積回路100の回路規模を大きくすることなくチップ温度を検知することができる。

0049

図11(a)は、温度検知部104で検知されるチップ温度に応じて抵抗部101の複数のSi抵抗素子102の電気的接続を切り換える場合の切換パターン情報の一例であり、抵抗部101の構成が図7(a)の場合の切換パターン情報である。

0050

出力条件がLow信号の時は、チップ温度にかかわらず切換部SW0のみをON状態とする。このときの抵抗値は0である。出力条件がHigh出力の時は、切換部SW1〜SW3をチップ温度に応じてそれぞれON状態としている。具体的には、チップ温度が20℃の場合は切換部SW1のみをON状態とする。抵抗値はR1である。チップ温度が40℃の場合は切換部SW2のみをON状態とする。抵抗値はR2である。チップ温度が60℃の場合は切換部SW3のみをON状態とする。抵抗値はR3である。

0051

図11(b)は、温度検知部104で検知されるチップ温度に応じて抵抗部101の複数のSi抵抗素子102の電気的接続を切り換える場合の切換パターン情報の他の例であり、抵抗部101の構成が図7(c)の場合の切換パターン情報である。

0052

出力条件がLow信号の時はチップ温度にかかわらず切換部SW0のみをON状態とする。このときの抵抗値は0である。出力条件がHigh出力の時は、切換部SW1〜SW2をチップ温度に応じてそれぞれON状態としている。この時、チップ温度の上昇に伴い、Si抵抗素子の直列接続数を増やしている。具体的には、チップ温度が20℃の場合は切換部SW1及びSW2をON状態とする。抵抗値はR3である。チップ温度が40℃の場合は切換部SW1のみをON状態とする。抵抗値はR2+R3である。チップ温度が60℃の場合は切換部SW0〜SW2の全てをOFF状態とする。抵抗値はR1+R2+R3である。

0053

図12は、Si抵抗素子R1〜R3の抵抗値の設定例であり、抵抗部101の構成が図7(a)の場合の例を示している。Si抵抗素子は、少なくとも半導体集積回路100の使用温度範囲(例えば20℃〜60℃)においては、負の抵抗温度係数(温度上昇に伴い抵抗率が低下する温度係数)を示す素材であるため、各Si抵抗素子R1、R2、R3は温度上昇に伴い抵抗値が低下している。具体的には、Si抵抗素子R1の抵抗値は、チップ温度が20℃、40℃、60℃のときそれぞれ50Ω、50mΩ、0.05mΩであり、Si抵抗素子R2の抵抗値は、チップ温度が20℃、40℃、60℃のときそれぞれ50kΩ、50Ω、0.5Ωであり、Si抵抗素子R3の抵抗値は、チップ温度が20℃、40℃、60℃のときそれぞれ5000kΩ、5kΩ、50Ωとなっている。

0054

また、チップ温度が20℃から40℃への変化では、抵抗値が「1/1000倍」となるのに対して、40℃から60℃への変化では、抵抗値が「1/100倍」となっている。抵抗部101を50Ωのダンピング抵抗として機能させる場合には、各Si抵抗素子R1、R2、R3を図12に示した抵抗値で構成することで、チップ温度に応じて電気的接続を切り換えた場合でも、50Ωのダンピング抵抗として機能し反射ノイズを抑制できる。

0055

このように、複数のSi抵抗素子R1〜R3には、抵抗値に段階的な差が設けられているから、これらを組み合わせることで、Si抵抗素子の温度依存性に対応した抵抗値の調整を行うことができる。

0056

図13は、図2に示した画像形成装置1におけるSi抵抗素子102の切り換え動作のフローチャートである。通常モードにある画像形成装置1において、ステップS01で、半導体集積回路100が休止する省電力モードへ移行するかを確認する。移行しない場合は(ステップS01でNO)、処理を終了するが、移行する場合には(ステップS01でYES)、ステップS02でタイマーで経過時間の測定を開始し、省電力モードへ移行する。省電力モードへ移行した後は、ステップS03で通常モードへ復帰するかを確認する。復帰しない場合は(ステップS03でNO)、ステップS03に留まる。

0057

省電力モードから通常モードへ復帰する時には(ステップS03でYES)、ステップS04で、省電力モードでの経過時間が予め設定された閾値以上であるか否かを確認する。ステップS05では、省電力モードでの経過時間が閾値以上かどうかを判定し、閾値未満の場合には(ステップS05でNO)、ステップS11で、半導体集積回路100でチップ温度を検知したのち、ステップS12では、検知したチップ温度に応じて、後述するSi抵抗素子102の電気的接続の切り換え処理を行って処理を終了する。

0058

一方、省電力モードでの経過時間が閾値以上の場合には(ステップS05でYES)、ステップS06で、温度記憶部112に記憶されているチップ温度を取得し、半導体集積回路100へ初期条件として設定したのち、ステップS07で、設定されたチップ温度に応じて、後述するSi抵抗素子102の電気的接続の切り換え処理を行う。

0059

このように、省電力モードの経過時間が閾値以上であった場合には、温度記憶部112に記憶されるチップ温度が初期条件として設定され、初期条件を基に電気的に接続するSi抵抗素子112の切り換えが行われるから、省電力モードからの復帰時にチップ温度の検知を省くことができ、復帰後の1枚目の印刷に要する時間(ファーストコピーアウト時間)が長くなるのを防止できる。

0060

その後、ステップS08で、半導体集積回路100でチップ温度の検知を所定時間内に実行し、ステップS09で、温度記憶部112のチップ温度と検知したチップ温度とを比較し、検知したチップ温度との温度差が所定値以上かどうかを判断する。

0061

所定値以上の温度差が発生している場合には(ステップS09でYES)、ステップS10で、温度記憶部112のチップ温度を検知したチップ温度で上書きし保存して処理を終了する。所定値以上に温度差がない場合には(ステップS09でNO)、そのまま処理を終了する。

0062

この実施形態では、温度記憶部112に記憶されたチップ温度が初期条件として設定された後、チップ温度の検知が所定時間内に実行され、温度記憶部112のチップ温度と検知したチップ温度とを比較し、所定値以上に温度差が発生している場合には、温度記憶部112のチップ温度を検知したチップ温度で上書き保存するから、季節や画像形成装置1の設置場所が変化した場合等においても、ユーザーの使用環境に応じたチップ温度に修正してSi抵抗素子112の切り換えを行うことができる。

0063

図14は、図13のステップS07及びステップS12のSi抵抗素子102の電気的接続の切り換え処理を示すフローチャートである。

0064

最初に、ステップS21で動作モード管理部111から画像形成装置1の動作モードを取得し、ステップS22で、半導体集積回路100が他と通信しない動作モードであるかを確認する。他と通信しない動作モードの場合には(ステップS22でYES)、ステップS23でSi抵抗素子102の切り換えを実行し、リターンする。他と通信している動作モードの場合には(ステップS22でNO)、ステップS24でタイマーで経過時間を測定し、ステップS25で所定時間以上経過したかどうかを判断する。経過していなければ(ステップS25でNO)、ステップS22に戻る。所定時間以上経過した場合には(ステップS25でYES)、通信不良の発生を防止するために、ステップS26で動作モードを一時的に強制変更したのち、ステップS27でSi抵抗素子の切り換えを実行する。次いで、ステップS28で、動作モードを強制変更する前の状態に戻し、リターンする。

0065

このように、Si抵抗素子102の切り換えは、切り換え対象である出力部において、他と通信しない動作モード時に実行するから、Si抵抗素子102の切り換えに伴うノイズによって通信不良が発生する等の通信状態への悪影響を生じることなく、Si抵抗素子102の切り換えを行うことができる。

0066

図15は、画像処理オプション数に応じたチップ温度検知頻度を決定する表である。図2の構成例に対し、画像処理オプションとして追加の給紙部170、フィニッシャー部180、オプション(1)〜(3)があり、各装置に対してユーザーによる有効化の設定が「ある/ない」で示されている。有効化の設定「あり」の画像処理オプション数の増加に伴い、チップ温度を検知する頻度も高く設定されている。

0067

このように、ユーザー設定によって有効となる画像処理オプション数の増加に伴い、チップ温度を検知する頻度を高くするから、半導体集積回路100での処理が多くなってチップ温度の上昇が急峻になる場合でも、遅れることなくSi抵抗部101の抵抗値の調整を行うことができる。

0068

MFP(画像処理装置
100半導体集積回路
101 Si抵抗部
102Si抵抗素子
103 切換部
104温度検知部
105 接続記憶部
110 全体制御部(CPU)
112 温度記憶部
113タイマー
114設定管理部
170 給紙部
180フィニッシャー部
191〜193画像処理オプション
211 デバイス

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